JP3965475B2

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Publication number: JP3965475B2
Application number: JP2002062070A
Authority: JP
Inventors: 健山村
Original assignee: Asahi Kasei EMD Corp
Current assignee: Asahi Kasei EMD Corp
Priority date: 2002-03-07
Filing date: 2002-03-07
Publication date: 2007-08-29
Anticipated expiration: 2022-03-07
Also published as: JP2003264464A

Description

【０００１】
【発明の属する技術分野】
この発明は、オーディオ機器等の分野での信号処理に用いられる、デジタル信号をアナログ信号に変換するＤ／Ａ変換器に関し、特に、低消費電力で高いＳＮ比を有するスイッチト・キャパシタ型のＤ／Ａ変換器に関する。
【０００２】
【従来の技術】
従来、スイッチト・キャパシタ型のＤ／Ａ変換器として数々のものが提案されている。例えば、本出願人が先に出願した特開平１１−０５５１２１号公報に記載のスイッチト・キャパシタ型のＤ／Ａ変換器４０においては、図６に示すように、出力端子と反転入力端子とが容量素子Ｃfbで接続されると共に、非反転入力端子が接地されている演算増幅器１００と、容量素子Ｃ１〜Ｃｉと、容量素子Ｃ1 〜Ｃi と演算増幅器１００の反転入力端子との間に接続されたスイッチＳＢと、各容量素子Ｃ1 〜Ｃi の右側の端子、つまり、前記スイッチＳＢと接続される側の端子に接続されるスイッチＳＵ１〜ＳＵi と、容量素子Ｃ1 〜Ｃi の左側の端子を２種類の基準電圧（Ｖｒ＋、Ｖｒ−）の何れかに接続するスイッチＳＵＧ１〜ＳＵＧｉと、各容量素子Ｃ１〜Ｃｉの左側の端子と演算増幅器１００の出力端子との間に接続されたスイッチＳＹ１〜ＳＹｉと、２種類のクロックφ１、φ２を供給するためのクロック供給部２００とを備えている。
【０００３】
そして、クロックφ１がハイレベルのときデジタルデータＳｘ（ｘ＝１〜ｉ）の極性に応じて容量素子Ｃ1 〜Ｃi の左側の端子を基準電圧Ｖｒ＋及びＶｒ−の何れかに接続して、容量素子Ｃ1 〜Ｃi に、基準電圧Ｖｒ＋又はＶｒ−に応じた電荷を保持させ、クロックφ２がハイレベルのときに容量素子Ｃ1 〜Ｃi を演算増幅器１００の出力端子と反転入力端子との間に並列に接続するようにしている。
【０００４】
【発明が解決しようとする課題】
一般に、この種のスイッチト・キャパシタ型Ｄ／Ａ変換器は、図７に示すように、例えば、オーディオ分野のコンパクトディスク（ＣＤ）で用いられる１６ビットデジタル信号等の高ビットデジタル入力信号を、アナログ出力信号に変換するようにした信号変換装置１０において用いられる。この信号変換装置１０は、例えば図７に示すように、高ビットデジタル入力信号を、デジタルフィルタ１１で６４倍から１２８倍程度に補間し、さらに、補間処理されたデジタル信号をデジタルデルタシグマ変調器１２でビット数の少ない（低分解能）デジタル信号に変換し、さらに、信号制御回路１３で、次段のスイッチト・キャパシタ型Ｄ／Ａ変換器１５を制御できる適切な形態のデジタルデータに変換し、Ｄ／Ａ変換器１５でアナログ出力信号を得るようにしている。
【０００５】
前記デジタルフィルタ１１からのデジタル信号を、デジタルデルタシグマ変調器１２でビット数の少ないデジタル信号に変換する場合には、必要周波数帯域のシェーピングノイズを排除し、高いＳ／Ｎ比を達成するため、一般に、二次以上の高次のデルタシグマ変調器が用いられる。
このような、高次のデルタシグマ変調器においては、フィードバックループゲインＧを大きく設定しないと、内部演算情報が膨れ上がり、有限ビット幅のデジタル演算回路あるいは有限ビット幅の演算情報保持レジスタでは、スケールオーバーして対応ができなくなる。
【０００６】
したがって、デルタシグマ変調器では、入力信号に対して、“１”より大きな倍率の値、例えば、１．５倍〜３倍程度の値を、フィードバックループゲインＧとして設定し、内部演算情報が膨れ上がることを防止している。このため、デルタシグマ変調器から出力される信号成分は、出力のフルスケールに対して、１／Ｇの信号となっている。
【０００７】
このようなデジタルシグマ変調器から出力される信号を、上述の図６に示すＤ／Ａ変換器４０でアナログ信号に変換する場合、基準電位が例えばＶref であり、これをデジタルデータにしたがって、プラス極性あるいはマイナス極性で各容量素子Ｃ１〜Ｃｉにおいて電荷保持し、次の期間にこれら容量素子Ｃ１〜Ｃｉを演算増幅器１００の入出力間に接続する動作を行うと、演算増幅器１００の出力信号の最大振幅は２・Ｖref ／Ｇとなる。
【０００８】
前記Ｄ／Ａ変換器１５では、例えば回路の制約等によって前記基準電位Ｖref の最大値が決定されてしまうため、前記デジタルシグマ変調器１２の制約等によってフィードバックループゲインＧの最小値が決まってしまうと、出力信号の振幅が決まる。
前記出力信号の最大振幅をより大きくできれば、演算増幅器１００のノイズも出力信号に対して小さくなるので、Ｓ／Ｎ比を向上させるためにも、出力信号の最大振幅をより大きくすることの可能なＤ／Ａ変換器が望まれていた。
【０００９】
そこで、この発明は、上記従来の未解決の問題に着目してなされたものであり、出力信号の最大振幅がより大きなＤ／Ａ変換器を提供することを目的としている。
【００１０】
【課題を解決するための手段】
上記目的を達成するために、本発明の請求項１に係るＤ／Ａ変換器は、与えられたデジタル信号をアナログ信号に変換するＤ／Ａ変換器であって、第１の期間に、前記デジタル信号に基づいて、電荷保持用電源電圧に対応する電荷を保持する第１の容量素子及び第２の容量素子と、第２の期間に、前記第１の容量素子を演算増幅器の入力端子と出力端子との間に接続する第１のスイッチ部と、前記第２の期間に、前記第２の容量素子を前記演算増幅器の入力端子と保持電荷転送用電源との間に接続する第２のスイッチ部と、を備えることを特徴としている。
【００１１】
また、請求項２に係るＤ／Ａ変換器は、前記第１の容量素子及び／又は第２の容量素子は、複数の容量素子からなることを特徴としている。
また、請求項３に係るＤ／Ａ変換器は、前記第１及び第２の容量素子は、全て同一の容量値であることを特徴としている。
また、請求項４に係るＤ／Ａ変換器は、前記第２の容量素子の容量値は、前記第１の容量素子の容量値の２倍であることを特徴としている。
【００１２】
さらに、請求項５に係るＤ／Ａ変換器は、前記演算増幅器の出力端子と入力端子との間に、ローパス特性を有するように容量素子を設けたことを特徴としている。
【００１３】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて説明する。
まず、第１の実施の形態を説明する。
図１は、本発明におけるスイッチト・キャパシタ型のＤ／Ａ変換器５０の回路構成図である。なお、前記図６に示す従来のＤ／Ａ変換器４０と同一部には同一符号を付与している。
【００１４】
このＤ／Ａ変換器５０は、出力端子と反転入力端子とが容量素子Ｃfbで接続されると共に、非反転入力端子が接地されている演算増幅器１００と、容量素子Ｃ１〜Ｃｅ（第１の容量素子群Ｇｒ１という。）及び容量素子Ｃｆ〜Ｃｉ（第２の容量素子群Ｇｒ２という。）と、容量素子Ｃ１〜Ｃｅ及びＣｆ〜Ｃｉと演算増幅器１００の反転入力端子との間に接続されたスイッチＳＢと、各容量素子Ｃ１〜Ｃｅ及びＣｆ〜Ｃｉの右側の端子、つまり、前記スイッチＳＢと接続される側の端子に接続されたスイッチＳＵ１〜ＳＵｅ及びＳＵｆ〜ＳＵｉと、前記容量素子Ｃ１〜Ｃｅの左側の端子を、２種類の基準電位である基準電圧（Ｖｒ＋、Ｖｒ−）の何れかに接続するスイッチＳＵＧ１〜ＳＵＧｅと、同じく容量素子Ｃ１〜Ｃｅの左側の端子と前記演算増幅器１００の出力端子との間に接続されたスイッチＳＹ１〜ＳＹｅと、前記容量素子Ｃｆ〜Ｃｉの他方の端子を、３種類の基準電圧である、基準電位（Ｖｒ＋、Ｖｒ−）及び接地電位の何れかに接続するスイッチＳＵＧｆ〜ＳＵＧｉと、２種類のクロックφ１及びφ２を供給するクロック供給部２００とを備えている。
【００１５】
前記クロック供給部２００から供給される２種類のクロックφ１及びφ２は、図２に示すように、それぞれ、ローレベルとハイレベルとを所定間隔で繰り返すようなクロックであって、一方がハイレベルのとき他方はローレベルとなって、互いのクロックのハイレベル部分は重複しないようになっている。
前記スイッチＳＵ１〜ＳＵｅ及びＳＵｆ〜ＳＵｉはクロックφ１がハイレベルであるとき閉状態となり、これ以外のときには開状態となる。これを図１においては、“φ１”で表している。
【００１６】
前記スイッチＳＵＧ１〜ＳＵＧｅは、入力される、１ビットのデータからなるデジタルデータＳ１〜Ｓｅの極性（＋１又は−１）に応じて、前記容量素子Ｃ１〜Ｃｅの左側の端子を基準電圧（Ｖｒ＋、Ｖｒ−）の何れかに接続する。具体的には、ｘ番目のデジタルデータをＳｘで表すものとすると、クロックφ１がハイレベルであり且つデジタルデータＳｘの極性が“＋１”であるときには、基準電圧Ｖｒ＋に接続し、クロックφ１がローレベルであり且つデジタルデータＳｘの極性が“−１”であるときには、基準電圧Ｖｒ−に接続する。そして、これを、前記図１中では、“Ｓｘ・φ１”及び“Ｓｘｂ・φ１”で表している。なお、前記“ｂ”は、論理反転を表している。
【００１７】
ここで、前記デジタルデータＳｘの極性は、そのデータ値が“１”であるとき“＋１”、データ値が“０”であるとき“−１”とする。
前記スイッチＳＵＧｆ〜ＳＵＧｉは、入力される、２ビットの信号からなるデジタルデータＳｆ〜Ｓｉの極性に応じて、基準電圧Ｖｒ＋、Ｖｒ−及び接地電位の何れかに接続する。なお、前記デジタルデータＳｆ〜Ｓｉの極性は、そのデータ値が“１１”であるとき“＋１”、データ値が“０１”であるとき“−１”、データ値が“００”であるとき“０”とする。
【００１８】
そして、前記スイッチＳＵＧｆ〜ＳＵＧｉは、クロックφ１がハイレベルであり且つデジタルデータＳｘの極性が“＋１”であるときには、基準電圧Ｖｒ＋に接続し（図１においては、これを“Ｓｘ・φ１”で表す。）、クロックφ１がハイレベルであり且つデジタルデータＳｘが“−１”であるときには、基準電圧Ｖｒ−に接続する（図１においては、これを“Ｓｘｂ・φ１”で表す。）。さらに、クロックφ１又はクロックφ２がハイレベルであり且つデジタルデータＳｘが“０”であるとき、接地電位に接続する（図１においては、これを“Ｓｘｃ・φ１＋φ２”で表す。）。
【００１９】
前記スイッチＳＢ及びスイッチＳＹ１〜ＳＹｅは、クロックφ２がハイレベルのとき閉状態となり、これ以外のときには開状態となるスイッチである。なお、図１においてこれを“φ２”で表している。
次に、上記第１の実施の形態の動作を説明する。
まず、クロックφ１がハイレベルの時には、スイッチＳＵ１〜ＳＵｅ及びＳＵｆ〜ＳＵｉが閉状態となり、容量素子Ｃ１〜Ｃｅ及びＣｆ〜Ｃｉの右側、つまり、前記演算増幅器１００の反転入力端子と接続される側の端子が接地される。さらに、スイッチＳＵＧ１〜ＳＵＧｅの動作によって、デジタルデータＳ１〜Ｓｅの極性（＋１又は−１）に応じて、容量素子Ｃ１〜Ｃｅの左側の端子が基準電圧Ｖｒ＋又はＶｒ−に接続され、容量素子Ｃ１〜Ｃｅはそれぞれ基準電圧に対応する電荷を保持する。
【００２０】
また、スイッチＳＵＧｆ〜ＳＵＧｉの動作によって、デジタルデータＳｆ〜Ｓｉの極性（＋１、−１、０）に応じて、容量素子Ｃｆ〜Ｃｉの左側の端子が基準電位Ｖｒ＋、Ｖｒ−、又は接地電位に接続され、容量素子Ｃｆ〜Ｃｉは、それぞれ基準電圧に応じた電荷を保持する。なお、接地電位に接続した場合には電荷量は零となる。
【００２１】
この状態からクロックφ２がハイレベルになると、スイッチＳＵ１〜ＳＵｅが開状態となると共に、スイッチＳＹ１〜ＳＹｅが閉状態となって、容量素子Ｃ１〜Ｃｅが、演算増幅器１００の出力端子（出力電位ＯＵＴ）と反転入力端子との間に並列に接続される。
また、クロックφ２がハイレベルになると、スイッチＳＵＧｆ〜ＳＵＧｉのうち、基準電位Ｖｒ＋又はＶｒ−に接続されるスイッチは開状態となり、接地電位に接続されるスイッチは閉状態となる。これによって、容量素子Ｃｆ〜Ｃｉに、クロックφ１がハイレベルである期間に保持された電荷が、演算増幅器１００の帰還容量素子Ｃfbに転送つまり、積分される。
【００２２】
すると、容量素子Ｃ１〜Ｃｅ及びＣfbの間で、電荷の分配が起こり、電荷保存則より、次式（１）が成立することになる。
なお、ここでは、説明を容易にするため、Cfb の値を零として説明する。また、容量素子の総数はｉとし、第１の容量素子群Ｇｒ１に属する素子数はｅ個、第２の容量素子群Ｇｒ２に属する素子数は（ｉ−ｅ）個とする。
【００２３】

前記（１）式において、Ｃ１〜Ｃｅ及びＣｆ〜Ｃｉが同一の容量値であるとすると、前記（１）式は、次式（２）で表すことができる。
【００２４】

したがって、（２）式によれば、図１に示したスイッチト・キャパシタ型Ｄ／Ａ変換器５０はｉビットのリニアレベル型のＤ／Ａ変換器となる。
この実施の形態によれば、以下に示すような効果を得ることができる。
【００２５】
前記図６に示す、従来のｉビットのリニアレベル型のＤ／Ａ変換器４０では、出力電位ＯＵＴは、次式（３）で表される。

前記（２）及び（３）式から、（２）式における出力電位ＯＵＴは（３）式における出力電位ＯＵＴのｉ／ｅ倍であり、前記ｅ及びｉは、ｅ＜ｉであるので、これは１倍よりも大きいことがわかる。つまり、基準電圧Ｖｒ＋、Ｖｒ−及びデジタルデータＳ１〜Ｓｉに基づき得られるアナログの出力電位ＯＵＴの最大振幅は（２）式、すなわち図１に示すＤ／Ａ変換器５０の方が大きい。したがって、Ｄ／Ａ変換器５０は、その出力電位ＯＵＴの最大振幅が、より大きいことがわかる。
【００２６】
また、このように、出力電位ＯＵＴの最大振幅をより大きくすることができるから、演算増幅器１００のノイズを出力信号に対して小さくすることができる。よって、特に出力信号値が小さい場合には、演算増幅器１００の出力信号に対してノイズを相対的に小さくすることができるから、効果的である。
また、容量素子Ｃ１〜Ｃｉの容量を十分に大きくし、サンプリングされる容量素子から発生されるいわゆるｋＴ／Ｃノイズが十分に小さな場合には、出力信号（出力電位ＯＵＴ）の最大振幅と演算増幅器１００で発生されるノイズとの比がＳ／Ｎ比となるため、Ｓ／Ｎ比をより向上させることができることがわかる。
【００２７】
また、演算増幅器１００の出力端子と反転入力端子との間に接続されている容量素子Ｃfbは、クロックφ１がハイレベルのときに、前回のタイミングでのＤ／Ａ変換の結果を電圧として保持するようにしているから、演算増幅器１００が常に正常な動作レンジ内で動作することを維持し、演算増幅器１００の出力が予測できないような電圧値となり、演算増幅器１００の動作が動作レンジ外となるのを防止することができる。
【００２８】
また、このような容量素子Ｃfbは、前述の本出願が先に出願した特開平１１−０５５１２１号公報で説明されているようなローパス特性をスイッチトキャパシタ回路に与える。したがって、容量素子Ｃfbの容量値が大きいほど高周波数領域での信号減衰特性を向上させることができるが、通常出力したい低周波数領域についてはフラットな特性とすることが可能であり、容量素子Ｃfbは、この場合の低周波信号に対するＤ／Ａ変換精度には何ら影響を及ぼさない。
【００２９】
図３は、図１に示すＤ／Ａ変換器５０を、前記図７に示すＤ／Ａ変換器１５に適用し、デジタルデルタシグマ変調器１２からのデジタル信号として、“０”から“１５”までの１６値をとる場合の各スイッチ動作を示したものである。
図３において、容量値の等しい１５個の容量素子Ｃ１〜Ｃ１５は、スイッチ制御を行うための１５本のデジタルデータＳ１〜Ｓ１５によって制御される。このデジタルデータＳ１〜Ｓ１５は、デジタルデルタシグマ変調器１２からの１６値のデジタル信号を、信号制御回路１３で、スイッチ制御を行うためのデジタルデータＳ１〜Ｓ１５に変換したものである。
【００３０】
なお、前記信号制御回路１３においては、前記デジタルデータＳ１〜Ｓ１５を、例えば、予め用意したＲＯＭを用いて発生させたり論理回路を用いて発生させるようにすればよい。
そして、各容量素子Ｃ１〜Ｃ１５は、それぞれ対応する数字（サフィックス）のデジタルデータＳ１〜Ｓｉによって動作制御され、例えば、容量素子Ｃ１はデジタルデータＳ１によって制御され、容量素子Ｃ２はデジタルデータＳ２によって制御され、容量素子Ｃ１５はデジタルデータＳ１５によって制御される。
【００３１】
図３中、記号“＋”は、デジタルデータＳｘは、クロックφ１がハイレベルである期間（以後、クロックφ１期間という。）で、容量素子Ｃｘは“Ｖｒ＋”に対応した電荷を保持し、クロックφ２がハイレベルである期間（以後、クロックφ２期間という。）で、容量素子Ｃｘが演算増幅器１００の入出力間に接続されるように動作することを示す。また、記号“−”は、デジタルデータＳｘは、クロックφ１がハイレベルである期間（クロックφ１期間）で、容量素子Ｃｘは“Ｖｒ−”に対応した電荷を保持し、クロックφ２がハイレベルである期間（クロックφ２期間）で、容量素子Ｃｘが演算増幅器１００の入出力間に接続されるように動作することを示す。
【００３２】
また、記号“１＋”は、デジタルデータＳｘは、クロックφ１がハイレベルである期間（クロックφ１期間）で、容量素子Ｃｘは“Ｖｒ＋”に対応した電荷を保持し、クロックφ２がハイレベルである期間（クロックφ２期間）で、反転入力端子を介して演算増幅器１００に積分されるように動作することを示す。また、記号“１−”は、デジタルデータＳｘは、クロックφ１がハイレベルである期間（クロックφ１期間）で、容量素子Ｃｘは“Ｖｒ−”に対応した電荷を保持し、クロックφ２がハイレベルである期間（クロックφ２期間）で、反転入力端子を介して演算増幅器１００に積分されるように動作することを示す。さらに、“０”は、デジタルデータＳｘは、クロックφ１がハイレベルである期間（クロックφ１期間）で、容量素子Ｃｘは零電荷を保持し、クロックφ２がハイレベルである期間（クロックφ２期間）で、反転入力端子を介して演算増幅器１００に積分されるように動作することを示すが、実質的には、演算増幅器１００への入力はないことを表す。
【００３３】
そして、図３において容量素子Ｃ４〜Ｃ１２は、前記図１に示す第１の容量素子群Ｇｒ１に属し、容量素子Ｃ１〜Ｃ３及びＣ１３〜Ｃ１５は、前記第２の容量素子群Ｇｒ２に属している。
そして、テジタル値“１５”を表すデジタル信号の場合には、デジタルデータＳ１〜Ｓ３及びＳ１３〜Ｓ１５を全て“１１”、Ｓ４〜Ｓ１２を全て“１”に設定し、“１４”の場合には、そのうちデジタルデータＳ１及びＳ１５のみを“００”に設定する。また、“１３”の場合には、デジタルデータＳ１、Ｓ２、Ｓ１４、Ｓ１５のみを“００”に設定するようになっている。
【００３４】
また、デジタル値“１２”〜“３”の間は、デジタルデータＳ１〜Ｓ３及びＳ１３〜Ｓ１５を全て“００”に設定し、デジタルデータＳ４〜Ｓ１２は、全て“１”の状態から、デジタル値が減少する毎に、デジタルデータの昇順に順次“０”に設定し、デジタル値が“１２”のときには全て“１”、“１１”のときにはＳ４のみ“０”、“１２”のときには、Ｓ４及びＳ５のみ“０”、“４”のときには、Ｓ４からＳ１１を“０”、Ｓ１２を“１”、“３”のときにデジタルデータＳ４〜Ｓ１２を全て“０”に設定するようになっている。
【００３５】
さらに、デジタル値“２”から“０”の間は、デジタルデータＳ４からＳ１２を全て“０”とし、デジタル値“２”の場合には、デジタルデータＳ３及びＳ１３を“１０”、“１”の場合には、デジタルデータＳ２、Ｓ３、Ｓ１３，Ｓ１４を“１０”、そして、“０”のときには、デジタルデータＳ１〜Ｓ３及びＳ１３〜Ｓ１５を全て“１０”に設定するようになっている。
【００３６】
したがって、例えば、デジタル値“９”の場合には、デジタルデータＳ１〜Ｓ３及びＳ１３〜Ｓ１５は“００”、Ｓ４〜Ｓ６は“０”、Ｓ７〜Ｓ１２は“１”に設定されることになる。
このように設定されたデジタルデータＳ１〜Ｓ１５が各スイッチＳＵＧ１〜ＳＵＧ１５に入力されると、クロックφ１期間に、デジタルデータＳ４〜Ｓ６で制御される３個の容量素子Ｃ４〜Ｃ６は基準電圧Ｖｒ−に対応する電荷を保持し、デジタルデータＳ７〜Ｓ１２で制御される６個の容量素子Ｃ７〜Ｃ１２は基準電圧Ｖｒ＋に対応する電荷を保持する。そして、クロックφ２期間になると、これら９個の容量素子が、演算増幅器１００の入出力間に接続される。
【００３７】
このとき、デジタルデータＳ１〜Ｓ３及びＳ１３〜Ｓ１５で制御される６個の容量素子Ｃ１〜Ｃ３及びＣ１３〜Ｃ１５は、クロックφ１期間に零電荷を保持し、クロックφ２期間にこれらは演算増幅器１００に積分されるが、実質積分される電荷は零である。
したがって、図３の“「＋」個数”、“「−」個数”、“差し引き”の各欄に示すように、クロックφ１期間に６個の容量素子が基準電圧Ｖｒ＋に対応する電荷を保持し、３個の容量素子が基準電圧Ｖｒ−に対応する電荷を保持するから、クロックφ１期間には差し引き３個の容量素子がＶｒ＋に対応する電荷を保持し、クロックφ２期間に９個の容量素子で電荷の分配が起こることと、等価な動作となる。
【００３８】
また、例えば、デジタル値“１５”の場合には、デジタルデータＳ１〜Ｓ３及びＳ１３〜Ｓ１５は“１０”、Ｓ４〜Ｓ１２は“０”と設定される。
したがって、クロックφ１期間に、１５個の容量素子Ｃ１〜Ｃ１５は全て基準電圧Ｖｒ−に対応する電荷を保持し、クロックφ２期間に、６個の容量素子Ｃ１〜Ｃ３及びＣ１３〜Ｃ１５は、演算増幅器１００に積分され、また９個の容量素子Ｃ４〜Ｃ１２は演算増幅器１００の入出力間に並列に接続される。
【００３９】
これはすなわち、クロックφ１がハイレベルである期間に差し引き１５個の容量素子がＶｒ＋に対応する電荷を保持し、クロックφ２がハイレベルである期間に９個の容量素子Ｃ４〜Ｃ１２で電荷の分配が起こることと、等価な動作となる。
一方、図４は、前記図６に示す従来のＤ／Ａ変換器４０において、同様にして、“０”〜“１５”までのデジタル値をとる場合の動作を示したものである。
【００４０】
図６に示すＤ／Ａ変換器４０の場合、デジタル値“１５”を表すデジタル信号の場合には、図４に示すように、デジタルデータＳ１〜Ｓ１５を全て“１”に設定し、“１４”の場合には、デジタルデータＳ１を“０”、“１３”の場合には、デジタルデータＳ１、Ｓ２のみを“０”に設定し、以後、デジタル値が減少する毎に、デジタルデータを、その昇順に順次“０”に設定し、“１”のときＳ１からＳ１４を“０”、“０”のときにデジタルデータＳ１〜Ｓ１５を全て“０”に設定するようになっている。
【００４１】
例えば、図４において、デジタル値“９”の場合には、デジタルデータＳ１〜Ｓ６は“０”、Ｓ７〜Ｓ１５は“１”と設定される。
したがって、デジタル値“９”の場合には、クロックφ１期間に、６個の容量素子Ｃ１〜Ｃ６が基準電圧Ｖｒ−に対応する電荷を保持し、９個の容量素子Ｃ７〜Ｃ１５が基準電圧Ｖｒ＋に対応する電荷を保持し、クロックφ２期間に、１５個の容量素子Ｃ１〜Ｃ１５が演算増幅器１００の入出力間に接続される。
【００４２】
これはすなわち、クロックφ１期間に、差し引き３個の容量素子がＶｒ＋に対応する電荷を保持し、クロックφ２期間に、１５個の容量素子で電荷の分配が起こることと、等価な動作となる。
同様に、デジタル値“１５”の場合には、デジタルデータＳ１〜Ｓ１５は“１”に設定されるから、クロックφ１期間に、１５個の容量素子Ｃ１〜Ｃ１５は全て基準電圧Ｖｒ＋に対応する電荷を保持し、クロックφ２期間に、１５個の容量素子Ｃ１〜Ｃ１５が演算増幅器１００の入出力間に並列に接続され、クロックφ１期間に、１５個の容量素子がＶｒ＋に対応する電荷を保持し、クロックφ２期間に、１５個の容量素子で電荷の分配が起こることと、等価な動作となる。
【００４３】
このように、図３の場合には差し引き後の電荷を９個の容量素子で分配するのに対し、図４の場合には差し引き後の電荷を１５個の容量素子で分配しているから、図３の方が、そのアナログ信号出力は、１．５（９／６）倍大きくなることがわかる。
次に、本発明の第２の実施の形態を説明する。
【００４４】
この第２の実施の形態におけるＤ／Ａ変換器は、上記第１の実施の形態と同様の構成であるが、第２の容量素子群Ｇｒ２に属する容量素子Ｃｆ〜Ｃｉは、その容量値が第１の容量素子群Ｇｒ１に属する容量素子Ｃ１〜Ｃｅの２倍となっている。つまり、第１の容量素子群Ｇｒ１に属する容量素子の容量値をＣ^*とすると、第２の容量素子群Ｇｒ２に属する容量素子の容量値は２・Ｃ^*である。
【００４５】
図５は、このように容量値が設定された第１の容量素子群Ｇｒ１に属する容量素子Ｃ４〜Ｃ１２、第２の容量素子群Ｇｒ２に属する容量素子Ｃ１〜Ｃ３を用いて、上記第１の実施の形態と同様に、“０”〜“１５”までの１６値をとる場合の動作を示したものである。
図５中、記号“＋”、“−”及び“０”は上記第１の実施の形態と同様である。記号“２＋”は、デジタルデータＳｘは、クロックφ１がハイレベルである期間（クロックφ１期間）で、容量素子は“Ｖｒ＋”に対応した電荷を保持し、クロックφ２がハイレベルである期間（クロックφ２期間）で、反転入力端子を介して演算増幅器１００に積分されるように動作することを示す。また、記号“２−”は、デジタルデータＳｘは、クロックφ１がハイレベルである期間（クロックφ１期間）で、容量素子は“Ｖｒ−”に対応した電荷を保持し、クロックφ２がハイレベルである期間（クロックφ２期間）で、反転入力端子を介して演算増幅器１００に積分されるように動作することを示す。
【００４６】
そして、図５において、容量素子Ｃ４〜Ｃ１２が前記第１の容量素子群Ｇｒ１に属し、容量素子Ｃ１〜Ｃ３が前記第２の容量素子群Ｇｒ２に属している。
図５の場合、デジタル値“１５”を表すデジタル信号の場合には、デジタルデータＳ１〜Ｓ３を全て“１１”、Ｓ４〜Ｓ１２を全て“１”に設定し、“１４”の場合には、デジタルデータＳ１のみを“００”に設定する。また、“１３”の場合には、デジタルデータＳ１及びＳ２のみを“００”に設定する。
【００４７】
そして、デジタル値“１２”〜“３”の間は、デジタルデータＳ１〜Ｓ３を全て“００”に設定し、デジタルデータＳ４〜Ｓ１２を、全て“１”の状態から、デジタル値が減少する毎に、デジタルデータを、その昇順に順次“０”に設定し、デジタル値“１１”のときにデジタルデータＳ４のみ“０”、“１０”のときＳ４及びＳ５のみ“０”、“４”のときＳ４〜Ｓ１１を“０”、“３”のときにデジタルデータＳ４〜Ｓ１２が全て“０”となるように設定するようになっている。
【００４８】
さらに、デジタル値“２”〜“０”の場合には、デジタルデータＳ４〜Ｓ１２を全て“０”とし、デジタル値“２”の場合にはデジタルデータＳ３を“１０”、“１”の場合には、デジタルデータＳ２及びＳ３を“１０”、そして、“０”のときには、デジタルデータＳ１〜Ｓ３を全て“１０”に設定するようになっている。
【００４９】
図５において、例えば、デジタル値“９”の場合、デジタルデータＳ１〜Ｓ３は“００”、Ｓ４〜Ｓ６は“０”、Ｓ７〜Ｓ１２は“１”と設定される。
したがって、図５の“「＋」個数”、“「−」個数”、“差し引き”の各欄に示すように、クロックφ１期間において、デジタルデータＳ４〜Ｓ６で制御される３個の容量素子Ｃ４〜Ｃ６は基準電圧Ｖｒ−に対応する電荷を保持し、デジタルデータＳ７〜Ｓ１２で制御される６個の容量素子Ｃ７〜Ｃ１２は基準電圧Ｖｒ＋に対応する電荷を保持する。そして、クロックφ２期間になると、これら９個の容量素子Ｃ４〜Ｃ１２が、演算増幅器１００の入出力間に接続される。このとき、デジタルデータＳ１〜Ｓ３で制御される３個の容量素子Ｃ１〜Ｃ３は、クロックφ１期間に零電荷を保持し、クロックφ２期間にこれらは演算増幅器１００に積分されるが、実質積分される電荷は零である。
【００５０】
これはすなわち、クロックφ１期間に差し引き３個の容量素子がＶｒ＋に対応する電荷を保持し、クロックφ２期間に９個の容量素子Ｃ４〜Ｃ１２で電荷の分配が起こることと、等価な動作となる。
また、例えば、デジタル値“１５”の場合には、デジタルデータＳ１〜Ｓ３は“１０”、Ｓ４〜Ｓ１２は“０”と設定される。
【００５１】
したがって、クロックφ１期間に、１２個の容量素子Ｃ１〜Ｃ１２は全て基準電圧Ｖｒ＋に対応する電荷を保持し、クロックφ２期間に、３個の容量素子Ｃ１〜Ｃ３の電荷は、演算増幅器１００に積分され、また９個の容量素子Ｃ４〜Ｃ１２は演算増幅器１００の入出力間に並列に接続される。
よって、クロックφ１期間に、１２個の容量素子Ｃ１〜Ｃ１２がＶｒ＋に対応する電荷を保持し、そのうち、３つの容量素子Ｃ１〜Ｃ３は、他の容量素子Ｃ４〜Ｃ１２の２倍の容量を有するから、クロックφ２期間に、第１の容量素子群Ｇｒ１に属する１５個の容量素子が保持するＶｒ＋に対応する電荷を、９個の容量素子Ｃ４〜Ｃ１２で分配することと、等価な動作となる。
【００５２】
したがって、この第２の実施の形態の場合も、上記第１の実施の形態と同等の作用効果を得ることができると共に、第２の実施の形態の場合、第２の容量素子群Ｇｒ２に属する容量素子数を削減することができるという効果を得ることができる。
また、上記第１及び第２の実施の形態においては、図３及び図５に示すように、出力電位ＯＵＴの信号レベルが小さくなるときのデジタル信号値は、信号値“６”〜“９”付近の、Ｄ／Ａ変換器５０の取り得る範囲の中央付近に分散している。このように、第２の容量素子群Ｇｒ２に属するＣ１〜Ｃ３、Ｃ１３〜Ｃ１５が零電荷を積分する領域では、前述の特開平１１−０５５１２１号公報で説明されているように、電荷の分配は容量素子間で受動的に行われるため、演算増幅器１００が電荷供給を行ったりする必要はなく、演算増幅器１００の消費電力を極めて低消費電力に抑えることができる。特にオーディオ分野においては、このように無信号出力時の消費電流を少なくすることが望ましいことから、オーディオ分野において効果的である。
【００５３】
なお、上記各実施の形態においては、第２の容量素子群Ｇｒ２の容量素子においては、その一端をスイッチＳＵＧｘによって予め設定した電位、上記各実施の形態においては、接地電位に接続して零電荷を積分するようにした場合について説明したが、これに限らず、例えば、予め設定した電位に接続するためのスイッチをオフ状態にし、実質電荷の積分を行わないようにすることも可能である。
【００５４】
また、上記各実施の形態において、前記容量素子のいくつかを、２の巾乗の重み付けした値とすることも可能である。
また、上記各実施の形態において、全差動型の演算増幅器を用いて、容量素子及びスイッチを設け、デジタルデータを反転させた相似な形で配置し、Ｄ／Ａ変換器を実現することも可能である。
【００５５】
また、上記各実施の形態において、容量素子のいくつかを設定された時刻毎に位置シャッフルしたり、また、デジタルデータＳｘの出力先をシャッフルする等、いわゆる、ダイナミックエレメントマッチング（ＤＥＭ）を信号制御回路１３に適用し、等値であるはずの複数個の容量素子の製造ばらつきなどによる誤差成分を拡散するようにしてもよい。
【００５６】
例えば、前記図３に示す動作を行う場合には、第２の容量素子群Ｇｒ２に属する６個の容量素子Ｃ１〜Ｃ３及びＣ１３〜Ｃ１５と、第１の容量素子群Ｇｒ１に属する９個の容量素子Ｃ４〜Ｃ１２とについて、それぞれ同一の容量素子群の中で全体或いはその一部分をシャッフルしながら、Ｄ／Ａ変換するようにすればよい。
【００５７】
つまり、例えば前記容量素子Ｃ４〜Ｃ１２をシャッフルする場合には、各容量素子Ｃ４〜Ｃ１２に識別番号を付与しておく。そして、ある時点ｔ１で指定されたテジタル信号値に応じて特定される、容量素子Ｃ４〜Ｃ１２のうちの「＋」動作をすべき容量素子数を検出し、識別番号の例えば昇順に、検出した容量素子数に相当する容量素子を「＋」動作させ、残りの容量素子は「−」動作させる。
【００５８】
そして、次の時点ｔ２では、同様にして、指定されたデジタル信号値に応じた「＋」動作をすべき容量素子数を検出し、時点ｔ１で「＋」動作を行った容量素子の次の識別番号に相当する容量素子から順に、検出した容量素子数分の容量素子を「＋」動作させ、残りを「−」動作させる。
この処理を繰り返し行い、最終の識別番号が付与された容量素子まで「＋」動作を行った場合には、最初の識別番号が付与された容量素子に戻るようにする。このようにすることによって、容量素子Ｃ４〜Ｃ１２内において、容量素子を容易にシャッフルすることができる。
【００５９】
なお、上記第２の実施の形態においては、第２の容量素子群Ｇｒ２の容量素子の容量値を、第１の容量素子群Ｇｒ１の容量素子の容量値の２倍となるように設定した場合について説明したが、これに限るものではなく、Ｄ／Ａ変換器５０の出力電圧として所望の値が得られるように任意に設定するようにすればよい。
なお、上記各実施の形態において、第１の期間がクロックφ１がハイレベルである期間に対応し、第２の期間がクロックφ２がハイレベルである期間に対応し、基準電圧Ｖｒ＋、Ｖｒ−が電荷保持用電源電圧に対応し、スイッチＳＵＧｆ〜ＳＵＧｉにおける接地電位の供給元が保持電荷転送用電源に対応し、容量素子Ｃ１〜Ｃｅが第１の容量素子に対応し、容量素子Ｃｆ〜Ｃｉが第２の容量素子に対応し、ＳＹ１〜ＳＹｅ及びＳＢが第１のスイッチ部に対応し、スイッチＳＵＧｆ〜ＳＵＧｉ及びＳＢが第２のスイッチ部に対応し、容量素子Ｃfbがローパス特性を有するように設けた容量素子に対応している。
【００６０】
【発明の効果】
本発明の請求項１に係るＤ／Ａ変換器によれば、第１の期間に、第１及び第２の容量素子がデジタル信号に基づいて電荷保持用電源電圧に対応する電荷を保持し、第２の期間に第１の容量素子を演算増幅器の入力端子と出力端子との間に接続し、且つ第２の容量素子を演算増幅器の入力端子と保持電荷転送用電源との間に接続するようにしたから、第１及び第２の容量素子で保持した電荷を第１の容量素子のみにおいて分配したことと同等の動作を行うことになる。よって、第１の容量素子のみを有する場合に比較して、演算増幅器の出力電圧すなわちＤ／Ａ変換器の出力電圧の最大振幅をより増大させることができ、出力電圧に対する演算増幅器のノイズを小さくすることができるから、Ｓ／Ｎ比をより向上させることができる。
【００６１】
また、請求項２に係るＤ／Ａ変換器によれば、第１の容量素子、第２の容量素子、或いは、第１及び第２の容量素子を複数の容量素子で構成するようにしたから、電荷を保持させる容量素子の組み合わせ数を代えることによって、複数種の出力電圧を得ることができる。
また、請求項３に係るＤ／Ａ変換器によれば、第１及び第２の容量素子を全て同一の容量値にしたから、リニアレベル型のＤ／Ａ変換機能を実現することができる。
【００６２】
また、請求項４に係るＤ／Ａ変換器によれば、第２の容量素子の容量値を、第１の容量素子の容量値の２倍となるようにしたから、第２の容量素子の素子数を低減させることができる。
さらに、請求項５に係るＤ／Ａ変換器によれば、演算増幅器の出力端子と入力端子との間に、ローパス特性を有するように容量素子を設けたから、ローパス特性を有するＤ／Ａ変換器を実現することができる。
【図面の簡単な説明】
【図１】本発明におけるＤ／Ａ変換器の一例を示す回路図である。
【図２】図１のＤ／Ａ変換器に供給するクロックのタイミングチャートである。
【図３】第１の実施の形態の動作説明に供する説明図である。
【図４】従来のＤ／Ａ変換器の動作説明に供する説明図である。
【図５】第２の実施の形態の動作説明に供する説明図である。
【図６】従来のＤ／Ａ変換器の一例を示す回路図である。
【図７】Ｄ／Ａ変換器を備えた信号変換装置の一例を示すブロック図である。
【符号の説明】
１０信号変換装置
４０Ｄ／Ａ変換器
５０Ｄ／Ａ変換器
１００演算増幅器
２００クロック供給部
Ｃ１〜Ｃｉ容量素子
Ｃfb 容量素子
Ｇｒ１第１の容量素子群
Ｇｒ２第２の容量素子群
ＳＢスイッチ
ＳＵ１〜ＳＵｉスイッチ
ＳＵＧ１〜ＳＵＧｅスイッチ
ＳＵＧｆ〜ＳＵＧｉスイッチ
ＳＹ１〜ＳＹｉスイッチ[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a D / A converter for converting a digital signal into an analog signal, which is used for signal processing in the field of audio equipment and the like, and in particular, a switched capacitor type D having low power consumption and high SN ratio. This relates to the / A converter.
[0002]
[Prior art]
Conventionally, a number of switched capacitor type D / A converters have been proposed. For example, in the switched capacitor type D / A converter 40 described in Japanese Patent Laid-Open No. 11-055121 filed earlier by the present applicant, an output terminal and an inverting input terminal are provided as shown in FIG. The operational amplifier 100 is connected by the capacitive element Cfb and the non-inverting input terminal is grounded, the capacitive elements C1 to Ci, and between the capacitive elements C1 to Ci and the inverting input terminal of the operational amplifier 100. The switch SB and the right terminals of the capacitive elements C1 to Ci, that is, the switches SU1 to SUi connected to the terminals connected to the switch SB and the left terminals of the capacitive elements C1 to Ci are divided into two types. Switches SUG1 to SUGi connected to any one of the reference voltages (Vr +, Vr−), and a switch S connected between the left terminal of each capacitive element C1 to Ci and the output terminal of the operational amplifier 100. Y1 to SYi and a clock supply unit 200 for supplying two types of clocks φ1 and φ2 are provided.
[0003]
When the clock φ1 is at a high level, the terminals on the left side of the capacitive elements C1 to Ci are connected to one of the reference voltages Vr + and Vr− in accordance with the polarity of the digital data Sx (x = 1 to i). Charges corresponding to the reference voltage Vr + or Vr− are held in C1 to Ci, and capacitive elements C1 to Ci are connected in parallel between the output terminal and the inverting input terminal of the operational amplifier 100 when the clock φ2 is at a high level. Like to do.
[0004]
[Problems to be solved by the invention]
In general, this type of switched-capacitor type D / A converter, as shown in FIG. 7, for example, converts a high-bit digital input signal such as a 16-bit digital signal used in a compact disc (CD) in the audio field, It is used in the signal converter 10 that converts the signal into an analog output signal. For example, as shown in FIG. 7, the signal conversion apparatus 10 interpolates a high-bit digital input signal with a digital filter 11 to about 64 to 128 times, and further, the digital signal subjected to the interpolation processing is converted into a digital delta sigma modulator. 12 is converted into a digital signal with a small number of bits (low resolution), and further, the signal control circuit 13 converts it into digital data in an appropriate form that can control the switched capacitor type D / A converter 15 in the next stage. The analog output signal is obtained by the D / A converter 15.
[0005]
When the digital signal from the digital filter 11 is converted into a digital signal with a small number of bits by the digital delta-sigma modulator 12, in order to eliminate shaping noise in a necessary frequency band and achieve a high S / N ratio, In general, higher-order delta-sigma modulators of second order or higher are used.
In such a high-order delta-sigma modulator, unless the feedback loop gain G is set to a large value, the internal calculation information expands, and a finite bit width digital calculation circuit or a finite bit width calculation information holding register has a scale. It becomes impossible to cope with it.
[0006]
Therefore, in the delta-sigma modulator, a value larger than “1”, for example, about 1.5 to 3 times, is set as the feedback loop gain G with respect to the input signal, and the internal calculation information is expanded. Preventing it from going up. For this reason, the signal component output from the delta-sigma modulator is a 1 / G signal with respect to the full scale of the output.
[0007]
When a signal output from such a digital sigma modulator is converted into an analog signal by the D / A converter 40 shown in FIG. 6 described above, the reference potential is, for example, Vref. When the capacitance elements C1 to Ci hold charges with polarity or minus polarity and the capacitance elements C1 to Ci are connected between the input and output of the operational amplifier 100 in the next period, the maximum output signal of the operational amplifier 100 is obtained. The amplitude is 2 · Vref / G.
[0008]
In the D / A converter 15, for example, the maximum value of the reference potential Vref is determined by circuit restrictions or the like, and therefore the minimum value of the feedback loop gain G is determined by the restrictions or the like of the digital sigma modulator 12. And the amplitude of the output signal is determined.
If the maximum amplitude of the output signal can be increased, the noise of the operational amplifier 100 is also reduced with respect to the output signal. Therefore, the maximum amplitude of the output signal can be increased in order to improve the S / N ratio. A D / A converter has been desired.
[0009]
Accordingly, the present invention has been made paying attention to the above-described conventional unsolved problems, and an object thereof is to provide a D / A converter having a larger maximum amplitude of an output signal.
[0010]
[Means for Solving the Problems]
In order to achieve the above object, a D / A converter according to claim 1 of the present invention is a D / A converter that converts a given digital signal into an analog signal. Based on a digital signal, a first capacitor element and a second capacitor element that hold charges corresponding to a power supply voltage for holding charges, and, in a second period, the first capacitor element is connected to an input terminal of an operational amplifier. A first switch connected to the output terminal; and a second switch for connecting the second capacitive element between the input terminal of the operational amplifier and the power supply for holding charge transfer in the second period. And a switch unit.
[0011]
The D / A converter according to a second aspect is characterized in that the first capacitor element and / or the second capacitor element includes a plurality of capacitor elements.
The D / A converter according to claim 3 is characterized in that the first and second capacitive elements all have the same capacitance value.
The D / A converter according to claim 4 is characterized in that the capacitance value of the second capacitor element is twice the capacitance value of the first capacitor element.
[0012]
Furthermore, the D / A converter according to claim 5 is characterized in that a capacitive element is provided between the output terminal and the input terminal of the operational amplifier so as to have a low-pass characteristic.
[0013]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
First, a first embodiment will be described.
FIG. 1 is a circuit configuration diagram of a switched capacitor type D / A converter 50 according to the present invention. The same parts as those of the conventional D / A converter 40 shown in FIG.
[0014]
The D / A converter 50 includes an operational amplifier 100 in which an output terminal and an inverting input terminal are connected by a capacitive element Cfb and a non-inverting input terminal is grounded, and capacitive elements C1 to Ce (first capacitors). And a switch connected between the capacitive elements C1 to Ce and Cf to Ci and the inverting input terminal of the operational amplifier 100. The element group Gr1) and the capacitive elements Cf to Ci (second capacitive element group Gr2). SB and switches SU1 to SUe and SUf to SUi connected to the terminals on the right side of the capacitors C1 to Ce and Cf to Ci, that is, the terminals connected to the switch SB, and the capacitors C1 to Ce. The switches SUG1 to SUGe for connecting the left terminal of the capacitor to any one of two types of reference voltages (Vr +, Vr−), the left terminals of the capacitive elements C1 to Ce, and The switches SY1 to SYe connected between the output terminals of the operational amplifier 100 and the other terminals of the capacitive elements Cf to Ci are connected to three kinds of reference voltages, that is, a reference potential (Vr +, Vr−) and a ground potential. The switches SUGf to SUGi connected to any one of these and a clock supply unit 200 that supplies two types of clocks φ1 and φ2.
[0015]
As shown in FIG. 2, the two types of clocks φ1 and φ2 supplied from the clock supply unit 200 are clocks that repeat a low level and a high level at predetermined intervals, respectively, and one of them is a high level. Sometimes the other is at a low level so that the high level portions of each other's clocks do not overlap.
The switches SU1 to SUe and SUf to SUi are in a closed state when the clock φ1 is at a high level, and are open in other cases. This is represented by “φ1” in FIG.
[0016]
The switches SUG1 to SUGe are connected to the terminals on the left side of the capacitive elements C1 to Ce according to the polarity (+1 or −1) of the input digital data S1 to Se including 1-bit data. Vr-) is connected. Specifically, if the x-th digital data is represented by Sx, when the clock φ1 is at a high level and the polarity of the digital data Sx is “+1”, it is connected to the reference voltage Vr +, and the clock φ1 is low. When it is level and the polarity of the digital data Sx is “−1”, it is connected to the reference voltage Vr−. In FIG. 1, this is represented by “Sx · φ1” and “Sxb · φ1”. Note that “b” represents logic inversion.
[0017]
Here, the polarity of the digital data Sx is “+1” when the data value is “1”, and “−1” when the data value is “0”.
The switches SUGf to SUGi are connected to any one of the reference voltages Vr + and Vr− and the ground potential according to the polarity of the input digital data Sf to Si consisting of 2-bit signals. The polarities of the digital data Sf to Si are “+1” when the data value is “11”, “−1” when the data value is “01”, and “0” when the data value is “00”. 0 ”.
[0018]
The switches SUGf to SUGi are connected to the reference voltage Vr + when the clock φ1 is at a high level and the polarity of the digital data Sx is “+1” (in FIG. 1, this is expressed as “Sx · φ1”). When the clock φ1 is at a high level and the digital data Sx is “−1”, it is connected to the reference voltage Vr− (in FIG. 1, this is represented by “Sxb · φ1”). Further, when the clock φ1 or the clock φ2 is at a high level and the digital data Sx is “0”, it is connected to the ground potential (in FIG. 1, this is represented by “Sxc · φ1 + φ2”).
[0019]
The switch SB and the switches SY1 to SYe are closed when the clock φ2 is at a high level, and are open at other times. In FIG. 1, this is represented by “φ2”.
Next, the operation of the first embodiment will be described.
First, when the clock φ1 is at a high level, the switches SU1 to SUe and SUf to SUi are closed, and the right side of the capacitive elements C1 to Ce and Cf to Ci, that is, the side connected to the inverting input terminal of the operational amplifier 100. Is grounded. Further, by the operation of the switches SUG1 to SUGe, the terminals on the left side of the capacitive elements C1 to Ce are connected to the reference voltage Vr + or Vr− according to the polarity (+1 or −1) of the digital data S1 to Se, and the capacitive element C1. ~ Ce each hold a charge corresponding to the reference voltage.
[0020]
Further, by the operation of the switches SUGf to SUGi, the terminals on the left side of the capacitive elements Cf to Ci are set to the reference potential Vr +, Vr− or the ground potential according to the polarities (+1, −1, 0) of the digital data Sf to Si. The capacitive elements Cf to Ci are connected to hold charges corresponding to the reference voltage. When connected to the ground potential, the charge amount is zero.
[0021]
When the clock φ2 becomes high level from this state, the switches SU1 to SUe are opened and the switches SY1 to SYe are closed so that the capacitive elements C1 to Ce are connected to the output terminal (output potential OUT of the operational amplifier 100). ) And the inverting input terminal.
Further, when the clock φ2 becomes high level, among the switches SUGf to SUGi, the switch connected to the reference potential Vr + or Vr− is opened, and the switch connected to the ground potential is closed. As a result, the charges held in the capacitive elements Cf to Ci during the period when the clock φ1 is at the high level are transferred, that is, integrated to the feedback capacitive element Cfb of the operational amplifier 100.
[0022]
Then, charge distribution occurs between the capacitive elements C1 to Ce and Cfb, and the following equation (1) is established from the charge conservation law.
Here, for ease of explanation, the value of Cfb is assumed to be zero. The total number of capacitive elements is i, the number of elements belonging to the first capacitive element group Gr1 is e, and the number of elements belonging to the second capacitive element group Gr2 is (ie).
[0023]

In the formula (1), if C1 to Ce and Cf to Ci have the same capacitance value, the formula (1) can be expressed by the following formula (2).
[0024]

Therefore, according to the equation (2), the switched capacitor type D / A converter 50 shown in FIG. 1 is an i-bit linear level type D / A converter.
According to this embodiment, the following effects can be obtained.
[0025]
In the conventional i-bit linear level type D / A converter 40 shown in FIG. 6, the output potential OUT is expressed by the following equation (3).

From the expressions (2) and (3), the output potential OUT in the expression (2) is i / e times the output potential OUT in the expression (3), and e and i are e <i. It can be seen that is greater than 1 time. That is, the maximum amplitude of the analog output potential OUT obtained based on the reference voltages Vr +, Vr− and the digital data S1 to Si is larger in the equation (2), that is, the D / A converter 50 shown in FIG. Therefore, it can be seen that the D / A converter 50 has a larger maximum amplitude of the output potential OUT.
[0026]
Further, since the maximum amplitude of the output potential OUT can be increased as described above, the noise of the operational amplifier 100 can be reduced with respect to the output signal. Therefore, particularly when the output signal value is small, the noise can be relatively reduced with respect to the output signal of the operational amplifier 100, which is effective.
When the so-called kT / C noise generated from the capacitor element to be sampled is sufficiently large and the capacity of the capacitor elements C1 to Ci is sufficiently small, the maximum amplitude of the output signal (output potential OUT) and the operational amplifier It can be seen that the S / N ratio can be further improved since the ratio to the noise generated at 100 is the S / N ratio.
[0027]
The capacitive element Cfb connected between the output terminal and the inverting input terminal of the operational amplifier 100 holds the result of D / A conversion at the previous timing as a voltage when the clock φ1 is at a high level. As a result, the operational amplifier 100 is always operated within the normal operating range, the voltage value is such that the output of the operational amplifier 100 cannot be predicted, and the operation of the operational amplifier 100 is out of the operating range. Can be prevented.
[0028]
Further, such a capacitive element Cfb gives the switched capacitor circuit a low-pass characteristic as described in Japanese Patent Application Laid-Open No. 11-055121 filed earlier in the present application. Therefore, as the capacitance value of the capacitive element Cfb is larger, the signal attenuation characteristic in the high frequency region can be improved. However, in the low frequency region that is normally desired to be output, a flat characteristic can be obtained. In this case, the D / A conversion accuracy for the low-frequency signal is not affected at all.
[0029]
3 applies the D / A converter 50 shown in FIG. 1 to the D / A converter 15 shown in FIG. 7, and “0” to “15” as digital signals from the digital delta-sigma modulator 12. Each switch operation in the case of taking the above 16 values is shown.
In FIG. 3, 15 capacitive elements C1 to C15 having the same capacitance value are controlled by 15 digital data S1 to S15 for performing switch control. The digital data S1 to S15 are obtained by converting a 16-value digital signal from the digital delta sigma modulator 12 into digital data S1 to S15 for performing switch control by the signal control circuit 13.
[0030]
In the signal control circuit 13, the digital data S1 to S15 may be generated, for example, using a ROM prepared in advance or using a logic circuit.
The operation of each of the capacitive elements C1 to C15 is controlled by digital data S1 to Si of a corresponding number (suffix), for example, the capacitive element C1 is controlled by the digital data S1, and the capacitive element C2 is controlled by the digital data S2. The capacitive element C15 is controlled by the digital data S15.
[0031]
In FIG. 3, the symbol “+” indicates that the digital data Sx is a period in which the clock φ1 is at a high level (hereinafter referred to as a clock φ1 period), and the capacitor Cx holds a charge corresponding to “Vr +”. It shows that the capacitive element Cx operates so as to be connected between the input and output of the operational amplifier 100 during a period in which φ2 is at a high level (hereinafter referred to as a clock φ2 period). The symbol “-” indicates that the digital data Sx is a period in which the clock φ1 is at a high level (clock φ1 period), the capacitor Cx holds a charge corresponding to “Vr−”, and the clock φ2 is at a high level. It shows that the capacitor Cx operates to be connected between the input and output of the operational amplifier 100 in a certain period (clock φ2 period).
[0032]
The symbol “1+” indicates that the digital data Sx is a period in which the clock φ1 is at a high level (clock φ1 period), the capacitor Cx holds a charge corresponding to “Vr +”, and the clock φ2 is at a high level. It indicates that the operation is performed so as to be integrated into the operational amplifier 100 via the inverting input terminal in the period (clock φ2 period). The symbol “1-” indicates that the digital data Sx is a period in which the clock φ1 is at a high level (clock φ1 period), the capacitor Cx holds a charge corresponding to “Vr−”, and the clock φ2 is at a high level. In the period (clock φ2 period), the operation is performed so as to be integrated into the operational amplifier 100 through the inverting input terminal. Further, “0” indicates that the digital data Sx is a period in which the clock φ1 is at a high level (clock φ1 period), the capacitor Cx holds zero charge, and a period in which the clock φ2 is at a high level (clock φ2 period). The operation of the operational amplifier 100 is integrated via the inverting input terminal. However, in practice, there is no input to the operational amplifier 100.
[0033]
In FIG. 3, the capacitive elements C4 to C12 belong to the first capacitive element group Gr1 shown in FIG. 1, and the capacitive elements C1 to C3 and C13 to C15 belong to the second capacitive element group Gr2. .
In the case of a digital signal representing the digital value “15”, the digital data S1 to S3 and S13 to S15 are all set to “11”, and the S4 to S12 are all set to “1”. Of these, only the digital data S1 and S15 are set to "00". In the case of “13”, only the digital data S1, S2, S14, and S15 are set to “00”.
[0034]
Also, between the digital values “12” to “3”, the digital data S1 to S3 and S13 to S15 are all set to “00”, and the digital data S4 to S12 are all set to “1” from the digital value. Is set to “0” sequentially in ascending order of the digital data, and when the digital value is “12”, it is all “1”, when it is “11”, only S4 is “0”, when it is “12”, S4 And when only S5 is “0”, “4”, S4 to S11 are set to “0”, and when S12 is “1”, “3”, the digital data S4 to S12 are all set to “0”. Yes.
[0035]
Further, between the digital values “2” and “0”, the digital data S4 to S12 are all “0”, and when the digital value is “2”, the digital data S3 and S13 are “10” and “1”. In this case, the digital data S2, S3, S13, and S14 are set to “10”, and when “0”, the digital data S1 to S3 and S13 to S15 are all set to “10”.
[0036]
Therefore, for example, when the digital value is “9”, the digital data S1 to S3 and S13 to S15 are set to “00”, S4 to S6 are set to “0”, and S7 to S12 are set to “1”. .
When the digital data S1 to S15 set in this way are input to the switches SUG1 to SUG15, the three capacitive elements C4 to C6 controlled by the digital data S4 to S6 are supplied with the reference voltage Vr− during the clock φ1 period. The six capacitive elements C7 to C12 controlled by the digital data S7 to S12 hold charges corresponding to the reference voltage Vr +. In the clock φ2 period, these nine capacitive elements are connected between the input and output of the operational amplifier 100.
[0037]
At this time, the six capacitive elements C1 to C3 and C13 to C15 controlled by the digital data S1 to S3 and S13 to S15 hold zero charge during the clock φ1 period, and they are stored in the operational amplifier 100 during the clock φ2 period. Although integrated, the charge that is substantially integrated is zero.
Accordingly, as shown in the ““ + ”number”, ““ − ”number”, and “subtraction” columns in FIG. 3, six capacitive elements hold charges corresponding to the reference voltage Vr + during the clock φ1 period. Since the three capacitive elements hold the charge corresponding to the reference voltage Vr−, the three capacitive elements are subtracted during the clock φ1 period and the nine capacitive elements hold the charge corresponding to Vr +. In this case, the operation is equivalent to the distribution of charges.
[0038]
For example, when the digital value is “15”, the digital data S1 to S3 and S13 to S15 are set to “10”, and S4 to S12 are set to “0”.
Therefore, during the clock φ1, all 15 capacitive elements C1 to C15 hold charges corresponding to the reference voltage Vr−, and during the clock φ2, the 6 capacitive elements C1 to C3 and C13 to C15 are operational amplifiers. The nine capacitive elements C4 to C12 are connected in parallel between the input and output of the operational amplifier 100.
[0039]
That is, the 15 capacitive elements are subtracted during the period when the clock φ1 is at the high level and the charges corresponding to Vr + are held, and the charges are distributed among the nine capacitive elements C4 to C12 during the period when the clock φ2 is at the high level. Is equivalent to the occurrence of
On the other hand, FIG. 4 shows the operation in the case where the conventional D / A converter 40 shown in FIG. 6 takes digital values from “0” to “15” in the same manner.
[0040]
In the case of the D / A converter 40 shown in FIG. 6, in the case of a digital signal representing the digital value “15”, as shown in FIG. 4, all the digital data S1 to S15 are set to “1”, and “14” In the case of "", the digital data S1 is set to "0", and in the case of "13", only the digital data S1 and S2 are set to "0". The values are sequentially set to “0” in the ascending order. When “1”, S1 to S14 are set to “0”, and when “0”, all the digital data S1 to S15 are set to “0”.
[0041]
For example, in FIG. 4, when the digital value is “9”, the digital data S1 to S6 are set to “0”, and S7 to S15 are set to “1”.
Therefore, in the case of the digital value “9”, the six capacitive elements C1 to C6 hold charges corresponding to the reference voltage Vr− during the clock φ1, and the nine capacitive elements C7 to C15 hold the reference voltage Vr +. The 15 capacitive elements C1 to C15 are connected between the input and output of the operational amplifier 100 during the clock φ2.
[0042]
In other words, the operation is equivalent to the fact that the three capacitive elements subtract the charge corresponding to Vr + during the clock φ1 period and the charge distribution occurs in the 15 capacitive elements during the clock φ2.
Similarly, in the case of the digital value “15”, since the digital data S1 to S15 are set to “1”, all the 15 capacitive elements C1 to C15 have charges corresponding to the reference voltage Vr + during the clock φ1 period. 15 capacitance elements C1 to C15 are connected in parallel between the input and output of the operational amplifier 100 during the clock φ2, and the 15 capacitance elements hold the charge corresponding to Vr + during the clock φ1 period. In the period of the clock φ2, the operation is equivalent to the fact that the charge is distributed among the 15 capacitors.
[0043]
Thus, in the case of FIG. 3, the subtracted charge is distributed by nine capacitive elements, whereas in the case of FIG. 4, the subtracted charge is distributed by 15 capacitive elements. It can be seen that the analog signal output in FIG. 3 is 1.5 (9/6) times larger.
Next, a second embodiment of the present invention will be described.
[0044]
The D / A converter in the second embodiment has the same configuration as that of the first embodiment, but the capacitance elements Cf to Ci belonging to the second capacitance element group Gr2 have capacitance values. This is twice the capacity elements C1 to Ce belonging to the first capacity element group Gr1. That is, the capacitance value of the capacitive element belonging to the first capacitive element group Gr1 is represented by C ^* Then, the capacitance value of the capacitive element belonging to the second capacitive element group Gr2 is 2 · C ^* It is.
[0045]
FIG. 5 shows the first element using the capacitance elements C4 to C12 belonging to the first capacitance element group Gr1 and the capacitance elements C1 to C3 belonging to the second capacitance element group Gr2. As in the embodiment, the operation in the case of taking 16 values from “0” to “15” is shown.
In FIG. 5, the symbols “+”, “−”, and “0” are the same as those in the first embodiment. The symbol “2+” indicates that the digital data Sx is a period in which the clock φ1 is at a high level (clock φ1 period), the capacitor holds charges corresponding to “Vr +”, and a period in which the clock φ2 is at a high level (clock (φ2 period) shows that the operation is integrated to the operational amplifier 100 via the inverting input terminal. The symbol “2-” indicates that the digital data Sx is a period in which the clock φ1 is at a high level (clock φ1 period), the capacitor holds a charge corresponding to “Vr−”, and the clock φ2 is at a high level. It shows that it operates so as to be integrated into the operational amplifier 100 via an inverting input terminal in a certain period (clock φ2 period).
[0046]
In FIG. 5, the capacitive elements C4 to C12 belong to the first capacitive element group Gr1, and the capacitive elements C1 to C3 belong to the second capacitive element group Gr2.
In the case of FIG. 5, in the case of a digital signal representing the digital value “15”, all the digital data S1 to S3 are set to “11”, S4 to S12 are all set to “1”, and in the case of “14”, Only the digital data S1 is set to “00”. In the case of “13”, only the digital data S1 and S2 are set to “00”.
[0047]
And between the digital values “12” to “3”, the digital data S1 to S3 are all set to “00”, and the digital data S4 to S12 are all set to “1” every time the digital value decreases. The digital data is sequentially set to “0” in ascending order. When the digital value is “11”, only the digital data S4 is “0”, and when “10”, only S4 and S5 are “0” and “4”. When S4 to S11 are “0” and “3”, the digital data S4 to S12 are all set to “0”.
[0048]
Further, when the digital value is “2” to “0”, the digital data S4 to S12 are all “0”, and when the digital value is “2”, the digital data S3 is “10” and “1”. In this case, the digital data S2 and S3 are set to “10”, and when “0”, all the digital data S1 to S3 are set to “10”.
[0049]
In FIG. 5, for example, when the digital value is “9”, the digital data S1 to S3 are set to “00”, S4 to S6 are set to “0”, and S7 to S12 are set to “1”.
Therefore, as shown in the ““ + ”number”, ““ − ”number”, and “subtraction” columns in FIG. 5, the three capacitive elements C4 controlled by the digital data S4 to S6 in the clock φ1 period. .About.C6 hold a charge corresponding to the reference voltage Vr-, and the six capacitive elements C7 to C12 controlled by the digital data S7 to S12 hold a charge corresponding to the reference voltage Vr +. Then, these nine capacitive elements C4 to C12 are connected between the input and output of the operational amplifier 100. At this time, the three capacitive elements C1 to C3 controlled by the digital data S1 to S3 are in the period of the clock φ1. In the period of the clock φ2, these are integrated into the operational amplifier 100, but the electric charge to be substantially integrated is zero.
[0050]
That is, the operation is equivalent to the fact that the three capacitive elements subtract the charge corresponding to Vr + during the clock φ1 period and the charge distribution occurs in the nine capacitive elements C4 to C12 during the clock φ2 period. .
For example, in the case of a digital value “15”, the digital data S1 to S3 are set to “10”, and S4 to S12 are set to “0”.
[0051]
Accordingly, during the clock φ1, all twelve capacitive elements C1 to C12 hold charges corresponding to the reference voltage Vr +, and during the clock φ2, the charges of the three capacitive elements C1 to C3 are integrated into the operational amplifier 100. The nine capacitive elements C4 to C12 are connected in parallel between the input and output of the operational amplifier 100.
Therefore, during the clock φ1, twelve capacitive elements C1 to C12 hold charges corresponding to Vr +, and among them, the three capacitive elements C1 to C3 have twice the capacitance of the other capacitive elements C4 to C12. Therefore, during the clock φ2, the charge corresponding to Vr + held by the 15 capacitive elements belonging to the first capacitive element group Gr1 is distributed by the 9 capacitive elements C4 to C12, which is an equivalent operation. .
[0052]
Therefore, in the case of the second embodiment, the same effect as that of the first embodiment can be obtained, and in the case of the second embodiment, it belongs to the second capacitive element group Gr2. The effect that the number of capacitive elements can be reduced can be obtained.
In the first and second embodiments, as shown in FIGS. 3 and 5, the digital signal value when the signal level of the output potential OUT becomes small is the signal value “6” to “9”. Near the center of the range that the D / A converter 50 can take. In this way, in the region where C1 to C3 and C13 to C15 belonging to the second capacitive element group Gr2 integrate zero charge, the charge distribution is as described in Japanese Patent Laid-Open No. 11-055121 described above. Since the operation is passively performed between the capacitive elements, the operational amplifier 100 does not need to supply charges, and the power consumption of the operational amplifier 100 can be suppressed to an extremely low power consumption. Particularly in the audio field, it is desirable to reduce the current consumption during no-signal output in this way, which is effective in the audio field.
[0053]
In each of the above embodiments, in the capacitive element of the second capacitive element group Gr2, one end thereof is connected to a potential set in advance by the switch SUGx, and in each of the above embodiments, the ground potential is connected to zero charge. However, the present invention is not limited to this. For example, it is possible to turn off a switch for connecting to a preset potential so as not to integrate substantial charges.
[0054]
In each of the above embodiments, some of the capacitive elements can be set to weighted values of the power of 2.
In each of the above embodiments, a D / A converter can be realized by providing a capacitive element and a switch using a fully differential operational amplifier and arranging them in a similar manner by inverting digital data. Is possible.
[0055]
Further, in each of the above embodiments, so-called dynamic element matching (DEM) is signal-controlled such that some of the capacitive elements are shuffled at a set time or the output destination of the digital data Sx is shuffled. It may be applied to the circuit 13 to diffuse an error component due to manufacturing variations of a plurality of capacitive elements that should be equal.
[0056]
For example, when the operation shown in FIG. 3 is performed, six capacitors C1 to C3 and C13 to C15 belonging to the second capacitor element group Gr2, and nine capacitors belonging to the first capacitor element group Gr1. The elements C4 to C12 may be D / A converted while shuffling all or a part of the same capacitive element group.
[0057]
That is, for example, when the capacitive elements C4 to C12 are shuffled, identification numbers are assigned to the capacitive elements C4 to C12. Then, the number of capacitative elements to be operated in “+” among the capacitative elements C4 to C12 specified according to the digital signal value designated at a certain time t1 is detected, and detected in ascending order of the identification numbers, for example. The capacitive elements corresponding to the number of capacitive elements are operated “+”, and the remaining capacitive elements are operated “−”.
[0058]
Similarly, at the next time point t2, the number of capacitive elements that are to perform the “+” operation according to the designated digital signal value is detected, and the capacitance element that has performed the “+” operation at the time point t1 is detected. In order from the capacitive element corresponding to the identification number, the capacitive elements corresponding to the detected number of capacitive elements are operated “+”, and the rest are operated “−”.
This process is repeated, and when the “+” operation is performed up to the capacitive element assigned the final identification number, the process returns to the capacitive element assigned the first identification number. By doing so, the capacitive elements can be easily shuffled in the capacitive elements C4 to C12.
[0059]
In the second embodiment, the capacitance value of the capacitive element of the second capacitive element group Gr2 is set to be twice the capacitance value of the capacitive element of the first capacitive element group Gr1. However, the present invention is not limited to this, and may be arbitrarily set so as to obtain a desired value as the output voltage of the D / A converter 50.
In each of the above embodiments, the first period corresponds to a period in which the clock φ1 is at a high level, the second period corresponds to a period in which the clock φ2 is at a high level, and the reference voltages Vr + and Vr− are Corresponding to the power supply voltage for charge holding, the supply source of the ground potential in the switches SUGf to SUGi corresponds to the power supply for holding charge transfer, the capacitive elements C1 to Ce correspond to the first capacitive element, and the capacitive elements Cf to Ci Corresponding to the second capacitive element, SY1 to SYe and SB correspond to the first switch part, the switches SUGf to SUGi and SB correspond to the second switch part, and the capacitive element Cfb has a low-pass characteristic. It corresponds to the provided capacitive element.
[0060]
【The invention's effect】
According to the D / A converter of claim 1 of the present invention, in the first period, the first and second capacitive elements hold charges corresponding to the charge holding power supply voltage based on the digital signal, In the second period, the first capacitive element is connected between the input terminal and the output terminal of the operational amplifier, and the second capacitive element is connected between the input terminal of the operational amplifier and the held charge transfer power supply. Thus, an operation equivalent to that in which the electric charges held in the first and second capacitive elements are distributed only in the first capacitive element is performed. Therefore, the maximum amplitude of the output voltage of the operational amplifier, that is, the output voltage of the D / A converter, can be further increased as compared with the case where only the first capacitor element is provided, and the noise of the operational amplifier with respect to the output voltage is reduced. Therefore, the S / N ratio can be further improved.
[0061]
In the D / A converter according to claim 2, the first capacitive element, the second capacitive element, or the first and second capacitive elements are configured by a plurality of capacitive elements. A plurality of types of output voltages can be obtained by changing the number of combinations of capacitive elements that hold charges.
According to the D / A converter of the third aspect, since the first and second capacitive elements have the same capacitance value, a linear level type D / A conversion function can be realized.
[0062]
In the D / A converter according to claim 4, since the capacitance value of the second capacitive element is set to be twice the capacitance value of the first capacitive element, The number of elements can be reduced.
Furthermore, according to the D / A converter according to claim 5, since the capacitive element is provided between the output terminal and the input terminal of the operational amplifier so as to have the low-pass characteristic, the D / A converter having the low-pass characteristic is provided. Can be realized.
[Brief description of the drawings]
FIG. 1 is a circuit diagram showing an example of a D / A converter according to the present invention.
FIG. 2 is a timing chart of clocks supplied to the D / A converter of FIG.
FIG. 3 is an explanatory diagram for explaining the operation of the first embodiment;
FIG. 4 is an explanatory diagram for explaining the operation of a conventional D / A converter.
FIG. 5 is an explanatory diagram for explaining the operation of the second embodiment;
FIG. 6 is a circuit diagram showing an example of a conventional D / A converter.
FIG. 7 is a block diagram illustrating an example of a signal conversion apparatus including a D / A converter.
[Explanation of symbols]
10 Signal converter
40 D / A converter
50 D / A converter
100 operational amplifier
200 Clock supply unit
C1-Ci capacitive element
Cfb capacitor
Gr1 first capacitive element group
Gr2 second capacitive element group
SB switch
SU1 to SUi switch
SUG1 to SUGe switch
SUGf to SUGi switch
SY1-SYi switch

Claims

A D / A converter for converting a given digital signal into an analog signal,
In the first period, based on the digital signal, a first capacitor element and a second capacitor element that hold charges corresponding to the charge holding power supply voltage;
A first switch unit connecting the first capacitive element between an input terminal and an output terminal of an operational amplifier in a second period;
A D / A conversion comprising: a second switch unit that connects the second capacitor element between the input terminal of the operational amplifier and the power supply for holding charge transfer in the second period. vessel.

The D / A converter according to claim 1, wherein the first capacitor element and / or the second capacitor element includes a plurality of capacitor elements.

3. The D / A converter according to claim 1, wherein the first and second capacitive elements all have the same capacitance value.

3. The D / A converter according to claim 1, wherein a capacitance value of the second capacitance element is twice a capacitance value of the first capacitance element.

5. The D / A converter according to claim 1, wherein a capacitive element is provided between an output terminal and an input terminal of the operational amplifier so as to have a low-pass characteristic.