JP5841743B2 - 画像処理装置 - Google Patents
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Description
現在フレームを構成する複数のラインの画素の画素値を表す現在フレーム画素データを、該ラインの順番に受信し、第1の所定の記憶ライン数を有する現在フレーム用ラインメモリに記憶するとともに、フレームメモリに記憶された、前記現在フレームの直前の過去フレームを構成する複数のラインの画素の画素値を表す過去フレーム画素データを、該ラインの順番に前記フレームメモリから読み出し、第2の所定の記憶ライン数を有する過去フレーム用ラインメモリに記憶するメモリ制御回路と、
前記補間フレームの画素の動きを示す動きベクトルを受け取り、該動きベクトルによって対応づけられる、前記現在フレーム用ラインメモリに記憶された現在フレーム画素データと前記過去フレーム用ラインメモリに記憶された過去フレーム画素データとに基づいて、前記補間フレームのそれぞれのラインの画素の画素値を表す補間フレーム画素データを生成する補間フレーム生成回路とを備え、
前記補間フレーム生成回路は、前記動きベクトルとして、前記補間フレームの全体的な動きの速度であるパン速度の縦方向成分に応じて定めた第1の移動量M1だけ、縦方向成分を削減した縦方向成分削減済み動きベクトルを前記動きベクトルとして受け取り、
前記メモリ制御回路は、前記現在フレーム用ラインメモリに前記現在フレームを構成するそれぞれのラインの現在フレーム画素データを記憶するタイミングに対して相対的に定められる、前記過去フレーム用ラインメモリに前記過去フレームを構成する対応するラインの過去フレーム画素データを記憶するタイミングを、前記第1の移動量M1がゼロである場合の標準タイミングから、該第1の移動量M1に対応する第2の移動量M2だけ移動することを特徴とする画像処理装置を提供するものである。
前記現在フレームを構成する複数のラインの現在フレーム画素データを、第1の開始タイミングから、ラインごとに所定の時間を要して前記現在フレーム用ラインメモリに記憶し、前記過去フレームを構成する複数のラインの過去フレーム画素データを、前記第1の開始タイミングに対して相対的に定められる第2の開始タイミングから、ラインごとに前記所定の時間を要して前記過去フレーム用ラインメモリに記憶するものであり、かつ、
前記第2の開始タイミングを、前記第1の移動量M1がゼロである場合の標準開始タイミングから、前記第2の移動量M2だけ移動することが好ましい。
前記第3の開始タイミングを、前記第1の移動量M1がゼロである場合の標準開始タイミングから、前記第2の移動量M2に応じて定めた移動量M3だけ移動する、補間フレーム生成回路制御部を備えることが好ましい。
まず、パン動画の判定方法およびパン速度の検出方法について説明する。
s2=s1+a1=s1+(s1−s0) … (1)
以上、本発明について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。
12、42 フレームメモリ
14、44 メモリコントローラ
16、46 ラインメモリ
18、48 動きベクトル検出回路
20、50 補間フレーム生成回路
22 参照範囲決定回路
24 タイミングコントローラ
26 補正回路
28 パン検出回路
30 画面端処理回路
Claims (6)
- それぞれが複数の画素を含む横方向の複数のラインで構成される複数のフレームの間に、補間フレームを生成する画像処理装置であって、
現在フレームを構成する複数のラインの画素の画素値を表す現在フレーム画素データを、該ラインの順番に受信し、第1の所定の記憶ライン数を有する現在フレーム用ラインメモリに記憶するとともに、フレームメモリに記憶された、前記現在フレームの直前の過去フレームを構成する複数のラインの画素の画素値を表す過去フレーム画素データを、該ラインの順番に前記フレームメモリから読み出し、第2の所定の記憶ライン数を有する過去フレーム用ラインメモリに記憶するメモリ制御回路と、
前記補間フレームの画素の動きを示す動きベクトルを受け取り、該動きベクトルによって対応づけられる、前記現在フレーム用ラインメモリに記憶された現在フレーム画素データと前記過去フレーム用ラインメモリに記憶された過去フレーム画素データとに基づいて、前記補間フレームのそれぞれのラインの画素の画素値を表す補間フレーム画素データを生成する補間フレーム生成回路とを備え、
前記補間フレーム生成回路は、前記動きベクトルとして、前記補間フレームの全体的な動きの速度であるパン速度の縦方向成分に応じて定めた第1の移動量M1だけ、縦方向成分を削減した縦方向成分削減済み動きベクトルを前記動きベクトルとして受け取り、
前記メモリ制御回路は、前記現在フレーム用ラインメモリに前記現在フレームを構成するそれぞれのラインの現在フレーム画素データを記憶するタイミングに対して相対的に定められる、前記過去フレーム用ラインメモリに前記過去フレームを構成する対応するラインの過去フレーム画素データを記憶するタイミングを、前記第1の移動量M1がゼロである場合の標準タイミングから、該第1の移動量M1に対応する第2の移動量M2だけ移動することを特徴とする画像処理装置。 - 前記メモリ制御回路は、
前記現在フレームを構成する複数のラインの現在フレーム画素データを、第1の開始タイミングから、ラインごとに所定の時間を要して前記現在フレーム用ラインメモリに記憶し、前記過去フレームを構成する複数のラインの過去フレーム画素データを、前記第1の開始タイミングに対して相対的に定められる第2の開始タイミングから、ラインごとに前記所定の時間を要して前記過去フレーム用ラインメモリに記憶するものであり、かつ、
前記第2の開始タイミングを、前記第1の移動量M1がゼロである場合の標準開始タイミングから、前記第2の移動量M2だけ移動することを特徴とする請求項1記載の画像処理装置。 - 前記補間フレーム生成回路が、前記補間フレームを構成する複数のラインの補間フレーム画素データを、前記第1の開始タイミングに対して相対的に定められる第3の開始タイミングから、ラインごとに前記所定の時間を要して生成するものであり、かつ、
前記第3の開始タイミングを、前記第1の移動量M1がゼロである場合の標準開始タイミングから、前記第2の移動量M2に応じて定めた移動量M3だけ移動する、補間フレーム生成回路制御部を備えることを特徴とする請求項2記載の画像処理装置。 - 前記補間フレームが、前記過去フレームからα(0<α<1)、前記現在フレームから1−αだけ相対的に離れた時間位置の補間フレームであり、前記補間フレーム生成回路制御部が、前記移動量M3をM3=(1−α)M2となるように移動することを特徴とする請求項3記載の画像処理装置。
- 前記パン速度を、前記過去フレームの直前のフレームの画素と該過去フレームの画素との間の動きベクトルの分布に基づいて求めた、該過去フレームのパン速度を利用して算出する、パン速度算出回路をさらに備えることを特徴とする請求項1ないし4のいずれかに記載の画像処理装置。
- 前記現在フレーム用ラインメモリに記憶した現在フレーム画素データと、前記過去フレーム用ラインメモリに記憶した過去フレーム画素データとを利用して、前記第1の移動量M1だけ縦方向の成分を削減した、前記過去フレームの画素と前記現在フレームの画素との間の動きベクトルを検出し、前記縦方向成分削減済み動きベクトルとして前記補間フレーム生成回路に供給する、動きベクトル検出回路をさらに備えることを特徴とする請求項1ないし5のいずれかに記載の画像処理装置。
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