JP5840451B2 - メモリ制御装置 - Google Patents
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Description
以下、図面を参照して本実施の形態1について説明する。図1は、本発明に係るデータ処理システムの全体構成を示す図である。データ処理システムは、入力系装置群100と、データ処理装置200と、出力系装置群300と、を備える。
実施の形態2に係るDMA装置は、差分アドレスレジスタに記憶される差分アドレステーブルのサイズを更に小さくできる構成とすることで回路規模の小型化を実現していることを特徴とする。以下、図面を参照して本発明の実施の形態2について説明する。なお、実施の形態1で説明した部分については発明の明確化のため一部説明を省略する。
実施の形態3に係るSIMDプロセッサは更に多くのプロセッサエレメントを備えることを特徴とする。多くのデータを一括して処理できる構成とすることで処理の高速化が実現される。以下、図面を参照して本発明の実施の形態3について説明する。なお、実施の形態1及び2で説明した部分については発明の明確化のため一部説明を省略する。
実施の形態4に係るDMA装置は、差分アドレステーブルを更に複数に分割することで回路規模の削減及び初期設定時の高速化を図ることを特徴とする。以下、図面を参照して本発明の実施の形態4について説明する。なお、実施の形態1〜3で説明した部分については発明の明確化のため一部説明を省略する。
本実施の形態5に係るDMA装置は、2セットの差分アドレステーブルを持つことを特徴とする。但し、本実施の形態5は、上述した実施の形態2〜4が複数の差分アドレステーブルの各々から選択される差分アドレスを組み合わせることでPE数と同数の差分アドレスを生成するのと異なり、PE数の2倍の差分アドレスを保持する。データ転送時に使用する差分アドレステーブルが切り替える構成とすることで処理の高速化を実現している。以下、図面を参照して本発明の実施の形態5について説明する。なお、実施の形態1〜4で説明した部分については発明の明確化のため一部説明を省略する。
200 データ処理装置 220 メモリ
230 SIMDプロセッサ 240 バス
310 ディスプレイ 320 ブレーキ
330 駆動装置 400 データ処理部
410、420、430、440、450、460、470、480 PE
411、421、431、441、451、461、471、481 バッファ
412、422、432、442、452、462、472、482 内部メモリ
413、423、433、443、453、463、473、483 演算処理部
500 CP(コントロールプロセッサ) 510 データ転送制御部
520 命令・データキャッシュ 530 アービタ
540 絶対アドレスレジスタ 550 差分アドレスレジスタ
560 ポインタレジスタ 570 メモリアドレス生成回路
580 アドレスオフセットレジスタ 590 転送予定列数レジスタ
600 転送完了列数レジスタ 610 絶対アドレス更新回路
1000、2000、3000、4000 メモリ制御装置
1010 絶対アドレス記憶部 1020 差分アドレス記憶部
1030 差分アドレス選択部 1040 メモリアドレス生成部
1050 データ転送部 2040 アドレスオフセット記憶部
2050 絶対アドレス更新部 3060 転送予定列数記憶部
3070 転送予定列数更新部 4080 転送完了列数記憶部
4090 転送完了列数更新部
Claims (9)
- 外部メモリから複数の処理機構を備えるデータ処理手段にデータを転送するメモリ制御装置であって、
所定のデータ転送期間において共通の基準値となる絶対アドレスを記憶する絶対アドレス記憶手段と、
複数の差分アドレスを記憶する差分アドレス記憶手段と、
前記複数の差分アドレスを所定の順序で選択する差分アドレス選択手段と、
前記差分アドレス選択手段が選択した差分アドレスと前記絶対アドレスとを組み合わせてメモリアドレスを生成するメモリアドレス生成手段と、
前記メモリアドレス生成手段で生成されるメモリアドレスを前記外部メモリに入力し、前記メモリアドレスからデータを読み出して前記データ処理手段にデータを転送するデータ転送手段と、
前記絶対アドレスを更新する絶対アドレス更新手段と、を具備し、
前記絶対アドレス記憶手段は、前記絶対アドレス更新手段が更新した絶対アドレスを記憶する、
メモリ制御装置。 - 前記絶対アドレス更新手段は、前記メモリアドレス生成手段が前記処理機構数のメモリアドレスを生成する毎に前記絶対アドレスの更新を行い、
前記差分アドレス選択手段は、前記メモリアドレス生成手段が前記処理機構数のメモリアドレスを生成する毎に前記複数の差分アドレスを再度所定の順序で選択する、
請求項1に記載のメモリ制御装置。 - 絶対アドレス更新用のアドレスオフセットを記憶するアドレスオフセット記憶手段を更に具備し、
前記絶対アドレス更新手段は、前記絶対アドレス記憶手段に記憶されている絶対アドレスと前記アドレスオフセットとを組み合わせて前記絶対アドレスを更新する、
請求項1又は2に記載のメモリ制御装置。 - 前記絶対アドレスと、前記複数の差分アドレスと、前記アドレスオフセットと、をそれぞれ前記絶対アドレス記憶手段と、前記差分アドレス記憶手段と、前記アドレスオフセット記憶手段に記憶させる初期設定を行うパラメータ設定手段を更に具備する、
請求項3に記載のメモリ制御装置。 - 前記複数の処理機構の全てに1単位のデータを供給するデータ転送である列転送の転送予定列数を記憶する転送予定列数記憶手段と、
前記列転送が完了した転送完了列数を記憶する転送完了列数記憶手段と、
1列の列転送が完了する毎に前記転送完了列数記憶手段に記憶されている前記転送完了列数をインクリメントして更新する転送完了列数更新手段と、
を更に具備し、
前記データ転送手段は、前記転送予定列数分の列転送が完了するまでデータ転送を継続して行う、
請求項1乃至4のいずれか1項に記載のメモリ制御装置。 - 前記複数の処理機構の全てに1単位のデータを供給するデータ転送である列転送の予定転送列数を記憶する転送予定列数記憶手段と、
1列の列転送が完了する毎に転送予定列数記憶手段に記憶されている前記転送予定列数をデクリメントして更新する転送予定列数更新手段と、
を更に具備し、
前記データ転送手段は、前記転送予定列数が0になるまでデータ転送を継続して行う、
請求項1乃至4のいずれか1項に記載のメモリ制御装置。 - 前記差分アドレス記憶手段は、複数の差分アドレスが纏められた複数の差分アドレステーブルを記憶し、
前記差分アドレス選択手段は、前記複数の差分アドレステーブルに纏められた前記複数の差分アドレスをそれぞれ所定の順序で選択する複数のポインタレジスタを含み、
前記メモリアドレス生成手段は、前記複数のポインタレジスタが選択した複数の差分アドレスと前記絶対アドレスとを組み合わせてメモリアドレスを生成する、
請求項1に記載のメモリ制御装置。 - 前記差分アドレス記憶手段は、複数の差分アドレスが纏められた第1の差分アドレステーブルと複数の差分アドレスが纏められた第2の差分アドレステーブルとを記憶し、
前記差分アドレス選択手段は、前記第1の差分アドレステーブルに纏められた前記複数の差分アドレスを所定の順序で選択する第1のポインタレジスタと前記第2の差分アドレステーブルに纏められた前記複数の差分アドレスを所定の順序で選択する第2のポインタレジスタとを含み、
前記メモリアドレス生成手段は、前記第1のポインタレジスタが選択した差分アドレスと、前記第2のポインタレジスタが選択した差分アドレスと、前記絶対アドレスと、を組み合わせてメモリアドレスを生成する、
請求項7に記載のメモリ制御装置。 - メモリアドレス生成用に使用する差分アドレステーブルを前記差分アドレス記憶手段に記憶されている前記複数の差分アドレステーブルの中から選択する差分アドレステーブル選択手段を更に具備し、
前記メモリアドレス生成手段は、前記差分アドレステーブル選択手段で選択された差分アドレステーブルに含まれる複数の差分アドレスの中から前記ポインタレジスタが所定の順序で選択する差分アドレスと、前記絶対アドレスと、を組み合わせてメモリアドレスを生成する、
請求項7に記載のメモリ制御装置。
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