JP5814136B2 - Differential amplifier circuit - Google Patents

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本発明は、出力信号の高周波成分をピーキング（強調）するピーキング回路を備える差動増幅回路に関するものである。   The present invention relates to a differential amplifier circuit including a peaking circuit that peaks (highlights) a high-frequency component of an output signal.

一般に、レールツーレール入力の差動増幅回路は、入力同相電圧（同相入力電圧）Ｖｃｏｍに応じて動作する素子が異なり、それによって入力から出力までの信号経路も異なる。そのような差動増幅回路として、例えば特許文献１に記載のものがある。   In general, a rail-to-rail input differential amplifier circuit has different elements that operate according to an input common-mode voltage (common-mode input voltage) Vcom, and accordingly, a signal path from an input to an output also differs. An example of such a differential amplifier circuit is described in Patent Document 1.

図５は、特許文献１に記載された差動増幅回路の構成を表す回路図である。同図に示す差動増幅回路５０は、ＩＯ系電源のレールツーレールの同相入力電圧範囲をとり得る小振幅差動入力信号ＩＮＮ，ＩＮＰを受け取って増幅し、さらに、コア系電源のＣＭＬレベル（小信号）の差動信号にレベルシフトして出力するものであって、差動回路５２ａ、５２ｂと、レベルシフタ５４とによって構成されている。   FIG. 5 is a circuit diagram showing the configuration of the differential amplifier circuit described in Patent Document 1. In FIG. The differential amplifier circuit 50 shown in the figure receives and amplifies small-amplitude differential input signals INN and INP that can take the rail-to-rail common-mode input voltage range of the IO system power supply, and further, the CML level ( (Small signal) is level-shifted and output, and is composed of differential circuits 52 a and 52 b and a level shifter 54.

差動回路５２ａ、５２ｂは、ＩＯ系電源のレールツーレールの同相入力電圧範囲をとり得る小振幅差動入力信号ＩＮＰ，ＩＮＮを受け取り、これを増幅する部分である。
差動回路５２ａは、カレントミラー回路のミラー元となる電流源のＰＭＯＳ（Ｐ型ＭＯＳトランジスタ）６０ａ、６０ｂと、差動入力信号ＩＮＰ，ＩＮＮを受け取って増幅する入力デバイスとなるＮＭＯＳ（Ｎ型ＭＯＳトランジスタ）６２ａ、６２ｂと、定電流源６４とによって構成されている。
差動回路５２ｂは、定電流源６６と、差動入力信号ＩＮＮ，ＩＮＰを受け取って増幅する入力デバイスとなるＰＭＯＳ６８ａ、６８ｂとによって構成されている。 The differential circuits 52a and 52b are portions that receive and amplify small-amplitude differential input signals INP and INN that can take the rail-to-rail in-phase input voltage range of the IO power supply.
The differential circuit 52a includes PMOS (P-type MOS transistors) 60a and 60b as current sources serving as mirror sources of the current mirror circuit, and an NMOS (N-type MOS) serving as an input device that receives and amplifies the differential input signals INP and INN. Transistors) 62a and 62b, and a constant current source 64.
The differential circuit 52b includes a constant current source 66 and PMOSs 68a and 68b serving as input devices that receive and amplify the differential input signals INN and INP.

レベルシフタ５４は、差動回路５２ａ、５２ｂによって生成されたＩＯ系電源のレールツーレールの差動出力信号を、コア系電源のレールツーレールの差動信号にレベルシフトして出力する部分である。
レベルシフタ５４は、カレントミラー回路のミラー先となる電流源のＰＭＯＳ７０ａ、７０ｂと、負荷抵抗のＮＭＯＳ７２ａ、７２ｂとによって構成されている。 The level shifter 54 is a part that shifts the level of the rail-to-rail differential output signal of the IO power supply generated by the differential circuits 52a and 52b to the rail-to-rail differential signal of the core power supply and outputs the differential signal.
The level shifter 54 is configured by PMOSs 70a and 70b that are current sources serving as mirror destinations of the current mirror circuit, and NMOSs 72a and 72b that are load resistors.

ＰＭＯＳ７０ａのドレインとＮＭＯＳ７２ａのドレインとの間のノードから差動出力信号ＯＵＴＮが出力され、ＰＭＯＳ７０ｂのドレインとＮＭＯＳ７２ｂのドレインとの間のノードから差動出力信号ＯＵＴＰが出力される。   A differential output signal OUTN is output from a node between the drain of the PMOS 70a and the drain of the NMOS 72a, and a differential output signal OUTP is output from a node between the drain of the PMOS 70b and the drain of the NMOS 72b.

ここで、入力同相電圧（コモン電圧）Ｖｃｏｍは、差動入力信号ＩＮＮ，ＩＮＰの仕様によって、高電位電圧ＶＤＤ〜低電位電圧ＧＮＤの範囲内で高い場合、低い場合がある。   Here, depending on the specifications of the differential input signals INN and INP, the input common-mode voltage (common voltage) Vcom may be high or low within the range of the high potential voltage VDD to the low potential voltage GND.

特開２０１０−２０６４５８号公報JP 2010-206458 A

特許文献１に記載の差動増幅回路５０では、入力同相電圧Ｖｃｏｍの高低に応じて、差動入力信号ＩＮＮ，ＩＮＰから差動出力信号ＯＵＴＮ，ＯＵＴＰまでの信号経路に以下に示すような差異がある。   In the differential amplifier circuit 50 described in Patent Document 1, depending on the level of the input common-mode voltage Vcom, there are differences as shown below in the signal path from the differential input signals INN and INP to the differential output signals OUTN and OUTP. is there.

１．入力同相電圧Ｖｃｏｍが高いとき
差動回路５２ａのＮＭＯＳ６２ａ、６２ｂの入力デバイスが動作し、差動回路５２ｂのＰＭＯＳ６８ａ、６８ｂの入力デバイスは完全にオフするとき、入力から出力までの信号経路にカレントミラー回路のミラー容量が存在する。
２．入力同相電圧Ｖｃｏｍが低いとき
差動回路５２ｂのＰＭＯＳ６８ａ、６８ｂの入力デバイスが動作し、一方、差動回路５２ａのＮＭＯＳ６２ａ、６２ｂの入力デバイスは完全にオフするとき、入力から出力までの信号経路にミラー容量は存在しない。
なお、ミラー容量はＰＭＯＳ６０ａ、６０ｂのゲート容量とドレイン容量、ならびにＰＭＯＳ７０ａ、７０ｂのゲート容量を指す。 1. When the input common-mode voltage Vcom is high, when the input devices of the NMOSs 62a and 62b of the differential circuit 52a are operated and the input devices of the PMOSs 68a and 68b of the differential circuit 52b are completely turned off, a current mirror is provided in the signal path from the input to the output. There is a mirror capacitance of the circuit.
2. When the input common-mode voltage Vcom is low, the input devices of the PMOSs 68a and 68b of the differential circuit 52b operate. On the other hand, when the input devices of the NMOSs 62a and 62b of the differential circuit 52a are completely turned off, the signal path from the input to the output There is no mirror capacity.
The mirror capacitance indicates the gate capacitance and drain capacitance of the PMOSs 60a and 60b and the gate capacitance of the PMOSs 70a and 70b.

ところで、差動増幅回路５０では、送信側から伝送線を介して受信側へ信号を伝送するとき、送信側の信号の立ち上がりに存在する信号のピークが、伝送線を経るうちに減衰して、受信側の信号から失われるという問題があった。   By the way, in the differential amplifier circuit 50, when a signal is transmitted from the transmission side to the reception side via the transmission line, the peak of the signal present at the rising edge of the signal on the transmission side is attenuated while passing through the transmission line, There was a problem of being lost from the signal on the receiving side.

上記問題を解決するために、入力同相電圧の高低に応じて、入力から出力までの信号経路が異なる差動増幅回路５０において、ピーキング回路を用いて差動出力信号ＯＵＴＮ，ＯＵＴＰの動作周波数範囲を拡大することを考える。このとき、ピーキング強度の適切値が、入力同相電圧Ｖｃｏｍの高低によって異なるため、ピーキング回路の適用が困難であるという問題がある。この問題を、特許文献１の差動増幅回路５０を例に説明する。   In order to solve the above problem, in the differential amplifier circuit 50 in which the signal path from the input to the output differs depending on the level of the input common mode voltage, the operating frequency range of the differential output signals OUTN and OUTP is set using a peaking circuit. Think about expanding. At this time, since the appropriate value of the peaking strength varies depending on the level of the input common-mode voltage Vcom, there is a problem that it is difficult to apply the peaking circuit. This problem will be described by taking the differential amplifier circuit 50 of Patent Document 1 as an example.

特許文献１の差動増幅回路５０において、例えば図６に示すようなピーキング回路５６を挿入することが考えられる。   In the differential amplifier circuit 50 of Patent Document 1, for example, it is conceivable to insert a peaking circuit 56 as shown in FIG.

図６は、ピーキング回路を備える差動増幅回路の構成を表す回路図である。同図に示す差動増幅回路５１において、ピーキング回路５６は抵抗素子７４ａ、７４ｂによって構成され、抵抗素子７４ａ、７４ｂは、それぞれ、レベルシフタ５４のＮＭＯＳ７２ａ、７２ｂのゲートとドレインとの間に接続されている。なお、この例のピーキング回路５６では、抵抗素子７４ａ、７４ｂの抵抗値が大きいほどピーキング強度が強くなる。   FIG. 6 is a circuit diagram illustrating a configuration of a differential amplifier circuit including a peaking circuit. In the differential amplifier circuit 51 shown in the figure, the peaking circuit 56 is composed of resistance elements 74a and 74b, and the resistance elements 74a and 74b are connected between the gates and drains of the NMOSs 72a and 72b of the level shifter 54, respectively. Yes. In the peaking circuit 56 of this example, the peaking strength increases as the resistance values of the resistance elements 74a and 74b increase.

差動増幅回路５１では、ピーキング回路５６として追加した抵抗素子７４ａ、７４ｂと、ゲート容量などの寄生容量による時定数により、抵抗成分のＮＭＯＳ７２ａ、７２ｂのゲートがオンするタイミングが調整される。   In the differential amplifier circuit 51, the timings at which the gates of the resistance components NMOS 72a and 72b are turned on are adjusted by the resistance elements 74a and 74b added as the peaking circuit 56 and the time constant due to the parasitic capacitance such as the gate capacitance.

差動入力信号ＩＮＮ，ＩＮＰとして高周波信号が入力した場合には、差動出力信号ＯＵＴＰ，ＯＵＴＮが立ち上がるスピードに対して、抵抗成分のＮＭＯＳ７２ａ、７２ｂがオンするタイミングが相対的に遅れる。その分、差動出力信号ＯＵＴＮ，ＯＵＴＰの電位上昇が大きくなり、ピークが発生する。
一方、差動入力信号ＩＮＮ，ＩＮＰとして低周波信号が入力した場合には、時定数に対して信号がゆっくりと上昇するため、差動出力信号ＯＵＴＮ，ＯＵＴＰの電位の上昇に追随して抵抗成分のＮＭＯＳ７２ａ、７２ｂがオンし、ピークが発生するような過度な電位上昇の発生が抑制される。 When a high frequency signal is input as the differential input signals INN and INP, the timing at which the resistance components NMOS 72a and 72b are turned on is relatively delayed with respect to the speed at which the differential output signals OUTP and OUTN rise. Accordingly, the potential increase of the differential output signals OUTN and OUTP is increased, and a peak is generated.
On the other hand, when a low frequency signal is input as the differential input signals INN and INP, the signal slowly rises with respect to the time constant, so that the resistance component follows the increase in the potential of the differential output signals OUTN and OUTP. The NMOSs 72a and 72b are turned on, and an excessive potential increase that causes a peak is suppressed.

既に述べたように、差動増幅回路５０，５１では、入力同相電圧Ｖｃｏｍの高低に応じて入力から出力までの信号経路が異なるため、差動出力信号ＯＵＴＮ，ＯＵＴＰの周波数特性も入力同相電圧Ｖｃｏｍの高低に応じて異なる。そのため、以下に述べるように、ピーキング回路５６によるピーキング強度の最適値（つまり、抵抗素子７４ａ、７４ｂの抵抗値の最適値）も入力同相電圧Ｖｃｏｍの高低に応じて異なる。   As described above, in the differential amplifier circuits 50 and 51, the signal path from the input to the output varies depending on the level of the input common-mode voltage Vcom. Therefore, the frequency characteristics of the differential output signals OUTN and OUTP are also the input common-mode voltage Vcom. Depending on the height of the. Therefore, as described below, the optimum value of the peaking intensity by the peaking circuit 56 (that is, the optimum value of the resistance values of the resistance elements 74a and 74b) also varies depending on the level of the input common-mode voltage Vcom.

１．入力同相電圧Ｖｃｏｍが高いとき
差動回路５２ａのＮＭＯＳ６２ａ、６２ｂの入力デバイスが動作する。入力から出力までの信号経路に存在するミラー容量のため、差動出力信号ＯＵＴＮ，ＯＵＴＰの高周波側のゲインの低下が大きい。そのため、ピーキング強度を強く（つまり、抵抗値を大きく）する必要がある。
２．入力同相電圧Ｖｃｏｍが低いとき
差動回路５２ａのＮＭＯＳ６２ａ、６２ｂの入力デバイスがオフし、代わってＰＭＯＳ６８ａ、６８ｂの入力デバイスが動作する。したがって入力から出力までの信号経路にミラー容量が存在しない。そのため、差動出力信号ＯＵＴＮ，ＯＵＴＰの高周波側のゲインの低下が、入力同相電圧Ｖｃｏｍが高いときと比べて小さい。しかし、入力同相電圧Ｖｃｏｍが高いときのピーキング強度の適切値（抵抗値の適切値）では、入力同相電圧Ｖｃｏｍが低いときにはピーキングが効きすぎてしまい、差動出力信号ＯＵＴＮ，ＯＵＴＰの波形が崩れてしまう。 1. When the input common mode voltage Vcom is high, the input devices of the NMOSs 62a and 62b of the differential circuit 52a operate. Due to the mirror capacitance existing in the signal path from the input to the output, the gain reduction on the high frequency side of the differential output signals OUTN and OUTP is large. Therefore, it is necessary to increase the peaking strength (that is, increase the resistance value).
2. When the input common-mode voltage Vcom is low, the input devices of the NMOSs 62a and 62b of the differential circuit 52a are turned off, and the input devices of the PMOSs 68a and 68b operate instead. Therefore, there is no mirror capacitance in the signal path from input to output. Therefore, the decrease in the gain on the high frequency side of the differential output signals OUTN and OUTP is smaller than when the input common-mode voltage Vcom is high. However, when the input common-mode voltage Vcom is high, the peaking intensity is appropriate (resistance value is appropriate), and when the input common-mode voltage Vcom is low, peaking is too effective, and the waveforms of the differential output signals OUTN and OUTP are corrupted. End up.

図７は、従来の差動増幅回路の差動出力信号の周波数特性を表す一例のグラフである。このグラフの横軸は差動出力信号ＯＵＴＮ，ＯＵＴＰの周波数ｆｒｅｑ（Ｈｚ）、縦軸はゲインＹＯ（ｄＢ）である。   FIG. 7 is a graph showing an example of frequency characteristics of a differential output signal of a conventional differential amplifier circuit. The horizontal axis of this graph is the frequency freq (Hz) of the differential output signals OUTN and OUTP, and the vertical axis is the gain YO (dB).

差動増幅回路５１では、ピーキング回路５６によって、差動出力信号ＯＵＴＮ，ＯＵＴＰの高周波成分のゲインが大きくなるようにピーキングされる。しかし、このグラフから分かるように、入力同相電圧Ｖｃｏｍが高い（入力コモンモード電圧ＶＩＣＭ＝Ｈ）ときと、入力同相電圧Ｖｃｏｍが低い（ＶＩＣＭ＝Ｌ）ときとで差動出力信号ＯＵＴＮ，ＯＵＴＰの高周波成分のゲインが大きく異なっている。   In the differential amplifier circuit 51, peaking is performed by the peaking circuit 56 so that the gain of the high-frequency component of the differential output signals OUTN and OUTP is increased. However, as can be seen from this graph, the high frequency of the differential output signals OUTN and OUTP when the input common mode voltage Vcom is high (input common mode voltage VICM = H) and when the input common mode voltage Vcom is low (VICM = L). The component gains are very different.

入力同相電圧Ｖｃｏｍが高いときは、差動回路５２ａが動作状態となり、ミラー容量がある信号経路を介して差動出力信号ＯＵＴＮ，ＯＵＴＰが出力される。そのため、差動出力信号ＯＵＴＮ，ＯＵＴＰの高周波成分のゲインは、入力同相電圧Ｖｃｏｍが低いときと比べて小さくなっている。つまり、差動出力信号ＯＵＴＮ，ＯＵＴＰは、入力同相電圧Ｖｃｏｍの高低に対する依存性が大きい。   When the input common-mode voltage Vcom is high, the differential circuit 52a is in an operating state, and the differential output signals OUTN and OUTP are output through a signal path having a mirror capacitance. Therefore, the gain of the high-frequency component of the differential output signals OUTN and OUTP is smaller than when the input common-mode voltage Vcom is low. That is, the differential output signals OUTN and OUTP are highly dependent on the level of the input common-mode voltage Vcom.

つまり、差動入力信号ＩＮＮ，ＩＮＰが高周波信号のとき、入力同相電圧Ｖｃｏｍの高低によって、差動出力信号ＯＵＴＮ，ＯＵＴＰに発生したピークのゲインにバラツキが出る。具体的には、入力同相電圧Ｖｃｏｍが低い場合の方が、高い場合に比べてより高いピークが発生する。
一方、差動入力信号ＩＮＮ，ＩＮＰが低周波信号のとき、入力同相電圧Ｖｃｏｍが高い場合と低い場合とで差動出力信号ＯＵＴＮ，ＯＵＴＰのピークのゲインのバラツキは出ない。 That is, when the differential input signals INN and INP are high frequency signals, the peak gains generated in the differential output signals OUTN and OUTP vary depending on the level of the input common-mode voltage Vcom. Specifically, a higher peak occurs when the input common-mode voltage Vcom is lower than when it is higher.
On the other hand, when the differential input signals INN and INP are low-frequency signals, there is no variation in the peak gain of the differential output signals OUTN and OUTP when the input common-mode voltage Vcom is high or low.

以上のように、入力同相電圧Ｖｃｏｍの高低に応じて、入力から出力までの信号経路が異なる、つまり、出力信号の周波数特性が異なる差動増幅回路には、ピーキング強度の適切値が入力同相電圧Ｖｃｏｍの高低に応じて異なるという問題があった。入力同相電圧Ｖｃｏｍの高低に応じて差動出力信号ＯＵＴＮ，ＯＵＴＰの周波数特性が変わると、その出力波形が歪められ、差動増幅回路５１の後段の回路の動作も不安定になる。   As described above, an appropriate value of peaking intensity is applied to the input common-mode voltage in the differential amplifier circuit in which the signal path from the input to the output differs depending on the level of the input common-mode voltage Vcom, that is, the frequency characteristics of the output signal are different. There is a problem that it varies depending on the height of Vcom. When the frequency characteristics of the differential output signals OUTN and OUTP change according to the level of the input common-mode voltage Vcom, the output waveform is distorted, and the operation of the subsequent circuit of the differential amplifier circuit 51 becomes unstable.

本発明の目的は、入力同相電圧Ｖｃｏｍの高低に応じて、ピーキング回路による出力信号の高周波成分のピーキング強度を最適値に自動調整することができる差動増幅回路を提供することにある。   An object of the present invention is to provide a differential amplifier circuit that can automatically adjust the peaking intensity of a high-frequency component of an output signal by a peaking circuit to an optimum value according to the level of an input common-mode voltage Vcom.

なお、差動増幅回路５１は、入力同相電圧Ｖｃｏｍが高いとき、あるいは入力同相電圧Ｖｃｏｍが低いとき以外に、両者の間の電圧範囲で任意の入力同相電圧Ｖｃｏｍを入力することが可能である。その場合、ＮＭＯＳ６２ａ、６２ｂの入力デバイスとＰＭＯＳ６８ａ、６８ｂの入力デバイスは、入力同相電圧Ｖｃｏｍの値によって、完全なオン／オフ状態とはならず、したがって、両方の信号経路が存在し、その合算によって差動出力信号ＯＵＴＮ，ＯＵＴＰの電位が確定する。このときのピーキング強度はＮＭＯＳ６２ａ、６２ｂ、ＰＭＯＳ６８ａ、６８ｂのオン状態によって決定するため、上記１，２の入力同相電圧Ｖｃｏｍによって生成される差動出力信号ＯＵＴＮ，ＯＵＴＰの波形の範囲内のいずれかの電圧を形成することになる。本発明はこの出力特性に対応し、ピーキング強度を自動調整することができる差動増幅回路を提供する。   Note that the differential amplifier circuit 51 can input an arbitrary input common-mode voltage Vcom in a voltage range between the two when the input common-mode voltage Vcom is high or the input common-mode voltage Vcom is low. In that case, the input devices of the NMOS 62a and 62b and the input devices of the PMOS 68a and 68b are not completely turned on / off depending on the value of the input common-mode voltage Vcom. Therefore, both signal paths exist and are added together. The potentials of the differential output signals OUTN and OUTP are determined. Since the peaking intensity at this time is determined by the ON state of the NMOSs 62a and 62b and the PMOSs 68a and 68b, any one of the waveform ranges of the differential output signals OUTN and OUTP generated by the input common mode voltage Vcom of 1 and 2 above. A voltage will be formed. The present invention provides a differential amplifier circuit capable of automatically adjusting the peaking intensity in response to this output characteristic.

以下の説明では、入力同相電圧Ｖｃｏｍが高いとき、あるいは低いときに絞って説明するが、両者の間の電圧範囲の、いずれかの電圧の入力同相電圧Ｖｃｏｍが入力した場合でも、その電圧値によってピーキング強度が調整され、最適なピーキング強度が提供される。   In the following description, the description will be made when the input common-mode voltage Vcom is high or low. However, even when the input common-mode voltage Vcom of either voltage in the voltage range between the two is input, the voltage value depends on the voltage value. Peaking strength is adjusted to provide optimal peaking strength.

上記目的を達成するために、本発明は、差動入力信号を第１極性のトランジスタで受け取って増幅し第１経路で第１出力信号を出力する第１差動回路と、前記差動入力信号を第２極性のトランジスタで受け取って増幅し、前記第１経路とは周波数特性が異なる第２経路で第２出力信号を出力する第２差動回路と、前記第１出力信号と前記第２出力信号とを合計して差動出力信号を生成する出力回路と、前記差動出力信号の高周波成分をピーキングするピーキング回路と、前記差動入力信号の中間電圧となる入力同相電圧の電圧値に応じて前記ピーキング回路が発生するピーキング強度を調整するピーキング調整回路とを備え、前記出力回路からは、前記ピーキング回路でピーキングされた前記差動出力信号が出力されることを特徴とする。 In order to achieve the above object, the present invention provides a first differential circuit that receives and amplifies a differential input signal by a first polarity transistor and outputs a first output signal through a first path, and the differential input signal. And a second differential circuit for outputting a second output signal through a second path having a frequency characteristic different from that of the first path, the first output signal, and the second output. Depending on the voltage value of the input common-mode voltage that is the intermediate voltage of the differential input signal, the output circuit that sums the signals and generates a differential output signal, the peaking circuit that peaks the high-frequency component of the differential output signal And a peaking adjustment circuit for adjusting a peaking intensity generated by the peaking circuit, and the differential output signal peaked by the peaking circuit is output from the output circuit.

ここで、前記第１極性および第２極性のトランジスタの一方はＮ型ＭＯＳトランジスタ、他方はＰ型ＭＯＳトランジスタ、前記出力回路は負荷抵抗となるＭＯＳトランジスタであり、
前記ピーキング回路は、前記ＭＯＳトランジスタのゲートとドレインの間に接続され、前記ＭＯＳトランジスタの高周波成分のインピーダンスを制御するピーキング素子であり、
前記ピーキング調整回路は、前記差動入力信号から前記入力同相電圧を検出する入力同相電圧検出回路と、該入力同相電圧検出回路により検出された前記入力同相電圧に応じて、前記ＭＯＳトランジスタのゲートとドレインの間のインピーダンスを制御する回路とを有することが好ましい。 Here, one of the first and second polarity transistors is an N-type MOS transistor, the other is a P-type MOS transistor, and the output circuit is a MOS transistor serving as a load resistor.
The peaking circuit is a peaking element that is connected between the gate and drain of the MOS transistor and controls the impedance of the high frequency component of the MOS transistor ,
The peaking adjustment circuit, the input common-mode voltage detection circuit for detecting the input common mode voltage from the differential input signal, in response to the input common mode voltage detected by the input common mode voltage detection circuit, a gate of said MOS transistor it is preferred to have the circuitry and that controls the impedance between the drain.

また、前記第１差動回路は、前記第１出力信号をカレントミラー回路を介して前記出力回路に入力し、前記第２差動回路は、前記第２出力信号を前記出力回路に直接入力するものであることが好ましい。   The first differential circuit inputs the first output signal to the output circuit via a current mirror circuit, and the second differential circuit directly inputs the second output signal to the output circuit. It is preferable.

本発明では、ピーキング回路によって、差動出力信号の高周波成分がピーキングされる差動増幅回路において、ピーキング調整回路によって、入力同相電圧に応じてピーキング回路が発生する差動出力信号の高周波成分のピーキング強度が適切値に自動調整される。これにより、本発明によれば、差動出力信号間の高周波成分のゲインの差が少なくなり、差動出力信号の入力同相電圧に対する依存性を抑えることができる。   In the present invention, in the differential amplifier circuit in which the high-frequency component of the differential output signal is peaked by the peaking circuit, the peaking of the high-frequency component of the differential output signal generated by the peaking circuit according to the input common-mode voltage is generated by the peaking adjustment circuit. The intensity is automatically adjusted to an appropriate value. Thereby, according to the present invention, the difference in high-frequency component gain between the differential output signals is reduced, and the dependency of the differential output signals on the input common-mode voltage can be suppressed.

本発明の差動増幅回路の構成を表す一実施形態のブロック図である。It is a block diagram of one embodiment showing composition of a differential amplifier circuit of the present invention. 本発明の差動増幅回路の構成を表す一実施形態の回路図である。It is a circuit diagram of one embodiment showing composition of a differential amplifier circuit of the present invention. 本発明の差動増幅回路の差動出力信号の周波数特性を表す一例のグラフである。It is a graph of an example showing the frequency characteristic of the differential output signal of the differential amplifier circuit of this invention. 本発明に係るスイッチ回路の構成を表す一例の概念図である。It is a conceptual diagram of an example showing the structure of the switch circuit which concerns on this invention. 特許文献１に記載された差動増幅回路の構成を表す回路図である。10 is a circuit diagram illustrating a configuration of a differential amplifier circuit described in Patent Document 1. FIG. ピーキング回路を備える差動増幅回路の構成を表す回路図である。It is a circuit diagram showing the structure of a differential amplifier circuit provided with a peaking circuit. 従来の差動増幅回路の差動出力信号の周波数特性を表す一例のグラフである。It is a graph of an example showing the frequency characteristic of the differential output signal of the conventional differential amplifier circuit.

以下に、添付の図面に示す好適実施形態に基づいて、本発明の差動増幅回路を詳細に説明する。   Hereinafter, a differential amplifier circuit of the present invention will be described in detail based on a preferred embodiment shown in the accompanying drawings.

図１は、本発明の差動増幅回路の構成を表す一実施形態のブロック図である。同図に示す差動増幅回路１０は、差動入力信号の入力同相電圧Ｖｃｏｍに応じて動作し、差動入力信号ＩＮＮ，ＩＮＰを受け取って増幅し、差動出力信号ＯＵＴＮ，ＯＵＴＰを出力するものであって、ＮＭＯＳ／ＰＭＯＳ両受けの差動回路１２ａ、１２ｂと、出力回路１４と、ピーキング回路１６と、ピーキング調整回路１８とによって構成されている。   FIG. 1 is a block diagram of an embodiment showing a configuration of a differential amplifier circuit of the present invention. The differential amplifier circuit 10 shown in the figure operates according to the input common-mode voltage Vcom of the differential input signal, receives and amplifies the differential input signals INN and INP, and outputs the differential output signals OUTN and OUTP. The differential circuit 12a, 12b has both NMOS / PMOS, an output circuit 14, a peaking circuit 16, and a peaking adjustment circuit 18.

差動回路（第１差動回路）１２ａは、差動入力信号ＩＮＮ，ＩＮＰを第１極性のトランジスタの入力デバイスで受け取って増幅し、第１経路でその出力信号を出力する。
差動回路（第２差動回路）１２ｂは、差動入力信号ＩＮＮ，ＩＮＰを第２極性のトランジスタの入力デバイスで受け取って増幅し、第１経路とは周波数特性が異なる第２経路で差動回路１２ｂの出力信号を出力する。 The differential circuit (first differential circuit) 12a receives and amplifies the differential input signals INN and INP by the first polarity transistor input device, and outputs the output signal through the first path.
The differential circuit (second differential circuit) 12b receives and amplifies the differential input signals INN and INP by the input device of the second polarity transistor, and is differential on the second path having a frequency characteristic different from that of the first path. The output signal of the circuit 12b is output.

出力回路１４は、差動回路１２ａの出力信号と差動回路１２ｂの出力信号とを合計して、差動入力信号ＩＮＮ，ＩＮＰにそれぞれ対応する差動出力信号ＯＵＴＮ，ＯＵＴＰを出力する。   The output circuit 14 adds the output signal of the differential circuit 12a and the output signal of the differential circuit 12b, and outputs differential output signals OUTN and OUTP corresponding to the differential input signals INN and INP, respectively.

ピーキング回路１６は、差動出力信号ＯＵＴＮ，ＯＵＴＰの高周波成分をピーキング（強調）する。   The peaking circuit 16 peaks (highlights) high-frequency components of the differential output signals OUTN and OUTP.

ピーキング調整回路１８は、入力同相電圧Ｖｃｏｍに応じてピーキング回路１６が発生するピーキング強度を自動調整する。   The peaking adjustment circuit 18 automatically adjusts the peaking intensity generated by the peaking circuit 16 according to the input common-mode voltage Vcom.

次に、差動増幅回路１０の具体例を挙げて説明する。   Next, a specific example of the differential amplifier circuit 10 will be described.

図２は、本発明の差動増幅回路の構成を表す一実施形態の回路図である。同図に示す差動増幅回路１０は、前述の差動回路１２ａ、１２ｂと、出力回路１４と、ピーキング回路１６と、ピーキング調整回路１８とによって構成されている。   FIG. 2 is a circuit diagram of an embodiment showing the configuration of the differential amplifier circuit of the present invention. A differential amplifier circuit 10 shown in FIG. 1 includes the above-described differential circuits 12a and 12b, an output circuit 14, a peaking circuit 16, and a peaking adjustment circuit 18.

差動回路１２ａは、カレントミラー回路のミラー元となる電流源のＰＭＯＳ２０ａ、２０ｂと、差動入力信号ＩＮＰ，ＩＮＮを受け取って増幅する入力デバイスとなるＮＭＯＳ２２ａ、２２ｂと、定電流源２４、そしてＰＭＯＳ３０ａ、３０ｂとによって構成されている。   The differential circuit 12a includes PMOSs 20a and 20b as current sources serving as mirror sources of the current mirror circuit, NMOSs 22a and 22b serving as input devices for receiving and amplifying the differential input signals INP and INN, a constant current source 24, and a PMOS 30a. , 30b.

ＰＭＯＳ２０ａ、２０ｂのソースは高電位電圧ＶＤＤに接続され、ゲートは、それぞれ自分自身のドレインに接続されている。ＮＭＯＳ２２ａ、２２ｂのドレインは、それぞれＰＭＯＳ２０ａ、２０ｂのドレインに接続され、ゲートには差動入力信号ＩＮＮ，ＩＮＰが接続されている。また、ＮＭＯＳ２２ａ、２２ｂのソースは、定電流源２４を介して低電位電圧ＧＮＤに接続されている。   The sources of the PMOSs 20a and 20b are connected to the high potential voltage VDD, and the gates are connected to their own drains. The drains of the NMOSs 22a and 22b are connected to the drains of the PMOSs 20a and 20b, respectively, and the differential input signals INN and INP are connected to the gates. The sources of the NMOSs 22a and 22b are connected to the low potential voltage GND through the constant current source 24.

差動回路１２ａは、動作状態の場合、差動入力信号ＩＮＰ，ＩＮＮのレベル差に応じて動作する。つまり、信号ＩＮＰが相対的に高電位で、信号ＩＮＮが相対的に低電位の時、ＮＭＯＳ２２ｂを流れる電流＞ＮＭＯＳ２２ａを流れる電流となる。この時、ＰＭＯＳ２０ａおよびＮＭＯＳ２２ａと、ＰＭＯＳ２０ｂおよびＮＭＯＳ２２ｂとの両方に流れる合計電流が、定電流源２４に流れる電流と等しくなる。   In the operating state, the differential circuit 12a operates according to the level difference between the differential input signals INP and INN. That is, when the signal INP has a relatively high potential and the signal INN has a relatively low potential, the current flowing through the NMOS 22b> the current flowing through the NMOS 22a. At this time, the total current flowing through both the PMOS 20a and NMOS 22a and the PMOS 20b and NMOS 22b becomes equal to the current flowing through the constant current source 24.

信号ＩＮＰがＬで、信号ＩＮＮがＨの時の動作も同様であるから説明を省略する。   Since the operation when the signal INP is L and the signal INN is H is the same, the description is omitted.

また、差動回路１２ａが停止状態の場合、ＮＭＯＳ２２ａ、２２ｂはオフとなる。この時、ＮＭＯＳ２２ａ、２２ｂのドレイン、すなわち、ＰＭＯＳ２０ａ、２０ｂのゲートおよびドレインはＶＤＤ電圧となってＰＭＯＳ２０ａ、２０ｂもオフする。   When the differential circuit 12a is in a stopped state, the NMOSs 22a and 22b are turned off. At this time, the drains of the NMOSs 22a and 22b, that is, the gates and drains of the PMOSs 20a and 20b become the VDD voltage, and the PMOSs 20a and 20b are also turned off.

続いて、差動回路１２ｂは、定電流源２６と、差動入力信号ＩＮＮ，ＩＮＰを受け取って増幅する入力デバイスとなるＰＭＯＳ２８ａ、２８ｂとによって構成されている。   Subsequently, the differential circuit 12b includes a constant current source 26 and PMOSs 28a and 28b serving as input devices that receive and amplify the differential input signals INN and INP.

ＰＭＯＳ２８ａ、２８ｂのソースは、定電流源２６を介して高電位電圧ＶＤＤに接続され、ゲートには、それぞれ、差動入力信号ＩＮＮ，ＩＮＰが接続されている。ＰＭＯＳ２８ａ、２８ｂのドレインは、後述する出力回路１４に接続されている。   The sources of the PMOSs 28a and 28b are connected to the high potential voltage VDD via the constant current source 26, and the differential input signals INN and INP are connected to the gates, respectively. The drains of the PMOSs 28a and 28b are connected to an output circuit 14 to be described later.

差動回路１２ｂは、動作状態の場合、差動入力信号ＩＮＰ，ＩＮＮのレベル差に応じて動作する。つまり、信号ＩＮＰが相対的に高電位で、信号ＩＮＮが相対的に低電位の時、ＰＭＯＳ２８ｂを流れる電流＜ＰＭＯＳ２８ａを流れる電流となる。この時、ＰＭＯＳ２８ｂおよび２８ａの両方を流れる合計電流が、定電流源２６に流れる電流と等しくなる。   In the operating state, the differential circuit 12b operates in accordance with the level difference between the differential input signals INP and INN. That is, when the signal INP has a relatively high potential and the signal INN has a relatively low potential, the current flowing through the PMOS 28b <the current flowing through the PMOS 28a. At this time, the total current flowing through both the PMOSs 28b and 28a becomes equal to the current flowing through the constant current source 26.

信号ＩＮＰがＬで、信号ＩＮＮがＨの時の動作も同様であるから説明を省略する。   Since the operation when the signal INP is L and the signal INN is H is the same, the description is omitted.

また、差動回路１２ｂが停止状態の場合、ＰＭＯＳ２８ａ、２８ｂはオフとなる。   When the differential circuit 12b is in a stopped state, the PMOSs 28a and 28b are turned off.

ここで、動作状態とは、差動入力信号ＩＮＰ，ＩＮＮのレベル差に応じて、増幅素子であるＭＯＳのオン状態が切り替わることのできる状態である。一方、停止状態とは、差動入力信号ＩＮＰ，ＩＮＮのレベル差に関わらずスイッチング素子のＭＯＳがオフする状態である。   Here, the operating state is a state in which the ON state of the MOS serving as the amplifying element can be switched according to the level difference between the differential input signals INP and INN. On the other hand, the stopped state is a state in which the MOS of the switching element is turned off regardless of the level difference between the differential input signals INP and INN.

続いて、出力回路１４は、電流を電圧に変換する負荷抵抗のＮＭＯＳ３２ａ、３２ｂによって構成されている。   Subsequently, the output circuit 14 includes NMOSs 32a and 32b of load resistors that convert current into voltage.

ＰＭＯＳ３０ａおよびＮＭＯＳ３２ａと、ＰＭＯＳ３０ｂおよびＮＭＯＳ３２ｂは、それぞれ、高電位電圧ＶＤＤと低電位電圧ＧＮＤとの間に直列に接続されている。ＰＭＯＳ３０ａのゲートは差動回路１２ａのＰＭＯＳ２０ａのゲートに接続され、ＰＭＯＳ２０ａ、３０ａはカレントミラー回路を構成する。また、ＰＭＯＳ３０ｂのゲートは差動回路１２ａのＰＭＯＳ２０ｂのゲートに接続され、ＰＭＯＳ２０ｂ、３０ｂはカレントミラー回路を構成する。   The PMOS 30a and NMOS 32a, and the PMOS 30b and NMOS 32b are connected in series between the high potential voltage VDD and the low potential voltage GND, respectively. The gate of the PMOS 30a is connected to the gate of the PMOS 20a of the differential circuit 12a, and the PMOSs 20a and 30a constitute a current mirror circuit. The gate of the PMOS 30b is connected to the gate of the PMOS 20b of the differential circuit 12a, and the PMOSs 20b and 30b constitute a current mirror circuit.

また、ＰＭＯＳ３０ａのドレインとＮＭＯＳ３２ａのドレインとの間のノードに差動回路１２ｂのＰＭＯＳ２８ｂのドレインが接続され、このノードから、差動入力信号ＩＮＮに対応する差動出力信号ＯＵＴＮが出力される。同様に、ＰＭＯＳ３０ｂのドレインとＮＭＯＳ３２ｂのドレインとの間のノードに差動回路１２ｂのＰＭＯＳ２８ａのドレインが接続され、このノードから、差動入力信号ＩＮＰに対応する差動出力信号ＯＵＴＰが出力される。   The drain of the PMOS 28b of the differential circuit 12b is connected to a node between the drain of the PMOS 30a and the drain of the NMOS 32a, and a differential output signal OUTN corresponding to the differential input signal INN is output from this node. Similarly, the drain of the PMOS 28a of the differential circuit 12b is connected to a node between the drain of the PMOS 30b and the drain of the NMOS 32b, and a differential output signal OUTP corresponding to the differential input signal INP is output from this node.

差動回路１２ａが動作状態の場合、前述のように、差動入力信号ＩＮＰ，ＩＮＮのレベル差に応じてＮＭＯＳ２２ａ、２２ｂのオン状態が変化する。そして、強いオン状態のＮＭＯＳ２２ａ、２２ｂの一方に対応するＰＭＯＳ２０ａ、２０ｂの一方には、弱いオン状態のＮＭＯＳ２２ａ、２２ｂの他方に対応するＰＭＯＳ２０ａ、２０ｂの他方に比較して相対的に大きな電流が流れる。さらに、差動入力信号ＩＮＰ，ＩＮＮのレベル差が大きい場合は、ＮＭＯＳ２２ａ、２２ｂの一方がオンになり、対応するＰＭＯＳ２０ａ、２０ｂの一方に定電流源２４の電流の全てが流れる。ＮＭＯＳ２２ａ、２２ｂの他方はオフになり、対応するＰＭＯＳ２０ａ、２０ｂの他方に流れる電流はゼロになる。   When the differential circuit 12a is in the operating state, as described above, the on-states of the NMOSs 22a and 22b change according to the level difference between the differential input signals INP and INN. A relatively large current flows in one of the PMOSs 20a and 20b corresponding to one of the strong on-state NMOSs 22a and 22b as compared to the other of the PMOSs 20a and 20b corresponding to the other of the weakly on-state NMOSs 22a and 22b. . Further, when the level difference between the differential input signals INP and INN is large, one of the NMOSs 22a and 22b is turned on, and all of the current of the constant current source 24 flows through one of the corresponding PMOSs 20a and 20b. The other of the NMOSs 22a and 22b is turned off, and the current flowing through the other of the corresponding PMOSs 20a and 20b becomes zero.

出力回路１４では、ゲートおよびドレインがＬとなった差動回路１２ａのＰＭＯＳ２０ａ、２０ｂの一方に対応する（カレントミラー回路を構成する）ＰＭＯＳ３０ａ、３０ｂの一方がオンする。つまり、信号ＩＮＮ，ＩＮＰの電圧に呼応してゲートおよびドレインがＨとなったＮＭＯＳ２２ａ、２２ｂの他方に対応する（カレントミラー回路を構成する）ＰＭＯＳ３０ａ、３０ｂの他方がオフする。   In the output circuit 14, one of the PMOSs 30a and 30b corresponding to one of the PMOSs 20a and 20b of the differential circuit 12a whose gate and drain are L (configures a current mirror circuit) is turned on. That is, in response to the voltages of the signals INN and INP, the other of the PMOSs 30a and 30b corresponding to the other of the NMOSs 22a and 22b whose gates and drains become H (which constitutes a current mirror circuit) is turned off.

例えば、出力回路１４のＰＭＯＳ３０ａがオンすると、ＰＭＯＳ３０ａおよびＮＭＯＳ３２ａを介して電流が流れ、差動出力信号ＯＵＴＮはＨとなる。一方、ＰＭＯＳ３０ｂはオフなので、差動出力信号ＯＵＴＰはＮＭＯＳ３２ｂによりディスチャージされてＬとなる。また、ＰＭＯＳ３０ａがオフ、ＰＭＯＳ３０ｂがオンの場合の動作も同様である。例えば、ＰＭＯＳ３０ａに電流が流れると、その電流は出力回路１４のＮＭＯＳ３２ａに流れ、差動出力信号ＯＵＴＮのレベルが上昇する。一方、ＰＭＯＳ３０ｂに流れる電流はゼロであるので、差動出力信号ＯＵＴＰは出力回路１４のＮＭＯＳ３２ｂによりディスチャージされてＧＮＤ電位となる。逆に、ＰＭＯＳ３０ｂに電流が流れる場合には、差動出力信号ＯＵＴＰのレベルが上昇し、ＯＵＴＮはＧＮＤ電位となる。   For example, when the PMOS 30a of the output circuit 14 is turned on, a current flows through the PMOS 30a and the NMOS 32a, and the differential output signal OUTN becomes H. On the other hand, since the PMOS 30b is off, the differential output signal OUTP is discharged to the L level by the NMOS 32b. The operation when the PMOS 30a is off and the PMOS 30b is on is the same. For example, when a current flows through the PMOS 30a, the current flows through the NMOS 32a of the output circuit 14, and the level of the differential output signal OUTN increases. On the other hand, since the current flowing through the PMOS 30b is zero, the differential output signal OUTP is discharged by the NMOS 32b of the output circuit 14 to become the GND potential. Conversely, when a current flows through the PMOS 30b, the level of the differential output signal OUTP rises and OUTN becomes the GND potential.

また、差動回路１２ｂが動作状態の場合、差動入力信号ＩＮＰ，ＩＮＮのレベル差に応じてＰＭＯＳ２８ａ、２８ｂのオン状態が切り替わる。   When the differential circuit 12b is in an operating state, the PMOS 28a and 28b are switched on according to the level difference between the differential input signals INP and INN.

例えば、ＰＭＯＳ２８ａが強いオン状態とすると、差動回路１２ｂの定電流源２６，ＰＭＯＳ２８ａを介して多くの電流が流れ、差動出力信号ＯＵＴＰはＨとなる。一方、ＰＭＯＳ２８ｂは弱いオン状態なので、差動出力信号ＯＵＴＮはＮＭＯＳ３２ａによりディスチャージされてＬとなる。また、ＰＭＯＳ２８ａ、ＰＭＯＳ２８ｂが逆の状態の場合の動作も同様である。例えばＰＭＯＳ２８ａがＰＭＯＳ２８ｂよりも強いオン状態になると、ＰＭＯＳ３２ｂを介してＮＭＯＳ３２ａに流れる電流よりも、ＰＭＯＳ２８ａを介してＮＭＯＳ３２ｂに流れる電流の方が大きくなる。このため、ＯＵＴＮよりもＯＵＴＰが相対的に高電位になる。ＰＭＯＳ２８ａ、ＰＭＯＳ２８ｂが逆の状態の場合には、ＯＵＴＰよりもＯＵＴＮが高電位になる。   For example, when the PMOS 28a is in a strong ON state, a large amount of current flows through the constant current source 26 and the PMOS 28a of the differential circuit 12b, and the differential output signal OUTP becomes H. On the other hand, since the PMOS 28b is in a weak ON state, the differential output signal OUTN is discharged by the NMOS 32a and becomes L. The operation when the PMOS 28a and the PMOS 28b are in the reverse state is the same. For example, when the PMOS 28a is turned on stronger than the PMOS 28b, the current flowing to the NMOS 32b via the PMOS 28a becomes larger than the current flowing to the NMOS 32a via the PMOS 32b. For this reason, OUTP has a relatively higher potential than OUTN. When the PMOS 28a and the PMOS 28b are in the opposite states, OUTN becomes higher than OUTP.

続いて、ピーキング回路１６は、ピーキング素子である抵抗素子３４ａ、３４ｂによって構成されている。抵抗素子３４ａ、３４ｂは、それぞれ、出力回路１４のＮＭＯＳ３２ａ、３２ｂのゲートとドレインとの間に接続されており、抵抗素子３４ａ、３４ｂの抵抗値が大きいほどピーキング強度が強くなる。   Subsequently, the peaking circuit 16 includes resistance elements 34a and 34b that are peaking elements. The resistance elements 34a and 34b are respectively connected between the gates and drains of the NMOSs 32a and 32b of the output circuit 14, and the peaking strength increases as the resistance values of the resistance elements 34a and 34b increase.

最後に、ピーキング調整回路１８は、入力同相電圧検出回路３６と、スイッチ回路であるＰＭＯＳ３８ａ、３８ｂとによって構成されている。   Finally, the peaking adjustment circuit 18 includes an input common-mode voltage detection circuit 36 and PMOSs 38a and 38b that are switch circuits.

入力同相電圧検出回路３６は、差動入力信号ＩＮＰ，ＩＮＮのレベル差から入力同相電圧Ｖｃｏｍ（入力コモンモード電圧ＶＩＣＭ）を検出する部分であって、抵抗値の等しい２つの抵抗素子４０ａ、４０ｂによって構成されている。   The input common-mode voltage detection circuit 36 is a part that detects the input common-mode voltage Vcom (input common mode voltage VICM) from the level difference between the differential input signals INP and INN, and is composed of two resistance elements 40a and 40b having the same resistance value. It is configured.

抵抗素子４０ａ、４０ｂは、差動入力信号ＩＮＰと差動入力信号ＩＮＮとの間に直列に接続され、抵抗素子４０ａ、４０ｂの間のノードから入力同相電圧Ｖｃｏｍが出力される。   The resistance elements 40a and 40b are connected in series between the differential input signal INP and the differential input signal INN, and an input common-mode voltage Vcom is output from a node between the resistance elements 40a and 40b.

入力同相電圧検出回路３６は、差動入力信号ＩＮＰと差動入力信号ＩＮＮとの間の電圧を、抵抗値の等しい２つの抵抗素子４０ａ、４０ｂによって２等分することにより、両者のちょうど中間の電位である入力同相電圧Ｖｃｏｍを検出する。   The input common-mode voltage detection circuit 36 divides the voltage between the differential input signal INP and the differential input signal INN into two equal parts by the two resistance elements 40a and 40b having the same resistance value. An input common-mode voltage Vcom which is a potential is detected.

スイッチ回路のＰＭＯＳ３８ａ、３８ｂは、それぞれ、出力回路１４のＮＭＯＳ３２ａ、３２ｂのゲートとドレインの間に、ピーキング回路１６の抵抗素子３４ａ、３４ｂと並列に接続され、そのゲートには、入力同相電圧検出回路３６によって検出された入力同相電圧Ｖｃｏｍが接続されている。   The PMOS circuits 38a and 38b of the switch circuit are connected in parallel with the resistance elements 34a and 34b of the peaking circuit 16 between the gates and drains of the NMOSs 32a and 32b of the output circuit 14, respectively. The input common-mode voltage Vcom detected by 36 is connected.

ＰＭＯＳ３８ａ、３８ｂは、入力同相電圧Ｖｃｏｍの高低に応じて動作する。つまり、入力同相電圧Ｖｃｏｍが高いとき、ＰＭＯＳ３８ａ、３８ｂはオフとなる。この場合、出力回路１４のＮＭＯＳ３２ａ、３２ｂのゲートとドレインとの間にはそれぞれ抵抗素子３４ａ、３４ｂが接続された状態となる。一方、入力同相電圧Ｖｃｏｍが低下するに従って、ＰＭＯＳ３８ａ、３８ｂがオンし、そのオンの程度に応じてピーキング回路の抵抗素子３４ａ、３４ｂがバイパスされ、ＮＭＯＳ３２ａ、３２ｂのゲートとドレインとの間の抵抗素子３４ａ、３４ｂの抵抗値が次第に小さくなる。   The PMOSs 38a and 38b operate according to the level of the input common-mode voltage Vcom. That is, when the input common-mode voltage Vcom is high, the PMOSs 38a and 38b are turned off. In this case, the resistance elements 34a and 34b are connected between the gates and drains of the NMOSs 32a and 32b of the output circuit 14, respectively. On the other hand, as the input common-mode voltage Vcom decreases, the PMOSs 38a and 38b are turned on, and the resistance elements 34a and 34b of the peaking circuit are bypassed according to the degree of the on-state. The resistance values of 34a and 34b are gradually reduced.

つまり、ピーキング調整回路１８は、入力同相電圧Ｖｃｏｍが低くなるに従って、出力回路１４のＮＭＯＳ３２ａ、３２ｂのゲートとドレインとの間の抵抗値、つまり、ピーキング回路１６の抵抗素子３４ａ、３４ｂの実質的な抵抗値が次第に小さくなるように作用する。   That is, the peaking adjustment circuit 18 has a resistance value between the gates and drains of the NMOSs 32a and 32b of the output circuit 14, that is, the substantial resistance elements 34a and 34b of the peaking circuit 16 as the input common-mode voltage Vcom decreases. It acts so that the resistance value becomes gradually smaller.

差動増幅回路１０では、上記の構成によって、ピーキング回路１６による差動出力信号ＯＵＴＮ，ＯＵＴＰの高周波成分のピーキング強度が、以下のように、入力同相電圧Ｖｃｏｍに応じた適切値となるように自動調整される。   In the differential amplifier circuit 10, with the above configuration, the peaking intensity of the high frequency components of the differential output signals OUTN and OUTP by the peaking circuit 16 is automatically set to an appropriate value according to the input common-mode voltage Vcom as follows. Adjusted.

１．入力同相電圧Ｖｃｏｍが高いとき
差動回路１２ａが動作状態となり、入力から出力までの信号経路にミラー容量が存在するため、抵抗素子３４ａ、３４ｂの抵抗値を大きくして、ピーキング強度を強くする必要がある。入力同相電圧Ｖｃｏｍが高いので、スイッチ回路のＰＭＯＳ３８ａ、３８ｂはオフする。従って、抵抗素子３４ａ、３４ｂの抵抗値が大きくなる。
２．入力同相電圧Ｖｃｏｍが低いとき
差動回路１２ｂが動作状態となり、入力から出力までの信号経路にミラー容量が存在しないため、入力同相電圧Ｖｃｏｍが高いときよりも抵抗素子３４ａ、３４ｂの抵抗値を小さくして、ピーキング強度を弱くする必要がある。入力同相電圧Ｖｃｏｍが低いので、スイッチ回路のＰＭＯＳ３８ａ、３８ｂは強くオンする。従って、抵抗素子３４ａ、３４ｂの抵抗値は小さくなる。
３．入力同相電圧Ｖｃｏｍが上記１，２の中間電位のとき
なお、入力同相電圧Ｖｃｏｍが上記以外の電圧だった場合、すなわち入力同相電圧Ｖｃｏｍが高いとき、あるいは入力同相電圧Ｖｃｏｍが低いとき以外に、両者の間の電圧範囲で任意の入力同相電圧Ｖｃｏｍであった場合、差動回路１２ａ、１２ｂともに動作状態となり、両方の信号経路が存在し、その合算によって差動出力信号ＯＵＴＮ，ＯＵＴＰの電位が確定する。しかし本実施形態では入力同相電圧Ｖｃｏｍの電位をピーキング調整回路で検出することにより、ＮＭＯＳ２２ａ、２２ｂ、ＰＭＯＳ２８ａ、２８ｂのオン状態に応じて、上記１，２の場合の中間的なピーキング強度に調整される。 1. When the input common-mode voltage Vcom is high, the differential circuit 12a is in an operating state, and a mirror capacitance exists in the signal path from the input to the output. Therefore, it is necessary to increase the resistance values of the resistance elements 34a and 34b to increase the peaking strength. There is. Since the input common-mode voltage Vcom is high, the PMOS circuits 38a and 38b of the switch circuit are turned off. Accordingly, the resistance values of the resistance elements 34a and 34b are increased.
2. When the input common mode voltage Vcom is low, the differential circuit 12b is in an operating state, and there is no mirror capacitance in the signal path from the input to the output. Therefore, the resistance values of the resistance elements 34a and 34b are smaller than when the input common mode voltage Vcom is high. Therefore, it is necessary to weaken the peaking strength. Since the input common mode voltage Vcom is low, the PMOS circuits 38a and 38b of the switch circuit are strongly turned on. Accordingly, the resistance values of the resistance elements 34a and 34b are reduced.
3. When the input common-mode voltage Vcom is an intermediate potential between 1 and 2, the input common-mode voltage Vcom is a voltage other than the above, that is, when the input common-mode voltage Vcom is high or the input common-mode voltage Vcom is low. When the input common-mode voltage Vcom is within the voltage range between the differential circuits 12a and 12b, both the differential circuits 12a and 12b are in an operating state, both signal paths exist, and the potentials of the differential output signals OUTN and OUTP are determined by their summation. To do. However, in this embodiment, the potential of the input common-mode voltage Vcom is detected by the peaking adjustment circuit, so that the peaking intensity is adjusted to an intermediate peaking intensity in the cases 1 and 2 according to the ON state of the NMOSs 22a and 22b and the PMOSs 28a and 28b. The

図３は、本発明の差動増幅回路の差動出力信号の周波数特性を表す一例のグラフである。このグラフの横軸は差動出力信号ＯＵＴＮ，ＯＵＴＰの周波数ｆｒｅｑ（Ｈｚ）、縦軸はゲインＹＯ（ｄＢ）である。   FIG. 3 is a graph showing an example of the frequency characteristic of the differential output signal of the differential amplifier circuit of the present invention. The horizontal axis of this graph is the frequency freq (Hz) of the differential output signals OUTN and OUTP, and the vertical axis is the gain YO (dB).

このグラフから分かるように、差動増幅回路１０では、ピーキング回路１６によって、差動出力信号ＯＵＴＮ，ＯＵＴＰの高周波成分のゲインが大きくなるようにピーキングされる。そして、ピーキング調整回路１８によって、入力同相電圧Ｖｃｏｍが高い（入力コモンモード電圧ＶＩＣＭ＝Ｈ）ときも、入力同相電圧Ｖｃｏｍが低い（ＶＩＣＭ＝Ｌ）ときも、差動出力信号ＯＵＴＮ，ＯＵＴＰ間の高周波成分のゲインの差が少なくなるように調整される。つまり、差動出力信号ＯＵＴＮ，ＯＵＴＰは、入力同相電圧Ｖｃｏｍに対する依存性が抑えられている。   As can be seen from this graph, in the differential amplifier circuit 10, peaking is performed by the peaking circuit 16 so that the gain of the high-frequency component of the differential output signals OUTN and OUTP is increased. The peaking adjustment circuit 18 causes the high frequency between the differential output signals OUTN and OUTP when the input common mode voltage Vcom is high (input common mode voltage VICM = H) and when the input common mode voltage Vcom is low (VICM = L). Adjustment is made so that the difference in gain between components is reduced. That is, the dependency of the differential output signals OUTN and OUTP on the input common-mode voltage Vcom is suppressed.

本発明の差動増幅回路の用途は何ら限定されないが、例えば、ＩＯ（入出力）ポート上の伝送線路を通って送信される信号を受信するレシーバ回路などに好適に用いることができる。伝送線路を通ると損失によって信号の高周波成分が鈍るので、レシーバ回路の信号の受信部に本発明の差動増幅回路を適用することにより、伝送線路で鈍った信号の高周波成分をレシーバ回路で補うことができる。   Although the application of the differential amplifier circuit of the present invention is not limited at all, it can be suitably used for a receiver circuit that receives a signal transmitted through a transmission line on an IO (input / output) port, for example. Since the high frequency component of the signal becomes dull due to loss when passing through the transmission line, the receiver circuit compensates for the high frequency component of the signal dulled in the transmission line by applying the differential amplifier circuit of the present invention to the signal receiving part of the receiver circuit. be able to.

なお、本発明は、レールツーレール入力の差動増幅回路に限らず、差動回路１２ａ、１２ｂと、出力回路１４と、ピーキング回路１６とを備える、あらゆる構成の差動増幅回路に適用可能である。   The present invention is not limited to a rail-to-rail input differential amplifier circuit, and can be applied to differential amplifier circuits of any configuration including differential circuits 12a and 12b, an output circuit 14, and a peaking circuit 16. is there.

差動増幅回路１０では、差動回路１２ａの出力信号をカレントミラー回路を介して出力回路１４に入力し、差動回路１２ｂの出力信号を直接出力回路１４に入力しているが、その逆に、差動回路１２ａの出力信号を直接出力回路１４に入力し、差動回路１２ｂの出力信号をカレントミラー回路を介して出力回路１４に入力してもよい。また、カレントミラー回路の構成は何ら限定されないし、カレントミラー回路以外の回路（信号経路）を用いて出力信号を出力回路１４に入力してもよい。   In the differential amplifier circuit 10, the output signal of the differential circuit 12a is input to the output circuit 14 via the current mirror circuit, and the output signal of the differential circuit 12b is directly input to the output circuit 14, but conversely. Alternatively, the output signal of the differential circuit 12a may be directly input to the output circuit 14, and the output signal of the differential circuit 12b may be input to the output circuit 14 via a current mirror circuit. The configuration of the current mirror circuit is not limited at all, and the output signal may be input to the output circuit 14 using a circuit (signal path) other than the current mirror circuit.

また、差動増幅回路１０は、ＮＭＯＳとＰＭＯＳを組み合わせて構成されているが、ＮＭＯＳとＰＭＯＳを適宜組み合わせて同等の機能を果たす差動増幅回路を構成してもよい。例えば、ＮＭＯＳとＰＭＯＳとを入れ替え、かつ、高電位電源ＶＤＤと低電位電源ＧＮＤとを入れ替えてもよい。また、差動回路１２ａ、１２ｂ、出力回路１４の具体的な回路構成は何ら限定されず、同等の機能を果たす各種構成のものが利用できる。   Further, the differential amplifier circuit 10 is configured by combining NMOS and PMOS, but a differential amplifier circuit that performs an equivalent function by appropriately combining NMOS and PMOS may be configured. For example, NMOS and PMOS may be interchanged, and high potential power supply VDD and low potential power supply GND may be interchanged. Further, the specific circuit configurations of the differential circuits 12a and 12b and the output circuit 14 are not limited at all, and various configurations having equivalent functions can be used.

出力回路１４は、出力信号の電圧をレベルシフトするものでもよい。また、出力回路１４は、差動出力信号ＯＵＴＮ，ＯＵＴＰを出力するものに限らず、出力信号ＯＵＴＮまたはＯＵＴＰのみを出力するものであってもよい。   The output circuit 14 may level shift the voltage of the output signal. Further, the output circuit 14 is not limited to outputting the differential output signals OUTN and OUTP, and may output only the output signal OUTN or OUTP.

ピーキング回路１６は、ピーキング素子として抵抗素子３４ａ、３４ｂを使用する例を挙げて説明したが、ピーキング素子は、抵抗素子だけでなく、例えば、容量素子や、抵抗素子と容量素子との組み合わせ回路など、出力回路１４の負荷抵抗のＮＭＯＳ３２ａ、３２ｂの高周波成分のインピーダンスを制御するものであれば、どのような素子、回路であってもよい。   The peaking circuit 16 has been described with reference to an example in which the resistance elements 34a and 34b are used as peaking elements. However, the peaking element is not limited to a resistance element, for example, a capacitance element, a combination circuit of a resistance element and a capacitance element, or the like. Any element or circuit may be used as long as it controls the impedance of the high frequency components of the NMOS 32a and 32b of the load resistance of the output circuit 14.

ピーキング調整回路１８の入力同相電圧検出回路３６およびスイッチ回路の構成も限定されず、同様の機能を果たす各種構成のものが利用できる。
例えば、スイッチ回路のＰＭＯＳ３８ａ、３８ｂは、図４に示すように、出力回路１４のＮＭＯＳ３２ａ、３２ｂのゲートとドレインとの間およびソースとドレインとの間の少なくとも一方に接続し、入力同相電圧検出回路３６により検出された入力同相電圧Ｖｃｏｍに応じて、負荷抵抗のＮＭＯＳ３２ａ、３２ｂおよびピーキング素子の抵抗素子３４ａ、３４ｂのうちの少なくとも一方の高周波成分のインピーダンスを制御してもよい。スイッチ回路をＮＭＯＳ３２ａ、３２ｂのソースとドレインとの間に接続した場合、出力回路１４の負荷抵抗のＮＭＯＳ３２ａ、３２ｂの抵抗値（インピーダンス）そのものを調整することができる。
また、スイッチ回路をＰＭＯＳ３８ａ、３８ｂで構成することも限定されず、例えば、ＮＭＯＳで構成してもよいし、ＭＯＳトランジスタ以外のもので構成してもよい。 The configurations of the input common-mode voltage detection circuit 36 and the switch circuit of the peaking adjustment circuit 18 are not limited, and various configurations having similar functions can be used.
For example, the PMOS circuits 38a and 38b of the switch circuit are connected to at least one of the gates and drains of the NMOSs 32a and 32b of the output circuit 14 and between the source and drain, as shown in FIG. Depending on the input common-mode voltage Vcom detected by 36, the impedance of the high frequency component of at least one of the load resistors NMOS 32a and 32b and the peaking element resistors 34a and 34b may be controlled. When the switch circuit is connected between the sources and drains of the NMOSs 32a and 32b, the resistance values (impedances) themselves of the NMOSs 32a and 32b of the load resistance of the output circuit 14 can be adjusted.
Further, the switch circuit is not limited to the PMOS 38a and 38b. For example, the switch circuit may be composed of NMOS or other than MOS transistors.

本発明は、基本的に以上のようなものである。
以上、本発明について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。 The present invention is basically as described above.
Although the present invention has been described in detail above, the present invention is not limited to the above-described embodiment, and it is needless to say that various improvements and modifications may be made without departing from the gist of the present invention.

１０、５０、５１ 差動増幅回路
１２ａ、１２ｂ、５２ａ、５２ｂ 差動回路
１４ 出力回路
１６、５６ ピーキング回路
１８ ピーキング調整回路
２０ａ、２０ｂ、２８ａ、２８ｂ、３０ａ、３０ｂ、３８ａ、３８ｂ、６０ａ、６０ｂ、６８ａ、６８ｂ、７０ａ、７０ｂ ＰＭＯＳ
２２ａ、２２ｂ、３２ａ、３２ｂ、６２ａ、６２ｂ、７２ａ、７２ｂ ＮＭＯＳ
２４、２６、６４、６６ 定電流源
３４ａ、３４ｂ、４０ａ、４０ｂ、７４ａ、７４ｂ 抵抗素子
３６ 入力同相電圧検出回路
５４ レベルシフタ
ＩＮＮ，ＩＮＰ 差動入力信号
ＯＵＴＮ，ＯＵＴＰ 差動出力信号
Ｖｃｏｍ 入力同相電圧
ＶＤＤ 高電位電圧
ＧＮＤ 低電位電圧 10, 50, 51 Differential amplifier circuit 12a, 12b, 52a, 52b Differential circuit 14 Output circuit 16, 56 Peaking circuit 18 Peaking adjustment circuit 20a, 20b, 28a, 28b, 30a, 30b, 38a, 38b, 60a, 60b 68a, 68b, 70a, 70b PMOS
22a, 22b, 32a, 32b, 62a, 62b, 72a, 72b NMOS
24, 26, 64, 66 Constant current source 34a, 34b, 40a, 40b, 74a, 74b Resistance element 36 Input common-mode voltage detection circuit 54 Level shifter INN, INP Differential input signal OUTN, OUTP Differential output signal Vcom Input common-mode voltage VDD High potential voltage GND Low potential voltage

Claims (3)

差動入力信号を第１極性のトランジスタで受け取って増幅し第１経路で第１出力信号を出力する第１差動回路と、
前記差動入力信号を第２極性のトランジスタで受け取って増幅し、前記第１経路とは周波数特性が異なる第２経路で第２出力信号を出力する第２差動回路と、
前記第１出力信号と前記第２出力信号とを合計して差動出力信号を生成する出力回路と、
前記差動出力信号の高周波成分をピーキングするピーキング回路と、
前記差動入力信号の中間電圧となる入力同相電圧の電圧値に応じて前記ピーキング回路が発生するピーキング強度を調整するピーキング調整回路と
を備え、
前記出力回路からは、前記ピーキング回路でピーキングされた前記差動出力信号が出力されることを特徴とする差動増幅回路。 A first differential circuit for outputting a first output signal in the first path and amplifies received differential input signal at a first polarity transistor,
A second differential circuit that receives and amplifies the differential input signal by a second polarity transistor, and outputs a second output signal through a second path having a frequency characteristic different from that of the first path ;
An output circuit for summing the first output signal and the second output signal to generate a differential output signal ;
A peaking circuit for peaking a high-frequency component of the differential output signal;
A peaking adjustment circuit that adjusts a peaking intensity generated by the peaking circuit according to a voltage value of an input common-mode voltage that is an intermediate voltage of the differential input signal ;
Wherein the output circuit, the differential amplifier circuit, characterized in Rukoto is output the differential output signal peaking by said peaking circuit. 前記第１極性および第２極性のトランジスタの一方はＮ型ＭＯＳトランジスタ、他方はＰ型ＭＯＳトランジスタ、前記出力回路は負荷抵抗となるＭＯＳトランジスタであり、
前記ピーキング回路は、前記ＭＯＳトランジスタのゲートとドレインの間に接続され、前記ＭＯＳトランジスタの高周波成分のインピーダンスを制御するピーキング素子であり、
前記ピーキング調整回路は、前記差動入力信号から前記入力同相電圧を検出する入力同相電圧検出回路と、該入力同相電圧検出回路により検出された前記入力同相電圧に応じて、前記ＭＯＳトランジスタのゲートとドレインの間のインピーダンスを制御する回路とを有することを特徴とする請求項１に記載の差動増幅回路。 One of the first polarity and second polarity transistors is an N-type MOS transistor, the other is a P-type MOS transistor, and the output circuit is a MOS transistor serving as a load resistance.
The peaking circuit is a peaking element that is connected between the gate and drain of the MOS transistor and controls the impedance of the high frequency component of the MOS transistor ,
The peaking adjustment circuit, the input common-mode voltage detection circuit for detecting the input common mode voltage from the differential input signal, in response to the input common mode voltage detected by the input common mode voltage detection circuit, a gate of said MOS transistor the differential amplifier circuit according to claim 1, characterized in that it comprises a circuitry that controls the impedance between the drain. 前記第１差動回路は、前記第１出力信号をカレントミラー回路を介して前記出力回路に入力し、前記第２差動回路は、前記第２出力信号を前記出力回路に直接入力するものであることを特徴とする請求項２に記載の差動増幅回路。   The first differential circuit inputs the first output signal to the output circuit via a current mirror circuit, and the second differential circuit directly inputs the second output signal to the output circuit. The differential amplifier circuit according to claim 2, wherein the differential amplifier circuit is provided.
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