JP5799825B2 - DC-DC converter, semiconductor integrated circuit, and DC-DC conversion method - Google Patents
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Description
本発明は、ＤＣ−ＤＣコンバータ、半導体集積回路及びＤＣ−ＤＣ変換方法に関する。 The present invention relates to a DC-DC converter, a semiconductor integrated circuit, and a DC-DC conversion method.
電子装置の小型化、高性能化が進むなか、電源用のＩＣ（Integrated Circuit）などに用いられるＤＣ−ＤＣコンバータの小型化が求められている。
チョークコイルとキャパシタとスイッチ素子を有するスイッチング型のＤＣ−ＤＣコンバータでは、単に小型化すると、インダクタンスとキャパシタンスの値が小さくなり、出力電圧にリップルが発生する可能性がある。これを防ぐためには、スイッチング周波数を高くすればよい。
As electronic devices become smaller and higher in performance, DC-DC converters used in power supply ICs (Integrated Circuits) and the like are required to be downsized.
In a switching type DC-DC converter having a choke coil, a capacitor, and a switching element, simply reducing the size may reduce the values of inductance and capacitance, and may cause ripples in the output voltage. In order to prevent this, the switching frequency may be increased.
しかし、スイッチング周波数が高くなると、スイッチ素子の寄生容量の充放電の繰り返し回数が増え、スイッチ素子を駆動する駆動回路（ドライバ）側でエネルギー損失が増大する問題があった。 However, when the switching frequency is increased, the number of repetitions of charging / discharging of the parasitic capacitance of the switch element increases, and there is a problem that energy loss increases on the drive circuit (driver) side that drives the switch element.
なお、ドライバとして、インダクタと複数のスイッチ素子を備え、上記寄生容量との間で共振動作を行う回路（以下共振ドライバと呼ぶ）を用いることも考えられる。寄生容量の充放電の際に共振ドライバ内のスイッチ素子のオンオフを共振周波数に応じて適切に切り替えて、インダクタにより電源側に流れる回生電流を発生させることでエネルギー損失が削減される。しかしながら、製造ばらつきなどにより寄生容量の値が変動する場合があり、適切なタイミングでスイッチ素子のオンオフを切り替え、エネルギー損失を削減することは困難であった。 It is also possible to use a circuit (hereinafter referred to as a resonance driver) that includes an inductor and a plurality of switch elements and performs a resonance operation with the parasitic capacitance as the driver. When charging / discharging the parasitic capacitance, the switching element in the resonant driver is appropriately switched on and off according to the resonant frequency, and the regenerative current flowing to the power source side is generated by the inductor, thereby reducing energy loss. However, the value of the parasitic capacitance may fluctuate due to manufacturing variations or the like, and it is difficult to switch on and off the switch element at an appropriate timing to reduce energy loss.
発明の一観点によれば、ＤＣ−ＤＣ変換部と、駆動部と、動作切替部と、共振周波数検出部と、スイッチ制御部とを有するＤＣ−ＤＣコンバータが提供される。
ＤＣ−ＤＣ変換部は、第１のスイッチ素子を備え所定のスイッチング周波数でＤＣ−ＤＣ変換を行う。駆動部は、インダクタと、複数の第２のスイッチ素子を備える。複数の第２のスイッチ素子は、第１のスイッチ素子の寄生容量とインダクタによる共振動作の実行または中断を切り替えて、第１のスイッチ素子に供給する所定のスイッチング周波数の制御信号を生成するとともに所定のタイミングで回生電流を発生させる。動作切替部は、駆動部に所定期間、発振動作を行わせる。共振周波数検出部は、発振動作する駆動部の共振周波数を検出する。スイッチ制御部は、検出された共振周波数をもとに、複数の第２のスイッチ素子の切り替えタイミングを制御する。
According to one aspect of the invention, a DC-DC converter having a DC-DC conversion unit, a drive unit, an operation switching unit, a resonance frequency detection unit, and a switch control unit is provided.
The DC-DC converter includes a first switch element and performs DC-DC conversion at a predetermined switching frequency. The drive unit includes an inductor and a plurality of second switch elements. The plurality of second switch elements switch the execution or interruption of the resonance operation by the parasitic capacitance of the first switch element and the inductor to generate a control signal having a predetermined switching frequency to be supplied to the first switch element. A regenerative current is generated at the timing. The operation switching unit causes the drive unit to perform an oscillation operation for a predetermined period. The resonance frequency detection unit detects the resonance frequency of the drive unit that oscillates. The switch control unit controls the switching timing of the plurality of second switch elements based on the detected resonance frequency.
また、発明の一観点によれば、以下のようなＤＣ−ＤＣ変換方法が提供される。
このＤＣ−ＤＣ変換方法は、第１のスイッチ素子を備えたＤＣ−ＤＣ変換部で所定のスイッチング周波数でＤＣ−ＤＣ変換を行う際に、インダクタと、複数の第２のスイッチ素子を備え、複数の第２のスイッチ素子が、第１のスイッチ素子の寄生容量とインダクタによる共振動作の実行または中断を切り替えて、第１のスイッチ素子に供給する所定のスイッチング周波数の制御信号を生成するとともに所定のタイミングで回生電流を発生させる駆動部を、所定期間、発振させ、発振動作する駆動部の共振周波数を検出し、検出した共振周波数をもとに、複数の第２のスイッチ素子の切り替えタイミングを制御する。
According to another aspect of the invention, the following DC-DC conversion method is provided.
The DC-DC conversion method includes an inductor and a plurality of second switch elements when DC-DC conversion is performed at a predetermined switching frequency by a DC-DC converter having a first switch element. The second switch element switches execution or interruption of the resonance operation by the parasitic capacitance of the first switch element and the inductor, and generates a control signal having a predetermined switching frequency to be supplied to the first switch element. The drive unit that generates the regenerative current at the timing oscillates for a predetermined period, detects the resonance frequency of the drive unit that oscillates, and controls the switching timing of the plurality of second switch elements based on the detected resonance frequency To do.
開示のＤＣ−ＤＣコンバータ、半導体集積回路及びＤＣ−ＤＣ変換方法によれば、ＤＣ−ＤＣ変換時のエネルギー損失を減らせる。 According to the disclosed DC-DC converter, semiconductor integrated circuit, and DC-DC conversion method, energy loss during DC-DC conversion can be reduced.
以下、発明を実施するための形態を、図面を参照しつつ説明する。
（第１の実施の形態）
図１は、第１の実施の形態のＤＣ−ＤＣコンバータの一例を示す図である。
Hereinafter, embodiments for carrying out the invention will be described with reference to the drawings.
(First embodiment)
FIG. 1 is a diagram illustrating an example of a DC-DC converter according to the first embodiment.
ＤＣ−ＤＣコンバータ１０は、ＤＣ−ＤＣ変換部１１、駆動部１２、動作切替部１３ａ，１３ｂ、共振周波数検出部１４、スイッチ制御部１５を有する。
ＤＣ−ＤＣ変換部１１は、スイッチ素子ＳＷａ，ＳＷｂ、インダクタＬ１、キャパシタＣ１を有しており、所定のスイッチング周波数でＤＣ−ＤＣ変換を行う。図１の例では、スイッチ素子ＳＷａは、ｐチャネル型ＭＯＳＦＥＴ（Metal-Oxide Semiconductor Field Effect Transistor）であり、スイッチ素子ＳＷｂは、ｎチャネル型ＭＯＳＦＥＴである。インダクタＬ１は、チョークコイルとも呼ばれる。
The DC-DC converter 10 includes a DC-
The DC-
スイッチ素子ＳＷａ，ＳＷｂは、電源線ＶＤＤとグランド線ＧＮＤ間に直列に接続されており、スイッチ素子ＳＷａ，ＳＷｂ間のノードにはインダクタＬ１の一方の端子が接続されている。また、インダクタＬ１の他方の端子にはキャパシタＣ１の一方の端子が接続されており、キャパシタＣ１の他方の端子はグランド線ＧＮＤに接続されている。キャパシタＣ１の両端の電圧が、ＤＣ−ＤＣコンバータ１０の出力電圧Ｖｏｕｔとなる。また、図１には、スイッチ素子ＳＷｂのゲート−ソース間の寄生容量Ｃ２が図示されている。 The switch elements SWa and SWb are connected in series between the power supply line VDD and the ground line GND, and one terminal of the inductor L1 is connected to a node between the switch elements SWa and SWb. The other terminal of the inductor L1 is connected to one terminal of the capacitor C1, and the other terminal of the capacitor C1 is connected to the ground line GND. The voltage across the capacitor C1 becomes the output voltage Vout of the DC-DC converter 10. FIG. 1 also shows a parasitic capacitance C2 between the gate and source of the switch element SWb.
駆動部１２は、スイッチ素子ＳＷｂを駆動するものである。スイッチ素子ＳＷａを駆動する駆動部については図示を省略しているが、同様の回路構成となる。
駆動部１２は、インダクタＬ２と、スイッチ素子ＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４を備えている。スイッチ素子ＳＷ１〜ＳＷ４は、スイッチ素子ＳＷｂの寄生容量Ｃ２とインダクタＬ２による共振動作の実行または中断を切り替えて、スイッチ素子ＳＷｂに供給する所定のスイッチング周波数の制御信号を生成する。
The
The
また、スイッチ素子ＳＷ１〜ＳＷ４は所定のタイミングで後述する回生電流を発生させるように切り替えられる。図１の例では、スイッチ素子ＳＷ１，ＳＷ２は、ｐチャネル型ＭＯＳＦＥＴであり、スイッチ素子ＳＷ３，ＳＷ４は、ｎチャネル型ＭＯＳＦＥＴである。 The switch elements SW1 to SW4 are switched so as to generate a regenerative current described later at a predetermined timing. In the example of FIG. 1, the switch elements SW1 and SW2 are p-channel MOSFETs, and the switch elements SW3 and SW4 are n-channel MOSFETs.
動作切替部１３ａ，１３ｂは、駆動部１２に所定期間、発振動作を行わせる。動作切替部１３ａは、スイッチＳ１，Ｓ２，Ｓ３，Ｓ４を有している。スイッチＳ１，Ｓ２は、スイッチ制御部１５からの制御信号（端子ｐ１，ｐ２から与えられる）を駆動部１２のスイッチ素子ＳＷ１，ＳＷ２に供給するか否かを切り替える。スイッチＳ３は、スイッチ素子ＳＷ１のゲートとスイッチ素子ＳＷ２のドレインとを接続するか否かを切り替える。スイッチＳ４は、スイッチ素子ＳＷ２のゲートとスイッチ素子ＳＷ１のドレインとを接続するか否かを切り替える。
The
動作切替部１３ｂは、スイッチＳ５，Ｓ６，Ｓ７，Ｓ８を有している。スイッチＳ５，Ｓ６は、スイッチ制御部１５からの制御信号（端子ｎ１，ｎ２から与えられる）を駆動部１２のスイッチ素子ＳＷ３，ＳＷ４に供給するか否かを切り替える。スイッチＳ７，Ｓ８は、スイッチ素子ＳＷ３，ＳＷ４のゲートにバイアス電圧Ｖｂｉａｓを印加するか否かを切り替える。
The
このような動作切替部１３ａ，１３ｂにおいて、スイッチＳ１〜Ｓ４のオン、オフの切り替えは、図示しない制御部（またはスイッチ制御部１５）により制御される。駆動部１２を所定期間発振させる際には、スイッチＳ３，Ｓ４，Ｓ７，Ｓ８がオンされ、スイッチＳ１，Ｓ２，Ｓ５，Ｓ６がオフされ、駆動部１２はインダクタＬ２と寄生容量Ｃ２を用いた発振回路となる。駆動部１２を共振ドライバとして用いる際には、スイッチＳ１，Ｓ２，Ｓ５，Ｓ６がオンされ、スイッチＳ３，Ｓ４，Ｓ７，Ｓ８がオフされ、スイッチ制御部１５からの制御信号により、スイッチ素子ＳＷ１〜ＳＷ４が動作する。
In such
なお、スイッチＳ１〜Ｓ８は、たとえば、ｎチャネル型ＭＯＳＦＥＴまたはｐチャネル型ＭＯＳＦＥＴである。
共振周波数検出部１４は、たとえば、ＤＬＬ（Delay-Locked Loop）回路またはＰＬＬ（Phase-Locked Loop）回路を有し、発振動作する駆動部１２の共振周波数を検出する。
The switches S1 to S8 are, for example, n-channel MOSFETs or p-channel MOSFETs.
The resonance
スイッチ制御部１５は、共振周波数検出部１４で検出された共振周波数をもとに、スイッチ素子ＳＷ１〜ＳＷ４の切り替えタイミングを制御する。スイッチ制御部１５には、上記のスイッチング周波数のパルス信号ＰＷＭが、たとえば、図示しない制御部、またはパルス信号生成回路より供給される。
The
以下、第１の実施の形態のＤＣ−ＤＣコンバータ１０の動作の一例を説明する。
まず、動作切替部１３ａ，１３ｂでは、スイッチＳ３，Ｓ４，Ｓ７，Ｓ８がオンされ、スイッチＳ１，Ｓ２，Ｓ５，Ｓ６がオフされ、駆動部１２はインダクタＬ２と寄生容量Ｃ２を用いた発振回路となる。これにより、駆動部１２はインダクタＬ２と寄生容量Ｃ２の値に応じた共振周波数で発振動作を行う。インダクタＬ２のインダクタンスをＬdrv、寄生容量Ｃ２のキャパシタンスをＣgsとすると、共振周波数ｆLCは以下の式（１）で表される。
Hereinafter, an example of the operation of the DC-DC converter 10 of the first embodiment will be described.
First, in the
共振周波数検出部１４は、駆動部１２から出力される制御信号（スイッチ素子ＳＷｂのゲート電圧）を観測して、発振する駆動部１２の共振周波数を検出する。動作切替部１３ａ，１３ｂは発振動作を行わせる期間が終了すると駆動部１２を共振ドライバの回路構成に戻す。
The resonance
なお、発振動作を行わせる期間は、共振周波数検出部１４が共振周波数を検出する時間に応じて設定される。共振周波数検出部１４が共振周波数を検出したことを示す信号を出力し、その信号をもとに、動作切替部１３ａ，１３ｂが、共振ドライバの回路構成に戻すようにしてもよい。
Note that the period during which the oscillation operation is performed is set according to the time for which the resonance
スイッチ制御部１５は、図１に示しているような切り替えタイミングでスイッチ素子ＳＷ１〜ＳＷ４を動作させる。このときの切り替えタイミングは、共振周波数検出部１４にて検出された共振周波数に応じて設定される。
The
図１では、制御信号［Ｖ］と、電源電流［Ａ］と、スイッチ素子ＳＷ１〜ＳＷ４の切り替えタイミングの例が示されている。横軸は時間である。
図１の例では、スイッチ素子ＳＷ１〜ＳＷ４のオンオフにより、共振周波数ｆLC（周期が１／ｆLC）の共振動作を実行または中断させて、スイッチング周波数ｆSW（周期が１／ｆSW）の制御信号が生成されている例が示されている。電源電流は、グランド線ＧＮＤに流れ込むものが負、電源線ＶＤＤ側に流れ込むもの（回生電流）が正として示されている。
FIG. 1 shows an example of the control signal [V], the power supply current [A], and the switching timing of the switch elements SW1 to SW4. The horizontal axis is time.
In the example of FIG. 1, the on-off switching element SW1 to SW4, perform a resonant operation of the resonant frequency f LC (
まず、スイッチ制御部１５は、パルス信号ＰＷＭの立ち上がり時に、スイッチ素子ＳＷ１〜ＳＷ４のなかで、スイッチ素子ＳＷ１のみオンさせる。このとき、電源電流がスイッチ素子ＳＷ１、インダクタＬ２を介して寄生容量Ｃ２に流れ、スイッチ素子ＳＷｂのゲート電圧である制御信号が共振周波数ｆLCにしたがって上昇する。
First, the
制御信号の電圧値が接地電位（図１では０［Ｖ］）から電源電圧Ｖｄｄに達する時間をｔａとすると、ｔａ＝１／４ｆLCとなる。スイッチ制御部１５は、検出した共振周波数ｆLCをもとに、制御信号がＶｄｄに達するタイミングで、スイッチ素子ＳＷ１をオフさせ、スイッチ素子ＳＷ２，ＳＷ３のみオンさせる。これにより、インダクタＬ２に蓄えられたエネルギーにより、グランド線ＧＮＤからスイッチ素子ＳＷ３、インダクタＬ２、スイッチ素子ＳＷ２を介して電源線ＶＤＤに流れる回生電流が発生する。
When the time for the voltage value of the control signal to reach the power supply voltage Vdd from the ground potential (0 [V] in FIG. 1) is ta, ta = 1 / 4f LC . The
回生電流は次第に減少していく。回生電流が流れる時間（０［Ａ］になるまでの時間）をｔｂとすると、ｔｂ＝１／２πｆLCとなる。スイッチ制御部１５は、検出した共振周波数ｆLCをもとに、回生電流が０［Ａ］になるタイミングで、スイッチ素子ＳＷ１〜ＳＷ４を全てオフさせる。
The regenerative current gradually decreases. If the time during which the regenerative current flows (time until 0 [A] is reached) is tb, then tb = 1 / 2πf LC . The
また、スイッチ制御部１５は、制御信号の電圧値を０［Ｖ］にする際、スイッチ素子ＳＷ３のみオンさせる。このとき、寄生容量Ｃ２に蓄えられた電荷が放電し、インダクタＬ２、スイッチ素子ＳＷ３を介して、グランド線ＧＮＤに電流が流れる。これにより、制御信号の電圧値は減少していく。
Further, the
制御信号の電圧値が電源電圧Ｖｄｄから接地電位に達する時間は、前述の時間ｔａと同じである。スイッチ制御部１５は、検出した共振周波数ｆLCをもとに、制御信号の電圧値が接地電位になるタイミングで、スイッチ素子ＳＷ３をオフさせ、スイッチ素子ＳＷ１，ＳＷ４をオンさせる。これによって、インダクタＬ２に蓄えられたエネルギーにより、グランド線ＧＮＤからスイッチ素子ＳＷ４、インダクタＬ２、スイッチ素子ＳＷ１を介して電源線ＶＤＤに流れる回生電流が発生する。
The time for the voltage value of the control signal to reach the ground potential from the power supply voltage Vdd is the same as the time ta described above. Based on the detected resonance frequency f LC , the
このときの回生電流も次第に減少していき、前述の時間ｔｂで０［Ａ］になる。スイッチ制御部１５は、検出した共振周波数ｆLCをもとに、回生電流が０［Ａ］になるタイミングで、スイッチ素子ＳＷ１〜ＳＷ４を全てオフさせる。
The regenerative current at this time also gradually decreases and becomes 0 [A] at the above-described time tb. The
式（１）に示したように、共振周波数ｆLCは、ＤＣ−ＤＣ変換部１１のスイッチ素子ＳＷｂの寄生容量Ｃ２の値に応じて決まるが、製造ばらつきなどにより寄生容量Ｃ２の値が、たとえばチップ間でばらつくと、共振周波数ｆLCもばらつく。そのため、上記の時間ｔａ，ｔｂを求めるために、予め決められた共振周波数ｆLCを用いると、製造ばらつきなどにより、スイッチ素子ＳＷ１〜ＳＷ４を適切なタイミングで切り替えることができず、エネルギー損失が発生し、変換効率も低下する。
As shown in the equation (1), the resonance frequency f LC is determined according to the value of the parasitic capacitance C2 of the switch element SWb of the DC-
しかしながら、本実施の形態のＤＣ−ＤＣコンバータ１０によれば、駆動部１２を発振させて共振周波数を検出し、その共振周波数をもとに、スイッチ制御部１５が、スイッチ素子ＳＷ１〜ＳＷ４の切り替えタイミングを設定することができるようにしている。そのため、回生電流を流す際、製造ばらつきによらず、適切なタイミングでスイッチ素子ＳＷ１〜ＳＷ４を切り替えられ、エネルギー損失を削減することができる。また、適切な切り替えタイミングにより生成した制御信号をＤＣ−ＤＣ変換部１１のスイッチ素子ＳＷｂに供給することで、変換効率の低下を抑制できる。
However, according to the DC-DC converter 10 of the present embodiment, the
なお、上記では、ＤＣ−ＤＣ変換部１１のスイッチ素子ＳＷｂを駆動する駆動部１２を示したが、スイッチ素子ＳＷａを駆動する駆動部についても同様の回路により実現できる。その場合、共振周波数検出部１４とスイッチ制御部１５は、各駆動部に設けるようにしてもよいし、一部を共有してもよい。
In the above description, the
また、動作切替部１３ａ，１３ｂの回路構成も、図１に示した例に限定されない。たとえば、駆動部１２を発振させる際、スイッチ素子ＳＷ１，ＳＷ２のゲートを接地電位とし、スイッチ素子ＳＷ３のゲートをスイッチ素子ＳＷ４のドレインに、スイッチ素子ＳＷ４のゲートをスイッチ素子ＳＷ３のドレインに接続させるような回路としてもよい。
Further, the circuit configuration of the
（第２の実施の形態）
図２は、第２の実施の形態のＤＣ−ＤＣコンバータの一例を示す図である。
図１に示したＤＣ−ＤＣコンバータ１０と同一の要素については同一符号を付している。第２の実施の形態のＤＣ−ＤＣコンバータ２０は、遅延部３０、ＤＬＬ回路４０、スイッチ制御信号生成部５０を有している。
(Second Embodiment)
FIG. 2 is a diagram illustrating an example of the DC-DC converter according to the second embodiment.
Elements that are the same as those of the DC-DC converter 10 shown in FIG. The DC-
遅延部３０は、直列に接続された５段の可変遅延器３１，３２，３３，３４，３５を有している。
ＤＬＬ回路４０は、図１に示した共振周波数検出部１４の機能を有しており、直列に接続された１２段の可変遅延器４１、位相検出部４２、デジタルＬＰＦ（Low Pass Filter）４３、ロック検出部４４を有している。
The
The
位相検出部４２の一方の入力端子には、駆動部１２からＤＣ−ＤＣ変換部１１のスイッチ素子ＳＷｂに供給される制御信号が入力され、他方の入力端子には、１２段の可変遅延器４１で遅延された制御信号が入力される。位相検出部４２は、制御信号と遅延された制御信号の位相差を検出し、その位相差に応じて、１２段の可変遅延器４１の遅延量を調整する調整値を、デジタルＬＰＦ４３を介して出力する。
A control signal supplied from the
たとえば、制御信号より、遅延された制御信号の位相の方が進んでいる場合には、遅延量を増やすような調整値が可変遅延器４１に供給される。また、制御信号より遅延された制御信号の位相の方が遅れている場合には、遅延量を減らすような調整値が可変遅延器４１に供給される。なお、このとき、遅延部３０の可変遅延器３１〜３５のそれぞれも、可変遅延器４１と同じ遅延量になるように同じ調整値で調整される。共振周波数ｆLCで発振動作する駆動部１２から出力される制御信号と遅延された制御信号の位相が一致したとき、１２段の可変遅延器４１の合計の遅延量は１／ｆLCとなるので、共振周波数ｆLCが検出できたことになる。
For example, when the phase of the delayed control signal is ahead of the control signal, an adjustment value that increases the delay amount is supplied to the
デジタルＬＰＦ４３は、制御部６０によって、位相検出部４２での位相差検出結果に応じた調整値（たとえば、デジタルコード）を出力するか、現在の調整値を維持するかが制御される。
The
ロック検出部４４は、制御信号と遅延された制御信号の位相が一致したときに、ロック信号を制御部６０に出力する。
スイッチ制御信号生成部５０は、前述した遅延部３０と連携して、図１に示したスイッチ制御部１５の機能を実現する。スイッチ制御信号生成部５０は、制御部６０から供給されるスイッチング周波数のパルス信号を、端子ｐｗｍから入力する。また、スイッチ制御信号生成部５０は、パルス信号を可変遅延器３１〜３３で遅延した信号を端子ｔｒｇ１から入力し、パルス信号を可変遅延器３１〜３５で遅延した信号を、端子ｔｒｇ２から入力する。そして、スイッチ制御信号生成部５０は、端子ｐｗｍ，ｔｒｇ１，ｔｒｇ２から入力された信号をもとに、スイッチ素子ＳＷ１〜ＳＷ４の切り替えタイミングを制御する制御信号を生成し、端子ｐ１，ｐ２，ｎ１，ｎ２から出力する。
The
The switch control
図３は、スイッチ制御信号生成部の一例を示す図である。
スイッチ制御信号生成部５０は、ＮＡＮＤ回路５１、ＥｘＯＲ回路５２、ＮＡＮＤ回路５３、ＡＮＤ回路５４、ＥｘＯＲ回路５５、ＡＮＤ回路５６を有している。
FIG. 3 is a diagram illustrating an example of the switch control signal generation unit.
The switch control
ＮＡＮＤ回路５１の一方の入力端子は、ＥｘＯＲ回路５２の出力端子に接続されており、他方の端子（信号レベルを反転させて入力する端子（以下反転入力端子と呼ぶ））は、端子ｔｒｇ１に接続されている。またＮＡＮＤ回路５１の出力端子は、端子ｐ１に接続されている。ＥｘＯＲ回路５２の２つの入力端子は、端子ｐｗｍ，ｔｒｇ２に接続されている。
One input terminal of the
ＮＡＮＤ回路５３の第１の入力端子は、端子ｐｗｍに接続されており、第２の入力端子は、端子ｔｒｇ１に接続されている。また、第３の入力端子（反転入力端子）は、端子ｔｒｇ２に接続されている。ＮＡＮＤ回路５３の出力端子は、端子ｐ２に接続されている。
The first input terminal of the
ＡＮＤ回路５４の一方の入力端子は、ＥｘＯＲ回路５５の出力端子に接続されており、他方の端子は、端子ｔｒｇ１に接続されている。また、ＡＮＤ回路５４の出力端子は、端子ｎ１に接続されている。ＥｘＯＲ回路５５の２つの入力端子は、端子ｐｗｍ，ｔｒｇ２に接続されている。
One input terminal of the AND
ＡＮＤ回路５６の第１及び第２の入力端子（反転入力端子）は、端子ｐｗｍ，ｔｒｇ１に接続されており、第３の入力端子は、端子ｔｒｇ２に接続されている。ＡＮＤ回路５６の出力端子は、端子ｎ２に接続されている。
The first and second input terminals (inverted input terminals) of the AND
なお、スイッチ制御信号生成部５０は、図３の回路構成に限定されるものではない。
また、制御部６０は、ＤＣ−ＤＣコンバータ２０内に含まれていてもよい。また、パルス信号ＰＷＭを出力する別の回路（パルス信号生成回路）を設けるようにしてもよい。
The switch control
Further, the
（ＤＣ−ＤＣコンバータ２０の動作）
以下、第２の実施の形態のＤＣ−ＤＣコンバータ２０の動作を説明する。
図４は、ＤＣ−ＤＣコンバータの動作の一例を示すタイミングチャートである。図４では、スイッチング周波数のパルス信号ＰＷＭ、スイッチ素子ＳＷ１〜ＳＷ４の状態、駆動部１２の出力信号（ＤＣ−ＤＣ変換部１１のスイッチ素子ＳＷｂの制御信号）、可変遅延器３１〜３５，４１に対する調整値の例が示されている。
(Operation of DC-DC converter 20)
Hereinafter, the operation of the DC-
FIG. 4 is a timing chart showing an example of the operation of the DC-DC converter. In FIG. 4, the switching frequency pulse signal PWM, the states of the switch elements SW1 to SW4, the output signal of the drive unit 12 (control signal of the switch element SWb of the DC-DC converter 11), and the
本実施の形態のＤＣ−ＤＣコンバータ２０の動作は、キャリブレーション期間と、通常動作期間に分かれる。キャリブレーション期間では、制御部６０からの制御信号（図示せず）により、動作切替部１３ａ，１３ｂのスイッチＳ１，Ｓ２，Ｓ５，Ｓ６がオフ、スイッチＳ３，Ｓ４，Ｓ７，Ｓ８がオンされる。これにより駆動部１２の出力信号は、前述の式（１）で示されるインダクタＬ２と寄生容量Ｃ２による共振周波数で、図４に示すように発振することになる。
The operation of the DC-
スイッチ素子ＳＷ１，ＳＷ２は、オン、オフを繰り返し、スイッチ素子ＳＷ３，ＳＷ４は、ゲートにバイアス電圧Ｖｂｉａｓが印加され、オン状態となっている。
キャリブレーション期間において、ＤＬＬ回路４０では、駆動部１２からの制御信号と遅延後の制御信号の位相が一致するように、調整値により可変遅延器４１の遅延量を調整する。図４の例では、調整値をｎ＋３からｎ＋２、ｎ＋１、ｎと減少させている。
The switch elements SW1 and SW2 are repeatedly turned on and off, and the bias voltage Vbias is applied to the gates of the switch elements SW3 and SW4 and is turned on.
In the calibration period, the
たとえば、調整値がｎのとき、駆動部１２からの制御信号と遅延後の制御信号の位相が一致したことをロック検出部４４が検出したとする。このとき、ロック検出部４４は、図示しないロック信号を制御部６０に送信する。制御部６０は、ロック信号を受信すると、ＤＬＬ回路４０に調整値の変更を停止させ、動作切替部１３ａ，１３ｂのスイッチＳ１，Ｓ２，Ｓ５，Ｓ６をオンさせ、スイッチＳ３，Ｓ４，Ｓ７，Ｓ８をオフさせる。これにより、駆動部１２は、共振ドライバの回路構成となり、キャリブレーション期間が終了し、通常動作期間に移行する（タイミングｔ１）。
For example, when the adjustment value is n, it is assumed that the
通常動作期間では、パルス信号ＰＷＭの信号遷移タイミングに応じてスイッチ制御信号生成部５０で生成されるスイッチ制御信号により、図４に示すようなタイミングでスイッチ素子ＳＷ１〜ＳＷ４がオン、オフされる。そして、駆動部１２からは、スイッチング周波数の制御信号が出力される。
In the normal operation period, the switch elements SW1 to SW4 are turned on and off at the timing shown in FIG. 4 by the switch control signal generated by the switch control
（スイッチ素子ＳＷ１〜ＳＷ４の切り替えタイミング）
以下、キャリブレーション期間後の、通常動作期間におけるスイッチ素子ＳＷ１〜ＳＷ４の切り替えタイミングの詳細を説明する。
(Switching timing of switch elements SW1 to SW4)
Hereinafter, details of switching timing of the switch elements SW1 to SW4 in the normal operation period after the calibration period will be described.
駆動部１２から出力される制御信号と１２段の可変遅延器４１で遅延された制御信号との位相が一致した状態では、遅延された制御信号の周波数も共振周波数ｆLCとなっている。このとき、１２段の各可変遅延器４１には、１／１２ｆLCの遅延時間が設定されている。
In a state in which phases are matched between the control signal and the 12-stage control signal delayed by the
また、可変遅延器４１と同じ調整値で調整される可変遅延器３１〜３５のそれぞれにおける遅延時間も１／１２ｆLCとなる。そのため、スイッチ制御信号生成部５０の端子ｔｒｇ１には、パルス信号ＰＷＭが、３段分の可変遅延器３１〜３３での遅延時間、すなわち３／１２ｆLC＝１／４ｆLCだけ遅延されて入力される。また、端子ｔｒｇ２には、端子ｔｒｇ１に入力される信号が、更に２段分の可変遅延器３４，３５の遅延時間、すなわち２／１２ｆLC＝１／６ｆLCだけ遅延されて入力される。
The delay time in each of the
図５は、スイッチ制御信号生成部で生成されるスイッチ制御信号の例を示すタイミングチャートである。図５には、スイッチング周波数のパルス信号ＰＷＭと、スイッチ制御信号生成部５０の端子ｔｒｇ１，ｔｒｇ２に入力される信号と、端子ｐ１，ｐ２，ｎ１，ｎ２から出力されるスイッチ制御信号の様子が示されている。
FIG. 5 is a timing chart illustrating an example of a switch control signal generated by the switch control signal generation unit. FIG. 5 shows the switching frequency pulse signal PWM, the signals input to the terminals trg1 and trg2 of the switch
なお、以下では、スイッチ制御信号生成部５０は、図３に示した回路構成であるとして説明する。また、初期状態では、端子ｐ１，ｐ２から出力されるスイッチ制御信号の信号レベルは、Ｈ（High）レベル、端子ｎ１，ｎ２から出力されるスイッチ制御信号の信号レベルは、Ｌ（Low）レベルであるとする。
In the following description, it is assumed that the switch control
端子ｔｒｇ１，ｔｒｇ２に入力される信号がＬレベルの状態で、パルス信号ＰＷＭがＨレベルに立ち上がると（タイミングｔ１０）、図３に示したスイッチ制御信号生成部５０のＥｘＯＲ回路５２の出力はＨレベルとなり、ＮＡＮＤ回路５１の出力はＬレベルとなる。そのため、端子ｐ１から出力されるスイッチ制御信号は、Ｌレベルに立ち下がる。このとき端子ｐ２から出力されるスイッチ制御信号はＨレベル、端子ｎ１，ｎ２から出力されるスイッチ制御信号はＬレベルのままである。そのため、これらのスイッチ制御信号が供給される駆動部１２のスイッチ素子ＳＷ１〜ＳＷ４では、スイッチ素子ＳＷ１だけがオン状態となる。
When the signal input to the terminals trg1 and trg2 is in the L level and the pulse signal PWM rises to the H level (timing t10), the output of the
図６は、タイミングｔ１０における駆動部のスイッチ素子の状態と電流の流れの一例を示す図である。図６では、駆動部１２のスイッチ素子ＳＷ１〜ＳＷ４を模式的に示している。また、動作切替部１３ａ，１３ｂについては図示を省略している。
FIG. 6 is a diagram illustrating an example of the state of the switch element of the drive unit and the current flow at timing t10. In FIG. 6, the switch elements SW1 to SW4 of the
スイッチ素子ＳＷ１だけがオン状態となることで、電源線ＶＤＤからの電流がスイッチ素子ＳＷ１、インダクタＬ２を介して、スイッチ素子ＳＷｂの寄生容量Ｃ２に流れ、寄生容量Ｃ２が充電される。 When only the switch element SW1 is turned on, the current from the power supply line VDD flows to the parasitic capacitor C2 of the switch element SWb via the switch element SW1 and the inductor L2, and the parasitic capacitor C2 is charged.
図５の説明に戻る。パルス信号ＰＷＭがＨレベルに立ち上がってから、１／４ｆLC遅れて端子ｔｒｇ１に入力される信号がＨレベルに立ち上がると（タイミングｔ１１）、図３に示したスイッチ制御信号生成部５０のＮＡＮＤ回路５１の出力はＨレベルとなる。そのため、端子ｐ１から出力されるスイッチ制御信号は、Ｈレベルに立ち上がる。また、ＮＡＮＤ回路５３の出力がＨレベルとなるので、端子ｐ２から出力されるスイッチ制御信号は、Ｌレベルに立ち下がる。また、ＡＮＤ回路５４の出力がＨレベルとなるので、端子ｎ１から出力されるスイッチ制御信号は、Ｈレベルに立ち上がる。ＡＮＤ回路５６の出力信号はＬレベルのままであるので、端子ｎ２から出力されるスイッチ制御信号もＬレベルとなっている。このようなスイッチ制御信号により、スイッチ素子ＳＷ１，ＳＷ４がオフ状態、スイッチ素子ＳＷ２，ＳＷ３がオン状態となる。
Returning to the description of FIG. When the signal input to the terminal trg1 rises to the H level with a delay of 1 / 4f LC after the pulse signal PWM rises to the H level (timing t11), the
これにより、スイッチ素子ＳＷ１は、１／４ｆLCの間オン状態となった後、オフ状態となる。前述したように、スイッチ素子ＳＷ１がｔａ＝１／４ｆLCの期間オンすることで、駆動部１２から出力される制御信号が電源電圧Ｖｄｄに引き上げられ（図１の波形参照）、スイッチ素子ＳＷｂがオンする。ここで、共振周波数ｆLCは、予め決められた値ではなく、キャリブレーション期間の動作によって取得される駆動部１２の実際の共振周波数となるため、寄生容量Ｃ２などの製造ばらつきによらず、ＤＣ−ＤＣコンバータ２０固有の値が得られている。そのため、制御信号が電源電圧Ｖｄｄになる適切なタイミングでスイッチ素子ＳＷ１〜ＳＷ４を切り替えられる。
As a result, the switch element SW1 is turned on after ¼f LC and then turned off. As described above, when the switch element SW1 is turned on for a period of ta = 1 / 4f LC , the control signal output from the
図７は、タイミングｔ１１における駆動部のスイッチ素子の状態と電流の流れの一例を示す図である。
寄生容量Ｃ２の充電後、スイッチ素子ＳＷ１，ＳＷ４がオフ状態となり、スイッチ素子ＳＷ２，ＳＷ３がオン状態となることで、インダクタＬ２に蓄えられたエネルギーにより、図中の矢印の方向に流れる回生電流が発生する。
FIG. 7 is a diagram illustrating an example of the state of the switch element of the drive unit and the current flow at timing t11.
After the parasitic capacitance C2 is charged, the switch elements SW1 and SW4 are turned off and the switch elements SW2 and SW3 are turned on, so that the regenerative current flowing in the direction of the arrow in the figure is caused by the energy stored in the inductor L2. Occur.
図５に示すように、端子ｔｒｇ１に入力される信号がＨレベルに立ち上がり、１／６ｆLC遅れて端子ｔｒｇ２に入力される信号がＨレベルに立ち上がると（タイミングｔ１２）、スイッチ制御信号生成部５０のＮＡＮＤ回路５３の出力はＨレベルとなる。そのため、端子ｐ２から出力されるスイッチ制御信号は、Ｈレベルに立ち上がる。また、ＥｘＯＲ回路５５の出力がＬレベルとなり、ＡＮＤ回路５４の出力がＬレベルとなるので、端子ｎ１から出力されるスイッチ制御信号は、Ｌレベルに立ち下がる。このとき、端子ｐ１から出力されるスイッチ制御信号はＨレベル、端子ｎ２から出力されるスイッチ制御信号はＬレベルのままである。そのため、スイッチ素子ＳＷ１〜ＳＷ４は、全てオフ状態となる。
As shown in FIG. 5, when the signal input to the terminal trg1 rises to the H level and the signal input to the terminal trg2 rises to the H level with a delay of 1 / 6f LC (timing t12), the switch control
これにより、回生電流は、１／６ｆLCの間流れてから０［Ａ］となる。前述したように、回生電流は次第に減少していき、０［Ａ］になるまでの時間はｔｂ＝１／２πｆLCである。この時間を超えると、電源線ＶＤＤからグランド線ＧＮＤに流れる電流が発生し、エネルギー損失が生じる。そのため、本実施の形態のＤＣ−ＤＣコンバータ２０では、上記のようにスイッチ制御信号生成部５０は、遅延部３０に設定された遅延量に基づいて、１／６ｆLC（≒１／２πｆLC）の期間経過したらスイッチ素子ＳＷ２，ＳＷ３がオフ状態になるように制御する。
Thereby, the regenerative current becomes 0 [A] after flowing for 1 / 6f LC . As described above, the regenerative current gradually decreases, and the time until it reaches 0 [A] is tb = 1 / 2πf LC . When this time is exceeded, a current flowing from the power supply line VDD to the ground line GND is generated, and energy loss occurs. Therefore, in the DC-
ここで、共振周波数ｆLCは、キャリブレーション期間の動作によって取得される駆動部１２の実際の共振周波数となるため、寄生容量Ｃ２などの製造ばらつきによらず、ＤＣ−ＤＣコンバータ２０固有の値が得られている。そのため、回生電流を流す際、製造ばらつきによらず、適切なタイミングでスイッチ素子ＳＷ１〜ＳＷ４を切り替えられ、エネルギー損失を低減できる。
Here, since the resonance frequency f LC is an actual resonance frequency of the
図５に示すように、パルス信号ＰＷＭがＬレベルに立ち下がると（タイミングｔ１３）、スイッチ制御信号生成部５０のＥｘＯＲ回路５５の出力はＨレベルとなり、ＡＮＤ回路５４の出力はＨレベルとなる。そのため、端子ｎ１から出力されるスイッチ制御信号は、Ｈレベルに立ち上がる。このとき端子ｐ１，ｐ２から出力されるスイッチ制御信号はＨレベル、端子ｎ２から出力されるスイッチ制御信号はＬレベルのままである。そのため、スイッチ素子ＳＷ３がオン状態となり、スイッチ素子ＳＷ１，ＳＷ２，ＳＷ４はオフ状態のままとなる。
As shown in FIG. 5, when the pulse signal PWM falls to L level (timing t13), the output of the
図８は、タイミングｔ１３における駆動部のスイッチ素子の状態と電流の流れの一例を示す図である。
スイッチ素子ＳＷ１，ＳＷ２，ＳＷ４がオフ状態、スイッチ素子ＳＷ３がオン状態となることで、寄生容量Ｃ２に蓄えられた電荷が放電し、インダクタＬ２、スイッチ素子ＳＷ３を介してグランド線ＧＮＤに電流が流れ込む。これにより、駆動部１２から出力される制御信号の電圧値が減少し、スイッチ素子ＳＷｂがオフする。
FIG. 8 is a diagram illustrating an example of the state of the switch element of the drive unit and the current flow at timing t13.
When the switch elements SW1, SW2 and SW4 are turned off and the switch element SW3 is turned on, the charge stored in the parasitic capacitance C2 is discharged, and current flows into the ground line GND via the inductor L2 and the switch element SW3. . As a result, the voltage value of the control signal output from the
その後、図５に示すように、パルス信号ＰＷＭがＨレベルに立ち下がってから、１／４ｆLC遅れて端子ｔｒｇ１に入力される信号がＬレベルに立ち下がると（タイミングｔ１４）、スイッチ制御信号生成部５０のＮＡＮＤ回路５１の出力はＬレベルとなる。そのため、端子ｐ１から出力されるスイッチ制御信号は、Ｌレベルに立ち下がる。また、ＡＮＤ回路５４の出力がＬレベルとなるので、端子ｎ１から出力されるスイッチ制御信号は、Ｌレベルに立ち下がる。また、ＡＮＤ回路５６の出力がＨレベルとなるので、端子ｎ２から出力されるスイッチ制御信号は、Ｈレベルに立ち上がる。ＮＡＮＤ回路５３の出力はＨレベルのままとなるので、端子ｐ２から出力されるスイッチ制御信号は、Ｈレベルのままである。このようなスイッチ制御信号により、スイッチ素子ＳＷ１，ＳＷ４がオン状態、スイッチ素子ＳＷ２，ＳＷ３がオフ状態となる。
Then, as shown in FIG. 5, when the pulse signal PWM falls to the H level and the signal input to the terminal trg1 falls to the L level with a delay of 1 / 4f LC (timing t14), the switch control signal is generated. The output of the
これにより、スイッチ素子ＳＷ３は、１／４ｆLCの間オン状態となった後、オフ状態となる。前述したように、スイッチ素子ＳＷ３がｔａ＝１／４ｆLCの期間オンすることで、駆動部１２から出力される制御信号が電源電圧Ｖｄｄから接地電位（０Ｖ）に引き下げられる（図１の波形参照）。前述したように、共振周波数ｆLCは、キャリブレーション期間の動作によって取得される駆動部１２の共振周波数となる。そのため、製造ばらつきによらず、制御信号が電源電圧Ｖｄｄから接地電位になる適切なタイミングでスイッチ素子ＳＷ１〜ＳＷ４を切り替えられる。
As a result, the switch element SW3 is turned on after ¼f LC and then turned off. As described above, when the switch element SW3 is turned on for the period ta = 1 / 4f LC , the control signal output from the
図９は、タイミングｔ１４における駆動部のスイッチ素子の状態と電流の流れの一例を示す図である。
寄生容量Ｃ２の放電後、スイッチ素子ＳＷ１，ＳＷ４がオン状態となり、スイッチ素子ＳＷ２，ＳＷ３がオフ状態となることで、インダクタＬ２に蓄えられたエネルギーにより、図中の矢印の方向に流れる回生電流が発生する。
FIG. 9 is a diagram illustrating an example of the state of the switch element of the drive unit and the current flow at timing t14.
After the parasitic capacitance C2 is discharged, the switch elements SW1 and SW4 are turned on and the switch elements SW2 and SW3 are turned off, so that the regenerative current flowing in the direction of the arrow in the figure is caused by the energy stored in the inductor L2. Occur.
図５に示すように、端子ｔｒｇ１に入力される信号がＬレベルに立ち下がり、１／６ｆLC遅れて端子ｔｒｇ２に入力される信号がＨレベルに立ち下がると（タイミングｔ１５）、スイッチ制御信号生成部５０のＮＡＮＤ回路５１の出力はＨレベルとなる。そのため、端子ｐ１から出力されるスイッチ制御信号は、Ｈレベルに立ち上がる。また、ＡＮＤ回路５６の出力がＬレベルとなるので、端子ｎ２から出力されるスイッチ制御信号は、Ｌレベルに立ち下がる。このとき、端子ｐ２から出力されるスイッチ制御信号はＨレベル、端子ｎ１から出力されるスイッチ制御信号はＬレベルのままである。そのため、スイッチ素子ＳＷ１〜ＳＷ４は、全てオフ状態となる。
As shown in FIG. 5, when the signal input to the terminal trg1 falls to the L level and the signal input to the terminal trg2 falls to the H level with a delay of 1 / 6f LC (timing t15), the switch control signal is generated. The output of the
これにより、回生電流は、１／６ｆLCの間流れてから０［Ａ］となる。回生電流が０［Ａ］になるまでの時間はｔｂ＝１／２πｆLCである。この時間を超えると、電源線ＶＤＤからグランド線ＧＮＤに流れる電流が発生し、エネルギー損失が生じる。そのため、本実施の形態のＤＣ−ＤＣコンバータ２０では、上記のようにスイッチ制御信号生成部５０は、遅延部３０に設定された遅延量に基づいて、１／６ｆLC≒１／２πｆLCの期間経過したらスイッチ素子ＳＷ１，ＳＷ４がオフ状態になるようにしている。
Thereby, the regenerative current becomes 0 [A] after flowing for 1 / 6f LC . The time until the regenerative current becomes 0 [A] is tb = 1 / 2πf LC . When this time is exceeded, a current flowing from the power supply line VDD to the ground line GND is generated, and energy loss occurs. Therefore, in the DC-
前述したように、共振周波数ｆLCは、キャリブレーション期間の動作によって取得される駆動部１２の共振周波数となる。そのため、回生電流を流す際、製造ばらつきによらず、適切なタイミングでスイッチ素子ＳＷ１〜ＳＷ４を切り替えられ、エネルギー損失を低減できる。
As described above, the resonance frequency f LC is the resonance frequency of the
以上のような処理が繰り返されることで、変換効率がよく、エネルギー損失の少ないＤＣ−ＤＣ変換が実現できる。
図１０は、駆動部から出力される制御信号の電圧波形の一例を示す図である。図１０（Ａ）は、前述のキャリブレーションを行わず、所定の共振周波数をもとにスイッチ素子ＳＷ１〜ＳＷ４の切り替えを行った場合の制御信号の電圧波形を示している。図１０（Ｂ）は、前述のキャリブレーションを行って検出した共振周波数をもとにスイッチ素子ＳＷ１〜ＳＷ４の切り替えを行った場合の制御信号の電圧波形を示している。縦軸は電圧［Ｖ］、横軸は時間［秒］を示している。
By repeating the above processing, DC-DC conversion with high conversion efficiency and low energy loss can be realized.
FIG. 10 is a diagram illustrating an example of a voltage waveform of a control signal output from the driving unit. FIG. 10A shows the voltage waveform of the control signal when the switching elements SW1 to SW4 are switched based on a predetermined resonance frequency without performing the calibration described above. FIG. 10B shows the voltage waveform of the control signal when the switching elements SW1 to SW4 are switched based on the resonance frequency detected by performing the calibration described above. The vertical axis represents voltage [V], and the horizontal axis represents time [second].
ある決まった共振周波数をもとにスイッチ素子ＳＷ１〜ＳＷ４の切り替えを行った場合、寄生容量Ｃ２の製造ばらつきなどにより、スイッチ素子ＳＷ１〜ＳＷ４を適切なタイミングで切り替えられない場合が生じる。たとえば、制御信号が接地電位から電源電圧Ｖｄｄまで上がる、または電源電圧Ｖｄｄから接地電位に下がる時間に応じた、スイッチ素子ＳＷ１〜ＳＷ４の切り替えができない場合が生じる。その場合、図１０（Ａ）に示すように、制御信号が電源電圧Ｖｄｄ（図１０（Ａ），（Ｂ）の場合は５Ｖ）に届かず、接地電位（０Ｖ）にも達しなくなるような異常な電圧波形となる。これによって、ＤＣ−ＤＣ変換部１１のスイッチ素子ＳＷｂを正常にオンまたはオフさせることができなくなり、ＤＣ−ＤＣ変換の変換効率が悪化する。
When the switching elements SW1 to SW4 are switched based on a certain resonance frequency, the switching elements SW1 to SW4 may not be switched at an appropriate timing due to manufacturing variations of the parasitic capacitance C2. For example, there is a case where the switch elements SW1 to SW4 cannot be switched according to the time when the control signal rises from the ground potential to the power supply voltage Vdd or falls from the power supply voltage Vdd to the ground potential. In that case, as shown in FIG. 10 (A), the control signal does not reach the power supply voltage Vdd (5V in the case of FIGS. 10 (A) and (B)) and does not reach the ground potential (0V). The voltage waveform is As a result, the switch element SWb of the DC-
これに対して、前述のキャリブレーションを行って検出した共振周波数をもとにスイッチ素子ＳＷ１〜ＳＷ４の切り替えを行った場合、製造ばらつきによらず、適切なタイミングでスイッチ素子ＳＷ１〜ＳＷ４を切り替えられる。そのため、図１０（Ｂ）に示すように、制御信号が一定の周期（スイッチング周波数の逆数）で電源電圧Ｖｄｄと接地電位になるような正常な電圧波形が得られる。このため、ＤＣ−ＤＣ変換部１１のスイッチ素子ＳＷｂを正常にオンまたはオフさせることができ、変換効率のよいＤＣ−ＤＣ変換が可能になる。
On the other hand, when the switching elements SW1 to SW4 are switched based on the resonance frequency detected by the above-described calibration, the switching elements SW1 to SW4 can be switched at an appropriate timing regardless of manufacturing variations. . Therefore, as shown in FIG. 10B, a normal voltage waveform is obtained in which the control signal becomes the power supply voltage Vdd and the ground potential at a constant cycle (reciprocal of the switching frequency). For this reason, the switch element SWb of the DC-
図１１は、駆動部の電源電流の一例を示す図である。図１１（Ａ）は、前述のキャリブレーションを行わず、所定の共振周波数をもとにスイッチ素子ＳＷ１〜ＳＷ４の切り替えを行った場合の駆動部１２の電源電流波形を示している。図１１（Ｂ）は、前述のキャリブレーションを行って検出した共振周波数をもとにスイッチ素子ＳＷ１〜ＳＷ４の切り替えを行った場合の駆動部１２の電源電流波形を示している。縦軸は電流（−１から１までの値として示したもの）、横軸は時間［秒］を示している。電源電流は、駆動部１２において、グランド線ＧＮＤに対して流れ込むものが負、電源線ＶＤＤ側に流れ込むもの（回生電流）が正として示されている。
FIG. 11 is a diagram illustrating an example of the power supply current of the drive unit. FIG. 11A shows a power supply current waveform of the driving
ある決まった共振周波数をもとにスイッチ素子ＳＷ１〜ＳＷ４の切り替えを行った場合、寄生容量Ｃ２の製造ばらつきなどにより、回生電流が０になるタイミングで電源電流を遮断するようにスイッチ素子ＳＷ１〜ＳＷ４の切り替えができない場合が生じる。その場合、図１１（Ａ）に示すように、負側の電源電流が生じ、エネルギー損失が生じる。 When the switching elements SW1 to SW4 are switched based on a certain resonance frequency, the switching elements SW1 to SW4 are cut off at the timing when the regenerative current becomes 0 due to manufacturing variation of the parasitic capacitance C2. There is a case where the switching cannot be performed. In that case, as shown in FIG. 11A, a negative power supply current is generated, resulting in energy loss.
これに対し、前述のキャリブレーションを行って検出した共振周波数をもとにスイッチ素子ＳＷ１〜ＳＷ４の切り替えを行った場合、製造ばらつきによらず、適切なタイミングでスイッチ素子ＳＷ１〜ＳＷ４を切り替えられる。つまり、図１１（Ｂ）に示すように、回生電流が０になるタイミングで電源電流を遮断するようにスイッチ素子ＳＷ１〜ＳＷ４の切り替えが可能となる。これにより、ＤＣ−ＤＣ変換時における駆動部１２でのエネルギー損失を低減させることができる。
On the other hand, when the switching elements SW1 to SW4 are switched based on the resonance frequency detected by performing the calibration described above, the switching elements SW1 to SW4 can be switched at an appropriate timing regardless of manufacturing variations. That is, as shown in FIG. 11B, the switch elements SW1 to SW4 can be switched so as to cut off the power supply current at the timing when the regenerative current becomes zero. Thereby, the energy loss in the
第２の実施の形態のＤＣ−ＤＣコンバータ２０では、以上のような効果に加えて、以下のような効果もある。
第２の実施の形態のＤＣ−ＤＣコンバータ２０では、図２に示したように、ＤＬＬ回路４０の可変遅延器４１と同じ遅延量が設定される可変遅延器３１〜３５が設けられている。そして、その遅延量の組合せで、制御信号が接地電位から電源電圧Ｖｄｄに達する、または電源電圧Ｖｄｄから接地電位に達する時間と、回生電流が流れる時間を設定可能としている。
The DC-
As shown in FIG. 2, the DC-
このため、簡単な構成で容易にスイッチ素子ＳＷ１〜ＳＷ４の適切な切り替えタイミングを設定することが可能である。
なお、上記では、主にＤＣ−ＤＣ変換部１１のスイッチ素子ＳＷｂを駆動する部分について説明してきたが、ｐチャネル型ＭＯＳＦＥＴであるスイッチ素子ＳＷａを駆動する場合も同様の回路により実現できる。
For this reason, it is possible to easily set an appropriate switching timing of the switch elements SW1 to SW4 with a simple configuration.
In the above description, the portion for mainly driving the switch element SWb of the DC-
図１２は、ＤＣ−ＤＣ変換部の２つのスイッチ素子を駆動する回路部を含むＤＣ−ＤＣコンバータの一例を示す図である。図２と同一の要素については同一符号を付している。
ＤＣ−ＤＣ変換部１１のスイッチ素子ＳＷａのゲート−ソース間には、寄生容量Ｃ３がある。スイッチ素子ＳＷａのゲートには、駆動部１２と同様の回路構成の駆動部１２ａが接続されている。なお、駆動部１２ａは、図２に示したような動作切替部１３ａ，１３ｂを含むが図示を省略している。
FIG. 12 is a diagram illustrating an example of a DC-DC converter including a circuit unit that drives two switch elements of the DC-DC conversion unit. The same elements as those in FIG. 2 are denoted by the same reference numerals.
There is a parasitic capacitance C3 between the gate and the source of the switch element SWa of the DC-
ＤＬＬ回路４０ａは、駆動部１２ａの発振動作時に、駆動部１２ａ内の図示しないインダクタと、寄生容量Ｃ３による共振周波数を検出する。遅延部３０ａでは、その共振周波数に応じた遅延量が設定される。そして、スイッチ制御信号生成部５０ａは、設定された遅延量に応じて駆動部１２ａ内の図示しない４つのスイッチ素子の切り替えタイミングを制御する制御信号を生成する。
The
これにより、駆動部１２ａでのエネルギー損失を同様に低減できる。
なお、上記のようなＤＣ−ＤＣコンバータ２０は、たとえば、以下のような半導体集積回路に適用できる。
Thereby, the energy loss in the
Note that the DC-
（ＤＣ−ＤＣコンバータを備えた半導体集積回路）
図１３は、ＤＣ−ＤＣコンバータを備えた半導体集積回路の一例を示す図である。
半導体集積回路１００は、たとえば、電源ＩＣであり、複数のＤＣ−ＤＣコンバータ２０−１，２０−２，２０−３と、制御部６０を有している。なお、図１３では３つのＤＣ―ＤＣコンバータ２０−１〜２０−３を備えた半導体集積回路１００を示しているが、この数に限定されるわけではなく、１つでもよい。
(Semiconductor integrated circuit having a DC-DC converter)
FIG. 13 is a diagram illustrating an example of a semiconductor integrated circuit including a DC-DC converter.
The semiconductor integrated
各ＤＣ−ＤＣコンバータ２０−１〜２０−３は、図２に示したような各部を有している。制御部６０は、ＤＣ−ＤＣコンバータ２０−１〜２０−３にパルス信号ＰＷＭを供給する機能や、動作切替部１３ａ，１３ｂのスイッチＳ１〜Ｓ４を制御する機能、ロック信号を受信して遅延量調整用の調整値の変更を停止させる機能などを有する。なお、制御部６０は、各ＤＣ−ＤＣコンバータ２０−１〜２０−３それぞれに対して設けられていてもよいし、各ＤＣ−ＤＣコンバータ２０−１〜２０−３内に含まれていてもよい。
Each DC-DC converter 20-1 to 20-3 has each part as shown in FIG. The
本実施の形態のＤＣ−ＤＣコンバータ２０−１〜２０−３は、ＤＣ−ＤＣ変換時のエネルギー損失を低減できるので、スイッチング周波数の高速化（たとえば、数１０ＭＨｚ〜数１００ＭＨｚ）に適している。スイッチング周波数の２乗は、１／ＬＣ（ＬはＤＣ−ＤＣ変換部１１のインダクタＬ１のインダクタンス、ＣはキャパシタＣ１のキャパシタンス）に比例する。そのため、スイッチング周波数を高速化することで、インダクタＬ１とキャパシタＣ１を小さくできる。したがって、ＤＣ−ＤＣコンバータ２０−１〜２０−３は小型化され、図１３に示すような半導体集積回路１００への搭載が容易となる。
Since the DC-DC converters 20-1 to 20-3 of the present embodiment can reduce energy loss during DC-DC conversion, the DC-DC converters 20-1 to 20-3 are suitable for increasing the switching frequency (for example, several tens to several hundreds of MHz). The square of the switching frequency is proportional to 1 / LC (L is the inductance of the inductor L1 of the DC-
以上、実施の形態に基づき、本発明のＤＣ−ＤＣコンバータ、半導体集積回路及びＤＣ−ＤＣ変換方法の一観点について説明してきたが、これらは一例にすぎず、上記の記載に限定されるものではない。 As described above, one aspect of the DC-DC converter, the semiconductor integrated circuit, and the DC-DC conversion method of the present invention has been described based on the embodiments. However, these are merely examples, and are not limited to the above description. Absent.
１０ ＤＣ−ＤＣコンバータ
１１ ＤＣ−ＤＣ変換部
１２ 駆動部
１３ａ，１３ｂ 動作切替部
１４ 共振周波数検出部
１５ スイッチ制御部
Ｃ１ キャパシタ
Ｃ２ 寄生容量
Ｌ１，Ｌ２ インダクタ
ＳＷ１〜ＳＷ４，ＳＷａ，ＳＷｂ スイッチ素子
Ｓ１〜Ｓ８ スイッチ
ｐ１，ｐ２，ｎ１，ｎ２ 端子
ＰＷＭ パルス信号
ＶＤＤ 電源線
ＧＮＤ グランド線
Ｖｂｉａｓ バイアス電圧
Ｖｄｄ 電源電圧
Ｖｏｕｔ 出力電圧
ｆSW スイッチング周波数
ｆLC 共振周波数
DESCRIPTION OF SYMBOLS 10 DC-
Claims (5)
インダクタと、複数の第２のスイッチ素子を備え、前記複数の第２のスイッチ素子は、前記第１のスイッチ素子の寄生容量と前記インダクタによる共振動作の実行または中断を切り替えて、前記第１のスイッチ素子に供給する前記所定のスイッチング周波数の制御信号を生成するとともに所定のタイミングで回生電流を発生させる駆動部と、
前記駆動部に所定期間、発振動作を行わせる動作切替部と、
発振動作する前記駆動部の共振周波数を検出する共振周波数検出部と、
検出された前記共振周波数をもとに、前記複数の第２のスイッチ素子の切り替えタイミングを制御するスイッチ制御部と、
を有するＤＣ−ＤＣコンバータ。 A DC-DC converter that includes the first switch element and performs DC-DC conversion at a predetermined switching frequency;
An inductor and a plurality of second switch elements, wherein the plurality of second switch elements switches between the parasitic capacitance of the first switch element and the execution or interruption of the resonance operation by the inductor, A drive unit that generates a control signal of the predetermined switching frequency supplied to the switch element and generates a regenerative current at a predetermined timing;
An operation switching unit for causing the driving unit to perform an oscillation operation for a predetermined period;
A resonance frequency detection unit that detects a resonance frequency of the drive unit that oscillates;
A switch control unit that controls switching timing of the plurality of second switch elements based on the detected resonance frequency;
A DC-DC converter.
前記第１の時間及び前記第２の時間は、検出された前記共振周波数をもとに設定される、請求項１記載のＤＣ−ＤＣコンバータ。 The switch control unit is configured to perform a first time for the control signal to reach a power supply voltage from a ground potential or a power supply voltage to the ground potential by a resonance operation, and a second time for the regenerative current to flow. Controlling the switching timing of the plurality of second switch elements,
The DC-DC converter according to claim 1, wherein the first time and the second time are set based on the detected resonance frequency.
前記スイッチ制御部は、前記複数の可変遅延器の各々と同じ調整値で遅延量が調整される複数の他の可変遅延器の各々の遅延量の組合せで、前記第１の時間及び前記第２の時間を設定する、請求項２記載のＤＣ−ＤＣコンバータ。 The resonance frequency detection unit includes a plurality of variable delay devices connected in series, and a phase between the control signal of the driving unit that oscillates and a signal obtained by delaying the control signal by the plurality of variable delay devices. Adjust the delay amount of the plurality of variable delay devices by an adjustment value until
The switch control unit is configured to combine the first time and the second time with a combination of delay amounts of a plurality of other variable delay devices whose delay amounts are adjusted with the same adjustment value as each of the plurality of variable delay devices. The DC-DC converter according to claim 2, wherein the time is set.
インダクタと、複数の第２のスイッチ素子を備え、前記複数の第２のスイッチ素子は、前記第１のスイッチ素子の寄生容量と前記インダクタによる共振動作の実行または中断を切り替えて、前記第１のスイッチ素子に供給する前記所定のスイッチング周波数の制御信号を生成するとともに所定のタイミングで回生電流を発生させる駆動部と、
前記駆動部に所定期間、発振動作を行わせる動作切替部と、
発振動作する前記駆動部の共振周波数を検出する共振周波数検出部と、
検出された前記共振周波数をもとに、前記複数の第２のスイッチ素子の切り替えタイミングを制御するスイッチ制御部と、を備えたＤＣ−ＤＣコンバータ、
を有する半導体集積回路。 A DC-DC converter that includes the first switch element and performs DC-DC conversion at a predetermined switching frequency;
An inductor and a plurality of second switch elements, wherein the plurality of second switch elements switches between the parasitic capacitance of the first switch element and the execution or interruption of the resonance operation by the inductor, A drive unit that generates a control signal of the predetermined switching frequency supplied to the switch element and generates a regenerative current at a predetermined timing;
An operation switching unit for causing the driving unit to perform an oscillation operation for a predetermined period;
A resonance frequency detection unit that detects a resonance frequency of the drive unit that oscillates;
A DC-DC converter comprising: a switch control unit that controls switching timing of the plurality of second switch elements based on the detected resonance frequency;
A semiconductor integrated circuit.
発振動作する前記駆動部の共振周波数を検出し、
検出した前記共振周波数をもとに、前記複数の第２のスイッチ素子の切り替えタイミングを制御する、ＤＣ−ＤＣ変換方法。 When DC-DC conversion is performed at a predetermined switching frequency by a DC-DC conversion unit including a first switch element, the DC-DC converter includes an inductor and a plurality of second switch elements, and the plurality of second switch elements includes , Switching between the parasitic capacitance of the first switch element and the execution or interruption of the resonance operation by the inductor, generating a control signal of the predetermined switching frequency to be supplied to the first switch element and regenerating at a predetermined timing The drive unit that generates current oscillates for a predetermined period,
Detecting the resonance frequency of the drive unit that oscillates,
A DC-DC conversion method for controlling switching timings of the plurality of second switch elements based on the detected resonance frequency.
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