JP5798844B2

JP5798844B2 - Digital oscillator

Info

Publication number: JP5798844B2
Application number: JP2011198037A
Authority: JP
Inventors: 祥正稗田; 小林　史典; 史典小林; 井上　学; 学井上
Original assignee: Kyushu Institute of Technology NUC; New Japan Radio Co Ltd; Institute of National Colleges of Technologies Japan
Current assignee: Kyushu Institute of Technology NUC; New Japan Radio Co Ltd; Institute of National Colleges of Technologies Japan
Priority date: 2011-09-12
Filing date: 2011-09-12
Publication date: 2015-10-21
Anticipated expiration: 2031-09-12
Also published as: JP2013062575A

Description

本発明は、角度情報φ（＝ωｔ）に同期したsinφ(＝sinωt)波およびcosφ(＝cosωt)波を生成するディジタル発振器に係り、特にレゾルバ／デジタル（Ｒ／Ｄ）コンバータ等に好適なディジタル発振器に関する。 The present invention relates to a digital oscillator that generates a sinφ (= sinωt) wave and a cosφ (= cosωt) wave synchronized with angle information φ (= ωt), and particularly suitable for a resolver / digital (R / D) converter or the like. It relates to an oscillator.

従来、モータの回転角度の検出を行う信号処理回路では、図７に示すように、はじめに、アップ／ダウン信号で制御されてクロックをカウントするアップ／ダウンカウンタ２１により角度情報φを取得し、得られた角度情報φをアドレスとして、余弦波ＲＯＭテーブル２２、正弦波ＲＯＭテーブル２３からcosφ波／sinφ波の各波高値を順次読み出すルックアップテーブル方式が用いられていた。 Conventionally, in a signal processing circuit that detects the rotation angle of a motor, as shown in FIG. 7, first, angle information φ is obtained by an up / down counter 21 that is controlled by an up / down signal and counts a clock. A look-up table system is used in which the cosine wave ROM table 22 and the sine wave ROM table 23 sequentially read out the cosine φ wave / sin φ wave peak values using the angle information φ as an address.

例えば、特許文献１では、図８に示すように、補償器３１から出力するアップ／ダウン信号でアップ／ダウンが制御されるアップ／ダウンカウンタ３２から出力する角度情報φを基にして、余弦波ＲＯＭテーブル３３、正弦波テーブル３４から正弦波／余弦波の各波高値cosφ／sinφを順次読み出している。そして、これらを、１０ビット乗算型ＤＡＣ３５，３６において、レゾルバの２相の２次巻線から出力するsinθ・f(t)、cosθ・f(t)にそれぞれ乗算して、sinθ・f(t)・cosφ、cosθ・f(t)・sinφを求め、その差分sin（θ−φ）・ｆ(t)を減算器３７で求め、比較器３８でその極性を検出し、同期検波器３９で励磁成分ｆ(t)を除去して制御成分sin（θ−φ）を求め、これを補償器３１に入力して前記アップ／ダウン信号を生成するようにトラッキングループを構成している。そして、θ−φが零となるように制御することで、レゾルバ回転子の回転角度θ（＝φ）を求めている。４０は励磁信号ｆ(t)を生成する励磁信号生成器であり、この励磁信号ｆ(t)がレゾルバの１次巻線に印加され、また同期検波用となる。 For example, in Patent Document 1, as shown in FIG. 8, a cosine wave is generated based on angle information φ output from an up / down counter 32 whose up / down is controlled by an up / down signal output from a compensator 31. Each peak value cosφ / sinφ of the sine wave / cosine wave is sequentially read from the ROM table 33 and the sine wave table 34. These are multiplied by sinθ · f (t) and cosθ · f (t) output from the two-phase secondary windings of the resolver in the 10-bit multiplying DACs 35 and 36, respectively, and sinθ · f (t ) · Cosφ, cosθ · f (t) · sinφ, the difference sin (θ−φ) · f (t) is obtained by the subtractor 37, the polarity is detected by the comparator 38, and the synchronous detector 39 is obtained. The tracking component is configured so that the excitation component f (t) is removed to obtain the control component sin (θ−φ), which is input to the compensator 31 to generate the up / down signal. Then, the rotation angle θ (= φ) of the resolver rotor is obtained by controlling so that θ−φ becomes zero. An excitation signal generator 40 generates an excitation signal f (t). This excitation signal f (t) is applied to the primary winding of the resolver and is used for synchronous detection.

特許第３４４２３１６号公報Japanese Patent No. 3442316

しかしながら、ルックアップテーブル方式を用いる場合、正弦波／余弦波の各波高値を緻密にメモリに記憶させる必要があるため、テーブルが巨大化し、半導体装置のなかで特にメモリの占有する領域が増大する傾向にあるという問題があった。また、メモリに記憶させた正弦波／余弦波の各波高値を読み出すためには、はじめに角度データを取得し、次に、得られた角度データを基にして、読み出すＲＯＭのメモリアドレスを設定する必要があるため、処理が複雑になる傾向にあった。 However, when using the look-up table method, it is necessary to memorize each peak value of the sine wave / cosine wave precisely in the memory, so that the table becomes enormous and the area occupied by the memory in the semiconductor device increases. There was a problem of tending. In addition, in order to read out the peak values of the sine wave / cosine wave stored in the memory, the angle data is first acquired, and then the ROM memory address to be read is set based on the obtained angle data. Because it is necessary, the processing tends to be complicated.

本発明の目的は、ルックアップテーブル方式のようなメモリを使用せずに、正弦波、余弦波、角度情報が同時に得られるようにしたディジタル発振器を提供することである。 An object of the present invention is to provide a digital oscillator in which sine wave, cosine wave, and angle information can be obtained simultaneously without using a memory such as a lookup table system.

上記目的を達成するために、請求項１にかかる発明は、初期値Ａが設定されクロックで動作する第１の積分器、外部入力するアップ／ダウン信号でωの極性が切り替わる第１のω係数器、前記クロックで動作する第２の積分器、および前記アップ／ダウン信号でωの極性が前記第１のω係数器のωの極性と反対に切り替わる第２のω係数器を順次リング接続して２相発振器を構成し、且つ、前記アップ／ダウン信号に応じて前記クロックをアップ／ダウンカウントするアップ／ダウンカウンタを設け、前記第１の積分器からＡcosωｔを、前記第２の積分器からＡsinωtを、前記アップ／ダウンカウンタからＡcosωｔおよびＡsinωtの角度情報ωｔを、それぞれ同時に生成し、前記アップ／ダウン信号が第１の値を示すとき前記ωｔの位相を進め、第２の値を示すとき前記ωｔの位相を遅らせることを特徴とする。
請求項２にかかる発明は、請求項１に記載のディジタル発振器において、前記第１および第２の積分器は、前記クロックで動作するレジスタと、該レジスタの出力信号に１未満の係数を乗じて前記レジスタの入力側に加算させる１−δ係数器とで構成されていることを特徴とする。
請求項３にかかる発明は、請求項２に記載のディジタル発振器において、前記１−δ係数器は、δの係数を設定する複数のビットシフト回路と、前記レジスタの出力から前記複数のビットシフト回路の出力を減算する加算器と、で構成されていることを特徴とする。 In order to achieve the above object, the invention according to claim 1 is the first integrator that operates with a clock with an initial value A set, and the first ω coefficient in which the polarity of ω is switched by an externally input up / down signal. And a second integrator that operates with the clock, and a second ω coefficient unit in which the polarity of ω is switched opposite to the polarity of ω of the first ω coefficient unit by the up / down signal in a ring connection. And an up / down counter that counts up / down the clock according to the up / down signal is provided, and Acosωt is supplied from the first integrator to the second integrator. the Asinomegati, angle information ωt of Acosωt and Asinomegati from the up / down counter, each generated at the same time, advances the ωt phase when the up / down signal indicates a first value, the second The characterized in that for delaying the phase of said ωt when shown.
According to a second aspect of the present invention, in the digital oscillator according to the first aspect, the first and second integrators include a register operating with the clock, and an output signal of the register multiplied by a coefficient less than one. It is composed of a 1-δ coefficient unit to be added to the input side of the register.
According to a third aspect of the present invention, in the digital oscillator according to the second aspect, the 1-δ coefficient unit includes a plurality of bit shift circuits for setting a coefficient of δ, and the plurality of bit shift circuits from the output of the register. And an adder that subtracts the output of.

本発明によれば、ルックアップテーブル方式のようなメモリが不要になるため、従来の半導体装置においてチップ面積に対する比率が大きかったメモリを削減することができ、チップ面積を小さくすることかできる。また、ソフトウェアにおいて実現する場合も、メモリを占有する割合が小さくなるため、より、廉価なマイコン等で処理が可能になる。さらにアップ／ダウン信号を、角度データの取得に用いるだけでなく、正弦波／余弦波の位相の進み／遅れの制御に使用することで、角度情報と同期した正弦波／余弦波を同時に取得することができるため、ハードウエア／ソフトウエアのどちらの手段で実現する場合でも、ルックアップテーブル方式に比べ処理が簡単になる。 According to the present invention, since a memory such as a look-up table method is unnecessary, it is possible to reduce the memory having a large ratio to the chip area in the conventional semiconductor device, and to reduce the chip area. Also, when implemented in software, since the proportion of memory occupied is small, processing can be performed with a cheaper microcomputer or the like. Furthermore, the up / down signal is used not only for obtaining the angle data but also for controlling the phase advance / delay of the sine wave / cosine wave, thereby simultaneously obtaining the sine wave / cosine wave synchronized with the angle information. Therefore, the processing can be simplified compared to the look-up table method when implemented by either hardware or software.

本発明の１つの実施例のディジタル発振器の構成図である。It is a block diagram of the digital oscillator of one Example of this invention. 図１のディジタル発振器の記憶／係数ユニット１，２の閉ループ部分の伝達関数の説明図である。FIG. 2 is an explanatory diagram of a transfer function of a closed loop portion of storage / coefficient units 1 and 2 of the digital oscillator of FIG. 図２の伝達関数の積分器をディジタル的に表現した説明図で、（ａ）は一般的な構成の説明図、（ｂ）は発散を抑制した構成の説明図である。FIG. 3 is an explanatory diagram that digitally represents the integrator of the transfer function in FIG. 2, where (a) is an explanatory diagram of a general configuration, and (b) is an explanatory diagram of a configuration that suppresses divergence. ディジタル発振器の動作のフローチャートであり、(a)従来のルックアップテーブル方式の動作のフローチャート、(b)は本発明の方式の動作のフローチャートである。2 is a flowchart of the operation of the digital oscillator, (a) a flowchart of the operation of the conventional lookup table method, and (b) a flowchart of the operation of the method of the present invention. 図２の２相発振器の詳細なブロック図である。FIG. 3 is a detailed block diagram of the two-phase oscillator of FIG. 2. 本発明のディジタル発振器をＲ／Ｄコンバータに適用した例の構成図である。It is a block diagram of the example which applied the digital oscillator of this invention to the R / D converter. ルックアップテーブル方式のディジタル発振器の動作説明図である。FIG. 4 is an operation explanatory diagram of a look-up table type digital oscillator. 特許文献１におけるＲ／Ｄコンバータの構成図である。2 is a configuration diagram of an R / D converter in Patent Document 1. FIG.

図１に本発明の実施例のディジタル発振器を示す。本実施例のディジタル発振器は、余弦波用の記憶／係数ユニット１、正弦波用の記憶／係数ユニット２、および角度取得ユニット３から構成されている。記憶／係数ユニット１，２は、積分器を含み、値を保持するためのレジスタと正弦波／余弦波の波形の発散を押さえるための１未満の係数等を備えている。角度取得ユニット３は、角度情報φを生成するためのアップ／ダウンカウンタ、アップ／ダウンカウンタで得られた角度情報φを出力するためパラレル出力回路、エンコーダ相当の出力回路、シリアル出力回路などを備える。 FIG. 1 shows a digital oscillator according to an embodiment of the present invention. The digital oscillator according to this embodiment includes a cosine wave storage / coefficient unit 1, a sine wave storage / coefficient unit 2, and an angle acquisition unit 3. The storage / coefficient units 1 and 2 include an integrator, and are provided with a register for holding a value and a coefficient of less than 1 for suppressing the divergence of a sine wave / cosine wave waveform. The angle acquisition unit 3 includes an up / down counter for generating angle information φ, a parallel output circuit for outputting the angle information φ obtained by the up / down counter, an output circuit equivalent to an encoder, a serial output circuit, and the like. .

図１の上側に示した記憶／係数ユニット１，２の閉ループ回路で構成される発振回路は、一般的には２相発振器と呼ばれ、図２に示す伝達関数で表される。図２において、４は初期インパルスＡを取り込むための加算器、５Ａ，５Ｂは積分器、６Ａ，６Ｂはω係数器である。ωは角周波数であり、その周期はＴである（ω＝２π／Ｔ）。図２の伝達関数は、以下の式（１）、（２）のように求められる。 The oscillation circuit configured by the closed loop circuit of the storage / coefficient units 1 and 2 shown on the upper side of FIG. 1 is generally called a two-phase oscillator and is represented by a transfer function shown in FIG. In FIG. 2, 4 is an adder for taking in the initial impulse A, 5A and 5B are integrators, and 6A and 6B are ω coefficient units. ω is an angular frequency, and its period is T (ω = 2π / T). The transfer function of FIG. 2 is calculated | required like the following formula | equation (1), (2).

図２の左上に発振の初期値として振幅Ａのインパルスを入力した場合、図２の右上側の出力信号であるＡcosωtを考える。

この式（１）を逆ラプラス変換すると、Z(t)＝Ａcosωtとなる。 When an impulse having an amplitude A is input as the initial value of oscillation to the upper left of FIG. 2, consider the output signal Acos ωt on the upper right side of FIG.

When this equation (1) is subjected to inverse Laplace transform, Z (t) = Acosωt.

同様に、図２の左下側の出力信号であるＡsinωtを考える。

この式（２）を逆ラプラス変換すると、Z'(t)＝Ａsinωtとなる。 Similarly, consider Asinωt, which is the output signal on the lower left side of FIG.

When this equation (2) is subjected to inverse Laplace transform, Z ′ (t) = Asinωt.

つまり、同一の入力信号（振幅Ａのインパルス）に対して、Ａcosωt、Ａsinωtの２つの出力信号を同時に得ることができる。 That is, two output signals Acosωt and Asinωt can be obtained simultaneously for the same input signal (impulse A).

また、図２の伝達関数において、１／ｓで示される積分器５Ａ，５Ｂをディジタル的に表現すると、図３（ａ）に示すように、加算器５１とレジスタ５２で表現することができる。ただし、この構成で図２の伝達関数の回路を構成した場合は、以下のような理由から出力の正弦波／余弦波が発散するため、発散を抑制する必要があり、本発明において使用した回路では、図３（ｂ）に示すように、帰還経路に１−δ係数器５３を挿入している。以下に理由を説明する。 In addition, if the integrators 5A and 5B indicated by 1 / s are digitally expressed in the transfer function of FIG. 2, they can be expressed by an adder 51 and a register 52 as shown in FIG. However, when the circuit of the transfer function of FIG. 2 is configured with this configuration, the sine wave / cosine wave of the output diverges for the following reason, and thus it is necessary to suppress the divergence. The circuit used in the present invention Then, as shown in FIG. 3B, a 1-δ coefficient unit 53 is inserted in the feedback path. The reason will be described below.

図２において、余弦波出力側の積分器５Ａのレジスタ５２の値をＲ（ｎ）、正弦波出力側の積分器５Ｂのレジスタ５２の値をＩ（ｎ）とし、ｎを離散時刻における値とすると、クロックによって次にレジスタ５２が更新される際の値Ｒ（ｎ＋１）、Ｉ（ｎ＋１）は、

となる。この式（３）を行列で表現すると、

となる。 In FIG. 2, the value of the register 52 of the integrator 5A on the cosine wave output side is R (n), the value of the register 52 of the integrator 5B on the sine wave output side is I (n), and n is a value at a discrete time. Then, values R (n + 1) and I (n + 1) when the register 52 is updated next by the clock are as follows:

It becomes. If this expression (3) is expressed by a matrix,

It becomes.

この式（４）における１と±ωで表される行列は、レジスタの値の現在から次の値へと変わる際の変換行列となる。このノルムＨは、

であるから、レジスタの値が更新されるたびに大きな値となり、その結果出力信号が発散してしまう。 The matrix represented by 1 and ± ω in the equation (4) is a conversion matrix when the register value changes from the current value to the next value. This norm H is

Therefore, every time the register value is updated, it becomes a large value, and as a result, the output signal diverges.

そこで、図３（ｂ）に示したような補正項δを用いて回路を構成する。補正項δを用いたときの式（６）を以下に表す。

この式（６）を行列で表現すると、

となる。 Therefore, a circuit is configured using the correction term δ as shown in FIG. Equation (6) when the correction term δ is used is shown below.

If this equation (6) is expressed by a matrix,

It becomes.

この式（７）のノルムＧは、

となり、δの値を調整することで、Ｇ＝１を実現でき、レジスタ値の増大が抑制されるため、出力信号の発散を防ぐことができる。 The norm G of this equation (7) is

Thus, by adjusting the value of δ, G = 1 can be realized, and an increase in the register value is suppressed, so that the divergence of the output signal can be prevented.

以上のような理由から、図１の記憶／係数ユニット１，２は、図３（ｂ）のように構成される積分器５Ａ，５Ｂと、ω係数器６Ａ，６Ｂから構成される。ω＝２π／Ｔであるので、周期Ｔが決まれば、ω係数器６Ａ，６Ｂのωは決まる。 For the reasons described above, the storage / coefficient units 1 and 2 in FIG. 1 are configured by integrators 5A and 5B and ω coefficient units 6A and 6B configured as shown in FIG. Since ω = 2π / T, if the period T is determined, ω of the ω coefficient units 6A and 6B is determined.

本実施例では、外部入力するアップ／ダウン信号に応じて、ω係数器６Ａ，６Ｂのωの極性を反対方向に切り替えることで、出力信号である正弦波／余弦波の位相を進めたり、遅らせたりすることができる。具体的には、位相を進めるときは前述の式（６）、位相を遅らせるときには次の式（９）式のように表現できる。

つまり、位相を進めるときは、ω係数器６Ａのωの極性を負に、ω係数器６Ａのωの極性を正に設定し、位相を遅らせるときは、ω係数器６Ａのωの極性を正に、ω係数器６Ｂのωの極性をを負に設定すればよい。 In this embodiment, the phase of the sine wave / cosine wave as an output signal is advanced or delayed by switching the polarity of ω of the

ω coefficient units

6A and 6B in the opposite direction in accordance with the up / down signal input from the outside. Can be. Specifically, when the phase is advanced, it can be expressed as the above equation (6), and when the phase is delayed, it can be expressed as the following equation (9).

That is, when the phase is advanced, the ω polarity of the ω coefficient unit 6A is set to be negative, the ω polarity of the ω coefficient unit 6A is set to be positive, and when the phase is delayed, the ω polarity of the ω coefficient unit 6A is set to be positive. In addition, the polarity of ω of the ω coefficient unit 6B may be set to be negative.

このように正弦波／余弦波の位相の進み／遅れを制御するためには、図２におけるω係数器６Ａ，６Ｂのωの極性のみを切替えるだけで良く、また本発明においてこの発振回路をディジタルにて実現しているため極性切替は容易である。 In order to control the phase advance / delay of the sine wave / cosine wave in this way, it is only necessary to switch only the polarity of ω of the ω coefficient units 6A and 6B in FIG. Since it is realized by the above, polarity switching is easy.

上記の本実施例のディジタル発振器の動作をフローチャートに表したものが、図４（ｂ）である。図４（ａ）のフローチャートが従来のルックアップテーブル方式によるものである。両方の方式とも、アップ／ダウン判定を行うことは同じであるが、本実施例では、判定の結果であるアップ／ダウン信号を、図１のように記憶係数ユニット１，２、角度取得ユニット３に同時に入力することで、記憶係数ユニット１，２ではωΔＴ（ΔＴはクロックの周期）にあたるΔφ分だけ角度φが増減するため、sin波はsin（φ±Δφ）のように、cos波はcos（φ±Δφ）のように、それぞれ位相が同時に変化する。また角度取得ユニット３では、アップ／ダウンの回転角度を表すカウント値が増減し、φの値を出力する。このため、本実施例では、従来のルックアップテーブル方式より処理ステップが少なくてすむ。 FIG. 4B is a flowchart showing the operation of the digital oscillator of this embodiment. The flowchart of FIG. 4A is based on the conventional lookup table method. In both methods, it is the same that the up / down determination is performed, but in this embodiment, the up / down signal as a result of the determination is stored in the storage coefficient units 1 and 2 and the angle acquisition unit 3 as shown in FIG. Since the angle φ is increased or decreased by Δφ corresponding to ωΔT (ΔT is the clock cycle) in the storage coefficient units 1 and 2, the sin wave is sin (φ ± Δφ), and the cos wave is cos As in (φ ± Δφ), the phases change simultaneously. In the angle acquisition unit 3, the count value representing the up / down rotation angle is increased or decreased, and the value of φ is output. For this reason, in this embodiment, fewer processing steps are required than in the conventional lookup table method.

以上の理由により、上記した図１の記憶／係数ユニット１，２を構成する２相発振器の積分器５Ａ，５Ｂのレジスタ５２の値をクロック周期（ΔＴ）毎に更新するタイミングで、角度指示増減方向の値であるアップ／ダウン信号を読み込み、同時に更新することで、記憶／係数ユニット１，２（２相発振器）においては位相の制御を、角度取得ユニット３（アップ／ダウンカウンタ）においては角度情報の制御を、それぞれ行うため、各々同期した角度情報φ、sinφ波、cosφ波を、同時に得ることが可能となる。 For the above reasons, the angle indication increases or decreases at the timing at which the values of the registers 52 of the integrators 5A and 5B of the two-phase oscillators constituting the storage / coefficient units 1 and 2 of FIG. 1 are updated every clock period (ΔT). By reading up / down signals as direction values and updating them simultaneously, the storage / coefficient units 1 and 2 (two-phase oscillator) control the phase, and the angle acquisition unit 3 (up / down counter) uses the angle. Since the information is controlled individually, the synchronized angle information φ, sin φ wave, and cos φ wave can be obtained simultaneously.

図５に、図２の２相発振器（図１の記憶／係数ユニット１，２）の具体回路を示す。積分器５Ａは、加算器５１と、初期値Ａの取り込み用のセレクタ５４と、レジスタ５２と、１−δ係数器５３とで構成される。加算器５１とセレクタ５４は図２の加算器４を構成する。ここでは、初期値Ａは、レジスタ５２に初期設定する値として最初だけセレクタ５４を経由して取り込み、その後は、セレクタ５４で加算器５１の出力を常時選択させる。１−δ係数器５３は、レジスタ５２から読み出した値に係数δを乗算する複数のビットシフト回路５３１と、レジスタ５２の出力値からビットシフト回路５３１の出力値を減算（＝１−δ）する加算器５３２で構成される。 FIG. 5 shows a specific circuit of the two-phase oscillator of FIG. 2 (memory / coefficient units 1 and 2 of FIG. 1). The integrator 5 </ b> A includes an adder 51, a selector 54 for taking in an initial value A, a register 52, and a 1-δ coefficient unit 53. The adder 51 and the selector 54 constitute the adder 4 of FIG. Here, the initial value A is taken in via the selector 54 only as a value to be initially set in the register 52, and thereafter, the selector 54 always selects the output of the adder 51. The 1-δ coefficient unit 53 multiplies the value read from the register 52 by a coefficient δ, and subtracts the output value of the bit shift circuit 531 from the output value of the register 52 (= 1−δ). An adder 532 is included.

信号の発散を防止するための係数値は、通常の演算では浮動小数点での演算となるため、処理が重くなり、回路的にも複雑な回路となる。しかし、図５の１−δ係数器５３に示すように、ビットシフトと加算の論理演算で値を求めると、簡単な回路構成で実現することができる。なお、１−δ係数器５３の係数（１−δ）の実際の値は１未満であるが、その値は、式（８）の値を１として、この式（８）にωを代入することで求めることができる。もう一方の積分器５Ｂは、初期値を取り込むセレクタ５４が削除されている他は、積分器５Ａと同じ構成である。 Since the coefficient value for preventing signal divergence is a floating point calculation in a normal calculation, the processing becomes heavy and the circuit is complicated. However, as shown in the 1-δ coefficient unit 53 of FIG. 5, when a value is obtained by a logical operation of bit shift and addition, it can be realized with a simple circuit configuration. The actual value of the coefficient (1-δ) of the 1-δ coefficient unit 53 is less than 1, but the value is set to 1 in equation (8) and ω is substituted into this equation (8). Can be obtained. The other integrator 5B has the same configuration as that of the integrator 5A except that the selector 54 for capturing the initial value is deleted.

ω係数器６Ｂは、３個のビットシフト回路６１と、そのビットシフト回路６１の出力値を加算する加算器６２と、その加算器６２の出力値の極性を反転する乗算器６３と、アップ／ダウン信号に応じて加算器６２の出力と乗算器６３の出力の一方を選択するセレクタ６４とで構成される。ここでは、ωの周期をＴ＝５０としたときの例として、ビットシフト回路６１を３個とした。Ｔ＝５０であれば、ω＝２π／Ｔ＝0.125663706・・・≒２^-3＋２^-11＋２^-13となるので、ωを３個のビットシフト回路の出力の和で表現できる。ただし、このビットシフト回路６１の個数は３個に限られるものではなく、必要な精度で決まる。もう一方のω係数器６Ａは、以上説明したω係数器６Ｂと同じである。 The ω coefficient unit 6B includes three bit shift circuits 61, an adder 62 for adding the output values of the bit shift circuit 61, a multiplier 63 for inverting the polarity of the output value of the adder 62, an up / The selector 64 is configured to select one of the output of the adder 62 and the output of the multiplier 63 according to the down signal. Here, as an example when the period of ω is T = 50, the number of bit shift circuits 61 is three. If T = 50, ω = 2π / T = 0.125663706... ≈2 ⁻³ +2 ⁻¹¹ +2 ⁻¹³ , so that ω can be expressed by the sum of the outputs of the three bit shift circuits. However, the number of the bit shift circuits 61 is not limited to three, and is determined with necessary accuracy. The other ω coefficient unit 6A is the same as the ω coefficient unit 6B described above.

本実施例のディジタル発振器は、正弦波、余弦波、および角度情報が同時に必要な装置において利用する事ができる。図６に本実施例の応用例であるＲ／Ｄコンバータの構成を示す。図６において、正弦波／余弦波／角度同時生成回路１００は、図１で表される構成であり、ここでsinφ、cosφ、角度φが同時生成される。cosφは、レゾルバ２次巻線から出力するsinθ・f(t)と乗算器７１で乗算され、この乗算器７１からsinθ・f(t)・cosφが出力する。また、sinφは、レゾルバ２次巻線から出力するcosθ・f(t)と乗算器７２で乗算され、この乗算器７２からcosθ・f(t)・sinφが出力する。そして、これらが減算器７３で減算されることで、sin(θ−φ)・f(t)が得られ、同期検波器７４に入力する。同期検波器７４では、正弦波生成器７５から出力するｆ(t)によりsin(θ−φ)・f(t)からｆ(t)が除去され、sin(θ−φ)が得られる。そして、このsin(θ−φ)が制御器７６に入力することで、そこからアップ／ダウン信号が出力する。θ＞φのときアップ信号となり、θ＜φのときダウン信号となる。そして、このアップ／ダウン信号が正弦波／余弦波／角度同時生成回路１００に帰還されることで、アップ信号のときはφの位相が進み、ダウン信号のときはφの位相が遅れることで、Ｒ／Ｄトラッキングが行われ、θ＝φに収束する制御が行われて、正弦波／余弦波／角度同時生成回路１００から出力する角度φが、レゾルバが検出している角度θを示すことになる。 The digital oscillator of the present embodiment can be used in a device that requires sine wave, cosine wave, and angle information at the same time. FIG. 6 shows a configuration of an R / D converter which is an application example of the present embodiment. In FIG. 6, a sine wave / cosine wave / angle simultaneous generation circuit 100 has the configuration shown in FIG. 1, where sin φ, cos φ, and angle φ are simultaneously generated. cosφ is multiplied by sin θ · f (t) output from the resolver secondary winding by a multiplier 71, and sinθ · f (t) · cosφ is output from the multiplier 71. Further, sinφ is multiplied by cos θ · f (t) output from the resolver secondary winding by a multiplier 72, and cos θ · f (t) · sinφ is output from the multiplier 72. These are subtracted by the subtractor 73 to obtain sin (θ−φ) · f (t), which is input to the synchronous detector 74. In the synchronous detector 74, f (t) is removed from sin (θ−φ) · f (t) by f (t) output from the sine wave generator 75, and sin (θ−φ) is obtained. Then, when sin (θ−φ) is input to the controller 76, an up / down signal is output therefrom. It becomes an up signal when θ> φ, and a down signal when θ <φ. The up / down signal is fed back to the sine wave / cosine wave / angle simultaneous generation circuit 100, so that the phase of φ is advanced when the signal is an up signal, and the phase of φ is delayed when the signal is a down signal. R / D tracking is performed, control to converge to θ = φ is performed, and the angle φ output from the simultaneous sine wave / cosine wave / angle generation circuit 100 indicates the angle θ detected by the resolver. Become.

このように、本実施例では、制御器７６で得られたアップ／ダウン信号で回転角度φを生成し、同時にcosφ、sinφを生成している。このため波高値を記憶するためのテーブルが不要となり、処理を簡単にすることができる。 As described above, in this embodiment, the rotation angle φ is generated by the up / down signal obtained by the controller 76, and cos φ and sin φ are simultaneously generated. For this reason, a table for storing the crest value is not necessary, and the processing can be simplified.

１００：正弦波／余弦波／角度同時生成回路、１，２：記憶／係数ユニット、３：角度取得ユニット、４：加算器
５Ａ，５Ｂ：積分器、５１：加算器、５２：レジスタ、５３：係数器、５３１：ビットシフト回路、５３２：加算器、５４：セレクタ
６Ａ，６Ｂ：ω係数器、６１：ビットシフト回路、６２：加算器、６３：乗算器、６４：セレクタ
７１，７２：乗算器、７３：加算器、７４：同期検波器、７５：正弦波生成器、７６：制御器 100: sine wave / cosine wave / angle simultaneous generation circuit, 1, 2: storage / coefficient unit, 3: angle acquisition unit, 4: adder 5A, 5B: integrator, 51: adder, 52: register, 53: Coefficient unit, 531: Bit shift circuit, 532: Adder, 54: Selector 6A, 6B: ω coefficient unit, 61: Bit shift circuit, 62: Adder, 63: Multiplier, 64: Selector 71, 72: Multiplier 73: adder, 74: synchronous detector, 75: sine wave generator, 76: controller

Claims

A first integrator that is set with an initial value A and operates with a clock; a first ω coefficient unit that switches the polarity of ω by an up / down signal input externally; a second integrator that operates with the clock; and the up A second ω coefficient unit in which the polarity of ω is switched opposite to the ω polarity of the first ω coefficient unit is sequentially ring-connected to form a two-phase oscillator, and the up / down signal Accordingly, an up / down counter for counting up / down the clock is provided, Acosωt from the first integrator, Asinωt from the second integrator, and angle information ωt of Acosωt and Asinωt from the up / down counter. Are simultaneously generated, and the phase of ωt is advanced when the up / down signal indicates a first value, and the phase of ωt is delayed when the up / down signal indicates a second value. Digital oscillator.

The digital oscillator according to claim 1, wherein
The first and second integrators include a register operating with the clock, and a 1-δ coefficient unit that multiplies the output signal of the register by a coefficient less than 1 and adds the result to the input side of the register. A digital oscillator characterized by comprising:

The digital oscillator according to claim 2, wherein
The 1-δ coefficient unit includes a plurality of bit shift circuits that set a coefficient of δ, and an adder that subtracts the outputs of the plurality of bit shift circuits from the output of the register. Digital oscillator.