JP5795091B2 - 遊技機 - Google Patents

Description

本発明は、スイッチ信号の検出に起因する抽選処理によって大当り状態を発生させる遊技機に関し、特に、遊技実績を長期間にわたって記憶保持できる遊技機に関する。

パチンコ機などの弾球遊技機は、遊技盤に設けた図柄始動口と、複数の表示図柄による一連の図柄変動態様を表示する画像表示部と、開閉板が開閉される大入賞口などを備えて構成されている。そして、図柄始動口に設けられた検出スイッチが遊技球の通過を検出すると入賞状態となり、遊技球が賞球として払出された後、画像表示部では表示図柄が所定時間変動される。その後、７・７・７などの所定の態様で図柄が停止すると大当り状態となり、大入賞口が繰返し開放されて、遊技者に有利な遊技状態を発生させている。

このような遊技状態を発生させるか否かは、図柄始動口に遊技球が入賞したことを条件に実行される大当り抽選で決定されており、画像表示部で実行される画像演出は、この抽選結果を踏まえたものとなっている。例えば、抽選結果が当選状態である場合には、リーチアクションなどと称される画像演出を２０秒前後実行し、その後、特別図柄を整列させている。一方、ハズレ状態の場合にも、同様のリーチアクションが実行されることがあり、この場合には、遊技者は、大当り状態になることを強く念じつつ画像演出の推移を注視することになる。そして、画像演出の終了時に、停止ラインに所定図柄が揃えば、大当り状態であることが遊技者に保証されたことになる。

なお、大当り状態に至るか否かに拘わらず、画像表示部における画像演出時には、遊技者を盛り上げるべく、画像演出に同期したランプ演出や音声演出が実行される。

特開２０１３−１４３９９９号公報 特開２０１２−０８５７３３号公報 特開２００９−０１８０２１号公報 特開２００６−２８０４４２号公報 特開２００６−０８７５００号公報 特開２００５−２７９０８６号公報

ところで、この種の遊技機は、一般に、遊技制御動作を中心統括的に担う主制御部と、主制御部から受ける制御コマンドに基づいて動作するサブ制御部とで構成されている。そして、サブ制御部には、遊技者に対する払出動作を担当する払出制御部と、画像演出、ランプ演出、音声演出を含んだ各種の演出動作を担当する演出制御部とが含まれている。

ここで、主制御部や払出制御部にはバックアップ電源が配置されているので、万一、遊技動作中に停電状態となっても、その時の遊技状態が記憶保持される。そのため、停電前の大当り状態が停電によって消滅することがなく、また、払出されるべき賞球が消滅することもなく、遊技者の利益が確実に担保されている。

但し、そもそも、停電状態は極めて稀にしか発生しないこと、及び、大当り状態などを保存する必要性に比べ、演出動作の保存は、遊技者にとって殆ど価値がないことから、サブ制御部にはバックアップ電源を配置しないのが合理的である。

しかし、大当り状態の発生頻度や、賞球数の推移など、その遊技機の過去の遊技実績を長期間にわたって蓄積することができれば、これを遊技者に報知することで顧客サービスを向上されることができる。

ここで、書込み可能な不揮発性メモリを、遊技機に配置すること知られているが（特許文献１〜特許文献６）、何れの発明も、フラッシュメモリを使用するものに過ぎない。そのため、フラッシュメモリの宿命として、セクタ単位のデータ消去動作や、その他、データ書込み動作の特殊性から、通常のＲＡＭと同等の手順でランダムアクセスできないという問題がある。しかも、通常のＲＡＭとは電源電圧が異なる専用のアクセス回路を設ける必要があり、機器構成が複雑化する上に、製造コストも上昇するという致命的な問題もあった。

本発明は、上記の問題点に鑑みてなされたものであって、機器構成を複雑化することなく、遊技実績を長期間にわたって記憶保持できる遊技機を提供することを目的とする。

上記の目的を達成するため、本発明は、遊技動作を中心統括的に制御する主制御手段と、主制御手段から受けた制御コマンドに基づいて演出動作を実行するサブ制御手段を設けた遊技機であって、サブ制御手段には、ランダムアクセス可能であって、書込み動作と読出し動作とが実行可能なメモリと、遊技機の電源遮断後も動作を継続して、年月日及び時刻を定常的に計時する計時手段とが配置され、制御コマンドに基づいて特定される遊技状態、及び／又は、自らが決定した遊技状態が、前記メモリに、計時手段が特定する計時情報と共に、不揮発的に記憶されるよう構成され、計時手段は、遊技機の電源遮断後、バックアップ電源又は二次電池から直流電圧を受けて動作を継続する一方、前記直流電圧が異常に低下したことを示す記憶部を有して構成されている。

前記メモリは、典型的には、強誘電体メモリまたは磁気抵抗メモリである。但し、計時手段及びメモリは、遊技機の電源遮断後、バックアップ電源又は二次電池から直流電圧を受けて動作を継続するよう構成されているＳＲＡＭであるのも好適である。

何れにしても、前記メモリは、アドレスバス信号と、チップセレクト信号と、読出し許可信号と、を受けて動作するよう構成され、チップセレクト信号がアクティブレベルであると、読出し許可信号の変化に対応して、アドレスバス信号で特定されるメモリ番地からのデータ読出し動作が開始されるよう構成されているのが好ましい。

また、前記メモリは、データバス信号と、アドレスバス信号と、チップセレクト信号と、書込み許可信号と、を受けて動作するよう構成され、チップセレクト信号がアクティブレベルであると、書込み許可信号の変化に対応して、アドレスバス信号で特定されるメモリ番地に、データバス信号の書込み動作が開始されるよう構成されているのも好適である。

また、前記メモリには、遊技者に払出された遊技媒体に関する履歴情報が記憶され、必要時に、これが遊技者に報知されるか、遊技者に有利な遊技状態に関する履歴情報が記憶され、必要時に、これが遊技者に報知されるか、或いは、遊技機に配置された異常検知センサの異常検出に関する履歴情報が記憶され、必要時に、これが係員に報知されるよう構成されているのが好適である。

また、前記計時手段は、年月日及び時刻を含んだ計時情報を更新しつつ保存する記憶部を有して構成されており、計時情報が更新動作中であるか否かが特定可能に構成されているのが好適である。

上記した本発明の遊技機によれば、機器構成を複雑化することなく、遊技実績を長期間にわたって記憶保持できる遊技機を実現することができる。

実施例に示すパチンコ機の斜視図である。 図１のパチンコ機の遊技盤を図示した正面図である。 図１のパチンコ機の全体構成を示すブロック図である。 払出制御部の強誘電体メモリ回路を示す回路図である。 払出制御部の強誘電体メモリの内部構成を示す回路ブロック図である。 払出制御部のシリアルポートの回路構成（ａ）と回路動作（ｂ）を説明する図面である。 強誘電体メモリのアクセス動作を説明するタイムチャートである。 演出制御部の回路構成（ａ）と、ＲＴＣ回路を説明する図面である。 演出制御部の強誘電体メモリの内部構成を示す回路ブロック図である。 演出制御部のシリアルポートの回路構成（ａ）と回路動作（ｂ）を説明する図面である。 電源リセット後の払出制御部の動作を説明するフローチャートである。 払出制御部のタイマ割込み処理を説明するフローチャートである。 演出制御部の動作を説明するフローチャートである。 払出制御部や演出制御部の強誘電体メモリの記憶内容を示す図面である。

以下、実施例に基づいて本発明を詳細に説明する。図１は、本実施例のパチンコ機ＧＭを示す斜視図である。このパチンコ機ＧＭは、島構造体に着脱可能に装着される矩形枠状の木製外枠１と、外枠１に固着されたヒンジ２を介して開閉可能に枢着される前枠３とで構成されている。この前枠３には、遊技盤５が、裏側からではなく、表側から着脱自在に装着され、その前側には、ガラス扉６と前面板７とが夫々開閉自在に枢着されている。

ガラス扉６の外周には、ＬＥＤランプなどによる電飾ランプが、略Ｃ字状に配置されている。一方、ガラス扉６の上部左右位置と下側には、全３個のスピーカが配置されている。上部に配置された２個のスピーカは、各々、左右チャネルＲ，Ｌの音声を出力し、下側のスピーカは重低音を出力するよう構成されている。

前面板７には、発射用の遊技球を貯留する上皿８が装着され、前枠３の下部には、上皿８から溢れ出し又は抜き取った遊技球を貯留する下皿９と、発射ハンドル１０とが設けられている。発射ハンドル１０は発射モータと連動しており、発射ハンドル１０の回動角度に応じて動作する打撃槌によって遊技球が発射される。

上皿８の外周面には、チャンスボタン１１が設けられている。このチャンスボタン１１は、遊技者の左手で操作できる位置に設けられており、遊技者は、発射ハンドル１０から右手を離すことなくチャンスボタン１１を操作できる。このチャンスボタン１１は、通常時には機能していないが、ゲーム状態がボタンチャンス状態となると内蔵ランプが点灯されて操作可能となる。なお、ボタンチャンス状態は、必要に応じて設けられるゲーム状態である。

上皿８の右部には、カード式球貸し機に対する球貸し操作用の操作パネル１２が設けられ、カード残額を３桁の数字で表示する度数表示部と、所定金額分の遊技球の球貸しを指示する球貸しスイッチと、ゲーム終了時にカードの返却を指令する返却スイッチとが設けられている。

図２に示すように、遊技盤５の表面には、金属製の外レールと内レールとからなるガイドレール１３が環状に設けられ、その略中央には、中央開口ＨＯが設けられている。そして、中央開口ＨＯには、大型の液晶カラーディスプレイ（ＬＣＤ）で構成された表示装置ＤＳが配置されている。

表示装置ＤＳは、大当り状態に係わる特定図柄を変動表示すると共に背景画像や各種のキャラクタなどをアニメーション的に表示する装置である。この表示装置ＤＳは、中央部に特別図柄表示部Ｄａ〜Ｄｃと右上部に普通図柄表示部１９とを有している。そして、特別図柄表示部Ｄａ〜Ｄｃでは、大当り状態の招来を期待させるリーチ演出が実行されることがあり、特別図柄表示部Ｄａ〜Ｄｃ及びその周りでは、適宜な予告演出などが実行される。

遊技球が落下移動する遊技領域には、図柄始動口１５、大入賞口１６、普通入賞口１７、及び、ゲート１８が配設されている。これらの入賞口１５〜１８は、それぞれ内部に検出スイッチを有しており、遊技球の通過を検出できるようになっている。

図柄始動口１５は、左右一対の開閉爪１５ａを備えた電動式チューリップで開閉されるように構成され、普通図柄表示部１９の変動後の停止図柄が当り図柄を表示した場合には、所定時間だけ、若しくは、所定個数の遊技球を検出するまで、開閉爪１５ａが開放されるようになっている。

なお、普通図柄表示部１９は、普通図柄を表示するものであり、ゲート１８を通過した遊技球が検出されると、普通図柄が所定時間だけ変動し、遊技球のゲート１８の通過時点において抽出された抽選用乱数値により決定される停止図柄を表示して停止する。

大入賞口１６は、前後方向に進退する開閉板１６ａを有して構成されている。大入賞口１６の動作は、特に限定されないが、典型的な大当り状態では、大入賞口１６の開閉板１６ａが開放された後、所定時間が経過し、又は所定数（例えば１０個）の遊技球が入賞すると開閉板１６ａが閉じる。このような動作は、最大で例えば１５回まで継続され、遊技者に有利な状態に制御される。なお、特別図柄表示部Ｄａ〜Ｄｃの変動後の停止図柄が特別図柄のうちの特定図柄であった場合には、特別遊技の終了後のゲームが高確率状態（確変状態）となるという特典が付与される。

図３は、上記した各動作を実現するパチンコ機ＧＭの全体回路構成を示すブロック図である。図示の通り、このパチンコ機ＧＭは、ＡＣ２４Ｖを受けて各種の直流電圧や、電源異常信号ＡＢＮ１、ＡＢＮ２やシステムリセット信号（電源リセット信号）ＳＹＳなどを出力する電源基板２０と、遊技制御動作を中心統括的に担う主制御基板２１と、主制御基板２１から受けた制御コマンドＣＭＤに基づいてランプ演出及び音声演出を実行する演出制御基板２２と、演出制御基板２２から受けた制御コマンドＣＭＤ’に基づいて表示装置ＤＳを駆動する画像制御基板２３と、主制御基板２１から受けた制御コマンドＣＭＤ”に基づいて払出モータＭを制御して遊技球を払い出す払出制御基板２４と、遊技者の操作に応答して遊技球を発射させる発射制御基板２５と、を中心に構成されている。

但し、この実施例では、主制御基板２１が出力する制御コマンドＣＭＤは、コマンド中継基板２６と演出インタフェイス基板２７を経由して、演出制御基板２２に伝送される。また、演出制御基板２２が出力する制御コマンドＣＭＤ’は、演出インタフェイス基板２７と画像インタフェイス基板２８を経由して、画像制御基板２３に伝送され、主制御基板２１が出力する制御コマンドＣＭＤ”は、主基板中継基板３２を経由して、払出制御基板２４に伝送される。制御コマンドＣＭＤ，ＣＭＤ’，ＣＭＤ”は、何れも１６ビット長であるが、主制御基板２１や払出制御基板２４が関係する制御コマンドは、８ビット長毎に２回に分けてパラレル送信されている。一方、演出制御基板２２から画像制御基板２３に伝送される制御コマンドＣＭＤ’は、１６ビット長をまとめてパラレル伝送されている。そのため、可動予告演出を含む予告演出を、多様化して多数の制御コマンドを連続的に送受信するような場合でも、迅速にその処理を終えることができ、他の制御動作に支障を与えない。

ところで、本実施例では、演出インタフェイス基板２７と演出制御基板２２とは、配線ケーブルを経由することなく、雄型コネクタと雌型コネクタとを直結されて二枚の回路基板が積層されている。同様に、画像インタフェイス基板２８と画像制御基板２３についても、配線ケーブルを経由することなく、雄型コネクタと雌型コネクタとを直結されて二枚の回路基板が積層されている。そのため、各電子回路の回路構成を複雑高度化しても基板全体の収納空間を最小化できると共に、接続ラインを最短化することで耐ノイズ性を高めることができる。

これら主制御基板２１、演出制御基板２２、画像制御基板２３、及び払出制御基板２４には、ワンチップマイコンを備えるコンピュータ回路がそれぞれ搭載されている。そこで、これらの制御基板２１〜２４とインタフェイス基板２７〜２８に搭載された回路、及びその回路によって実現される動作を機能的に総称して、本明細書では、主制御部２１、演出制御部２２’、画像制御部２３’、及び払出制御部２４と言うことがある。すなわち、この実施例では、演出制御基板２２と演出インタフェイス基板２７とで演出制御部２２’を構成し、画像制御基板２３と画像インタフェイス基板２８とで画像制御部２３’を構成している。なお、演出制御部２２’、画像制御部２３’、及び払出制御部２４の全部又は一部がサブ制御部である。

また、このパチンコ機ＧＭは、図３の破線で囲む枠側部材ＧＭ１と、遊技盤５の背面に固定された盤側部材ＧＭ２とに大別されている。枠側部材ＧＭ１には、ガラス扉６や前面板７が枢着された前枠３と、その外側の木製外枠１とが含まれており、機種の変更に拘わらず、長期間にわたって遊技ホールに固定的に設置される。一方、盤側部材ＧＭ２は、機種変更に対応して交換され、新たな盤側部材ＧＭ２が、元の盤側部材の代わりに枠側部材ＧＭ１に取り付けられる。なお、枠側部材１を除く全てが、盤側部材ＧＭ２である。

図３の破線枠に示す通り、枠側部材ＧＭ１には、電源基板２０と、払出制御基板２４と、発射制御基板２５と、枠中継基板３５と、ランプ駆動基板３６とが含まれており、これらの回路基板が、前枠３の適所に各々固定されている。

図示の通り、電源基板２０は、接続コネクタＣ２を通して、主基板中継基板３２に接続され、接続コネクタＣ３を通して、電源中継基板３３に接続されている。電源基板２０には、交流電源の投入と遮断とを監視する電源監視部ＭＮＴが設けられている。電源監視部ＭＮＴは、交流電源が投入されたことを検知すると、所定時間だけシステムリセット信号ＳＹＳをＬレベルに維持した後に、これをＨレベルに遷移させる。

また、電源監視部ＭＮＴは、交流電源の遮断を検知すると、電源異常信号ＡＢＮ１，ＡＢＮ２を、直ちにＬレベルに遷移させる。なお、電源異常信号ＡＢＮ１，ＡＢＮ２は、電源投入後に速やかにＨレベルとなる。

ところで、本実施例のシステムリセット信号は、交流電源に基づく直流電源によって生成されている。そのため、交流電源の投入（通常は電源スイッチのＯＮ）を検知してＨレベルに増加した後は、直流電源電圧が異常レベルまで低下しない限り、Ｈレベルを維持する。したがって、直流電源電圧が維持された状態で、交流電源が瞬停状態となっても、システムリセット信号ＳＹＳがＣＰＵをリセットすることはない。なお、電源異常信号ＡＢＮ１，ＡＢＮ２は、交流電源の瞬停状態でも出力される。

電源基板２０が出力するシステムリセット信号ＳＹＳは、電源基板２０に交流電源２４Ｖが投入されたことを示す電源リセット信号であり、この電源リセット信号によって演出制御部２２’と画像制御部２３’のワンチップマイコンは、その他のＩＣ素子と共に電源リセットされるようになっている。

但し、このシステムリセット信号ＳＹＳは、主制御部２１と払出制御部２４には、供給されておらず、各々の回路基板２１，２４のリセット回路ＲＳＴにおいて電源リセット信号（ＣＰＵリセット信号）が生成されている。そのため、例えば、接続コネクタＣ２がガタついたり、或いは、配線ケーブルにノイズが重畳しても、主制御部２１や払出制御部２４のＣＰＵが異常リセットされるおそれはない。なお、演出制御部２２’と画像制御部２３’は、主制御部２１からの制御コマンドに基づいて、従属的に演出動作を実行することから、回路構成の複雑化を回避するために、電源基板２０から出力されるシステムリセット信号ＳＹＳを利用している。

図３に示す通り、払出制御基板２４は、中継基板を経由することなく、電源基板２０に直結されており、主制御部２１が受けると同様の電源異常信号ＡＢＮ２や、バックアップ電源ＢＡＫを、その他の電源電圧と共に直接的に受けている。なお、主制御部２１や払出制御部２４に設けられたリセット回路ＲＳＴは、各々ウォッチドッグタイマを内蔵しており、各制御部２１，２４のＣＰＵから、定時的なクリアパルスを受けない限り、各ＣＰＵは強制的にリセットされる。

ところで、本実施例の払出制御部２４には、強誘電体メモリ回路３７が配置されている。ここで、強誘電体メモリ（Ferroelectric Random Access Memory）とは、強誘電体の分極を利用した不揮発性メモリであって、この実施例では、単一電源で動作して、ランダムアクセス可能でＲｅａｄ／Ｗｒｉｔｅ可能な記憶素子を使用している。そのため、フラッシュメモリを搭載する場合のように回路構成やプログラム処理が複雑化することがない。

そして、この実施例では、強誘電体メモリＦｅＲＡＭに、一日分の賞球実績を記憶する構成を採るので、１６Ｋバイト（＝１６，３８４バイト）の記憶容量の素子を使用し、また、ＳＰＩ（Serial Peripheral Interface ）方式で動作する素子を採用している。そのため、メモリ容量が法的に規制されるこの種遊技機の払出制御部において、払出制御部２４のＳＲＡＭやＲＯＭの記憶容量が、強誘電体メモリＦｅＲＡＭによって侵食されることがなく、本来の払出制御動作に支障を与えることがない。

また、この強誘電体メモリＦｅＲＡＭは、払出制御部２４のワンチップマイコンからアクセス（Ｗｒｉｔｅ）できると共に、演出制御部２２のワンチップマイコンからもアクセス（Ｒｅａｄ）可能に構成されている。すなわち、図３に示す通り、演出制御部２２のワンチップマイコンは、演出インタフェイス基板２７、枠中継基板３４、及び、枠中継基板３５を経由して、強誘電体メモリ回路３７に対して、双方向通信可能に接続されている。

そのため、強誘電体メモリＦｅＲＡＭに記憶された賞球実績などのデータは、演出制御部２２が、必要なタイミングで把握することができ、演出制御部２２において、適宜な集計処理や統計処理を施すことができる。また、本実施例において、払出制御部２４に付加される作業は、払出に関わる賞球データを、強誘電体メモリＦｅＲＡＭに記憶（Ｗｒｉｔｅ）するだけであるので、短時間に処理を終えることができ、本来の払出制御に事実上全く影響を与えない。但し、特にＷｒｉｔｅ動作に限定されるものではなく、強誘電体メモリＦｅＲＡＭに対するＲｅａｄ動作を付加しても良い。

一方、本実施例において、演出制御部２２の動作は、強誘電体メモリＦｅＲＡＭのＲｅａｄアクセスに制限されており、強誘電体メモリＦｅＲＡＭへのＷｒｉｔｅアクセスを禁止することでセキュリティ上の問題発生を未然防止している。

図４（ａ）は、強誘電体メモリ回路３７と、払出制御部２４のワンチップマイコン及び演出制御部２２のワンチップマイコンとの接続関係を示す回路図である。なお、払出制御部２４のワンチップマイコンについては、パラレル出力ポートＰＡＲＡａ_ＯＵＴと、パラレル入力ポートＰＡＲＡａ_ＩＮと、シリアルポートＳＥＲＩａのみを記載し、演出制御部２２のワンチップマイコンについても、パラレル出力ポートＰＡＲＡｂ_ＯＵＴと、パラレル入力ポートＰＡＲＡｂ_ＩＮと、シリアルポートＳＥＲＩｂのみを記載している。なお、特に限定されないが、この実施例では、払出制御部２４のシリアルポートＳＥＲＩａは、シリアル出力動作（メモリＷｒｉｔｅ）のみを実行し、演出制御部２２のシリアルポートＳＥＲＩｂは、シリアル出力動作（ＯＵＴ）とシリアル入力動作（ＩＮ）を実行するのは前述した通りである。

強誘電体メモリ回路３７は、ＳＰＩ方式で動作する強誘電体メモリＦｅＲＡＭと、合計６ビットのシリアル信号を１／２選択して３ビット長のシリアル信号を出力する選択回路ＳＥＬと、選択回路ＳＥＬの選択動作を規定する制御信号ＳＥＬＥＣＴを生成するアクセス制御回路ＤＥＴとを有して構成されている。図示の通り、強誘電体メモリ回路３７は、演出制御部２２及び払出制御部２４から各々３ビットの信号（ＣＳバー，Ｓｏ，ＣＫ）を受けている。

図５は、ＳＰＩ方式で動作する強誘電体メモリＦｅＲＡＭの内部構成を示すブロック図である。この強誘電体メモリＦｅＲＡＭは、チップセレクト端子ＣＳバーがＬレベルの状態でアクティブとなり、シリアル入力端子Ｓｉにシリアルデータを受け、クロック端子ＣＫに伝送クロックＳＣＫを受けると、伝送クロックＳＣＫに同期してシリアルデータが１ビットずつ取得されるよう構成されている。

強誘電体メモリＦｅＲＡＭが取得するシリアルデータには、８ビット長の動作指示コマンドと、１６ビット長のアドレスデータと、が含まれ、動作指示コマンドには、メモリＷｒｉｔｅ動作を許可するＳＷＥ（Set Write Enable）コマンド（０６Ｈ）と、メモリＷｒｉｔｅ動作を禁止するＲＷＥ（Reset Write Enable）コマンド（０４Ｈ）と、メモリ書込み動作を指示するＷＲＩＴＥコマンド（０２Ｈ）と、メモリ読出し動作を指示するＲＥＡＤコマンド（＝０３Ｈ）とが含まれている。

そして、メモリ書込み動作時には、ＳＷＥコマンドを先行させた後、ＷＲＩＴＥコマンド（８ビット）とアドレスデータ（１６ビット）とを供給して、書込み先アドレスを特定し、その後に書込みデータを供給することになる。

図７（ａ）は、ＳＷＥコマンド（＝０６Ｈ）の書込み時の動作を示すタイムチャートである。図示の通り、チップセレクト信号ＣＳバーがアクティブレベル（Ｌ）の状態で、ＭＳＢ（Most Significant Bit）からＬＳＢ（Least Significant Bit ）に向けて８ビット長のＳＷＥコマンドを伝送する。そして、各ビットデータは、伝送クロックＳＣＫの立上りに同期して、強誘電体メモリＦｅＲＡＭ（図５のコントロール回路の内部レジスタ）に取得され、その結果、強誘電体メモリＦｅＲＡＭに対して、メモリＷｒｉｔｅ動作が可能となる。

図７（ｄ）は、図７（ａ）の動作後に実行されるメモリＷｒｉｔｅ動作を説明するタイムチャートである。図示の通り、チップセレクト信号ＣＳバーがアクティブレベル（Ｌ）の状態で、ＷＲＩＴＥコマンド（＝０２Ｈ）とアドレスデータとが、各々、ＭＳＢからＬＳＢに向けて伝送クロックＳＣＫに同期して供給される。なお、実施例のＦｅＲＡＭの記憶容量は、１６Ｋバイト（＝１６，３８４）であるので、アドレスデータの上位２ビットはダミーデータ（×）である。

また、図７（ｄ）の記載では、書込みデータが８ビットで終わっているが、その後も書き込みデータのシリアル伝送を継続させると、最初に指定したアドレスが順次更新されて（自動インクリメント）、一連のメモリ領域への書込み動作が継続される。そして、チップセレクト信号ＣＳバーを非アクティブレベル（Ｈ）に戻すと、その後は、自動的に、メモリＷｒｉｔｅ動作の禁止状態となる。したがって、本実施例によれば、ノイズなどの影響で、メモリの内容が無闇に書き換えられる誤動作が回避される。

図７（ｃ）は、メモリＲｅａｄ動作を説明するタイムチャートであり、チップセレクト信号ＣＳバーがアクティブレベル（Ｌ）の状態で、ＲＥＡＤコマンド（＝０３Ｈ）とアドレスデータとが、各々、ＭＳＢからＬＳＢに向けて伝送クロックＳＣＫに同期して供給される状態を示している。ここでもＲｅａｄ動作が８ビットで終わっているが、その後も伝送クロックＳＣＫの供給を継続させると、最初に指定したアドレスが順次更新されて、一連のメモリ領域からの読み出し動作が継続される。そして、必要な読出し動作が終われば、チップセレクト信号ＣＳバーを非アクティブレベル（Ｈ）に戻すことになる。

一方、図７（ｂ）は、ＲＷＥコマンド（＝０４Ｈ）の書込み時の動作を示すタイムチャートである。強誘電体メモリＦｅＲＡＭは、ＲＷＥコマンドを取得した後、メモリＷｒｉｔｅ動作が禁止状態となるので、必要時に、ＲＷＥコマンドの書込み動作を実行することで、メモリの内容が誤って書き換えられる誤動作を未然防止することができる。但し、本実施例では、電源リセット時や、ＷＲＩＴＥコマンド（＝０２Ｈ）が実行された後、チップセレクト信号ＣＳバーが非アクティブレベルに戻ると、メモリＷｒｉｔｅ動作が自動的に禁止状態なるよう構成されているので、ＲＷＥコマンド（＝０４Ｈ）の実行は必ずしも必須ではない。なお、メモリＷｒｉｔｅ禁止状態でもメモリＲｅａｄ動作が禁止されないのは勿論である。

以上、強誘電体メモリＦｅＲＡＭについて詳細に説明したので、図４（ａ）に戻って、強誘電体メモリ回路３７の回路構成について説明を続ける。選択回路ＳＥＬは、例えば、ＳＮ７４１５７（Quad 2-line to 1-line data selectors）などの汎用ＩＣを使用して構成される。そして、制御信号ＳＥＬＥＣＴ＝Ｈレベルの場合には、払出制御部２４からの３ビット長のＡグループ信号が選択され、制御信号ＳＥＬＥＣＴ＝Ｌレベルの場合には、演出制御部２２からの３ビット長のＢグループ信号が選択されて、Ｙ信号として出力されるよう回路接続されている。なお、ストローブ端子Ｇはグランドレベルであり、この選択回路ＳＥＬは、常に動作可能状態となっている。

選択回路ＳＥＬで選択される３ビット長の信号は、強誘電体メモリＦｅＲＡＭをアクティブにするためのチップセレクト信号ＣＳバーと、シリアル伝送タイミングを規定する伝送クロックＳＣＫと、シリアル入力信号ＳＩである。ここで、シリアル入力信号ＳＩは、強誘電体メモリＦｅＲＡＭの動作を規定する動作指示コマンドと、メモリアクセス番地を規定するアドレスデータと、書込みデータとを連結したシリアルデータである。なお、強誘電体メモリＦｅＲＡＭのシリアル出力端子ＳＯからは、メモリＲＥＡＤコマンド（＝０３Ｈ）を受けた場合に、アドレスデータで規定される番地からの読出しデータが、伝送クロックＳＣＫに同期してシリアル出力される。

図示の通り、払出制御部２４及び演出制御部２２のパラレル出力ポートＰＡＲＡａ_ＯＵＴ及びＰＡＲＡｂ_ＯＵＴからアクセス制御回路ＤＥＴに対して、強誘電体メモリＦｅＲＡＭのアクセス許可を要求するＬｉｓｔｅｎ信号と、アクセス制御回路ＤＥＴを初期状態に戻すためのＣＬＲ信号とが供給されている。

図４（ｂ）に示す通り、Ｌｉｓｔｅｎ信号及びＣＬＲ信号は、所定パルス幅の正論理パルスである。なお、図４（ａ）では、回路構成を簡素化するため、ＣＬＲパルスを、払出制御部２４や演出制御部２２のＣＰＵが生成しているが、実際には、ワンショットマルチバイブレータ（1-shot Multi）などによってＣＬＲパルスを自動生成する構成を採ることで、ソフトウェア負担が軽減化される（図４（ａ）の破線部参照）。

何れにしても、払出制御部２４及び演出制御部２２のパラレル出力ポートＰＡＲＡａ_ＯＵＴ及びＰＡＲＡｂ_ＯＵＴから選択回路ＳＥＬに対して、強誘電体メモリＦｅＲＡＭのチップセレクト信号ＣＳａバー及びＣＳｂバーが供給されている。なお、チップセレクト信号ＣＳａバー（ＣＳｂバー）は、所定パルス幅の負論理パルスである。

一方、パラレル入力ポートＰＡＲＡａ_ＩＮ及びＰＡＲＡｂ_ＩＮには、アクセス制御回路ＤＥＴからＲｅｓｐｏｎｓｅ信号が供給されている。ここで、Ｒｅｓｐｏｎｓｅ信号は、アクセス許可要求（Ｌｉｓｔｅｎ信号）に対する回答信号であり、Ｒｅｓｐｏｎｓｅ信号＝Ｈレベルでアクセス許可、Ｒｅｓｐｏｎｓｅ信号＝Ｌレベルでアクセス不許可を意味する（図４（ｂ）参照）。

また、シリアルポートＳＥＲＩａ及びＳＥＲＩｂから選択回路ＳＥＬに対して、クロック信号ＣＫａ，ＣＫｂと、シリアル信号Ｓｏａ，Ｓｏｂが供給されている。ここで、クロック信号ＣＫａ，ＣＫｂは、何れか一方が選択されて、伝送クロックＳＣＫとして強誘電体メモリＦｅＲＡＭのクロック端子ＳＣＫに供給される。また、シリアル信号Ｓｏａ，Ｓｏｂの何れか一方が選択されて、強誘電体メモリＦｅＲＡＭのシリアル入力端子ＳＩに供給される。したがって、各シリアルポートＳＥＲＩａ，ＳＥＲＩｂから出力されるシリアル信号Ｓｏａ，Ｓｏｂは、強誘電体メモリＦｅＲＡＭにとってのシリアル入力信号ＳＩとなる。

先に説明した通り、メモリＷｒｉｔｅ時のシリアル入力信号ＳＩは、メモリＷｒｉｔｅ動作を許可設定するＳＷＥコマンド（０６Ｈ）と、メモリＷｒｉｔｅ動作を指示するＷＲＩＴＥコマンド（０２Ｈ）と、メモリアクセス番地を規定するアドレスデータと、一連の書込みデータと、を連結した一群のシリアルデータである。

一方、メモリＲｅａｄ時のシリアル入力信号ＳＩは、メモリＲｅａｄ動作を指示するＲＥＡＤコマンド（０３Ｈ）と、メモリアクセス番地を規定するアドレスデータと、を連結したシリアルデータ（８＋１６ビット長）である。なお、強誘電体メモリＦｅＲＡＭのシリアル出力端子ＳＯからは、ＲＥＡＤコマンド（０３Ｈ）を受けた場合に、アドレスデータで規定される番地からの読出しデータが、伝送クロックＳＣＫに同期してシリアル出力される。

次に、アクセス制御回路ＤＥＴについて説明する。図４（ａ）に示す通り、アクセス制御回路ＤＥＴは、２つのＤ型フリップフロップＦＦ１，ＦＦ２と、各種のゲートＧ１〜Ｇ８を組み合わせて構成されている。各フリップフロップＦＦ１，ＦＦ２において、Ｄ入力端子にはＱバー出力が各々帰還されており、各フリップフロップＦＦ１，ＦＦ２は、クロック端子ＣＫへの入力信号の立上りエッジに同期してトグル動作を実行するよう構成されている。

また、フリップフロップＦＦ１，ＦＦ２のクリア端子ＣＬＲには、ＮＯＲゲートＧ４を経由して、払出制御部２４や演出制御部２２のパラレルポートＰＡＲＡ_ＯＵＴから出力される正論理のＣＬＲ信号（ＣＬＲａパルス、ＣＬＲｂパルス）が供給されており、何れかのＣＬＲ信号に基づいてフリップフロップＦＦ１，ＦＦ２がクリア状態となる。

図示の通り、フリップフロップＦＦ１のＱａ出力は、ＮＡＮＤゲートＧ６に供給される一方、フリップフロップＦＦ２のＱｂ出力は、ＮＯＴゲートＧ５を経由してＮＡＮＤゲートＧ６に供給されている。ここで、ＮＡＮＤゲートＧ６の出力は、選択回路ＳＥＬに対する制御信号ＳＥＬＥＣＴであり、上記の構成に基づき、Ｑａ出力がＨレベルで、且つ、Ｑｂ出力がＬレベルの場合に限り、制御信号ＳＥＬＥＣＴがＬレベルとなり、それ以外は、制御信号ＳＥＬＥＣＴがＨレベルとなる。

先に説明した通り、制御信号ＳＥＬＥＣＴ＝Ｈレベルの場合には、払出制御部２４からの３ビット長のＡグループ信号が選択されて、Ｙ信号として選択回路ＳＥＬから出力される。そのため、本実施例では、フリップフロップＦＦ１のＱａ出力がＨレベルで、且つ、フリップフロップＦＦ２のＱｂ出力がＬレベルの場合に限り、払出制御部２４からの３ビット長のＡグループ信号が強誘電体メモリＦｅＲＡＭに供給され、それ以外のタイミングでは、演出制御部２２からのＢグループの信号が強誘電体メモリＦｅＲＡＭに供給されることになる。

後述するように、フリップフロップＦＦ１のＱａ出力がＨレベルとなるのは、払出制御部２４からのＬｉｓｔｅｎ（ａ）信号が受け付けられた後、払出制御部２４がクリアパルスＣＬＲａを出力するまでの期間である（図４（ｂ）参照）。

図４（ａ）の回路構成において、ＡＮＤゲートＧ１，Ｇ２は、ＡＮＤゲートＧ３の出力に基づいて動作して、Ｌｉｓｔｅｎ（ａ）信号やＬｉｓｔｅｎ（ｂ）信号を、各フリップフロップＦＦ１，ＦＦ２のクロック端子ＣＫに供給するか否かを制御している。ここで、Ｌｉｓｔｅｎ（ａ）信号やＬｉｓｔｅｎ（ｂ）信号は、払出制御部２４や演出制御部２２が強誘電体メモリＦｅＲＡＭをアクセスしたい場合に、それが可能か否かを問い合わせる信号である。

図示の通り、ＡＮＤゲートＧ３には、フリップフロップＦＦ１，ＦＦ２のＱバー出力が供給されているので、各Ｑバー出力が共にＨレベルである場合、つまり、各フリップフロップＦＦ１，ＦＦ２がリセット状態である場合に限り、Ｌｉｓｔｅｎ信号が、対応するフリップフロップＦＦｉに供給されることになる。

そして、Ｌｉｓｔｅｎ信号を受けたフリップフロップＦＦｉは、Ｌｉｓｔｅｎ信号の立上りエッジに同期してトグル動作を実行するので、そのフリップフロップＦＦｉは、リセット状態からセット状態に遷移する。そのため、その後は、ＡＮＤゲートＧ３の出力がＬレベルに遷移して、何れのＬｉｓｔｅｎ信号についても、その受付が遮断される。

このような意味において、ＡＮＤゲートＧ１〜Ｇ３は、Ｌｉｓｔｅｎ（ａ）信号とＬｉｓｔｅｎ（ｂ）信号に対して、早いもの勝ちの論理動作をすることになる。なお、セット状態に遷移したフリップフロップＦＦｉは、正論理のＣＬＲ信号（ＣＬＲａパルス又はＣＬＲｂパルス）を受けることでリセット状態になり、ＡＮＤゲートＧ３の出力をＨレベルに遷移させる。したがって、ＣＬＲ信号を受けた後は、ＡＮＤゲートＧ１〜Ｇ３が、その後に受けるＬｉｓｔｅｎ（ａ）信号とＬｉｓｔｅｎ（ｂ）信号に対して、早いもの勝ちの論理動作を再開する。

ところで、ＸＯＲゲートＧ７とＡＮＤゲートＧ８は、払出制御部２４からのアクセスを優先する優先回路を構成している。すなわち、ＸＯＲゲートＧ７には、払出制御部２４が出力するＬｉｓｔｅｎ（ａ）信号と、演出制御部２２が出力するＬｉｓｔｅｎ（ｂ）信号とが供給されており、仮に、２つのＬｉｓｔｅｎ信号が同時にＨレベルに立ち上がると、ＸＯＲゲートＧ７の出力がＬレベルになる。そのため、Ｌｉｓｔｅｎ（ｂ）信号は、ＡＮＤゲートＧ８を通過できないことになり、フリップフロップＦＦ２をトグル動作させることができない。

以上の説明から明らかなように、払出制御部２４と演出制御部２２が同時にＬｉｓｔｅｎ信号を立ち上げた場合には、演出制御部２２からのＬｉｓｔｅｎ（ｂ）信号が遮断されることで、払出制御部２４からのＬｉｓｔｅｎ（ａ）信号だけが受け付けられる。すなわち、払出制御部２４からのアクセスが優先されるが、本実施例では、払出制御部２４がメモリＷｒｉｔｅ動作をし、演出制御部２２がメモリＲｅａｄ動作をするので、結局、強誘電体メモリＦｅＲＡＭに対してメモリＷｒｉｔｅ動作を優先していることなる。

このように、本実施例では２つのゲート（Ｇ７＋Ｇ８）を使用した優先回路を設けるので、独立的に非同期で動作する払出制御部２４と演出制御部２２のメモリアクセスタイミングが衝突しても、正常なメモリＲｅａｄ／メモリＷｒｉｔｅ動作が常に担保される。

図４（ｂ）は、上記の優先動作も含め、強誘電体メモリ回路３７の動作を説明するタイムチャートである。２つのフリップフロップＦＦ１，ＦＦ２は、初期的には、リセット状態であり、ＡＮＤゲートＧ３の出力は初期状態でＨレベルである。そして、この初期状態で、払出制御部２４がＬｉｓｔｅｎ（ａ）信号を立ち上げると（タイミングＴ１）、これが受け付けられて、フリップフロップＦＦ１のＱａ出力がＨレベルになることで、Ｒｅｓｐｏｎｓｅ（ａ）信号がＨレベルになる。

この結果、ＮＡＮＤゲートＧ６の出力はＬレベルとなり選択回路ＳＥＬは、払出制御部２４からのＡグループの信号を通過させて強誘電体メモリＦｅＲＡＭに供給することになる。そのため、ＨレベルのＲｅｓｐｏｎｓｅ（ａ）信号を確認した払出制御部では、チップセレクト信号ＣＳａバーを立下げた上で、クロック信号ＣＫａと、シリアル信号Ｓｏａとをシリアル出力して、強誘電体メモリＦｅＲＡＭに対するデータ書込み動作を実行する。

なお、このような動作中、タイミングＴ２で、演出制御部２２がＬｉｓｔｅｎ（ｂ）信号を立ち上げるが、このタイミングでは、ゲートＧ３の出力がＬレベルであるので、Ｌｉｓｔｅｎ（ｂ）信号が受け付けられることはない。すなわち、Ｒｅｓｐｏｎｓｅ（ｂ）信号がＨレベルに遷移することがないので、演出制御部２２は、Ｒｅｓｐｏｎｓｅ（ｂ）信号のＨレベルに基づいて、強誘電体メモリＦｅＲＡＭがＢｕｓｙ状態であると把握することができる。したがって、演出制御部２２は、若干の待機時間の後に、再度、Ｌｉｓｔｅｎ（ｂ）信号を立ち上げてＢｕｓｙ状態が解消されたか否かを問い合わせることになる。

この実施例では、払出制御部２４は、強誘電体メモリＦｅＲＡＭに対するデータ書込み動作を終えると（タイミングＴ３）、チップセレクト信号ＣＳａバーを立上げると共に、クリアパルスＣＬＲａを出力するよう構成されている（タイミングＴ３’）。

そのため、Ｔ３’のタイミングで、フリップフロップＦＦ１のＱａ出力がＬレベルとなり、その後の、Ｌｉｓｔｅｎ信号を受け付けが許可される。そのため、タイミングＴ４で、演出制御部２２がＬｉｓｔｅｎ（ｂ）信号を立ち上げた場合には、これが受け付けられて、フリップフロップＦＦ２のＱｂ出力がＨレベルになることで、Ｒｅｓｐｏｎｓｅ（ｂ）信号がＨレベルとなる。

そのため、ＨレベルのＲｅｓｐｏｎｓｅ（ｂ）信号を確認した演出制御部２２では、チップセレクト信号ＣＳｂバーをＬレベルに立下げた上で、クロック信号ＣＫｂと、シリアル信号Ｓｏｂとをシリアル出力して、強誘電体メモリＦｅＲＡＭに対するデータ読出し動作を実行することになる。

なお、このようなデータ読出し動作中、例えば、タイミングＴ５で、払出制御部２４がＬｉｓｔｅｎ（ａ）信号を立ち上げても、このＬｉｓｔｅｎ（ａ）信号が受け付けられることはない。

その後、演出制御部２２は、強誘電体メモリＦｅＲＡＭに対するデータ読出し動作を終えると（タイミングＴ６）、チップセレクト信号ＣＳｂバーをＨレベルに立上げると共に、クリアパルスＣＬＲｂを出力することで、全ての動作を終える（タイミングＴ６’）。

なお、タイミングＴ７では、たまたま、Ｌｉｓｔｅｎ（ａ）信号とＬｉｓｔｅｎ（ｂ）信号が重複して出力されている。しかし、この場合には、ＸＯＲゲートＧ７の出力がＨレベルになることで、Ｌｉｓｔｅｎ（ｂ）信号が無視され、Ｌｉｓｔｅｎ（ａ）信号が受け付けられる。つまり、強誘電体メモリＦｅＲＡＭに対するメモリＲｅａｄ動作より、メモリＷｒｉｔｅ動作が優先されることは先に説明した通りである。

図６（ａ）は、払出制御部２４のワンチップマイコンに内蔵されたシリアルポートＳＥＲＩａの内部構成を示すブロック図である。図示の通り、シリアルポートＳＥＲＩａは、ＣＰＵコアから１バイトデータを受ける送信データレジスタＤＲと、送信データレジスタＤＲから１バイトデータの転送を受けて、シリアル信号Ｓｏａを出力するシフトレジスタＳＲと、シリアルポートの内部動作状態を管理する多数の制御レジスタＲＧと、カウンタ回路ＣＴの出力パルスΦを受けて制御レジスタＲＧが指定する分周比のクロック信号ＣＫａを出力するボーレートジェネレータＢＧと、を有して構成されている。

ここで、制御レジスタＲＧには、エンプティビットＥＭＰを含んだＲｅａｄ動作可能な制御レジスタが含まれており、送信データレジスタＤＲが、新規データを受け入れ可能か否かを示している。すなわち、シフトレジスタＳＲの１バイトデータの送信が完了すると、エンプティビットＥＭＰがＨレベル（empty レベル）に遷移して、送信データレジスタＤＲに、新規データを書込むことができることが示される。したがって、ＣＰＵコア（以下、ＣＰＵと称す）は、エンプティビットＥＭＰがＨレベルであることを確認した上で、新規データを送信データレジスタＤＲに書込むことになる。

また、制御レジスタＲＧには、データ出力許可フラグＳＯＥや、受信許可フラグＲＸＥや、送信許可フラグＴＸＥを含んだＷｒｉｔｅ動作可能な制御レジスタが含まれており、データ出力許可フラグＳＯＥがＯＮ（Ｈ）レベルの状態で、ＣＰＵが送信許可フラグＴＸＥをＯＮ（Ｈ）レベルに設定すると、シリアルポートの送信動作が許可され、ＯＦＦレベルに設定すると送信動作が禁止される。そこで、本実施例では、ＣＰＵは、送信処理の開始時に送信許可フラグＴＸＥをＯＮ状態にセットし、送信処理の終了時に送信許可フラグＴＸＥをＯＦＦレベルにリセットしている。

同様に、ＣＰＵが受信許可フラグＲＸＥをＯＮ（Ｈ）レベルに設定すると、シリアルポートの受信動作が許可され、ＯＦＦレベルに設定すると受信動作が禁止される。但し、本実施例の払出制御部２４はシリアル受信動作を実行しないので、データ出力許可フラグＳＯＥをＯＮ（Ｈ）状態に維持する一方で、受信許可フラグＲＸＥをＯＦＦ（Ｌ）状態に維持しており、定常的に、シリアル受信動作が禁止される。

図６（ｂ）は、払出制御部２４のシリアルポートＳＥＲＩａについて、送信開始時の動作を示すタイムチャートである。図示の通り、シリアルポートＳＥＲＩａが送信禁止状態（ＴＸＥ＝Ｌ）である場合や、送信データレジスタＤＲのデータがシリアル出力された後は、クロック信号ＣＫａが固定状態のＨレベルである。また、送信データレジスタＤＲは空であり、エンプティビットＥＭＰもＨレベル（empty レベル）である。

そして、ＣＰＵが送信許可フラグＴＸＥをＯＮ状態（送信許可状態）にセットした後、送信データレジスタＤＲに１バイト目の送信データを書込むと、エンプティビットＥＭＰがＬレベルに遷移すると共に、その後、所定時間（τ）経過後に、１バイト目の送信データがシフトレジスタＳＲに転送されて、シリアル送信動作が開始される。

また、送信データがシフトレジスタＳＲに転送されたことで、１ビット目のシリアル送信開始に対応して、その後は、エンプティビットＥＭＰがＨレベル（empty レベル）に遷移する。したがって、ＣＰＵは、ＨレベルのエンプティビットＥＭＰを確認した上で、２バイト目の送信データを、送信データレジスタＤＲに書込むことになる。

すると、送信データレジスタＤＲへのデータ書込み動作に対応して、エンプティビットＥＭＰがＬレベル（fullレベル）に遷移する。そして、その後、１バイト目の送信データが全て送信されると、送信データレジスタＤＲからシフトレジスタＳＲに２バイト目のデータが転送され、２バイト目のデータ送信が開始されて、エンプティビットＥＭＰがＨレベルに遷移する。

このエンプティビットＥＭＰは、送信データレジスタＤＲへの３バイト目のデータ書込み動作に対応して、Ｌレベルに変化するが、図示のように、新規データの書き込みがない場合にはＨレベルを維持する。また、全てのデータが送信された後は、クロック信号ＣＫａがＨレベルを維持して変化しない。

この実施例では、強誘電体メモリＦｅＲＡＭの内部動作に対応して、１バイトデータのＭＳＢからＬＳＢに向けて、クロック信号ＣＫａに同期して送信動作が実行されるよう設定されている（ＭＳＢファースト）。

先に説明した通り、シリアルポートＳＥＲＩａから出力されるシリアル信号Ｓｏａは、ＳＷＥコマンド（＝０６Ｈ）と、ＷＲＩＴＥコマンド（＝０２Ｈ）と、アドレスデータ（１６ビット）と、適当個数の書込みデータ（８ビット）とが連結された一連のシリアルデータである。

なお、このようなメモリＷｒｉｔｅ動作に先行して、パラレル出力ポートＰＡＲＡａ_ＯＵＴからＬｉｓｔｅｎ（ａ）信号（Ｌｉｓｔｅｎパルス）を出力し、その後、パラレル入力ポートＰＡＲＡａ_ＩＮからＲｅｓｐｏｎｓｅ（ａ）信号を取得し、これがＨレベルであることを条件に、パラレル出力ポートＰＡＲＡａ_ＯＵＴからＬレベルのチップセレクト信号ＣＳバーを出力することは、先に説明した通りである（図７（ａ）（ｄ）参照）。また、一連のメモリＷｒｉｔｅ動作が終われば、パラレル出力ポートＰＡＲＡａ_ＯＵＴからＨレベルのチップセレクト信号ＣＳバーを出力することも同様である。

以上、強誘電体メモリ回路３７に関して詳細に説明したので、図３に戻って、本遊技機の全体構成について更に説明する。図３に示すように、強誘電体メモリ回路３７を搭載した払出制御部２４を有する枠側部材ＧＭ１に対応して、遊技盤５の背面には、主制御基板２１、演出制御基板２２、画像制御基板２３が、表示装置ＤＳやその他の回路基板と共に固定されている。そして、枠側部材ＧＭ１と盤側部材ＧＭ２とは、一箇所に集中配置された接続コネクタＣ１〜Ｃ４によって電気的に接続されている。

主基板中継基板３２は、電源基板２０から出力される電源異常信号ＡＢＮ１、バックアップ電源ＢＡＫ、及びＤＣ５Ｖ，ＤＣ１２Ｖ，ＤＣ３２Ｖを、そのまま主制御部２１に出力している。一方、電源中継基板３３は、電源基板２０から受けたシステムリセット信号ＳＹＳや、交流及び直流の電源電圧を、そのまま演出インタフェイス基板２７に出力している。演出インタフェイス基板２７は、受けたシステムリセット信号ＳＹＳを、そのまま演出制御部２２’と画像制御部２３’に出力している。

また、この実施例では、ＲＡＭクリア信号ＣＬＲは、主制御部２１で生成されて主制御部２１と払出制御部２４のワンチップマイコンに伝送されている。ここで、ＲＡＭクリア信号ＣＬＲは、各制御部２１，２４のワンチップマイコンの内蔵ＲＡＭの全領域を初期設定するか否かを決定する信号であって、係員が操作する初期化スイッチＳＷのＯＮ／ＯＦＦ状態に対応した値を有している。

主制御部２１及び払出制御部２４は、電源基板２０から電源異常信号ＡＢＮ１，ＡＢＮ２を受けることによって、停電や営業終了に先立って、必要な終了処理を開始するようになっている。また、バックアップ電源ＢＡＫは、営業終了や停電により交流電源２４Ｖが遮断された後も、主制御部２１と払出制御部２４のワンチップマイコンの内蔵ＲＡＭのデータを保持するＤＣ５Ｖの直流電源である。

したがって、主制御部２１と払出制御部２４は、電源遮断前の遊技動作を電源投入後に再開できることになる（電源バックアップ機能）。このパチンコ機では少なくとも数日は、各ワンチップマイコンのＲＡＭの記憶内容が保持されるよう設計されている。但し、強誘電体メモリ回路３７の強誘電体メモリＦｅＲＡＭは、強誘電体の分極を利用した不揮発性メモリであるので、バックアップ電源ＢＡＫの給電は全く不要である。

図３に示す通り、主制御部２１は、主基板中継基板３２を経由して、払出制御部２４に制御コマンドＣＭＤ”を送信する一方、払出制御部２４からは、遊技球の払出動作を示す賞球計数信号や、払出動作の異常に係わるステイタス信号ＣＯＮや、動作開始信号ＢＧＮを受信している。ステイタス信号ＣＯＮには、例えば、補給切れ信号、払出不足エラー信号、下皿満杯信号が含まれる。動作開始信号ＢＧＮは、電源投入後、払出制御部２４の初期動作が完了したことを主制御部２１に通知する信号である。

また、主制御部２１は、遊技盤中継基板３１を経由して、遊技盤５の各遊技部品に接続されている。そして、遊技盤上の各入賞口１６〜１８に内蔵された検出スイッチのスイッチ信号を受ける一方、電動式チューリップなどのソレノイド類を駆動している。ソレノイド類や検出スイッチは、主制御部２１から配電された電源電圧ＶＢ（１２Ｖ）で動作するよう構成されている。また、図柄始動口１５への入賞状態などを示す各スイッチ信号は、電源電圧ＶＢ（１２Ｖ）と電源電圧Ｖｃｃ（５Ｖ）とで動作するインタフェイスＩＣで、ＴＴＬレベル又はＣＭＯＳレベルのスイッチ信号に変換された上で、主制御部２１に伝送される。

また、この実施例では、違法行為を検出可能な複数の検知センサが遊技盤に配置されており、各検知センサからの異常信号は、遊技盤中継基板３１を経由して、主制御部２１に伝送されている。

検出可能な違法遊技としては、（１）磁石や振動によって遊技球を図柄始動口１５に誘導しようとする行為、（２）不正電波によって図柄始動口１５の検出スイッチを誤動作させようとする行為、（３）閉塞状態の図柄始動口１５や大入賞口１６を針金などで無理に開放しようとする行為などを例示することができる。

そして、これらの異常事態の発生を把握した主制御部２１は、把握した異常に対応した異常報知コマンドを演出制御部２２’に伝送するよう構成されている。なお、異常報知コマンドは、（４）普通入賞口１７やゲート１８の検出スイッチの検出頻度が異常に高い場合や、（５）払出制御部２４からドア開放を検出したとの通知を受けた場合にも演出制御部２２’に伝送される。

ところで、演出制御基板２２と演出インタフェイス基板２７とはコネクタ連結によって一体化されており、演出制御部２２’は、電源中継基板３３を経由して、電源基板２０から各レベルの直流電圧（５Ｖ，１２Ｖ，３２Ｖ）と、システムリセット信号ＳＹＳを受けている（図３及び図８参照）。また、演出制御部２２’は、コマンド中継基板２６を経由して、主制御部２１から制御コマンドＣＭＤとストローブ信号ＳＴＢとを受けている（図３及び図８参照）。

そして、演出制御部２２’は、演出インタフェイス基板２７を経由して、ランプ駆動基板２９やランプ駆動基板３０に搭載されたドライバに、ランプ駆動データ（シリアル信号）を供給している。特に限定されるものではないが、ランプ駆動基板２９，３０に搭載されているドライバは、ランプ駆動基板３６に搭載されたドライバと同一構成である。

図３及び図８に示す通り、演出制御部２２’は、画像制御部２３’に対して、制御コマンドＣＭＤ’及びストローブ信号ＳＴＢ’と、電源基板２０から受けたシステムリセット信号ＳＹＳと、２種類の直流電圧（１２Ｖ，５Ｖ）とを出力している。

そして、画像制御部２３’では、制御コマンドＣＭＤ’に基づいて表示装置ＤＳを駆動して各種の画像演出を実行している。表示装置ＤＳは、ＬＥＤバックライトによって発光しており、画像インタフェイス基板２８から５対のＬＶＤＳ（低電圧差動伝送Low voltage differential signaling）信号と、バックライト電源電圧（１２Ｖ）とを受けて駆動されている（図８参照）。

続いて、上記した演出制御部２２’と画像制御部２３’の構成を更に詳細に説明する。図８に示す通り、演出インタフェイス基板２７は、電源中継基板３３を経由して、電源基板２０から３種類の直流電圧（５Ｖ，１２Ｖ，３２Ｖ）を受けている。ここで、直流電圧５Ｖは、デジタル論理回路の電源電圧として、演出インタフェイス基板２７、ランプ駆動基板２９、ランプ駆動基板３０、画像インタフェイス基板２８、及び画像制御基板２３に配電されて各デジタル回路を動作させている。

但し、演出制御基板２２には、直流電圧５Ｖが配電されておらず、１２ＶからＤＣ／ＤＣコンバータで降圧された直流電圧３．３Ｖと、３．３ＶからＤＣ／ＤＣコンバータで更に降圧された直流電圧１．８Ｖだけが、演出インタフェイス基板２７から演出制御基板２２に配電されている。

このように、本実施例の演出制御基板２２は、全ての回路が、電源電圧３．３Ｖ又はそれ以下の電源電圧で駆動されているので、電源電圧を５Ｖで動作する場合と比較して大幅に低電力化することができ、仮に、演出制御基板２２の直上に演出インタフェイス基板２７を配置して積層しても放熱上の問題が生じない。

但し、電源基板２０から受けた直流電圧１２Ｖは、そのままデジタルアンプ４６の電源電圧として使用されると共に、ランプ駆動基板３０とランプ駆動基板２９に配電されて各ランプ群の電源電圧となる。また、直流電圧３２Ｖは、演出インタフェイス基板のＤＣ／ＤＣコンバータにおいて直流電圧１３Ｖに降圧されて、必要に応じて、演出モータＭ１〜Ｍｎの駆動電源として使用される。

図８（ａ）に示すように、演出制御部２２’は、音声演出・ランプ演出・演出可動体による予告演出・データ転送などの処理を１６ビット単位で実行するワンチップマイコン４０と、ワンチップマイコン４０の制御プログラムなどを記憶するＲＯＭ４１と、ワンチップマイコン４０からの指示に基づいて音声信号を再生して出力する音声合成回路４２と、再生される音声信号の元データである圧縮音声データを記憶する音声用メモリ４３と、１６ビット単位でＲｅａｄ／Ｗｒｉｔｅ可能な強誘電体メモリ３８と、リアルタイムクロックＲＴＣと、を備えて構成されている。

ここで、リアルタイムクロックＲＴＣは、現在年月日や現在時刻を計時する時計ＩＣであり、演出制御部２２’の電源電圧ＶＤＤで充電される二次電池ＢＴで永続的に動作している。すなわち、遊技機に電源が投入されている状態で、二次電池ＢＴが充電される一方、遊技機の電源が遮断された後は、充電状態の二次電池ＢＴに基づいて、内部回路の計時動作が継続される（バックアップ動作）。

図８（ｂ）に示す通り、実施例のリアルタイムクロックＲＴＣは、４ビットのデータバスと、４ビットのデータバスと、Ｒｅａｄ／Ｗｒｉｔｅ動作用のコントロールバスＲＤ＋ＷＲとを通して、ワンチップマイコン４０のＣＰＵに接続されている。そして、ＣＰＵは、遊技動作に関する重要な遊技情報や異常情報を、リアルタイムクロックＲＴＣから取得した年月日情報及び曜日情報や時刻情報を付加して、強誘電体メモリ３８に記憶するようにしている。

このリアルタイムクロックＲＴＣは、ＣＳ１とＣＳ０バーの２種類のチップセレクト端子を有しており、各端子への入力電圧が正常レベルであることを条件に、ＣＰＵからのアクセスを許可するようになっている。ここで、ＣＳ０バー端子は、アドレスデコーダの出力を受ける通常のチップセレクト端子である。一方、ＣＳ１端子は、電源異常検出部ＥＲの出力（電圧降下信号）Ｖｏを受けており、ＣＳ１端子が異常レベルの出力Ｖｏを受けた場合には、リアルタイムクロックＲＴＣの異常検出フラグＦｏｓが自動的にセットされるようになっている。

本実施例の場合、この異常検出フラグＦｏｓは、他の異常検出フラグＴＥＭＰと共に、電源投入時にワンチップマイコン４０のＣＰＵによって判定され、仮に、異常検出フラグＦｏｓがセット状態であれば、その時の年月日及び時刻が報知されるようになっている。そのため、もし、時計機能の異常が認められた場合には、これに素早く対処することができる。

なお、電源遮断時に二次電池ＢＴの電圧が降下しても、二次電池ＢＴの電圧レベルは、電源復帰によって素早く回復してＣＳ１端子が正常レベルに戻るので、ＣＰＵからのアクセスが許可されることになる。したがって、異常検出フラグＦｏｓの判定処理を設ける本実施例の構成を採らない場合には、リアルタイムクロックＲＴＣの異常を永続的に検出できないおそれがある。

また、実施例のリアルタイムクロックＲＴＣは、一週間に一回、例えば、毎金曜日の２１時５０分に、割込み信号ＩＲＱを出力するよう構成されおり、割込み信号ＩＲＱを受けたＣＰＵでは、それまでに強誘電体メモリ３８に蓄積した遊技情報や異常情報について、適宜に集計するようにしている。

なお、集計する遊技情報は、大当り状態に関する履歴情報をまとめたものであり、例えば、（１）大当り状態となるまでに要した図柄始動口への入賞回数、（２）大当り状態の図柄や、確変か否かの大当り状態の集計値や統計値、（３）大当り状態に至った予告演出やリーチ演出の種類、（４）連チャン回数、（５）連チャンによる払出球数の時間的な増加推移、などが含まれる。そして、これらの集計情報や統計情報は、遊技者の求めに応じて適宜に報知される。遊技者の指示は、例えば、デモ演出中のチャンスボタン１１の押圧で特定され、報知内容は表示装置ＤＳに表示される。

一方、集計する異常情報には、例えば、（１）ドア開放回数、（２）違法行為を検出する検知センサの検出種別や検出回数や検出時刻、（３）閉塞状態の図柄始動口１５や大入賞口１６を針金などで無理に開放しようとする行為の検出回数や検出頻度や検出時刻などが含まれる。そして、これらの集計情報は、係員による特別な操作に対応して、表示装置ＤＳに表示される。

図８（ｂ）〜図８（ｄ）に示す通り、実施例のリアルタイムクロックＲＴＣは、Ｂａｎｋ０〜Ｂａｎｋ２の３つの内部レジスタテーブルを有して構成されている。各レジスタテーブルは、４バイト×１６個のレジスタで構成されおり、内部回路が計時した現在年月日と現在時刻は、Ｂａｎｋ０のレジスタテーブル（図８（ｃ））に書込まれるよう構成されている。なお、Ｂａｎｋ２のレジスタテーブルは、時刻設定や年月日設定に関するものであるので、図８への記載を省略している。

図８（ｃ）に示すように、Ｂａｎｋ０のレジスタテーブルにおいて、１番レジスタのビット３は、異常検出フラグＦｏｓであり、１４番レジスタのビット２は、内蔵温度センサが異常温度を検出したことを示す温度異常フラグＴＥＭＰである。そして、本実施例では、演出制御部２２のＣＰＵリセット時に、異常検出フラグＦｏｓの値を判定することで、異常な計時動作の継続を防止している。また、リアルタイムクロックＲＴＣをワンチップマイコン４０に近接配置すると共に、適宜な時間間隔で、温度異常フラグＴＥＭＰの値を繰り返し判定することで、ワンチップマイコン４０の温度異常を素早く検出している。

また、Ｂａｎｋ０のレジスタテーブルにおいて、１５番レジスタのビット０は、レジスタテーブルが更新中であることを示すＢｕｓｙフラグである。そして、本実施例では、Ｂｕｓｙフラグが非Ｂｕｓｙ状態（更新完了）であることを条件に、Ｂａｎｋ０のレジスタテーブルから、現在年月日と現在時刻を取得している。そのため、本実施例では、更新動作中の中途半端、又は不合理な時計情報を取得するおそれがなく、強誘電体メモリ３８に記憶される時計情報の正当性が担保される。例えば、１時５９分５９秒から２時０分０秒に更新中の時計情報を取得すると、１時０分０秒の時計情報を取得してしまうおそれがある。

また、Ｂａｎｋ１のレジスタテーブルは、割込み信号ＩＲＱの発生時刻を設定可能に構成されている。そこで、本実施例では、Ｂａｎｋ１の１番レジスタのビット０に１をセットすることで割込み発生を指示し（Interrupt Enable）、Ｂａｎｋ１の０番レジスタ〜８番レジスタに、金曜の曜日指定と、２１時３０分００秒の時刻情報を設定している。

以上、リアルタイムクロックＲＴＣについて説明したが、本実施例は、演出制御部２２’に、強誘電体メモリ３８を備える点にも大きな特徴がある。演出制御部２２’に配置される強誘電体メモリ３８は、単一電源で動作して、ランダムアクセスが可能な５１２ＫバイトのＲ／Ｗ可能なメモリであり、このような強誘電体メモリ３８を２個並列接続することで（図１０参照）、記憶容量が１６ビット×５２４２８８の不揮発性メモリを構成している。

強誘電体メモリ３８の内部構成は、図９に示す通りであり、ＣＥ１バー端子＝Ｌレベル、ＣＥ２端子＝Ｈレベルにすることで、通常のＳＲＡＭ（非同期ＳＲＡＭ）と同等に駆動することが可能である。すなわち、この強誘電体メモリ３８は、アドレスバス１９ビットのアドレス信号Ａ０−Ａ１８を変化させた後、チップセレクト信号ＣＥ２，ＣＥ１バーをアクティブレベルにすると、アウトプットイネーブル信号ＯＥバーの立下りエッジで、Ｒｅａｄ動作が開始され、＋３０ｎＳ〜＋１２０ｎＳの期間、出力端子Ｉ／Ｏ_１〜Ｉ／Ｏ_８に有効な読出しデータが現れるので、その期間内にＲｅａｄ動作を完了させることができる。なお、上記の動作は、２つの強誘電体メモリ３８において同時に実行されるので、上記したＲｅａｄ動作によって、ＣＰＵは１６ビットデータをまとめて取得することになる。

また、アドレスバスのアドレス信号Ａ０−Ａ１８を変化させ、データバス（各強誘電体メモリ３８の入力端子Ｉ／Ｏ_１〜Ｉ／Ｏ_８）に有意な１６ビットデータを出力した後、チップセレクト信号ＣＥ２，ＣＥ１バーをアクティブレベルにすると、ライトイネーブル信号ＷＥバーの立下りエッジで、Ｗｒｉｔｅ動作が開始され、データバスの１６ビットデータを５０ｎＳ程度保持するとＷｒｉｔｅ動作が完了する。この動作も、２つの強誘電体メモリ３８において同時に実行されるので、一連のＷｒｉｔｅ動作によって、強誘電体メモリ３８に１６ビットデータが記憶されることになる。

以上の通り、本実施例によれば、ワンチップマイコン４０のアクセス対象となるメモリ空間中に、他の通常のメモリ（ＲＯＭやＳＲＡＭ）と同様の手順でランダムアクセス可能な５２４，２８８番地のＲ／Ｗ可能な不揮発性メモリが配置されることになり、必要な情報をバックアップ電源なく永続的に保存できる利点がある。

強誘電体メモリ３８に記憶保存される情報には、払出制御部２４の強誘電体メモリＦｅＲＡＭから読み出した賞球実績、主制御部２１から受ける異常報知コマンドの内容、主制御部２１から受ける制御コマンド（変動パターンコマンドなど）に基づく遊技情報が含まれる。

このような強誘電体メモリ３８をアクセス可能なワンチップマイコン４０には、複数のパラレル入出力ポートＰＩＯ（Ｐｉ＋Ｐｏ＋Ｐｏ’）と、シリアルポートＳＥＲＩｂが内蔵されている。なお、パラレル入出力ポートＰｏ’には、図４に示すパラレル出力ポートＰＡＲＡｂ_ＯＵＴと、パラレル入力ポートＰＡＲＡｂ_ＩＮと、が含まれている。また、シリアルポートＳＥＲＩｂの内部構成は、図１０（ａ）に示す通りであり、図６（ａ）の回路構成や回路動作と実質的に同じである。

すなわち、演出制御部２２のシリアルポートＳＥＲＩｂは、ＣＰＵコアから１バイトデータを受ける送信データレジスタＤＲと、送信データレジスタＤＲから１バイトデータの転送を受けてシリアル信号Ｓｏｂを出力する一方、外部から受けるシリアル信号Ｓｉｎを１ビットずつ受信するシフトレジスタＳＲと、シフトレジスタＳＲに格納された１バイト長の受信データをパラレルデータとして受ける受信データレジスタＲＲと、シリアルポートの内部動作状態を管理する多数の制御レジスタＲＧと、カウンタ回路ＣＴの出力パルスΦを受けて制御レジスタＲＧが指定する分周比のクロック信号ＣＫｂを出力するボーレートジェネレータＢＧと、を有して構成されている。

本実施例においてシリアル信号Ｓｉｎは、払出制御部２４に配置された強誘電体メモリＦｅＲＡＭから読み出されたＲｅａｄデータであり、データ出力許可フラグＳＯＥと、送信許可フラグＴＸＥと、受信許可フラグＲＸＥ（図１０（ｂ）参照）を適宜に設定した状態で、シリアルポートＳＥＲＩｂが出力するクロック信号ＣＫｂに同期して伝送される。

演出制御部のシリアルポートＳＥＲＩｂは、上記したフラグＳＯＥ，ＴＸＥ，ＲＸＥへの設定値に基づき、ＲＥＡＤコマンドの送信処理や、読出しアドレスの送信動作に続いて、Ｒｅａｄデータを受信する送受信動作モードで動作する。先に説明した通り、データ出力許可フラグＳＯＥや、送信許可フラグＴＸＥや、受信許可フラグＲＸＥは、制御レジスタＲＧに含まれるフラグの一種である。また、制御レジスタＲＧには、図１０（ｂ）に示す受信完了フラグＲＤＲＦも含まれる。

但し、シリアルポートＳＥＲＩｂが上記した送受信動作を開始するに当たっては、これに先行して、払出制御部２４の強誘電体メモリＦｅＲＡＭがＢｕｓｙ状態でないことを確認する必要がある。そして、強誘電体メモリＦｅＲＡＭが非Ｂｕｓｙ状態であれば、Ｌレベルのチップセレクト信号ＣＳｂバーを出力する準備動作が必要である。

このような準備動作の後、シリアルポートＳＥＲＩｂは、ＣＰＵの制御に基づき、強誘電体メモリＦｅＲＡＭに対して、ＲＥＡＤコマンド（＝０３Ｈ）と読出し先のアドレスデータとをシリアル送信する。そして、その後、強誘電体メモリＦｅＲＡＭから出力される読出しデータをシリアル受信することになる（図７（ｃ）参照）。

以上の動作を実現するため、ＣＰＵは、先ず、パラレル出力ポートＰＡＲＡｂ_ＯＵＴからＬｉｓｔｅｎ（ｂ）信号を出力し、パラレル入力ポートＰＡＲＡｂ_ＩＮに取得されるＲｅｓｐｏｎｓｅ（ｂ）信号がＨレベルに変化することを確認する（図１０、図４（ｂ）参照）。そして、Ｒｅｓｐｏｎｓｅ（ｂ）＝Ｈレベルであれば、ＣＰＵは、次に、パラレル出力ポートＰＡＲＡｂ_ＯＵＴからＬレベルのチップセレクト信号ＣＳｂバーを出力した上で、図７（ｃ）に示す通信プロトコルにしたがって、シリアル送受信動作を開始することになる。

図８（ｂ）は、シリアル送受信動作を説明するタイムチャートであるが、便宜上、メモリＲｅａｄ動作だけを記載している。但し、ＲＥＡＤコマンド（＝０３Ｈ）と読出し先のアドレスデータの送信動作は、図６（ｂ）の場合と同じである。

すなわち、シリアル送受信動作では、ＣＰＵは、データ出力許可フラグＳＯＥ＝Ｈレベル、送信許可フラグＴＸＥ＝Ｈレベル、受信許可フラグＲＸＥ＝Ｈレベルに設定した状態で、シリアルポートＳＥＲＩｂの送信データレジスタＤＲに、ＲＥＡＤコマンド（＝０３Ｈ）と、読出し先のアドレスデータ（１６ビット）とを１バイト毎に書込む。なお、制御レジスタＲＧのエンプティビットＥＭＰを判定しつつ送信データレジスタＤＲへの書込み動作を進行させることは、図６（ｂ）に関して説明した通りである。

そして、送受信動作モードでは、上記したシリアル送信動作後も、クロック信号ＣＫｂの出力が継続されるので、強誘電体メモリＦｅＲＡＭが上記３バイトのデータを取得した後、強誘電体メモリＦｅＲＡＭは、指定されたアドレスからの読出しデータをシリアル出力する。そして、この読出しデータは、クロック信号ＣＫｂの立上りエッジに同期して、シフトレジスタＳＲに取得（サンプリング）される（図１０（ｂ）参照）。

そして、シフトレジスタＳＲが、強誘電体メモリＦｅＲＡＭから８ビット目のデータを取得すると、シフトレジスタＳＲの１バイトデータが、受信データレジスタＲＲに転送されると共に、制御レジスタＲＧの受信完了フラグＲＤＲＦがＯＮ状態となる。そのため、この動作に対応して、ＯＮ状態の受信完了フラグＲＤＲＦを把握したＣＰＵが、受信データレジスタＲＲの１バイトデータを読み出すと、受信完了フラグＲＤＲＦがＯＦＦ状態に戻る。そして、その後も、次の１バイトデータがシフトレジスタＳＲから受信データレジスタＲＲに転送されたタイミングで、再度、受信完了フラグＲＤＲＦがＯＮ状態となるので、その後も上記と同じ動作を繰り返せば良い。

そして、必要なデータの取得が終われば、ＣＰＵは、データ出力許可フラグＳＯＥ＝Ｌレベル、送信許可フラグＴＸＥ＝Ｌレベル、受信許可フラグＲＸＥ＝Ｌレベルに設定することで、シリアル送受信動作を終了させる。この実施例では、ＥＯＦデータ（＝００Ｈ）を受信すると、必要なデータの取得が完了したと判断している。

上記の判断によってシリアル送受信動作が完了すると、続いて、パラレル出力ポートＰＡＲＡｂ_ＯＵＴから、Ｈレベルのチップセレクト信号ＣＳｂバーを出力した上で、クリアパルスＣＬＲｂを出力する（図４（ｂ）参照）。払出制御部２４の強誘電体メモリＦｅＲＡＭに、Ｈレベルのチップセレクト信号ＣＳｂバーが供給されることで、強誘電体メモリＦｅＲＡＭのアクセス動作が完全に終了することになる。

以上、図９〜図１０を参照して、演出制御部２２の強誘電体メモリ３８と、シリアルポートＳＥＲＩｂについて詳細に説明したので、図８に戻って演出制御部２２の他の構成を説明する。図８に示す通り、ランプ駆動基板３６、２９、３０は、パラレル入出力ポートＰＩＯのパラレル出力ポートＰｏ’にも接続されており、各ランプ駆動基板３６、２９、３０に搭載されたドライバは、パラレル出力ポートＰｏ’が出力する３ビット長の動作許可信号の何れかに基づいて動作を開始している。

一方、パラレル入出力ポートＰＩＯの入力ポートＰｉには、主制御部２１からの制御コマンドＣＭＤ及びストローブ信号ＳＴＢが入力され、コマンド出力ポートＰｏからは、制御コマンドＣＭＤ’及びストローブ信号ＳＴＢ’が出力されるよう構成されている。

具体的には、入力ポートＰｉには、主制御基板２１から出力された制御コマンドＣＭＤとストローブ信号（割込み信号）ＳＴＢとが、演出インタフェイス基板２７のバッファ４４において、電源電圧３．３Ｖに対応する論理レベルに変換されて８ビット単位で供給される。割込み信号ＳＴＢは、ワンチップマイコンの割込み端子に供給され、受信割込み処理によって、演出制御部２２’は、制御コマンドＣＭＤを取得するよう構成されている。

演出制御部２２’が取得する制御コマンドＣＭＤには、（１）異常報知コマンドその他の報知用制御コマンドなどの他に、（２）図柄始動口への入賞に起因する各種演出動作の概要特定する制御コマンド（変動パターンコマンド）や、図柄種別を指定する制御コマンド（図柄指定コマンド）が含まれている。ここで、変動パターンコマンドで特定される演出動作の概要には、演出開始から演出終了までの演出総時間と、大当たり抽選における当否結果とが含まれている。

また、図柄指定コマンドには、大当たり抽選の結果に応じて、大当たりの場合には、大当たり種別に関する情報（１５Ｒ確変、２Ｒ確変、１５Ｒ通常、２Ｒ通常など）を特定する情報が含まれ、ハズレの場合には、ハズレを特定する情報が含まれている。変動パターンコマンドで特定される演出動作の概要には、演出開始から演出終了までの演出総時間と、大当り抽選における当否結果とが含まれている。なお、これらに加えて、リーチ演出や予告演出の有無などを含めて変動パターンコマンドで特定しても良いが、この場合でも、演出内容の具体的な内容は特定されていない。

そのため、演出制御部２２’では、変動パターンコマンドを取得すると、これに続いて演出抽選を行い、取得した変動パターンコマンドで特定される演出概要を更に具体化している。例えば、リーチ演出や予告演出について、その具体的な内容が決定される。そして、決定された具体的な遊技内容にしたがい、ＬＥＤ群などの点滅によるランプ演出や、スピーカによる音声演出の準備動作を行うと共に、画像制御部２３’に対して、ランプやスピーカによる演出動作に同期した画像演出に関する制御コマンドＣＭＤ’を出力する。

このような演出動作に同期した画像演出を実現するため、演出制御部２２’は、コマンド出力ポートＰｏを通して、画像制御部２３’に対するストローブ信号（割込み信号）ＳＴＢ’と共に、１６ビット長の制御コマンドＣＭＤ’を演出インタフェイス基板２７に向けて出力している。なお、演出制御部２２’は、図柄指定コマンドや、表示装置ＤＳに関連する報知用制御コマンドや、その他の制御コマンドを受信した場合は、その制御コマンドを、１６ビット長に纏めた状態で、割込み信号ＳＴＢ’と共に演出インタフェイス基板２７に向けて出力している。

上記した演出制御基板２２の構成に対応して、演出インタフェイス基板２７には出力バッファ４５が設けられており、１６ビット長の制御コマンドＣＭＤ’と１ビット長の割込み信号ＳＴＢ’を画像インタフェイス基板２８に出力している。そして、これらのデータＣＭＤ’，ＳＴＢ’は、画像インタフェイス基板２８を経由して、画像制御基板２３に伝送される。

また、演出インタフェイス基板２７には、音声合成回路４２から出力される音声信号を受けるデジタルアンプ４６が配置されている。先に説明した通り、音声合成回路４２は、３．３Ｖと１．８Ｖの電源電圧で動作しており、また、デジタルアンプ４６は、電源電圧１２ＶでＤ級増幅動作しており、消費電力を抑制しつつ大音量の音声演出を可能にしている。

そして、デジタルアンプ４６の出力によって、遊技機上部の左右スピーカと、遊技機下部のスピーカとを駆動している。そのため、音声合成回路４２は、３チャネルの音声信号を生成する必要があり、これをパラレル伝送すると、音声合成回路４２とデジタルアンプ４６との配線が複雑化する。

また、演出インタフェイス基板２７には、ワンチップマイコン４０のパラレル出力ポートＰｏ’や、シリアルポートＳＩや出力される各種の信号を伝送する出力バッファ回路４７，４８，４９が設けられている。ここで、出力バッファ４７は、第０チャンネルのＬＥＤ群に関連しており、ワンチップマイコン４０が出力する各種のデータを、枠中継基板３４に出力している。そして、出力された３ビットの信号は、枠中継基板３４、及び、枠中継基板３５を経由して、ランプ駆動基板３６のドライバに伝送される。

同様に、出力バッファ４８は、ワンチップマイコン４０が出力する各種のデータを、ランプ駆動基板２９のドライバに伝送しており、出力バッファ４９は、各種のデータをランプ駆動基板３０のドライバに伝送している。

次に、以上の構成を有する実施例の遊技機ＧＭについて、払出制御部２４と演出制御部２２のＣＰＵが実行する制御動作について説明する。

図１１〜図１２は、払出制御部２４の制御動作を説明するフローチャートである。払出制御部２４の制御動作は、ＣＰＵリセット後に実行されるメインルーチン（図１１（ａ））と、一定時間毎に起動されるタイマ割込みルーチン（図１２（ａ））とを含んで実現されている。

メインルーチン（図１１（ａ））の動作内容を説明すると、電源が投入されると、ＣＰＵは、自らを割込み禁止状態（ＤＩ）に設定した後（ＳＴ１）、シリアルポートＳＥＲＩａを含んで、ワンチップマイコン各部の初期設定を行う（ＳＴ２）。

次に、主制御部２１からＲＡＭクリア信号ＣＬＲが供給されているか否かをチェックする（ＳＴ３）。この実施例では、遊技ホールの営業開始時であって、特に係員がＲＡＭクリアスイッチをＯＮ操作した場合にはＲＡＭクリア信号ＣＬＲが供給されるが、停電からの復旧時を含め、通常はＲＡＭクリア信号ＣＬＲが供給されない。

そして、ＲＡＭクリア信号ＣＬＲが供給されない場合には、電源監視処理（図１２（ａ））の処理で記憶されるバックアップフラグＢＡＫＦＬＧの値をチェックする（ＳＴ４）。そして、ＢＡＫＦＬＧ＝５ＡＨであれば、次に、電源監視処理における処理と同様のチェックサム演算を実行してサム値を算出し（ＳＴ５）、これが、ＲＡＭ領域に記憶されているサム値と一致するか否かを確認する（ＳＴ６）。そして、メインルーチンで算出したサム値と、電源監視処理（ＳＴ３１）で記憶されたサム値とが一致する場合には、電源遮断前の処理を再開できると思われるので、バックアップフラグＢＡＫＦＬＧをクリアする（ＳＴ７）。

一方、(1) ステップＳＴ３の判定の結果、ＲＡＭクリア信号ＣＬＲがＯＮ状態であるか、(2) ステップＳＴ４の判定の結果、バックアップフラグが５ＡＨ以外の値であるか、或いは、(3) ステップＳＴ６のサムチェックで異常が認められた場合には、ＲＡＭ領域を全てクリアする（ＳＴ８）。

次に、ＣＰＵは、強誘電体メモリＦｅＲＡＭ用の書込ポインタＰＮＴを、強誘電体メモリＦｅＲＡＭの先頭アドレス−１の値に初期設定する共に、強誘電体メモリＦｅＲＡＭの先頭アドレスに、ＥＯＦデータ（クリアデータ）を書込む（ＳＴ９）。先に説明した通り、本実施例では、払出制御部２４が、毎日、強誘電体メモリＦｅＲＡＭの先頭アドレスから、順番に、賞球実績データを記憶する一方で（Ｗｒｉｔｅアクセス）、その賞球実績データを、適宜なタイミングで、演出制御部２２が読み出すように構成されている（Ｒｅａｄアクセス）。

また、この実施例では、賞球動作として遊技者に払出された払出個数は、その累積値が、変数ＮＵＭで管理されており、払出個数ＮＵＭが基準値ＭＡＸ（例えば５０個）に達する毎に、賞球実績データとして、払出制御部２４の強誘電体メモリＦｅＲＡＭに順番に記憶されている（図１２（ｃ）、図１１（ｃ）参照）。なお、強誘電体メモリＦｅＲＡＭに、賞球実績データが記憶されたことに対応して、払出個数ＮＵＭの一部が清算される。具体的には、図１２（ｃ）のステップ４５で、ＮＵＭ←ＮＵＭ−ＭＡＸの演算を実行する。

また、強誘電体メモリＦｅＲＡＭの書込みアドレス位置は、払出制御部２４の書込ポインタＰＮＴで管理されており、払出制御部２４が賞球実績データを記憶した後は、その次のアドレス位置に、ＥＯＦデータを書込んでいる（図１１（ｃ）参照）。そして、強誘電体メモリＦｅＲＡＭをＲｅａｄアクセスする演出制御部２２は、このＥＯＦデータを確認することで、それ以降のアドレスには賞球実績データが存在しないと判断している。

そのため、本実施例では、払出制御部２４が、強誘電体メモリＦｅＲＡＭに、当日分の賞球実績データを書込む以前に、演出制御部２２が、強誘電体メモリＦｅＲＡＭをＲｅａｄアクセスする可能性も考慮して、強誘電体メモリＦｅＲＡＭの先頭アドレス位置にＥＯＦデータを書込んでいる（図１１（ａ）のＳＴ９）。

以上のような意義を有する強誘電体メモリＦｅＲＡＭの書込み処理（ＳＴ９）が終わると、ＣＰＵを割込み許可状態に設定して（ＳＴ１０）、無限ループ処理を繰り返す。ＣＰＵが割込み許可状態になると、その後のタイマ割込みによって、図１２（ａ）に示す定期処理（ＳＴ３０〜ＳＴ４０）が実行される。

図１１（ｂ）は、強誘電体メモリＦｅＲＡＭへの書込み処理（ＳＴ９）の動作内容を詳細に示すフローチャートである。具体的に確認すると、ＣＰＵは、Ｌｉｓｔｅｎ（ａ）パルスを出力して（ＳＴ１１）、所定時間後にＲｅｓｐｏｎｓｅ（ａ）信号を取得する（ＳＴ１２）。そして、Ｒｅｓｐｏｎｓｅ（ａ）がＨレベルに変化したことで、強誘電体メモリＦｅＲＡＭがＢｕｓｙ状態でないことが確認されると、ＬレベルのＣＳａバー信号を出力する（ＳＴ１７）。なお、強誘電体メモリＦｅＲＡＭがＢｕｓｙ状態であれば、繰り返し回数ＣＮＴをカウントしつつ、待機時間をおいて再トライする（ＳＴ１４〜ＳＴ１５）。なお、強誘電体メモリＦｅＲＡＭがＢｕｓｙ状態を継続する異常時にはエラー処理を実行する（ＳＴ１６）。

一方、強誘電体メモリＦｅＲＡＭが非Ｂｕｓｙ状態であった場合には、ステップＳＴ１７の処理に続いて、強誘電体メモリＦｅＲＡＭに対して、ＳＷＥコマンドの出力処理（ＳＴ１８）、ＷＲＩＴＥコマンドの出力処理（ＳＴ１９）、書込みアドレスの出力処理（ＳＴ２０）を実行した上で、ＥＯＦデータの出力処理を実行する（ＳＴ２１）。

この動作によって、強誘電体メモリＦｅＲＡＭに対して、図１１（ｄ）に示す書込み動作が実現されることになる。なお、前述した通り、この時の書込みアドレスは、強誘電体メモリＦｅＲＡＭの先頭番地である（ＳＴ９）。そして、以上の処理が終われば、ＨレベルのＣＳａバー信号を出力すると共に（ＳＴ２２）、ＣＬＲ（ａ）パルスを出力して処理を終える（ＳＴ２３）。

続いて、図１２（ａ）を参照しつつ、払出制御部２４のタイマ割込みルーチンについて、その特徴部分を中心に説明する。タイマ割込みルーチンでは、電圧降下信号ＡＢＮを監視する電源監視処理が実行される（ＳＴ３１）。

この電源監視処理（ＳＴ３１）では、バックアップフラグＢＡＫＦＬＧの設定処理や、ステップＳＴ５の場合と同じ演算処理が実行されるが、これらに加えて、図１２（ｂ）に示す処理が実行される。

すなわち、書込ポインタＰＮＴをインクリメントした上で（ＳＴ４１）、その時の払出個数ＮＵＭを、強誘電体メモリＦｅＲＡＭのＰＮＴ番地に書込むと共に、その次のアドレスにＥＯＦデータを書込む（ＳＴ４２）。このような処理を実行するのは、遊技機の電源が遮断される営業終了時に、それまでに強誘電体メモリＦｅＲＡＭに書込めていなかった（基準値ＭＡＸに満たない）賞球実績データを記憶するためである。

なお、ステップＳＴ４２の処理に先行して、図１１（ｂ）に示す問合せ処理（ＳＴ１１〜ＳＴ１６）と、図１２（ｄ）に示す送信準備処理（ＳＴ１７〜ＳＴ１９）が実行され、賞球実績データとＥＯＦデータの書込み後には（ＳＴ４２）、図１２（ｆ）に示す送信終了処理（ＳＴ２２〜ＳＴ２３）が実行されるのは勿論である。

また、電源遮断時に記憶された、当日営業終了時の基準値ＭＡＸに満たない賞球実績データは、翌日の電源投入時に実行される、演出制御部２２の初期設定処理（図１３のＳＴ５１参照）によってＲｅａｄアクセスされ、演出制御部２２の強誘電体メモリ３８に取得される（図１４（ｂ）参照）。

以上のような意義を有する電源監視処理（ＳＴ３１）が終われば、通常の払出制御部と同様の払出制御処理が実行されて（ＳＴ３２〜ＳＴ４０）、タイマ割込み処理が終わる。但し、本実施例では、賞球処理（ＳＴ３７）として、図１２（ｃ）の処理が付加されている。

すなわち、遊技者に賞球が払出された場合には、払出個数ＮＵＭを累積演算によって増加させ（ＳＴ４３）、累積値ＮＵＭが基準値ＭＡＸを超えたか否かを判定する（ＳＴ４４）。そして、累積値ＮＵＭが基準値ＭＡＸを超えた場合には、ＮＵＭ←ＮＵＭ−ＭＡＸの演算によって払出個数ＮＵＭを清算する（ＳＴ４５）。

次に、書込ポインタＰＮＴをインクリメントした後（ＳＴ４６）、強誘電体メモリＦｅＲＡＭのＢｕｓｙ状態を問合せ（ＳＴ４７）と、図１２（ｄ）に示す送信準備処理を実行する（ＳＴ４８）。そして、その後、データ書込み処理を実行する（ＳＴ４９）。具体的には、図１２（ｅ）に示す通りであり、ＰＮＴ値である書込みアドレス値を出力し（ＳＴ２０）、強誘電体メモリＦｅＲＡＭの該当番地（ＰＮＴ番地）に規定値（ＦＦＨ）を書込み（ＳＴ２１）、その次のアドレスにＥＯＦデータを書込む（ＳＴ２１’）。そして、最後に、図１２（ｆ）に示す送信終了処理が実行する（ＳＴ５０）。以上の処理によって、図１２（ｇ）に示す書込み処理が完了することになる。

続いて、図１３に基づいて、演出制御部２２の動作について、その特徴部分を中心に説明する。演出制御部２２の制御動作は、ＣＰＵリセット後に実行されるメインルーチン（図１３（ａ））と、一定時間毎に起動されるタイマ割込みルーチン（不図示）と、時計ＩＣ（リアルタイムクロック）ＲＴＣからの割込みルーチン（図１３（ｂ））とを含んで実現されている。

本実施例では、強誘電体メモリＦｅＲＡＭ（払出制御部２４）の賞球実績データは、演出制御部２２によって間欠的に取得され（Ｒｅａｄアクセス）、リアルタイムクロックＲＴＣ（図８（ｂ））から取得する時刻情報と共に、図１４（ｂ）に示す遊技管理リストＴＢＬ１（強誘電体メモリ３８）に不揮発的に記憶される。この賞球実績データのＲｅａｄアクセスには、読出ポインタＰＴ１が使用され、賞球実績データの記憶動作には、書込ポインタＰＴ２が使用されるが、これらポインタの値ＰＴ１，ＰＴ２は、演出制御部２２の強誘電体メモリ３８に不揮発的に保存されている。

また、主制御部２１から受ける異常報知コマンドに基づいて特定されるエラー情報については、図１４（ｃ）に示すエラー管理リストＴＢＬ２（強誘電体メモリ３８）に、リアルタイムクロックＲＴＣから取得する時刻情報と共に不揮発的に記憶される。なお、このときに使用される書込ポインタＰＴ３についても、演出制御部２２の強誘電体メモリ３８に不揮発的に保存されている。

以上を踏まえて、メインルーチン（図１３（ａ））について説明する。遊技機に電源が投入されると、ＣＰＵは、シリアルポートＳＥＲＩｂを含んで、ワンチップマイコン４０各部を初期設定すると共に、リアルタイムクロックＲＴＣの異常フラグＦｏｓを読出し、万一、異常フラグＦｏｓがセット状態であると、時刻異常を報知する（ＳＴ５１）。

先に説明した通り、セット状態の異常フラグＦｏｓは、電源遮断時に、リアルタイムクロックＲＴＣ用の二次電池ＢＴに電圧降下があったことを意味している。本実施例の場合、異常フラグＦｏｓのセット状態は、その後も維持されるよう構成されているので、時刻異常の報知動作に対応して、係員がリアルタイムクロックＲＴＣの時刻情報を再設定するなどの初期処理によって、異常フラグＦｏｓをリセットしない限り、その翌日も同じ時刻異常が報知されることになり、この結果として、リアルタイムクロックＲＴＣの時刻情報の正当性が常に担保される。

また、初期設定処理として、払出制御部２４の強誘電体メモリＦｅＲＡＭから、前日の電源遮断前の未取得の賞球実績データを取得する（ＳＴ５１）。具体的には、払出制御部２４の強誘電体メモリＦｅＲＡＭをＲｅａｄアクセスして、前日の未取得分の払出個数を、読出ポインタＰＴ１に基づいて取得し、取得した払出個数を、書込ポインタＰＴ２に基づいて、演出制御部２２の遊技管理リストＴＢＬ１に記憶する（図１４（ｂ）の最終欄参照）。なお、時刻情報として、前日の２４時００分００秒を、遊技管理リストＴＢＬ１の該当欄に格納する。

先に説明した通り、読出ポインタＰＴ１と書込ポインタＰＴ２は、演出制御部２２の強誘電体メモリ３８に不揮発的に保存されている。そこで、電源投入時の読出ポインタＰＴ１の値に基づいて、払出制御部２４の強誘電体メモリＦｅＲＡＭの該当アドレスをＲｅａｄアクセスし、その後、ＥＯＦデータを検出するまでＲｅａｄ動作を継続することで、前日の未取得分の払出個数を取得する。

なお、このＲｅａｄ動作には、Ｌｉｓｔｅｎ（ｂ）パルスの出力処理と、その後に取得するＲｅｓｐｏｎｓｅ（ｂ）信号のレベル判定処理と、図１３（ｄ）に示す受信準備処理（ＲＴ１７〜ＲＴ１８）とが先行される。また、Ｒｅａｄ動作は、具体的には、図１３（ｅ）に示す通りであり、読出しアドレス（ＰＴ１値）の出力処理（ＲＴ２０）と、強誘電体メモリＦｅＲＡＭ（払出制御部２４）から読出したデータを、書込ポインタＰＴ２の指示する遊技管理リストＴＢＬ１の該当欄に格納する処理（ＲＴ２１）と、で構成されている。そして、最後に、図１３（ｆ）に示す受信終了処理が実行される。

図１４（ｂ）は、初期処理（ＳＴ５１）を終えた後の遊技管理リストＴＢＬ１を示しており、その最終欄に、２４時００分００秒の賞球実績（最終個数）として、初期処理（ＳＴ５１）で取得した賞球実績データ（１３７個）が記載されている。本実施例では、このような初期処理（ＳＴ５１）を設けるので、規定値（例えば５０個）毎に、払出制御部２４の強誘電体メモリＦｅＲＡＭに記憶される払出数を、演出制御部２２が間欠的にＲｅａｄアクセスするにも拘わらず、前日の払出個数を、演出制御部２２が正確に把握することができる。なお、初期処理（ＳＴ５１）を終えた後、読出ポインタＰＴ１は、払出制御部２４の強誘電体メモリＦｅＲＡＭの初期位置を指示するべく初期設定される。

その後は、タイマ割込み処理（不図示）による割込み回数が１５回を超える毎に、演出制御部２２としての通常の演出制御処理（ＳＴ５３〜ＳＴ５９）を実行する。但し、本実施例では、コマンド解析処理（ＳＴ５４）として、図１３（ｃ）の処理が付加されている。

すなわち、主制御部２１から変動パターンコマンドを受信した場合には、賞球実績を更新するか否かを、所定の更新条件に基づいて判定する。更新条件は、適宜に設定されるが、この実施例では、（１）ハズレ状態の変動パターンコマンドを５回連続で受信すること、または、（２）大当り状態の変動パターンコマンドを受信すること、を更新条件としている。なお、大当り状態は、確変当りと、非確変当りに区別される。

一方、このような更新条件を満たさない場合には、次に、異常報知コマンドを受けた否かを判定する（ＳＴ７１）。先に説明した通り、この実施例では、（１）磁石や振動を検知する異常時、（２）不正電波を検知する異常時、（３）図柄始動口１５などが不合理に解放された異常時、（４）普通入賞口１７などの異常検知時、及び（５）ドア開放時などに、主制御部２１から、その旨の異常報知コマンドが送信されるよう構成されている。

そこで、このような異常報知コマンドを受けた演出制御部２２では、リアルタイムクロックＲＴＣをアクセスして時刻情報を取得し、取得した時刻情報と異常報知コマンドを対応させて、強誘電体メモリ３８のエラー管理リストＴＢＬ２（図１４（ｃ））の該当欄に記憶する。なお、エラー管理リストＴＢＬ２の該当欄は、書込ポインタＰＴ３によって特定される。

また、このとき、遊技管理リストＴＢＬ１の記憶内容を取得して、それまでの累積払出数を特定して、エラー管理リストＴＢＬ２の該当欄に記憶する。なお、遊技管理リストＴＢＬ１からのデータＲｅａｄ動作や、エラー管理リストＴＢＬ２へのデータＷｒｉｔｅ動作は、通常のＳＲＡＭへのランダムアクセスと同様の手順で実行されるので、特別な制御処理（アクセス処理）が必要とされることはない。

このように、本実施理例では、異常報知コマンドを受ける毎に、それまでの累積払出数を記憶するので、上記した（１）〜（５）の異常報知コマンドを受けた後の払出数を、その次に異常報知コマンドを受けたタイミングで把握することができる。そして、異常報知コマンドの受信頻度や、最初に異常報知コマンドを受けた後の払出個数などを総合評価して適切な異常報知動作を実行することができる。

以上、異常報知コマンドについて説明したので、続いて、変動パターンコマンドを受けた場合について説明する。変動パターンコマンドを受けた場合であって、前記した遊技実績データの更新条件を満たす場合には、払出制御部２４の強誘電体メモリＦｅＲＡＭについて、読出ポインタＰＴ１が指示する読出しアドレスからＲｅａｄアクセスを開始し、ＥＯＦデータを取得するまで、賞球実績データとして、規定値ＦＦＨを繰り返し取得する（ＳＴ６２）。なお、この取得動作においても、Ｌｉｓｔｅｎ（ｂ）パルスの出力処理と、その後に取得するＲｅｓｐｏｎｓｅ（ｂ）信号のレベル判定処理と、図１３（ｄ）に示す受信準備処理（ＲＴ１７〜ＲＴ１８）とが先行される。

また、Ｒｅａｄ動作（規定値ＦＦＨの取得処理）は、具体的には、図１３（ｅ）と同様に実行されるが、ステップＳＴ６２の処理では、取得した規定値ＦＦＨの総和（賞球実績データ）を、適宜なワークエリアに一時保存する。そして、図１３（ｆ）に示す受信終了処理を実行した後、読出しポインタＰＴ１の値を、規定値ＦＦＨの取得回数に対応して増加更新する（ＳＴ６３）。

次に、リアルタイムクロックＲＴＣをアクセスして、その時の年月日及び現在時刻を取得する。なお、このアクセス時には、リアルタイムクロックＲＴＣのＢｕｓｙフラグを判定して、リアルタイムクロックＲＴＣが時刻更新処理を終えた後の時刻情報を取得する。そして、取得した時刻情報と、賞球実績データの総和値とを対応させて、書込ポインタＰＴ２が指示する遊技管理リストＴＢＬ１（強誘電体メモリ３８）の記憶位置に記憶する。

その後、書込ポインタＰＴ２を更新した上で、書込ポインタＰＴ２と読出ポインタＰＴ１の値を、強誘電体メモリ３８（演出制御部２２）の該当領域に記憶する（ＳＴ６４）。なお、この記憶動作は、通常のＳＲＡＭへの書込み動作と同一であり、払出制御部２４の強誘電体メモリＦｅＲＡＭをアクセスする場合のような手続きは不要である。

図１４（ｂ）は、演出制御部２２の強誘電体メモリ３８に配置された遊技管理リストＴＢＬ１を例示した図面であり、ある営業日（○年○月○日）の営業途中から営業終了までの賞球実績データを示している。この例では、営業途中から非確変当りの変動パターンコマンドを受けるまでの払出個数が△個となっている（第１記載欄）。そして、その後、ハズレ状態の変動パターンコマンドを１０回連続で受けているが、最初の５回の払出個数が○個で、次の５回の払出個数が●個である（第２〜３記載欄）。

次に、確変当りの変動パターンコマンドを受けるまでの払出個数が□個、ハズレ状態の変動パターンコマンドを５回受けた後の払出個数が△個である（第４〜５記載欄）。その後、第６記載欄に示される通り、確変当りの変動パターンコマンドを受けるものの（払出個数■個）、ハズレ状態の変動パターンコマンドを５回未満受けた可能性の後、非確変当りの変動パターンコマンドを受けている（第６記載欄：払出個数▽個）。そして、その後は、ハズレ状態の変動パターンコマンドを５回未満受けた可能性を含んで、最終の払出個数が１３７個となっている。

この遊技管理リストＴＢＬ１は、演出制御部２２の強誘電体メモリ３８に配置されており、上記の記憶データを永続的に保持できるので、賞球払出個数の推移だけでなく、大当り状態となった回数や、確変当りと非確変当りの各回数や、連チャン回数などを、営業日を超えて記憶保存することができる。

なお、この遊技機では、確変当り状態となると、その後の大当り抽選の当選確率が上がる上に、電動式チューリップの開放時間が長い「電チューサポート」と称される遊技状態に移行するが、電チューサポートの遊技状態は、非確変当りの変動パターンコマンドを受けると終了する。一般に、遊技者は、この電チューサポート期間を連チャンなどと称するが、本実施例によれば、この連チャン期間での払出個数を正確に記憶することもできる。例えば、図１４（ｂ）の場合には、確変当りの変動パターンコマンドを受けてから、非確変当りの変動パターンコマンドを受けるまでの払出個数は、△＋■＋▽個である。

本実施例では、遊技者にとって有益な上記のような情報が、演出制御部２２の強誘電体メモリ３８に長期間にわたって保存されるので、その遊技機の遊技状態の統計的に把握することもできる。図１３（ｂ）に示す集計割込み処理は、そのための処理であり、例えば、毎週金曜日の２１時５０分には、リアルタイムクロックＲＴＣから受ける割込み信号ＩＲＱに基づいて適宜な集計処理が実行される（ＳＴ６０）。

なお、この集計処理では、図１４（ｂ）の遊技管理リストＴＢＬ１に基づく統計処理だけでなく、図１４（ｃ）のエラー管理リストＴＢＬ２に基づく集計処理も実行される。統計処理は、強誘電体メモリ３８（演出制御部２２）をアクセスして実行されるが、通常のＳＲＡＭと同様の手順でランダムアクセスできるので、如何に複雑高度な統計処理を実行しても、そのための処理時間が長引くことはなく、演出制御部２２の他の制御動作に悪影響を与えることはない。また、仮に、営業終了直前に、集計割込み処理が開始されても、必要な統計処理を、営業終了までに確実に完了させることができる。

以上の通り、本実施例では、払出制御部と演出制御部にランダムアクセス可能な不揮発性メモリを配置するので、遊技実績を長期間にわたって記憶保持することができる。

以上、実施例について詳細に説明したが、具体的な記載内容は特に本発明を限定するものではない。例えば、実施例では、ランダムアクセス可能な不揮発性メモリとして、強誘電体メモリ（Ferroelectric Random Access Memory）を使用したが、何ら限定されず、例えば、磁気抵抗メモリ（Magnetoresistive RAM）などを使用するのも好適である。

また、払出制御部２４に、ＳＰＩ（Serial Peripheral Interface ）方式で動作する素子を配置し、演出制御部２２に通常のＳＲＡＭと同等のアクセス手順で動作する素子を配置したが何ら限定されない。すなわち、払出制御部２４に通常のＳＲＡＭと同等のアクセス手順で動作する不揮発性メモリを配置し、その記憶内容を、必要時に、演出制御部２２が取得する構成を採っても良い。

なお、演出制御部２２が、払出制御部２４に配置された不揮発性メモリを直接的にＲｅａｄアクセスする構成を採ると、追加してアドレスバスの配線が必要となるので、演出制御部２２からの要求信号（好適には１ビット信号）に応答して、払出制御部２４が不揮発性メモリの内容を読出し、これを演出制御部２２にシリアル送信するのが好適である。

また、実施例では、エラー報知コマンドについて主制御部２１から演出制御部２２にパラレル送信しているが、これをシリアル送信するのも好適である。この場合には、演出制御部２２に、ＳＰＩ方式で動作する不揮発性メモリを配置すれば、主制御部がこれを直接的にＷｒｉｔｅアクセスすることもできる。

なお、このような場合も含め、同一のメモリ素子を複数のＣＰＵでアクセスする場合には、異なるＣＰＵからの同時アクセスの衝突を防止する必要があり、図４と同様のアクセス制御回路が必要となる。しかし、図４のような回路構成において、ＣＬＲパルスのＣＰＵからの供給は必須ではなく、むしろ、チップセレクト信号ＣＳバーの立ち上げりエッジに同期して機能するワンショットマルチバイブレータなどによってＣＬＲパルスを自動生成する方が好適である。

また、上記の実施例は、パチンコ機について説明したが、本発明の適用は、何ら弾球遊技機に限定されず、回胴遊技機（スロットマシン）に適用するのも好適である。例えば、主制御部とサブ制御部に区分されているスロットマシンであれば、何れか一方又は双方に、ランダムアクセス可能な不揮発性メモリを配置すれば、機器構成を複雑化することなく、主制御部及び／又はサブ制御部に、遊技実績を永続的に保存することができる。

遊技実績を特定する情報としては、例えば、（１）遊技者の獲得メダル数（＝払出メダル数−消費メダル数）の履歴情報、（２）ビックボーナスやレギュラーボーナスと称される大当りゲーム（ボーナスゲーム）に関する履歴情報、（３）ＡＴ（アシストタイム）やＡＲＴ（アシストリプレイタイム）などを含む遊技者支援に関する履歴情報、（４）疑似ボーナスに関する履歴情報などが含まれる。なお、疑似ボーナスの当選確率に影響を与える遊技状態として、「潜在モード」が設けられている遊技機では、このような遊技状態に関する履歴情報も含まれる。なお、ＡＴやＡＲＴや疑似ボーナスの当否抽選をサブ制御部で実行する場合には、上記全ての遊技実績をサブ制御部で把握することができ、メモリ容量に法的制限のないサブ制御部に永続的に記憶保持することができる。

また、上記の各実施例では、専ら、不揮発性メモリを使用したが、必ずしも、このような構成に限定されない。すなわち、例えば、主制御部又はサブ制御部に、図８（ｂ）に示すようなリアルタイムクロックＲＴＣを搭載する場合には、リアルタイムクロックＲＴＣに供給する電源電圧で駆動されるＳＲＡＭ（Static RAM）に遊技に関する履歴情報に記憶しても良い。なお、ＤＲＡＭ（Dynamic RAM ）の使用が禁止されるものではないが、ＳＲＡＭは、ＤＲＡＭに比べ記憶保持状態での消費電力を大幅に抑制できるので、リアルタイムクロックＲＴＣを組み合わせてＳＲＡＭを使用するのが好適である。

なお、何れの場合も、揮発性メモリにバックアップされた履歴情報は、リアルタイムクロックＲＴＣから定期的（例えば、所定曜日の所定時刻）に受ける割込み信号ＩＲＱに基づいて、適宜に集計されるのが好ましい（ＳＴ６０参照）。

ＧＭ 遊技機
２１ 主制御手段
２２’ 演出制御部（サブ制御手段）
２４ 払出制御手段（サブ制御手段）
ＦｅＲＡＭ 不揮発性メモリ

Claims (3)

1. 遊技動作を中心統括的に制御する主制御手段と、主制御手段から受けた制御コマンドに基づいて演出動作を実行するサブ制御手段を設けた遊技機であって、
   サブ制御手段には、
   ランダムアクセス可能であって、書込み動作と読出し動作とが実行可能なメモリと、遊技機の電源遮断後も動作を継続して、年月日及び時刻を定常的に計時する計時手段とが配置され、
   制御コマンドに基づいて特定される遊技状態、及び／又は、自らが決定した遊技状態が、前記メモリに、計時手段が特定する計時情報と共に、不揮発的に記憶されるよう構成され、
   計時手段は、遊技機の電源遮断後、バックアップ電源又は二次電池から直流電圧を受けて動作を継続する一方、前記直流電圧が異常に低下したことを示す記憶部を有して構成されていることを特徴とする遊技機。
2. 前記メモリを、強誘電体メモリまたは磁気抵抗メモリで構成することで不揮発的な記憶を実現している請求項１に記載の遊技機。
3. 前記メモリが、遊技機の電源遮断後、バックアップ電源又は二次電池から直流電圧を受けて動作を継続することで、不揮発的な記憶を実現している請求項１に記載の遊技機。

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