以下、本発明の実施の形態について図を参照しながら説明する。実施の形態中の説明で使用する図は、説明を容易にするための模式的なものであり、図中の各要素の形状、寸法、大小関係などは、実際の実施においては必ずしも図に示されたとおりとは限らず、本発明の効果が得られる範囲内で適宜変更可能である。第1導電形をn形で、第2導電形をp形で説明するが、それぞれこの逆の導電形とすることも可能である。半導体としては、シリコンを一例に説明するが、SiCやGaNなどの化合物半導体にも適用可能である。絶縁膜としては、シリコン酸化膜を一例に説明するが、シリコン窒化膜、シリコン酸窒化膜、アルミナなどの他の絶縁体を用いることも可能である。n形の導電形をn+、n、n−で表記した場合は、この順にn形不純物濃度が低いものとする。p形においても同様に、p+、p、p−の順にp形不純物濃度が低いものとする。
Hereinafter, embodiments of the present invention will be described with reference to the drawings. The drawings used in the description of the embodiment are schematic for ease of description, and the shape, size, size relationship, etc. of each element in the drawing are not necessarily shown in the drawings in actual implementation. The present invention is not limited to the above, and can be appropriately changed within a range in which the effect of the present invention can be obtained. Although the first conductivity type is described as n-type and the second conductivity type is described as p-type, the opposite conductivity types may be used. As a semiconductor, silicon will be described as an example, but it can also be applied to a compound semiconductor such as SiC or GaN. As the insulating film, a silicon oxide film will be described as an example, but other insulators such as a silicon nitride film, a silicon oxynitride film, and alumina may be used. When n-type conductivity is expressed by n + , n, and n − , the n-type impurity concentration is assumed to be lower in this order. Similarly, in the p-type, the p-type impurity concentration is low in the order of p + , p, and p − .
(第1の実施の形態)
第1の実施の形態について、図1を用いて説明する。図1は、本実施の形態に係る半導体装置100の要部の模式図であり、図1(a)は半導体装置100の要部の断面図である。図1(b)は、半導体装置の要部の上面図であり、図中のA−Aにおける断面図が図1(a)である。図1(c)は、図1(b)のB−Bにおける断面図である。図1(b)の上面図において、半導体装置100の中心から端部に向かう一方向をX方向(第2の方向)とし、これに直交する方向をY方向(第1の方向)とする。以下の実施の形態についても、同様に用いる。
(First embodiment)
A first embodiment will be described with reference to FIG. FIG. 1 is a schematic diagram of a main part of a semiconductor device 100 according to the present embodiment, and FIG. 1A is a cross-sectional view of the main part of the semiconductor device 100. FIG. 1B is a top view of the main part of the semiconductor device, and FIG. 1A is a cross-sectional view taken along the line AA in FIG. FIG.1 (c) is sectional drawing in BB of FIG.1 (b). In the top view of FIG. 1B, one direction from the center to the end of the semiconductor device 100 is defined as an X direction (second direction), and a direction orthogonal thereto is defined as a Y direction (first direction). The same applies to the following embodiments.
図1に示したように、半導体装置100は、第1から第4の半導体層を備え、平面に見たときに、第1のトレンチ内に設けられたゲート電極により形成される素子領域と、この素子領域を内部に含む第1の領域と、第2のトレンチでこの第1の領域と分離された第2の領域と、を備える。第1から第4の半導体層はシリコンからなる。n+形ドレイン層1の上にn+形ドリフト層よりもn形不純物濃度が低いn−形ドリフト層2(第1半導体層)が設けられる。n形ドリフト層2の上には、p形ベース層3(第2半導体層)が設けられる。p形ベース層3の上には、n−形ドリフト層2よりも不純物濃度が高いn+形ソース層4(第3半導体層)が設けられる。
As shown in FIG. 1, the semiconductor device 100 includes first to fourth semiconductor layers, and when viewed in a plane, an element region formed by a gate electrode provided in the first trench, A first region including the element region therein; and a second region separated from the first region by a second trench. The first to fourth semiconductor layers are made of silicon. n + n-type impurity concentration than the n + -type drift layer on the form drain layer 1 is low the n - type drift layer 2 (first semiconductor layer) is provided. A p-type base layer 3 (second semiconductor layer) is provided on the n-type drift layer 2. An n + -type source layer 4 (third semiconductor layer) having an impurity concentration higher than that of the n − -type drift layer 2 is provided on the p-type base layer 3.
n+形ソース層4の表面からn+形ソース層4及びp形ベース層3を貫通してn−形ドリフト層2に達する第1のトレンチが設けられている。第1のトレンチ5は、例えば図中Y方向に延伸するストライプ状に複数形成される。第1のトレンチ5の内壁上には、ゲート絶縁膜7として機能する第1の絶縁膜7が形成される。ゲート絶縁膜7は、一例として第1のトレンチの内壁のシリコンを熱酸化させた熱酸化膜である。ゲート絶縁膜7は、熱酸化に限らず、CVDなどによるシリコン酸化膜でもよい。ゲート電極8が、ゲート絶縁膜7を介して第1のトレンチ5内に埋め込まれている。ゲート電極8は、例えばポリシリコンで構成される。以上により、ゲート電極8がY方向に延伸してストライプ状に複数個設けられている。このゲート電極8が設けられている領域は、後述する素子領域となる。この素子領域で、ゲート電極が、ドレイン電極(第1の電極)からソース電極(第2の電極)に向かって流れる電流を制御する。
from the surface of the n + -type source layer 4 through the n + -type source layer 4 and the p-type base layer 3 n - first trench reaching the shape drift layer 2 is provided. A plurality of first trenches 5 are formed, for example, in a stripe shape extending in the Y direction in the figure. A first insulating film 7 that functions as the gate insulating film 7 is formed on the inner wall of the first trench 5. For example, the gate insulating film 7 is a thermal oxide film obtained by thermally oxidizing silicon on the inner wall of the first trench. The gate insulating film 7 is not limited to thermal oxidation, and may be a silicon oxide film formed by CVD or the like. A gate electrode 8 is embedded in the first trench 5 via the gate insulating film 7. The gate electrode 8 is made of, for example, polysilicon. As described above, a plurality of gate electrodes 8 are provided in stripes extending in the Y direction. The region where the gate electrode 8 is provided becomes an element region which will be described later. In this element region, the gate electrode controls the current flowing from the drain electrode (first electrode) toward the source electrode (second electrode).
n+形ソース層4とp形ベース層3が、素子領域を内側に含んだ第1の領域と、その外周で第1の領域を取り囲む第2の領域との間において分かれるように、環状構造の第2のトレンチ6が、n+形ソース層4の表面からn+形ソース層4とp形ベース層3を貫通して第1の領域を取り囲むように形成される。すなわち、平面に見たときに、第2のトレンチ6の内側に、第1の領域が形成され、第2のトレンチ6の外側に第2の領域が形成される。第1の領域と第2の領域の間では、n+形ソース層4とp形ベース層3が、第2のトレンチにより離間分離されている。第1の領域の内側に素子領域が形成されているため、素子領域は第1の領域の一部と見なすこともできる。素子領域よりも外側を終端領域と呼び、素子領域を除いた第1の領域と第2の領域が終端領域に該当する。終端領域で、p形ベース層3とn+形ソース層4は、第2のトレンチ6により、終端されている。
The n + -type source layer 4 and the p-type base layer 3 are annular structures so as to be separated between a first region including the element region inside and a second region surrounding the first region on the outer periphery thereof. second trench 6 is formed so as to surround the first region through the n + -type source layer 4 and the p-type base layer 3 from the surface of the n + -type source layer 4. That is, when viewed in a plane, the first region is formed inside the second trench 6, and the second region is formed outside the second trench 6. Between the first region and the second region, the n + -type source layer 4 and the p-type base layer 3 are separated by a second trench. Since the element region is formed inside the first region, the element region can be regarded as a part of the first region. The outside of the element region is called a termination region, and the first region and the second region excluding the element region correspond to the termination region. In the termination region, the p-type base layer 3 and the n + -type source layer 4 are terminated by the second trench 6.
第2のトレンチは、第1のトレンチと一体に形成されることで、余分なリソグラフィー工程とエッチング工程を削減できる。第2の絶縁膜9が、第1のトレンチ5のゲート絶縁膜7と同様に、熱酸化により第2のトレンチ6の内壁に形成される。第1のトレンチ5にゲート絶縁膜7を形成する工程と一体で行うことで、工程を削減することが可能である。
Since the second trench is formed integrally with the first trench, an extra lithography process and an etching process can be reduced. Similar to the gate insulating film 7 of the first trench 5, the second insulating film 9 is formed on the inner wall of the second trench 6 by thermal oxidation. By performing the process integrally with the process of forming the gate insulating film 7 in the first trench 5, the process can be reduced.
第3の絶縁膜10が、素子領域、第1の領域及び第2の領域のn+形ソース層4の上面を覆い、第1のトレンチ5の内壁に形成されたゲート絶縁膜7と第2のトレンチ6の内壁に形成された第2の絶縁膜9と接続し、n+形ソース層4を外部から絶縁するように設けられる。第3の絶縁膜10もまた、ゲート絶縁膜7と第2の絶縁膜9と同様に熱酸化やCVDにより形成されたシリコン酸化膜とすることができる。第3の絶縁膜10は、ゲート絶縁膜7と第2の絶縁膜9より厚く形成されることで、後述のゲート配線層11とチャネルストッパ層19に対する耐圧を向上することができる。
The third insulating film 10 covers the upper surface of the n + -type source layer 4 in the element region, the first region, and the second region, and the gate insulating film 7 formed on the inner wall of the first trench 5 and the second region The n + -type source layer 4 is connected to the second insulating film 9 formed on the inner wall of the trench 6 so as to insulate from the outside. Similarly to the gate insulating film 7 and the second insulating film 9, the third insulating film 10 can also be a silicon oxide film formed by thermal oxidation or CVD. By forming the third insulating film 10 to be thicker than the gate insulating film 7 and the second insulating film 9, it is possible to improve the breakdown voltage against the gate wiring layer 11 and the channel stopper layer 19 described later.
ゲート配線層11が、素子領域と第2のトレンチ6の間にある第1の領域内のn+形ソース層4上に第3の絶縁膜10を介して設けられる。ゲート配線層11は、素子領域を囲むように形成され、図示しない部分で、Y方向に延伸するゲート電極8の両端で各ゲート電極8と電気的に接続される。平面に見たときに、図1(b)に示すように、ゲート配線層11は、Y方向に向かって延伸する部分と、図示しないX方向に延伸する部分を有し、X方向に延伸する部分で、ゲート電極8の両端に少なくとも電気的に接続する。
A gate wiring layer 11 is provided on the n + -type source layer 4 in the first region between the element region and the second trench 6 via the third insulating film 10. The gate wiring layer 11 is formed so as to surround the element region, and is electrically connected to each gate electrode 8 at both ends of the gate electrode 8 extending in the Y direction at a portion not shown. When viewed in a plane, as shown in FIG. 1B, the gate wiring layer 11 has a portion extending in the Y direction and a portion extending in the X direction (not shown), and extends in the X direction. The part is at least electrically connected to both ends of the gate electrode 8.
チャネルストッパ層19が、第2のトレンチ6と第2の領域との境界にある段差部(角部)を覆うように、第2のトレンチの底部から第2の領域のn+形ソース層4上にかけて、第2の絶縁膜9及び第3の絶縁膜10を介して設けられる。ゲート配線層11とチャネルストッパ層19は、ポリシリコンからなり、ゲート電極8と一体に形成される。
The channel stopper layer 19 covers the step portion (corner) at the boundary between the second trench 6 and the second region so that the n + -type source layer 4 in the second region from the bottom of the second trench. It is provided via the second insulating film 9 and the third insulating film 10 over the top. The gate wiring layer 11 and the channel stopper layer 19 are made of polysilicon and are formed integrally with the gate electrode 8.
シリコン酸化膜からなる層間絶縁膜12が、ゲート電極8上、第3の絶縁膜10上、ゲート配線層11上、及びチャネルストッパ層19上に設けられ、ゲート電極8、ゲート配線層11、及びチャネルストッパ層19を外部から絶縁する。
An interlayer insulating film 12 made of a silicon oxide film is provided on the gate electrode 8, the third insulating film 10, the gate wiring layer 11, and the channel stopper layer 19, and the gate electrode 8, the gate wiring layer 11, and The channel stopper layer 19 is insulated from the outside.
トレンチ形状の第1の開口部14が、素子領域内の隣り合うゲート電極8の間で層間絶縁膜12、第3の絶縁膜10、及びn+形ソース層4を貫通しp形ベース層に達するように設けられている。第1の開口部に露出したp形ベース層の表面にはp+形コンタクト層が設けられている。
A trench-shaped first opening 14 penetrates the interlayer insulating film 12, the third insulating film 10, and the n + -type source layer 4 between adjacent gate electrodes 8 in the element region to form a p-type base layer. It is provided to reach. A p + -type contact layer is provided on the surface of the p-type base layer exposed in the first opening.
トレンチ形状の第2の開口部15が、素子領域の最も第2の領域側にあるゲート電極8の第2の領域側にとなり合う位置に、層間絶縁膜12、第3の絶縁膜10及びn+形ソース層4を貫通してp形ベース層3に達するように設けられている。第2の開口部15は、素子領域と終端領域との境界に設けられている。第2の開口部15で露出したp形ベース層3の表面にはp+形コンタクト層22が設けられている。
The interlayer insulating film 12, the third insulating film 10, and the n-type insulating film 12 are arranged at a position where the trench-shaped second opening 15 is close to the second region side of the gate electrode 8 that is closest to the second region of the element region. The p-type base layer 3 is provided so as to penetrate the + -type source layer 4. The second opening 15 is provided at the boundary between the element region and the termination region. A p + -type contact layer 22 is provided on the surface of the p-type base layer 3 exposed through the second opening 15.
トレンチ形状のゲート配線開口部16が、層間絶縁膜12を貫通しゲート配線層11の内部に達するように設けられている。ゲート配線開口部16で露出したゲート配線層11の表面には、p+形コンタクト層22が設けられている。
A trench-shaped gate wiring opening 16 is provided so as to penetrate the interlayer insulating film 12 and reach the inside of the gate wiring layer 11. A p + -type contact layer 22 is provided on the surface of the gate wiring layer 11 exposed at the gate wiring opening 16.
トレンチ形状の開口部20が、第2の領域上で層間絶縁膜12を貫通しチャネルストッパ層19の内部に達するように設けられている。開口部20で露出したチャネルストッパ層19の表面には、p+形コンタクト層22が設けられている。
A trench-shaped opening 20 is provided so as to penetrate the interlayer insulating film 12 and reach the inside of the channel stopper layer 19 on the second region. A p + -type contact layer 22 is provided on the surface of the channel stopper layer 19 exposed at the opening 20.
第2の領域の最外周部である、半導体装置100のチップの端部に沿って、層間絶縁膜12、第3の絶縁膜10、n+形ソース層を貫通しp形ベース層3に達する開口部25が設けられている。開口部25には、半導体装置100のチップの端部が露出する。この開口部は、半導体装置100をチップ化する際にダイシングラインとして使用される。開口部25で露出したp形ベース層の表面には、p形コンタクト層が設けられる。
Along the end portion of the chip of the semiconductor device 100, which is the outermost peripheral portion of the second region, penetrates the interlayer insulating film 12, the third insulating film 10, and the n + -type source layer and reaches the p-type base layer 3. An opening 25 is provided. The end of the chip of the semiconductor device 100 is exposed in the opening 25. This opening is used as a dicing line when the semiconductor device 100 is formed into a chip. A p-type contact layer is provided on the surface of the p-type base layer exposed through the opening 25.
上記第1の開口部14、第2の開口部15、ゲート配線開口部16、及び開口部20、25は、一体に形成することができる。各開口部に露出した部分に設けられたp形コンタクト層22は、同一のイオン注入及び拡散工程により一体に形成されることができる。
The first opening 14, the second opening 15, the gate wiring opening 16, and the openings 20, 25 can be integrally formed. The p-type contact layer 22 provided in the portion exposed at each opening can be integrally formed by the same ion implantation and diffusion process.
ドレイン電極13(第1の電極)が、n+形ドレイン層1のn−形ドレイン層と対向する表面に設けられ、n+形ドレイン層1とオーミックコンタクトしている。
A drain electrode 13 (first electrode), the n + -type drain layer 1 n - provided in the form drain layer facing the surface, and ohmic contact with the n + -type drain layer 1.
ソース電極17(第2の電極)が、第1の開口部及び第2の開口部を通じてp形コンタクト層22に接合して設けられる。p+形コンタクト層22とオーミックコンタクトして、ソース電極17がp+形ベース層3に電気的に接続される。なお、第2の開口部は、第1の開口部よりもX方向の幅が広くなるように設けられている。
A source electrode 17 (second electrode) is provided to be joined to the p-type contact layer 22 through the first opening and the second opening. The source electrode 17 is electrically connected to the p + -type base layer 3 in ohmic contact with the p + -type contact layer 22. Note that the second opening is provided to have a width in the X direction wider than that of the first opening.
ゲート金属配線層18がゲート配線開口部を通じてp+形コンタクト層22に接合して設けられる。p+形コンタクト層22とオーミックコンタクトして、ゲート金属配線層18は、ゲート配線層11に電気的に接続される。ゲート金属配線層は、ゲート配線開口部から第2のトレンチの底部にかけて延伸し、第1の領域と第2のトレンチの境界部の段差(角部)を覆うように、層間絶縁膜12上に設けられている。
A gate metal wiring layer 18 is provided bonded to the p + -type contact layer 22 through the gate wiring opening. The gate metal wiring layer 18 is electrically connected to the gate wiring layer 11 in ohmic contact with the p + -type contact layer 22. The gate metal wiring layer extends on the interlayer insulating film 12 so as to extend from the gate wiring opening to the bottom of the second trench and to cover the step (corner) at the boundary between the first region and the second trench. Is provided.
チャネルストッパ電極21が、開口部20を通じてp+形コンタクト層22に接合して設けられる。p+形コンタクト層22とオーミックコンタクトして、チャネルストッパ電極21は、チャネルストッパ層19に電気的に接続される。チャネルストッパ電極21は、開口部20から第2のトレンチにかけて層間絶縁膜12上を延伸し、第2のトレンチ6と第2の領域の境界部の段差(角部)を覆うように設けられている。さらに、第2の開口部からチップ端部に向かって層間絶縁膜12上を延伸し、開口部25に露出したp+形コンタクト層22に電気的に接続されオーミックコンタクトしている。チップ端部はダイシングにより破砕層が存在し通電しやすい。このため、チャネルストッパ層19は、チャネルストッパ電極21、p+形コンタクト層22及びチップ端部を介してドレイン電極13と等電位になる。
A channel stopper electrode 21 is provided bonded to the p + -type contact layer 22 through the opening 20. The channel stopper electrode 21 is electrically connected to the channel stopper layer 19 in ohmic contact with the p + -type contact layer 22. The channel stopper electrode 21 is provided so as to extend on the interlayer insulating film 12 from the opening 20 to the second trench and cover the step (corner) at the boundary between the second trench 6 and the second region. Yes. Further, the interlayer insulating film 12 extends from the second opening toward the chip end, and is electrically connected to the p + -type contact layer 22 exposed in the opening 25 to make ohmic contact. The chip end portion is easily energized because of a crushed layer due to dicing. For this reason, the channel stopper layer 19 becomes equipotential with the drain electrode 13 via the channel stopper electrode 21, the p + -type contact layer 22 and the chip end.
図1(b)に示したように、X方向における第2の開口部15と第2のトレンチ6との間隔は、広い部分と狭い部分をY方向に向かって交互に有している。これにあわせてゲート配線11の平面形状が形成されている。第2の開口部15は、Y方向に沿って複数に分割されて、複数の分割部から構成されている。第2の開口部15の各分割部の両側で、これらと離間分離して、ゲート配線層11と隣り合う第1のトレンチ5からゲート配線層11に向かって第1のトレンチ5の延伸する部分に、ゲート絶縁膜を介してゲート電極が埋め込まれたゲート引き出し部8aが形成されている。図1(c)にゲート引き出し部8bとゲート配線層11とが接続する部分の断面図を示したように、X方向における第2の開口部15と第2のトレンチ6との間隔の幅の広い部分で、このゲート引き出し部8aが前記ゲート配線層11に電気的に接続している。
As shown in FIG. 1B, the interval between the second opening 15 and the second trench 6 in the X direction has wide portions and narrow portions alternately in the Y direction. In accordance with this, the planar shape of the gate wiring 11 is formed. The 2nd opening part 15 is divided | segmented into plurality along the Y direction, and is comprised from the several division part. A portion where the first trench 5 extends from the first trench 5 adjacent to the gate wiring layer 11 toward the gate wiring layer 11 on both sides of each divided portion of the second opening 15. In addition, a gate lead portion 8a in which a gate electrode is embedded through a gate insulating film is formed. As shown in the sectional view of the portion where the gate lead portion 8b and the gate wiring layer 11 are connected to each other in FIG. 1C, the width of the gap between the second opening 15 and the second trench 6 in the X direction is shown. The gate lead portion 8a is electrically connected to the gate wiring layer 11 at a wide portion.
第2の開口部15は、X方向における第2の開口部15と第2のトレンチ6との間隔の幅が狭い部分で、X方向の第2の領域に向かって突き出た凸部を有している。平面に見たときに、前記ゲート配線11の形状は、このX方向の第2の領域に向かって突き出た第2の開口部15の凸部に対向して、X方向の第2の領域に向かって凹んだ凹部を有する。
The second opening 15 is a portion where the width of the gap between the second opening 15 and the second trench 6 in the X direction is narrow, and has a protrusion protruding toward the second region in the X direction. ing. When viewed in a plane, the shape of the gate wiring 11 is opposite to the convex portion of the second opening 15 protruding toward the second region in the X direction, and is in the second region in the X direction. It has a recess that is recessed toward it.
以上説明したように、本実施の形態に係る半導体装置100が構成されている。次に、この半導体装置の動作と効果について説明する。
As described above, the semiconductor device 100 according to the present embodiment is configured. Next, the operation and effect of this semiconductor device will be described.
ゲート金属配線層18には、図示しない領域にゲート電極パッドが形成されている。このゲート電極パッドにボンディングワイヤ等を介してゲート電圧が供給される。供給されたゲート電圧は、ゲート配線層11を介して素子領域のゲート電極8に供給される。ソース電極17に対してドレイン電極13が正電圧の時に、ゲート電圧が閾値を超えると(以降オン状態と称す)、ドレイン電極からソース電極に電流が流れる。
A gate electrode pad is formed on the gate metal wiring layer 18 in a region not shown. A gate voltage is supplied to the gate electrode pad via a bonding wire or the like. The supplied gate voltage is supplied to the gate electrode 8 in the element region via the gate wiring layer 11. When the drain electrode 13 is positive with respect to the source electrode 17 and the gate voltage exceeds a threshold value (hereinafter referred to as an ON state), a current flows from the drain electrode to the source electrode.
ゲート電圧が閾値以下の時は(以降オフ状態と称す)、ドレイン電極13からソース電極17への電流が遮断される。このとき、ドレイン・ソース間に印加されている電圧により、p形ベース層3とn−形ドリフト層2との界面からn−形ドリフト層2に向かって空乏層が広がる。この空乏層が、半導体装置100のチップ端部のダイシングラインにまで空乏層が伸びないように、素子領域と終端領域の境界で、p形ベース3層は終端される必要がある。一般的には、p形不純物をn−形ドリフト層2の表面にマスクを介してイオン注入及び不純物拡散することにより、素子領域またはその近傍にだけp形ベース層3が形成される。
When the gate voltage is equal to or lower than the threshold value (hereinafter referred to as an off state), the current from the drain electrode 13 to the source electrode 17 is interrupted. At this time, the depletion layer spreads from the interface between the p-type base layer 3 and the n − -type drift layer 2 toward the n − -type drift layer 2 due to the voltage applied between the drain and the source. The p-type base 3 layer needs to be terminated at the boundary between the element region and the termination region so that the depletion layer does not extend to the dicing line at the chip end of the semiconductor device 100. In general, the p-type base layer 3 is formed only in or near the element region by ion implantation and impurity diffusion of p-type impurities on the surface of the n − -type drift layer 2 through a mask.
しかしながら、本実施形態においては、マスクを用いることなくn−形ドリフト層2の表面全面にp形不純物をイオン注入及び拡散させ、p形ベース層3をn−形ドリフト層2の表面全域に形成している。n+形ソース層4も同様にp形ベース層3の表面全面に形成されている。p形ベース層3及びn+形ソース層4を素子領域の周辺で終端させるために、第2のトレンチが形成され、第1の領域と第2の領域とに、p形ベース層3及びn+形ソース層4を離間分離している。この結果、n−形ドリフト層2とp形ベース層3とのpn接合に逆バイアスが印加されるのは、第1の領域だけとなり、第2の領域には逆バイアスが印加されない。そのため、空乏層の終端領域が第2のトレンチ下部に位置する。空乏層の終端領域での電界集中による耐圧の低下を抑制するために、ゲート金属配線層18が、ゲート配線層11と電気的に接合しているゲート配線開口部16に形成されるだけでなく、第2のトレンチ6にまで延伸するように層間絶縁膜12上に形成されている。ゲート金属配線18は、p形ベース層3の第1の領域の端部を層間絶縁膜12を介して覆うように形成されている。これにより、空乏層の終端領域が、p形ベース層3の第1の領域の端部から第2のトレンチ6の底部に沿ってチップ端部に向かって広げられるので、半導体装置100の終端領域での耐圧が向上している。空乏層が第2のトレンチ6よりも更にチップ端部に向かって広がることを防ぐために、第2の領域のチップ端部には、チャネルストッパ層19とチャネルストッパ電極21が前述のように形成されている。
However, in this embodiment, p-type impurities are ion-implanted and diffused over the entire surface of the n − -type drift layer 2 without using a mask, and the p-type base layer 3 is formed over the entire surface of the n − -type drift layer 2. doing. Similarly, the n + -type source layer 4 is also formed on the entire surface of the p-type base layer 3. In order to terminate the p-type base layer 3 and the n + -type source layer 4 at the periphery of the element region, a second trench is formed, and the p-type base layer 3 and the n-type region are formed in the first region and the second region. The + -type source layer 4 is separated and separated. As a result, the reverse bias is applied to the pn junction between the n − -type drift layer 2 and the p-type base layer 3 only in the first region, and no reverse bias is applied to the second region. Therefore, the termination region of the depletion layer is located below the second trench. In order to suppress a decrease in breakdown voltage due to electric field concentration in the termination region of the depletion layer, the gate metal wiring layer 18 is not only formed in the gate wiring opening 16 electrically connected to the gate wiring layer 11. , The interlayer insulating film 12 is formed so as to extend to the second trench 6. The gate metal wiring 18 is formed so as to cover the end of the first region of the p-type base layer 3 via the interlayer insulating film 12. As a result, the termination region of the depletion layer is expanded from the end of the first region of the p-type base layer 3 toward the end of the chip along the bottom of the second trench 6. Withstand voltage is improved. In order to prevent the depletion layer from spreading further toward the chip end than the second trench 6, the channel stopper layer 19 and the channel stopper electrode 21 are formed at the chip end in the second region as described above. ing.
本実施の形態に係る半導体装置100は、p形ベース層3及びn+形ソース層4をn−形ドリフト層2上の全面に形成して、終端領域でp形ベース層3及びn+形ソース層4を貫通する第2のトレンチ6でp形ベース層3及びn+形ソース層4を終端させる構造を有している。これにより、製造工程を削減することができる。
In the semiconductor device 100 according to the present embodiment, the p-type base layer 3 and the n + -type source layer 4 are formed on the entire surface of the n − -type drift layer 2, and the p-type base layer 3 and the n + -type are formed in the termination region. The p-type base layer 3 and the n + -type source layer 4 are terminated by a second trench 6 penetrating the source layer 4. Thereby, a manufacturing process can be reduced.
ドレイン・ソース間電圧が耐圧を超えると、アバランシェ降伏がおこる。アバランシェ降伏により生成された電子は、n+形ドレイン層1を介してドレイン電極13から排出される。生成された正孔は、素子領域では、p形ベース層3から第1の開口部14を介してソース電極17から排出され、素子領域の外側の第1の領域では、p形ベース層3から第2の開口部15を介してソース電極17から排出される。本実施の形態では、p形ベース層3及びn+形ソース層4をn−形ドリフト層2上の全面に形成して、終端領域でp形ベース層3及びn+形ソース層4を貫通する第2のトレンチ6でp形ベース層3及びn+形ソース層4を終端させる構造としている。このため、素子領域の外側の第1の領域、すなわち、第2のトレンチ6と第2の開口部15との間には、n−形ドリフト層2、p形ベース層3、及びn+形ソース層4からなる寄生トランジスタが存在する。そして、この寄生トランジスタの上には、第3の絶縁膜10を介してゲート配線層11が形成されている。
If the drain-source voltage exceeds the breakdown voltage, avalanche breakdown occurs. Electrons generated by the avalanche breakdown are discharged from the drain electrode 13 through the n + -type drain layer 1. The generated holes are discharged from the source electrode 17 from the p-type base layer 3 through the first opening 14 in the element region, and from the p-type base layer 3 in the first region outside the element region. It is discharged from the source electrode 17 through the second opening 15. In the present embodiment, a p-type base layer 3 and an n + -type source layer 4 are formed on the entire surface of the n − -type drift layer 2, and penetrates the p-type base layer 3 and the n + -type source layer 4 in the termination region. The p-type base layer 3 and the n + -type source layer 4 are terminated by the second trench 6. For this reason, the n − -type drift layer 2, the p-type base layer 3, and the n + -type are disposed between the first region outside the element region, that is, between the second trench 6 and the second opening 15. There is a parasitic transistor composed of the source layer 4. A gate wiring layer 11 is formed on the parasitic transistor via a third insulating film 10.
終端領域に印加されるドレイン・ソース電圧が耐圧を超えてアバランシェが発生すると、第1の領域中の第2の開口部15と第2のトレンチ6との間では、アバランシェにより生じた正孔が、n+形ソース層4直下のp形ベース層3を走行して第2の開口部15よりソース電極に排出される。正孔により生じた電流の電位降下により、p形ベース層3とn+形ソース層のpn接合には順バイアスがかかり、寄生トランジスタがオン状態となる。この結果、ドレイン電極13、n+形ドレイン層1、n−形ドリフト層2、p形ベース層3、n+形ソース層4、及びソース電極17を介して、大電流が半導体装置100の終端領域で流れて、半導体装置100は破壊される。アバランシェにより生じた正孔のp形ベース層3を走行する距離が長いほど、寄生トランジスタがオンしやすくなる。素子領域中にも、上記寄生トランジスタがゲート電極8を挟むように形成されているが、前述の終端領域における寄生トランジスタに比べてアバランシェによる正孔の走行距離が極めて短いので、寄生トランジスタがオンしにくい。終端領域での寄生トランジスタがオンしにくくなるように、第2の開口部15と第2のトレンチとの間で、アバランシェにより発生した正孔のソース電極までの走行距離を短くすることが必要である。
When the avalanche is generated when the drain-source voltage applied to the termination region exceeds the withstand voltage, holes generated by the avalanche are generated between the second opening 15 and the second trench 6 in the first region. , Travels through the p-type base layer 3 immediately below the n + -type source layer 4 and is discharged from the second opening 15 to the source electrode. Due to the potential drop of the current generated by the holes, a forward bias is applied to the pn junction of the p-type base layer 3 and the n + -type source layer, and the parasitic transistor is turned on. As a result, a large current is passed through the drain electrode 13, the n + -type drain layer 1, the n − -type drift layer 2, the p-type base layer 3, the n + -type source layer 4, and the source electrode 17. The semiconductor device 100 is destroyed by flowing in the region. The longer the distance that the hole generated by the avalanche travels in the p-type base layer 3, the easier the parasitic transistor is turned on. The parasitic transistor is also formed in the element region so as to sandwich the gate electrode 8. However, since the distance traveled by the avalanche hole is extremely short compared to the parasitic transistor in the termination region, the parasitic transistor is turned on. Hateful. It is necessary to shorten the travel distance of the holes generated by the avalanche to the source electrode between the second opening 15 and the second trench so that the parasitic transistor in the termination region is difficult to turn on. is there.
本実施形態では、以下の特徴を設けることで、アバランシェにより発生した正孔のソース電極までの走行距離を短くしている。素子領域の第1の開口部14よりも、素子領域と終端領域との境界にある第2の開口部15の、図中X方向における幅が広くなるように形成されている。これにより、第2の開口部15と第2のトレンチ6との間隔が狭くなるので、アバランシェにより生じた正孔が、第2の開口部15と第2のトレンチ6との間のp形ベース層3中を走行する距離が短くなるので、寄生トランジスタがオンすることを抑制できる。この結果、終端領域でのアバランシェ耐量が向上し、終端領域での素子破壊を抑制できる。
In the present embodiment, by providing the following features, the travel distance of the holes generated by the avalanche to the source electrode is shortened. The second opening 15 at the boundary between the element region and the termination region is formed so that the width in the X direction in the drawing is wider than the first opening 14 in the element region. As a result, the distance between the second opening 15 and the second trench 6 is narrowed, so that holes generated by the avalanche are generated by the p-type base between the second opening 15 and the second trench 6. Since the distance traveled through the layer 3 is shortened, the parasitic transistor can be prevented from being turned on. As a result, the avalanche resistance in the termination region is improved, and element breakdown in the termination region can be suppressed.
さらに本実施の形態では、ゲート引き出し部8aが、ゲート配線層11と隣り合う第1のトレンチ5のゲート配線層11に向かって延伸する部分に、前記第1の絶縁膜を介して埋め込まれて、Y方向にそって離間分離して複数形成されている。第2の開口部15が、Y方向にそって離間分離された複数の分割部から形成されている。ゲート引き出し部8aは、この第2の開口部15の各分割部のY方向における両側(図中の上下)で、各分割部と離間して配置され、ゲート配線層11に向かって延伸し、ゲート配線層11と電気的に接続している。この複数のゲート引き出し部8aにより、ゲート配線層11とこれに隣り合う第1のトレンチ5との間のゲート抵抗を低減することができる。
Further, in the present embodiment, the gate lead portion 8a is embedded in the portion extending toward the gate wiring layer 11 of the first trench 5 adjacent to the gate wiring layer 11 via the first insulating film. , A plurality of them are separated and separated along the Y direction. The second opening 15 is formed of a plurality of divided portions separated and separated along the Y direction. The gate lead portion 8a is disposed on both sides in the Y direction (upper and lower sides in the figure) of each divided portion of the second opening 15 and is separated from each divided portion, and extends toward the gate wiring layer 11. It is electrically connected to the gate wiring layer 11. The plurality of gate lead portions 8a can reduce the gate resistance between the gate wiring layer 11 and the first trench 5 adjacent thereto.
さらに本実施の形態では、X方向における第2の開口部15と第2のトレンチ6との間隔は、広い部分と狭い部分とをY方向に向かって交互に有する。ゲート配線層11もこれに対応して、X方向の幅の広い部分と幅の狭い部分とを有する。この幅の広い部分でゲート引き出し部8aがゲート配線層11に電気的に接続している。第2の開口部15の複数に分割された分割部は、X方向における第2の開口部15と第2のトレンチ6との間隔の幅が狭い部分でそれぞれX方向の第2の領域に向かって凸部を有し、ゲート配線層11はこの凸部に対応してX方向の第2の領域に向かって凹んだ凹部を有する。これにより、第2の開口部15には、凸部によりX方向に幅が広い部分と、凸部以外の幅の狭い部分とを有している。ゲート配線層11は、第2の開口部15の凸部においてX方向の幅が狭く、それ以外においてはX方向の幅が広い。
Further, in the present embodiment, the distance between the second opening 15 and the second trench 6 in the X direction has wide portions and narrow portions alternately in the Y direction. Corresponding to this, the gate wiring layer 11 also has a wide portion in the X direction and a narrow portion. The gate lead portion 8a is electrically connected to the gate wiring layer 11 in the wide portion. The divided portions of the second opening 15 are divided into a plurality of portions where the width of the gap between the second opening 15 and the second trench 6 in the X direction is narrow, and each of the divided portions is directed to the second region in the X direction. The gate wiring layer 11 has a concave portion that is recessed toward the second region in the X direction corresponding to the convex portion. Thus, the second opening 15 has a portion that is wide in the X direction by the convex portion and a narrow portion other than the convex portion. The gate wiring layer 11 has a narrow width in the X direction at the convex portion of the second opening 15, and has a wide width in the X direction at other portions.
Y方向に一様に、第2の開口部のX方向の幅を広く形成すると、それに対応してゲート配線層11のX方向の幅をY方向で一様に狭く形成しなくてはならない。この結果、アバランシェによる正孔のp形ベース層3中の走行距離は短くなり、寄生トランジスタがオンしにくくなる反面、ゲート配線層11のゲート抵抗が増大する問題が生じる。これを避けるために、本実施の形態では、第2の開口部15と第2のトレンチ6のX方向の間隔を上記のようにY方向に分布させ、第2の開口部15の凸部に対向するように、ゲート配線層11の凹部を形成している。すなわち、第2の開口部の凸部において、アバランシェによる正孔のp形ベース層3中の走行距離は短くなり、寄生トランジスタがオンすることを抑制しながら、第2の開口部の凸部以外において、ゲート配線層のY方向のゲート抵抗が高くなることを抑制している。さらに、ゲート引き出し部8aがゲート配線層11に接続する部分のY方向の幅は、ゲート引き出し部8aより広い。この構造により、ゲート配線層11のY方向のゲート抵抗を低減すると同時に、ゲート引き出し部8aへのゲート抵抗も低減できる。
If the width of the second opening in the X direction is increased uniformly in the Y direction, the width of the gate wiring layer 11 in the X direction must be uniformly reduced in the Y direction. As a result, the traveling distance of holes in the p-type base layer 3 due to avalanche is shortened and the parasitic transistor is difficult to turn on, but the gate resistance of the gate wiring layer 11 is increased. In order to avoid this, in the present embodiment, the interval in the X direction between the second opening 15 and the second trench 6 is distributed in the Y direction as described above, and the convex portion of the second opening 15 is formed. A concave portion of the gate wiring layer 11 is formed so as to face each other. That is, in the convex part of the second opening, the travel distance of holes due to avalanche in the p-type base layer 3 is shortened, and the parasitic transistor is prevented from being turned on, but the convex part of the second opening. In FIG. 5, the gate resistance in the Y direction of the gate wiring layer is suppressed from increasing. Further, the width in the Y direction of the portion where the gate lead portion 8a is connected to the gate wiring layer 11 is wider than that of the gate lead portion 8a. With this structure, the gate resistance in the Y direction of the gate wiring layer 11 can be reduced, and at the same time, the gate resistance to the gate lead portion 8a can be reduced.
本実施の形態にかかる半導体装置100は、素子領域にY方向に延伸するストライプ状の第1のトレンチが複数形成され、その中にゲート絶縁膜7を介して埋め込まれたストライプ状のゲート電極8を有している例で説明をした。しかしながら、複数の第1のトレンチの隣り合う第1のトレンチは、お互いにX方向に延伸する複数のトレンチで接続されることで、この第1のトレンチ内にゲート絶縁膜7を介して埋め込まれたゲート電極が、格子状または千鳥格子状に形成されていることも可能である。これは、以下に示す他の実施の形態のおいても同様である。
In the semiconductor device 100 according to the present embodiment, a plurality of stripe-like first trenches extending in the Y direction are formed in the element region, and the stripe-like gate electrode 8 embedded in the trench via the gate insulating film 7 therein. The example has been described. However, adjacent first trenches of the plurality of first trenches are connected to each other by a plurality of trenches extending in the X direction, and are embedded in the first trenches via the gate insulating film 7. The gate electrodes may be formed in a lattice shape or a staggered lattice shape. The same applies to other embodiments described below.
(第2の実施の形態)
第2の実施の形態にかかる半導体装置200を、図2を用いて説明する。図2は、本実施の形態に係る半導体装置200の要部の模式図であり、図2(a)は半導体装置200の要部の断面図である。図2(b)は、半導体装置の要部の上面図であり、図中のC−Cにおける断面図が図2(a)である。なお、第1の実施の形態で説明した構成と同じ構成の部分には同じ参照番号または記号を用いその説明は省略する。第1の実施の形態との相異点について主に説明する。
(Second Embodiment)
A semiconductor device 200 according to the second embodiment will be described with reference to FIG. FIG. 2 is a schematic view of the main part of the semiconductor device 200 according to the present embodiment, and FIG. 2A is a cross-sectional view of the main part of the semiconductor device 200. FIG. 2B is a top view of the main part of the semiconductor device, and FIG. 2A is a cross-sectional view taken along the line CC in FIG. Note that the same reference numerals or symbols are used for portions having the same configurations as those described in the first embodiment, and description thereof is omitted. Differences from the first embodiment will be mainly described.
第2の実施の形態に係る半導体装置200は、第1の実施の形態と同様に、第2の開口部15がY方向に沿って離間分離された複数の分割部より形成される。しかしながら本実施形態では、第2の開口部15は、X方向に第2の領域に向かって突出した凸部を備えていない。また、第2の開口部15と第2のトレンチ6とのX方向における間隔はY方向に沿って一定となっており、これに対応してゲート配線層11の幅もY方向で一様である。これらの点が、本実施の形態に係る半導体装置200と第1の実施の形態にかかる半導体装置100とで相異する。
Similar to the first embodiment, the semiconductor device 200 according to the second embodiment is formed by a plurality of divided portions in which the second opening 15 is separated and separated along the Y direction. However, in this embodiment, the 2nd opening part 15 is not provided with the convex part which protruded toward the 2nd area | region in the X direction. Further, the distance between the second opening 15 and the second trench 6 in the X direction is constant along the Y direction, and correspondingly, the width of the gate wiring layer 11 is also uniform in the Y direction. is there. These points are different between the semiconductor device 200 according to the present embodiment and the semiconductor device 100 according to the first embodiment.
本実施の形態にかかる半導体装置200においても、第1の実施の形態に係る半導体装置100と同様に、素子領域の第1の開口部14よりも、素子領域と終端領域との境界にある第2の開口部15の、図中X方向における幅が広くなるように形成されている。これにより、第2の開口部15と第2のトレンチ6との間隔が狭くなるので、アバランシェにより生じた正孔が、第2の開口部15と第2のトレンチ6との間のp形ベース層3中を走行する距離が短くなるので、寄生トランジスタがオンすることを抑制できる。この結果、終端領域でのアバランシェ耐量が向上し、終端領域での素子破壊を抑制できる。しかしながら、Y方向に一様に、第2の開口部のX方向の幅が広く形成されているので、それに対応してゲート配線層11のX方向の幅がY方向で一様に狭く形成される。この結果、アバランシェによる正孔のp形ベース層3中の走行距離は短くなり、寄生トランジスタがオンすることが抑制される反面、ゲート配線層11のゲート抵抗が増大するとい問題がある点で、第1の実施形態に比べると劣ってしまう。
Also in the semiconductor device 200 according to the present embodiment, as in the case of the semiconductor device 100 according to the first embodiment, the first is located at the boundary between the element region and the termination region rather than the first opening 14 in the element region. The two openings 15 are formed to have a wide width in the X direction in the figure. As a result, the distance between the second opening 15 and the second trench 6 is narrowed, so that holes generated by the avalanche are generated by the p-type base between the second opening 15 and the second trench 6. Since the distance traveled through the layer 3 is shortened, the parasitic transistor can be prevented from being turned on. As a result, the avalanche resistance in the termination region is improved, and element breakdown in the termination region can be suppressed. However, since the width in the X direction of the second opening is uniformly wide in the Y direction, the width in the X direction of the gate wiring layer 11 is uniformly narrow in the Y direction. The As a result, the travel distance of holes in the p-type base layer 3 due to avalanche is shortened and the parasitic transistor is suppressed from being turned on, but there is a problem that the gate resistance of the gate wiring layer 11 increases. Compared to the first embodiment, it is inferior.
(第3の実施の形態)
第3の実施の形態にかかる半導体装置300を、図3を用いて説明する。図3は、本実施の形態に係る半導体装置300の要部の模式図であり、図3(a)は半導体装置300の要部の断面図である。図3(b)は、半導体装置の要部の上面図であり、図中のD−Dにおける断面図が図3(a)である。なお、第1の実施の形態で説明した構成と同じ構成の部分には同じ参照番号または記号を用いその説明は省略する。第1の実施の形態との相異点について主に説明する。
(Third embodiment)
A semiconductor device 300 according to the third embodiment will be described with reference to FIG. FIG. 3 is a schematic diagram of the main part of the semiconductor device 300 according to the present embodiment, and FIG. 3A is a cross-sectional view of the main part of the semiconductor device 300. FIG. 3B is a top view of the main part of the semiconductor device, and FIG. 3A is a cross-sectional view taken along the line DD in FIG. Note that the same reference numerals or symbols are used for portions having the same configurations as those described in the first embodiment, and description thereof is omitted. Differences from the first embodiment will be mainly described.
第3の実施の形態に係る半導体装置300は、第1の実施の形態に係る半導体装置100と同様に、X方向における第2の開口部15と第2のトレンチ6との間隔は、広い部分と狭い部分とをY方向に向かって交互に有する。ゲート配線層11もこれに対応して、X方向の幅の広い部分と幅の狭い部分とを有する。第2の開口部15は、X方向における第2の開口部15と第2のトレンチ6との間隔の幅が狭い部分においてX方向の第2の領域に向かって凸部を有し、ゲート配線層11はこの凸部に対応してX方向の第2の領域に向かって凹んだ凹部を有する。これにより、第2の開口部15には、凸部によりX方向に幅が広い部分と、凸部以外の幅の狭い部分とを有している。ゲート配線層11は、第2の開口部15の凸部においてX方向の幅が狭く、第2の開口部15の凸部以外においてX方向の幅が広い。しかしながら、以下の点で、第1の実施形態に係る半導体装置100と相異する。本実施の形態に係る半導体装置300は、ゲート配線層11と隣り合う第1のトレンチ5内に形成されたゲート電極8とゲート配線層11とを接続するゲート引き出し部8aを有していない。すなわち、ゲート配線層11と隣り合う第1のトレンチ5内に形成されたゲート電極8は、Y方向に延伸するストライプ形状だけである。さらに、半導体装置300は、第2の開口部がY方向にそって複数に離間分離されることなく一体に形成されている。
As in the semiconductor device 100 according to the first embodiment, the semiconductor device 300 according to the third embodiment has a wide interval between the second opening 15 and the second trench 6 in the X direction. And narrow portions alternately in the Y direction. Corresponding to this, the gate wiring layer 11 also has a wide portion in the X direction and a narrow portion. The second opening 15 has a convex portion toward the second region in the X direction at a portion where the width of the gap between the second opening 15 and the second trench 6 in the X direction is narrow, and the gate wiring The layer 11 has a concave portion that is recessed toward the second region in the X direction corresponding to the convex portion. Thus, the second opening 15 has a portion that is wide in the X direction by the convex portion and a narrow portion other than the convex portion. The gate wiring layer 11 has a narrow width in the X direction at the convex portion of the second opening 15 and a wide width in the X direction except for the convex portion of the second opening 15. However, it differs from the semiconductor device 100 according to the first embodiment in the following points. The semiconductor device 300 according to the present embodiment does not have the gate lead portion 8 a that connects the gate electrode 8 formed in the first trench 5 adjacent to the gate wiring layer 11 and the gate wiring layer 11. That is, the gate electrode 8 formed in the first trench 5 adjacent to the gate wiring layer 11 has only a stripe shape extending in the Y direction. Further, in the semiconductor device 300, the second opening is integrally formed without being separated into a plurality along the Y direction.
本実施の形態に係る半導体装置300も、第1の実施の形態に係る半導体装置100と同様に、素子領域の第1の開口部14よりも、素子領域と終端領域との境界にある第2の開口部15の、図中X方向における幅が広くなるように形成されている。これにより、第2の開口部15と第2のトレンチ6との間隔が狭くなるので、アバランシェにより生じた正孔が、第2の開口部15と第2のトレンチ6との間のp形ベース層3中を走行する距離が短くなるので、寄生トランジスタがオンすることを抑制できる。この結果、終端領域でのアバランシェ耐量が向上し、終端領域での素子破壊を抑制できる。さらに、第2の開口部15と第2のトレンチ6とのX方向の間隔を上記のようにY方向に分布させ、第2の開口部15の凸部に対向するように、ゲート配線層11の凹部を形成している。この結果、第2の開口部の凸部において、アバランシェによる正孔のp形ベース層3中の走行距離はさらに短くなり、寄生トランジスタがオンすることを抑制しながら、第2の開口部の凸部以外の部分において、ゲート配線層のY方向のゲート抵抗が高くなることを抑制している。しかしながら、本実施の形態に係る半導体装置300は、ゲート配線層11と隣り合う第1のトレンチ5とゲート配線層11とを接続するゲート引き出し部8aを有していないので、第1の実施の形態に係る半導体装置100に比べてゲート配線層11とこれに隣り合う第1のトレンチ5との間のゲート抵抗が高くなってしまう。
Similarly to the semiconductor device 100 according to the first embodiment, the semiconductor device 300 according to the present embodiment also has a second boundary located between the element region and the termination region rather than the first opening 14 in the element region. The opening 15 is formed so that the width in the X direction in the figure becomes wider. As a result, the distance between the second opening 15 and the second trench 6 is narrowed, so that holes generated by the avalanche are generated by the p-type base between the second opening 15 and the second trench 6. Since the distance traveled through the layer 3 is shortened, the parasitic transistor can be prevented from being turned on. As a result, the avalanche resistance in the termination region is improved, and element breakdown in the termination region can be suppressed. Furthermore, the gate wiring layer 11 is arranged so that the distance in the X direction between the second opening 15 and the second trench 6 is distributed in the Y direction as described above and faces the convex portion of the second opening 15. Are formed. As a result, the distance traveled by the avalanche in the p-type base layer 3 due to the avalanche is further shortened in the convex portion of the second opening, and the convex of the second opening is suppressed while suppressing the parasitic transistor from being turned on. In a portion other than the portion, the gate resistance in the Y direction of the gate wiring layer is suppressed from increasing. However, since the semiconductor device 300 according to the present embodiment does not include the gate lead portion 8a that connects the first trench 5 adjacent to the gate wiring layer 11 and the gate wiring layer 11, the first embodiment. Compared with the semiconductor device 100 according to the embodiment, the gate resistance between the gate wiring layer 11 and the first trench 5 adjacent thereto is increased.
(第4の実施の形態)
第4の実施の形態にかかる半導体装置400を、図4を用いて説明する。図4は、本実施の形態に係る半導体装置400の要部の模式図であり、図4(a)は半導体装置400の要部の断面図である。図4(b)は、半導体装置の要部の上面図であり、図中のE−Eにおける断面図が図4(a)である。なお、第1の実施の形態で説明した構成と同じ構成の部分には同じ参照番号または記号を用いその説明は省略する。第1の実施の形態との相異点について主に説明する。
(Fourth embodiment)
A semiconductor device 400 according to the fourth embodiment will be described with reference to FIG. FIG. 4 is a schematic diagram of the main part of the semiconductor device 400 according to the present embodiment, and FIG. 4A is a cross-sectional view of the main part of the semiconductor device 400. FIG. 4B is a top view of the main part of the semiconductor device, and FIG. 4A is a cross-sectional view taken along line EE in the drawing. Note that the same reference numerals or symbols are used for portions having the same configurations as those described in the first embodiment, and description thereof is omitted. Differences from the first embodiment will be mainly described.
本実施の形態に係る半導体装置400は、第2の開口部15は、X方向に第2の領域に向かって突出した凸部を備えていない。第2の開口部15と第2のトレンチ6とのX方向における間隔はY方向に沿って一定となっており、これに対応してゲート配線層11の幅もY方向で一様である。さらに、半導体装置400は、ゲート配線層11と隣り合う第1のトレンチ5とゲート配線層11とを接続するゲート引き出し部8aを有していない。半導体装置400は、第2の開口部がY方向にそって複数に離間分離されることなく一体に形成されている。これらの点において、本実施形態に係る半導体装置400は、第1の実施の形態に係る半導体装置100と相異する。
In the semiconductor device 400 according to the present embodiment, the second opening 15 does not include a protrusion that protrudes in the X direction toward the second region. The distance between the second opening 15 and the second trench 6 in the X direction is constant along the Y direction. Correspondingly, the width of the gate wiring layer 11 is also uniform in the Y direction. Furthermore, the semiconductor device 400 does not have the gate lead portion 8 a that connects the first trench 5 adjacent to the gate wiring layer 11 and the gate wiring layer 11. In the semiconductor device 400, the second opening is integrally formed without being separated into a plurality along the Y direction. In these respects, the semiconductor device 400 according to the present embodiment is different from the semiconductor device 100 according to the first embodiment.
本実施の形態に係る半導体装置400も、第1の実施の形態に係る半導体装置100と同様に、素子領域の第1の開口部14よりも、素子領域と終端領域の境界にある第2の開口部15の、図中X方向における幅が広くなるように形成されている。これにより、第2の開口部15と第2のトレンチ6との間隔が狭くなるので、アバランシェにより生じた正孔が、第2の開口部15と第2のトレンチ6との間のp形ベース層3中を走行する距離が短くなるので、寄生トランジスタがオンすることを抑制できる。この結果、終端領域でのアバランシェ耐量が向上し、終端領域での素子破壊を抑制できる。
Similarly to the semiconductor device 100 according to the first embodiment, the semiconductor device 400 according to the present embodiment also has a second boundary located between the element region and the termination region rather than the first opening 14 in the element region. The opening 15 is formed to have a wide width in the X direction in the figure. As a result, the distance between the second opening 15 and the second trench 6 is narrowed, so that holes generated by the avalanche are generated by the p-type base between the second opening 15 and the second trench 6. Since the distance traveled through the layer 3 is shortened, the parasitic transistor can be prevented from being turned on. As a result, the avalanche resistance in the termination region is improved, and element breakdown in the termination region can be suppressed.
しかしながら、Y方向に一様に、第2の開口部のX方向の幅を広く形成されているので、それに対応してゲート配線層11のX方向の幅をY方向で一様に狭く形成される。この結果、アバランシェによる正孔のp形ベース層3中の走行距離は短くなり、寄生トランジスタがオンすることが抑制される反面、ゲート配線層11のゲート抵抗が増大するとい問題がある点で、第1の実施形態に比べると劣ってしまう。
However, since the width in the X direction of the second opening is uniformly wide in the Y direction, the width in the X direction of the gate wiring layer 11 is uniformly narrowed in the Y direction correspondingly. The As a result, the travel distance of holes in the p-type base layer 3 due to avalanche is shortened and the parasitic transistor is suppressed from being turned on, but there is a problem that the gate resistance of the gate wiring layer 11 increases. Compared to the first embodiment, it is inferior.
(第5の実施の形態)
第5の実施の形態にかかる半導体装置500を、図5を用いて説明する。図5は、本実施の形態に係る半導体装置500の要部の模式図であり、図5(a)は半導体装置500の要部の断面図である。図5(b)は、半導体装置の要部の上面図であり、図中のF−Fにおける断面図が図5(a)である。なお、第1の実施の形態で説明した構成と同じ構成の部分には同じ参照番号または記号を用いその説明は省略する。第1の実施の形態との相異点について主に説明する。
(Fifth embodiment)
A semiconductor device 500 according to the fifth embodiment will be described with reference to FIG. FIG. 5 is a schematic diagram of the main part of the semiconductor device 500 according to the present embodiment, and FIG. 5A is a cross-sectional view of the main part of the semiconductor device 500. FIG. 5B is a top view of the main part of the semiconductor device, and FIG. 5A is a cross-sectional view taken along the line FF in FIG. Note that the same reference numerals or symbols are used for portions having the same configurations as those described in the first embodiment, and description thereof is omitted. Differences from the first embodiment will be mainly described.
第5の実施の形態に係る半導体装置500は、第1の実施の形態に係る半導体装置100と同様に、X方向における第2の開口部15と第2のトレンチ6との間隔は、広い部分と狭い部分をY方向に向かって交互に有する。ゲート配線層11もこれに対応して、X方向の幅の広い部分と幅の狭い部分とを有する。しかしながら、以下の点で第1の実施形態に係る半導体装置100と相異する。第2のトレンチ6は、X方向における第2の開口部15と第2のトレンチ6との間隔の幅が狭い部分においてX方向の素子領域に向かって凸部を有し、ゲート配線層11はこの凸部に対応してX方向の素子領域に向かって凹んだ凹部を有する。これにより、第2のトレンチ6には、凸部のX方向に幅が広い部分と、凸部以外の幅の狭い部分を有している。ゲート配線層11は、第2のトレンチ6の凸部においてX方向の幅が狭く、第2のトレンチ6の凸部以外においてX方向の幅が広い。さらに、第2の開口部15は、第1の実施形態に係る半導体装置100と同様に、Y方向に沿って複数に分割され、素子領域内の第1の開口部14よりもX方向の幅が広く形成されているが、Y方向に沿ってX方向の幅が一様である点で、半導体装置100と相異する。
As in the semiconductor device 100 according to the first embodiment, the semiconductor device 500 according to the fifth embodiment has a wide interval between the second opening 15 and the second trench 6 in the X direction. And narrow portions alternately in the Y direction. Corresponding to this, the gate wiring layer 11 also has a wide portion in the X direction and a narrow portion. However, it differs from the semiconductor device 100 according to the first embodiment in the following points. The second trench 6 has a convex portion toward the element region in the X direction at a portion where the distance between the second opening 15 and the second trench 6 in the X direction is narrow, and the gate wiring layer 11 is Corresponding to this convex portion, there is a concave portion that is recessed toward the element region in the X direction. Thereby, the second trench 6 has a portion having a wide width in the X direction of the convex portion and a narrow portion other than the convex portion. The gate wiring layer 11 has a narrow width in the X direction at the convex portion of the second trench 6, and a wide width in the X direction other than the convex portion of the second trench 6. Further, like the semiconductor device 100 according to the first embodiment, the second opening 15 is divided into a plurality along the Y direction, and is wider in the X direction than the first opening 14 in the element region. Is different from the semiconductor device 100 in that the width in the X direction is uniform along the Y direction.
本実施の形態に係る半導体装置500も、第1の実施の形態に係る半導体装置100と同様に、素子領域の第1の開口部14よりも、素子領域と終端領域の境界にある第2の開口部15の、図中X方向における幅が広くなるように形成されている。これにより、第2の開口部15と第2のトレンチ6との間隔が狭くなるので、アバランシェにより生じた正孔が、第2の開口部15と第2のトレンチ6との間のp形ベース層3中を走行する距離が短くなるので、寄生トランジスタがオンすることを抑制できる。この結果、終端領域でのアバランシェ耐量が向上し、終端領域での素子破壊を抑制できる。さらに、第2の開口部15と第2のトレンチ6とのX方向の間隔を上記のようにY方向に分布させ、第2のトレンチ6の凸部に対向するように、ゲート配線層11の凹部を形成している。この結果、第2のトレンチ6の凸部において、アバランシェによる正孔のp形ベース層3中の走行距離はさらに短くなり、寄生トランジスタがオンすることを抑制しながら、第2のトレンチ6の凸部以外の部分において、ゲート配線層のY方向のゲート抵抗が高くなることを抑制している。
Similarly to the semiconductor device 100 according to the first embodiment, the semiconductor device 500 according to the present embodiment also has a second boundary located between the element region and the termination region rather than the first opening 14 in the element region. The opening 15 is formed to have a wide width in the X direction in the figure. As a result, the distance between the second opening 15 and the second trench 6 is narrowed, so that holes generated by the avalanche are generated by the p-type base between the second opening 15 and the second trench 6. Since the distance traveled through the layer 3 is shortened, the parasitic transistor can be prevented from being turned on. As a result, the avalanche resistance in the termination region is improved, and element breakdown in the termination region can be suppressed. Further, the distance between the second opening 15 and the second trench 6 in the X direction is distributed in the Y direction as described above, so that the gate wiring layer 11 faces the convex portion of the second trench 6. A recess is formed. As a result, the traveling distance of the holes due to avalanche in the p-type base layer 3 is further shortened at the convex portion of the second trench 6, and the convexity of the second trench 6 is suppressed while suppressing the parasitic transistor from being turned on. In a portion other than the portion, the gate resistance in the Y direction of the gate wiring layer is suppressed from increasing.
(第6の実施の形態)
第6の実施の形態にかかる半導体装置600を、図6を用いて説明する。図6は、本実施の形態に係る半導体装置600の要部の模式図であり、図6(a)は半導体装置600の要部の断面図である。図6(b)は、半導体装置600のチップの上面図であり、図中のG−Gにおける断面図が図6(a)である。なお、第1の実施の形態で説明した構成と同じ構成の部分には同じ参照番号または記号を用いその説明は省略する。特に断りがない限り、第1の実施の形態に係る半導体装置100と同一の構造である。図1(b)に示した要部の上面図は、本実施形態の半導体装置600も半導体装置100と同様に、同一構造のゲート電極8、第1の開口部14、第2の開口部15、ゲート配線層11、及び第2のトレンチ6を有するものとして説明するので省略する。第1の実施の形態との相異点について主に説明する。
(Sixth embodiment)
A semiconductor device 600 according to the sixth embodiment will be described with reference to FIG. FIG. 6 is a schematic diagram of the main part of the semiconductor device 600 according to the present embodiment, and FIG. 6A is a cross-sectional view of the main part of the semiconductor device 600. 6B is a top view of the chip of the semiconductor device 600, and FIG. 6A is a cross-sectional view taken along line GG in the drawing. Note that the same reference numerals or symbols are used for portions having the same configurations as those described in the first embodiment, and description thereof is omitted. Unless otherwise noted, the structure is the same as that of the semiconductor device 100 according to the first embodiment. The top view of the main part shown in FIG. 1B shows that the semiconductor device 600 of this embodiment also has the same structure of the gate electrode 8, the first opening portion 14, and the second opening portion 15, as in the semiconductor device 100. Since it will be described as having the gate wiring layer 11 and the second trench 6, a description thereof will be omitted. Differences from the first embodiment will be mainly described.
本実施の形態にかかる半導体装置600は、以下の点で第1の実施の形態にかかる半導体層装置100と相異する。半導体装置600は、第1の領域上で、さらに第2のトレンチ6とゲート配線層11との間に、層間絶縁膜12、第3の絶縁膜10及びn+形ソース層4を貫通してp形ベース層3に達するようにトレンチ状の第3の開口部23を備えている。第3の開口部23で露出したp形ベース層3の表面には、第1の開口部14及び第2の開口部15と同様に、p+形コンタクト層22が設けられている。
The semiconductor device 600 according to the present embodiment is different from the semiconductor layer device 100 according to the first embodiment in the following points. In the semiconductor device 600, the interlayer insulating film 12, the third insulating film 10, and the n + -type source layer 4 are further penetrated between the second trench 6 and the gate wiring layer 11 on the first region. A trench-shaped third opening 23 is provided so as to reach the p-type base layer 3. A p + -type contact layer 22 is provided on the surface of the p-type base layer 3 exposed at the third opening 23, similarly to the first opening 14 and the second opening 15.
ゲート金属配線層18は、第2のトレンチまで延伸しないで上記第3の開口部よりも素子領域側に配置される。ソース電極17と同じ金属材料からなるフィールドプレート電極24が、第3の開口部23を介してp+形コンタクト層22とオーミックコンタクトし、p形ベース層3と電気的に接続されている。また、フィールドプレート電極24は、ソース電極17と接続し、第3の開口部23から第2のトレンチ6に延伸するように層間絶縁膜12上に形成されている。フィールドプレート電極24とソース電極17は一体形成が可能である。フィールドプレート電極24が、第1の領域と第2のトレンチ6との境界部の段差を覆うように、第3の開口部23から第2のトレンチ6にかけて層間絶縁膜12上に形成されることで、空乏層の端部が第1の領域と第2のトレンチ6との境界部の段差から第2の領域に向かって広げられる。この結果、終端領域での耐圧が向上する。
The gate metal wiring layer 18 is not extended to the second trench but is disposed closer to the element region than the third opening. A field plate electrode 24 made of the same metal material as that of the source electrode 17 is in ohmic contact with the p + -type contact layer 22 through the third opening 23 and is electrically connected to the p-type base layer 3. The field plate electrode 24 is connected to the source electrode 17 and is formed on the interlayer insulating film 12 so as to extend from the third opening 23 to the second trench 6. The field plate electrode 24 and the source electrode 17 can be integrally formed. The field plate electrode 24 is formed on the interlayer insulating film 12 from the third opening 23 to the second trench 6 so as to cover the step at the boundary between the first region and the second trench 6. Thus, the end portion of the depletion layer is expanded from the step at the boundary between the first region and the second trench 6 toward the second region. As a result, the breakdown voltage in the termination region is improved.
第3の開口部23は、図中Y方向にゲート配線層11またはゲート金属配線層18に沿ってストライプ状に形成されているだけでもよい。Y方向だけでなく、図6(b)で示すように、チップの上端と下端にそれぞれX方向に沿って形成されているゲート金属配線層18に沿ってX方向にもさらに形成されていてもよい。すなわち、第3の開口部23は、X方向及びY方向において、ゲート金属配線層18に沿って離間されながら連続的に形成されていても良い。
The third openings 23 may only be formed in stripes along the gate wiring layer 11 or the gate metal wiring layer 18 in the Y direction in the drawing. As shown in FIG. 6B, not only in the Y direction, but also in the X direction along the gate metal wiring layer 18 formed along the X direction at the upper end and the lower end of the chip, respectively. Good. That is, the third opening 23 may be continuously formed while being separated along the gate metal wiring layer 18 in the X direction and the Y direction.
上記以外は、半導体装置600は、半導体装置100と同じ構造を有する。なお、図6(b)の平面図に、ソース電極17、ゲート金属配線層18、フィールドプレート電極24、及びチャネルストッパ電極21の平面パターンを示しているが、これは一例であり、必要に応じて他の平面パターンを用いることが可能である。
Except for the above, the semiconductor device 600 has the same structure as the semiconductor device 100. The plan view of FIG. 6B shows the plane pattern of the source electrode 17, the gate metal wiring layer 18, the field plate electrode 24, and the channel stopper electrode 21, but this is an example, and if necessary, Other planar patterns can be used.
上述のように、本実施の形態に係る半導体装置600は、第1の領域上に、第2の開口部15の他に、さらに、ゲート配線層11を挟んで第2の開口部15に対向するように第3の開口部23を備えている。第3の開口部23は、第2の開口部15と同様に、アバランシェが起きたときに、アバランシェによる正孔を第3の開口部23から、フィールドプレート電極24を介してソース電極17に排出する働きを備える。第1の実施の形態に係る半導体装置100では、ゲート配線層11の直下でアバランシェにより生じた正孔は、第2の開口部15からだけしか排出されなかった。そのため、正孔がX方向にp形ベース層3中を走行する距離は、最大で第2の開口部15と第2のトレンチ6とのX方向の間隔にほぼ等しかった。これに対して、本実施の形態に係る半導体装置600では、ゲート配線層11の素子領域側では第2の開口部15により、第2の領域側では第3の開口部により、アバランシェによる正孔を排出できる。従って、半導体装置600では、正孔がX方向にp形ベース層3中を走行する距離は、最大でも第2の開口部15と第2のトレンチ6とのX方向の間隔のほぼ半分に等しい。このため、半導体装置600は、半導体装置100よりもさらに寄生トランジスタがオンすることを抑制できるため、終端領域でのアバランシェ耐量が高く信頼性が高い。
As described above, the semiconductor device 600 according to the present embodiment is opposed to the second opening 15 on the first region, in addition to the second opening 15, with the gate wiring layer 11 interposed therebetween. As shown, a third opening 23 is provided. Similarly to the second opening 15, the third opening 23 discharges holes due to the avalanche from the third opening 23 to the source electrode 17 through the field plate electrode 24 when an avalanche occurs. Prepare to work. In the semiconductor device 100 according to the first embodiment, the holes generated by the avalanche immediately below the gate wiring layer 11 were discharged only from the second opening 15. For this reason, the distance that holes travel in the p-type base layer 3 in the X direction is at most approximately equal to the distance in the X direction between the second opening 15 and the second trench 6. On the other hand, in the semiconductor device 600 according to the present embodiment, holes due to avalanche are formed by the second opening 15 on the element region side of the gate wiring layer 11 and by the third opening on the second region side. Can be discharged. Therefore, in the semiconductor device 600, the distance that the holes travel in the p-type base layer 3 in the X direction is at most equal to approximately half of the distance between the second opening 15 and the second trench 6 in the X direction. . Therefore, since the semiconductor device 600 can further suppress the parasitic transistor from being turned on than the semiconductor device 100, the avalanche resistance in the termination region is high and the reliability is high.
本実施形態では、半導体装置600が、第1の実施形態のゲート電極8、第1の開口部14、第2の開口部15、ゲート配線層11、及び第2のトレンチ6を有するものとして説明した。これに限られることなく、第2から第5の実施形態の半導体装置に、本実施形態の第3の開口部23を組み合わせることも勿論可能である。
In the present embodiment, the semiconductor device 600 is described as including the gate electrode 8, the first opening 14, the second opening 15, the gate wiring layer 11, and the second trench 6 of the first embodiment. did. Without being limited thereto, it is of course possible to combine the third opening 23 of the present embodiment with the semiconductor devices of the second to fifth embodiments.
また、第1から第4の実施形態を第5の実施形態に組み合わせることも可能である。上記第1から第6の各実施の形態は、必要により互いに組み合わせて実施することが可能である。
It is also possible to combine the first to fourth embodiments with the fifth embodiment. The first to sixth embodiments can be implemented in combination with each other as necessary.
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
Although several embodiments of the present invention have been described, these embodiments are presented by way of example and are not intended to limit the scope of the invention. These novel embodiments can be implemented in various other forms, and various omissions, replacements, and changes can be made without departing from the scope of the invention. These embodiments and modifications thereof are included in the scope and gist of the invention, and are included in the invention described in the claims and the equivalents thereof.