JP5774707B2 - 異種マルチプロセッサコンピューティングプラットフォームにおけるアプリケーションのスケジューリング - Google Patents

異種マルチプロセッサコンピューティングプラットフォームにおけるアプリケーションのスケジューリング Download PDF

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Description

本発明に係る開示は、一般的に電子機器の分野に関する。より特定的には、本発明の実施例は、異種マルチプロセッサコンピューティングプラットフォームにおいてアプリケーションをスケジューリングするための技術に関する。
パフォーマンス（ｐｅｒｆｏｒｍａｎｃｅ）を改善するために、いくつかのコンピューティングシステムはマルチ（ｍｕｌｔｉｐｌｅ）なプロセッサを含んでいる。しかしながら、マルチプロセッサコンピューティングシステムの規模は、電力の制約によって制限されてしまう。すなわち、より多くのプロセッサがシステムに追加されるにつれて、電力消費が増加するのである。同様に、追加的な電力消費は、より多くの熱を発生する。それゆえ、熱と電力消費は、マルチプロセッサコンピューティングシステムの規模を制限し得るものである。
マルチプロセッサコンピューティングシステムの規模は、電力の制約によって制限されてしまう。すなわち、より多くのプロセッサがシステムに追加されるにつれて、電力消費が増加する。
プロセッサに係る複数のプロセッサコアのパフォーマンス（例えば、実行パフォーマンス及び／又は電力消費パフォーマンス）に関する情報が、カウンター及び／又はテーブルに保管（そして記録）される。プロセッサにおけるロジックは、保管された情報に基づいてアプリケーションを実行すべきプロセッサを決定する
添付の図面を参照して詳細な説明が提供される。図における、参照番号の一番左の数字は、その参照番号が最初に登場する図を示している。異なる図における同一の参照番号の使用は、類似または同一のアイテムであることを示している。
図１は、ここにおいて述べられる種々の実施例を実行するために使用される、コンピューティングシステムに係る実施例のブロックダイヤグラムを示している。 図２は、実施例に従って、プロセッサコア部分またはコンピューティングシステムの他のコンポーネント部分のブロックダイヤグラムを示している。 図３は、いくつかの実施例に従ったフローチャートを示している。 図４は、いくつかの実施例に従ったフローチャートを示している。 図５は、ここにおいて述べられる種々の実施例を実行するために使用される、コンピューティングシステムに係る実施例のブロックダイヤグラムを示している。 図６は、ここにおいて述べられる種々の実施例を実行するために使用される、コンピューティングシステムに係る実施例のブロックダイヤグラムを示している。
以降の記載においては、種々の実施例に係る完全な理解を提供するために、数多くの具体的な詳細部分が明らかにされる。しかしながら、本発明の種々の実施例は、具体的な詳細部分が無くても実施し得るものである。他の例においては、よく知られた方法、工程、コンポーネント、そして回路は、詳細には記載されない。本発明の特定の実施例を不明瞭にしないためである。さらに、本発明の実施例に係る種々の態様が、種々の手段を使用して実行され得る。半導体集積回路（「ハードウェア」）、一つまたはそれ以上のプログラムに編成されたコンピューターで読み取り可能な命令（「ソフトウェア」）、または、ハードウェアとソフトウェアとのいくつかの組み合わせ、といったものである。この発明開示の目的のために、「ロジック（ｌｏｇｉｃ）」に対する参照は、ハードウェア、ソフトウェア、または、それらのいくつかの組み合わせ、のいずれかを意味するものである。同様に、「命令」と「マクロオペレーション（ｕｏｐ）」は、ここにおいて述べるように交換可能である。
チップ−マルチプロセッサ（ＣＭＰ）システムが、例えば、サーバーやクライアントプラットフォームにとって、広まるにつれて、異種ＣＭＰが勢いを付け始めている。例えば、より小さなプロセッサコアは、より良いパフォーマンス／ワットについてのアドバンテージを提供し得る。そこで、より大きなプロセッサと一緒により小さなプロセッサを加えることは、魅力的であり得る。ここにおいて述べるように、異種ＣＭＰは、性能、エリア（ａｒｅａ）、及び／又は、電力消費が異なる一式のコアを含んでいる。そうしたプラットフォームは、いくつかの実施例においてパフォーマンスと電力効率の両方が達成できるように、種々のアプリケーションに対するより良いコンピューターリソースのマッピングを可能にする。
しかしながら、異種ＣＭＰプラットフォームデザインにおける主なチャレンジの一つは、アプリケーションのスケジューリングである。例えば、複数のプロセッサコアに対する、パフォーマンス、及び／又は、電力効率を最適化するマッピングのアプリケーションである。この目的のために、一つの実施例は、異種のコア（例えば、単一の集積回路（ＩＣ）のチップ／ダイ上）における動的なスケジューリングのアプリケーションに関するものである。一つの実施例においては、２つのコンポーネントが、アプリケーションをスケジュールするために使用され得る。第１には、プロセッサコアモデル化予想方法が提供される。第２には、コアモデル化予想方法に基づいて異種プロセッサコアのためにアプリケーションをスケジュールするようにスケジューリングロジックが使用される。
ここにおいて述べられる技術は、図１と図５，６を参照して述べられるプロセッサといった、パフォーマンス状態設定を伴うあらゆるタイプのプロセッサにおいて使用され得る。より特定的には、図１は、本発明の実施例に従って、コンピューティングシステム１００のブロックダイヤグラムを示している。システム１００は、一つまたはそれ以上のプロセッサである１０２−１から１０２−Ｎ（ここにおいては、一般的に「プロセッサ１０２」として参照される）を含み得る。プロセッサ１０２は、相互接続ネットワークまたはバス１０４を介して通信できる。それぞれのプロセッサは、種々のコンポーネントを含んでおり、明確化のために、そのうちのいくつかがプロセッサ１０２−１に関して述べられているだけである。従って、残されたプロセッサ１０２−２から１０２−Ｎのそれぞれは、プロセッサ１０２−１に関して述べられたものと同一または類似のコンポーネントを含み得る。
一つの実施例においては、プロセッサ１０２−１は、一つまたはそれ以上のプロセッサコア１０６−１から１０６−Ｍ（ここにおいては、一般的に「コア１０６」として参照される）、共有キャッシュ１０８、及び／又は、ルーター１１０を含み得る。プロセッサコア１０６は、単一の集積回路（ＩＣ）チップ上で実施され得る。さらに、チップは、一つまたはそれ以上の共有の、及び／又は、プライベートキャッシュ（キャッシュ１０８といったもの）、バスまたは相互接続（バスまたは相互接続ネットワーク１１２といったもの）、メモリーコントローラー（図５と図６に関して述べたようなものといったもの）、または、他のコンポーネントを含み得る。同様に、コア１０６は、異種のものであり得る（例えば、異なるサイズ、パフォーマンス特性、電力消費特性、等のここにおいて述べられたもの）。
一つの実施例においては、プロセッサ１０２−１、及び／又は、システム１００の種々のコンポーネントとの間で通信するために、ルーター１１０が使用される。さらに、プロセッサ１０２−１は、一つ以上のルーター１１０を含み得る。さらには、プロセッサ１０２−１の内部または外部にある種々のコンポーネント間でデータルーティン（ｒｏｕｔｉｎｇ）を可能にするように、数多くのルーター１１０が通信状態であり得る。
共有キャッシュ１０８は、コア１０６といった、プロセッサ１０２−１の一つまたはそれ以上のコンポーネントによって利用されるデータ（例えば、命令を含む）を保管する。例えば、共有キャッシュは、プロセッサ１０２のコンポーネントによるアクセスをより速くするために、メモリー１１４の保管されたデータをローカルにキャッシュすることができる。一つの実施例においては、キャッシュ１０８は、中間レベルキャッシュ（レベル２（Ｌ２）、レベル３（Ｌ３）、レベル４（Ｌ４）、またはキャッシュの他のレベル、といったもの）、最終レベルキャッシュ（ＬＬＣ）、及び／又は、これらの組み合わせを含み得る。さらに、プロセッサ１０２−１の種々のコンポーネントは、バス（例えば、バス１１２）、及び／又は、メモリーコントローラーまたはハブを通じて、直接的に共有キャッシュ１０８と通信し得る。図１に示すように、いくつかの実施例において、一つまたはそれ以上のコア１０６は、レベル１（Ｌ１）、及び／又はレベル２（Ｌ２）のキャッシュ（１１６−１）（ここにおいては、一般的に「Ｌ１／Ｌ２キャッシュ１１６」として参照される）を含み得る。
一つの実施例においては、さらに図２から４に関して以下に述べるように、それぞれのコアは、アプリケーションをシステムにおける種々のプロセッサコアに割り当てることを手助けするためのロジック１２０を含み得る。例えば、アプリケーションは、カウンター１２２（システムにおける一つまたはそれ以上の他のコアのパフォーマンスを示すパフォーマンスカウンターといったもの）に保管された情報に基づいて、割り当てられる（例えば、オペレーティングシステム（ＯＳ）によって）。アプリケーションは、また、テーブル（パフォーマンス履歴テーブル（ＰＨＴ）１２４−１といったもの）の中にインデックスするために使用されるプロセス識別子（ＩＤ）に基づいて割り当てされ得る（例えば、ＯＳによって）。テーブルは、共有メモリー（メモリー１１４、及び／又は、共有キャッシュ１０８といったもの）もしくは、プライベートキャッシュ（例えば、Ｌ１／Ｌ２キャッシュ１１６）といった、プロセッサ１０２またはコア１０６（例えば、ＰＨＴ１２４−１）の専用ストレージデバイスの中に保管される。テーブルは、例えば、さらに図２から４に関して以下に述べるように、アプリケーションをスケジューリングするときに、オペレーティングシステム（ＯＳ）に対して情報/ヒント（ｈｉｎｔ）を提供する。いくつかの実施例においては、ＯＳとアプリケーションは、メモリー１１４（または図５のメモリー５１２および図６のメモリー６１０／６１２）に保管され得る。
図２は、本発明の実施例に従って、プロセッサコア１０６とコンピューティングシステムの他のコンポーネントの部分を示すブロックダイヤグラムである。一つの実施例においては、図２に示された矢印は、コア１０６を通した命令の流れ方向を示している。一つまたはそれ以上のプロセッサコア（プロセッサコア１０６といったもの）は、図１に関して述べたような、単一の集積回路チップ（またはダイ）上で実施され得る。さらに、チップは、一つまたはそれ以上の共有キャッシュ及び／又はプライベートキャッシュ（例えば、図１のキャッシュ１０６と１０８）、相互接続（例えば、図１の相互接続１０４及び／又は１１２）、ロジック１２０、カウンター１２２、メモリーコントローラー、もしくは他のコンポーネント、を含み得る。
図２に示すように、プロセッサコア１０６は、コア１０６による実行のために、命令（条件分岐を伴う命令を含む）をフェッチするためのフェッチユニット２０２を含み得る。命令は、メモリー１１４及び／又は図４と図５に関して述べられたメモリーデバイスといった、あらゆるストレージデバイスからフェッチされ得る。コア１０６は、また、フェッチされた命令をデコードするためのデコードユニット２０４を含み得る。例えば、デコードユニット２０４は、フェッチされた命令を複数のｕｏｐ（マクロオペレーション：ｍａｃｒｏ−ｏｐｅｒａｔｉｏｎ）へとデコードする。加えて、コア１０６は、スケジュールユニット２０６を含み得る。スケジュールユニット２０６は、命令がディスパッチ（ｄｉｓｐａｔｃｈ）の用意ができるまで、デコードされた命令（例えば、デコードユニット２０４から受け取ったもの）の保管に関して種々のオペレーションを実行する。例えば、デコードされた命令の全てのソース値が使用可能となるまで、である。一つの実施例においては、スケジュールユニット２０６は、実行のために、実行ユニット２０８に対して、デコードされた命令をスケジュールし、及び／又は、発行（またはディスパッチ）することができる。実行ユニット２０８は、命令がデコード（例えば、デコードユニット２０４によって）され、そしてディスパッチ（例えば、スケジュールユニット２０６によって）された後で、ディスパッチされた命令を実行する。一つの実施例においては、実行ユニット２０８は、一つまたはそれ以上の実行ユニットを含み得る。実行ユニットは、また、足し算、引き算、掛け算、及び／又は割り算といった、種々の計算オペレーションを実行することができ、一つまたはそれ以上の計算ロジックユニット（ＡＬＵ）を含み得る。一つの実施例において、コプロセッサ（ｃｏ−ｐｒｏｃｅｓｓｏｒ）（図示なし）は、実行ユニット２０８と協同して、種々の計算オペレーションを実行し得る。
さらに、実行ユニット２０８は、順番を変えてアウトオブオーダー（ｏｕｔ−ｏｆ−ｏｒｄｅｒ）の命令を実行することができる。従って、プロセッサコア１０６は、一つの実施例においては、アウトオブオーダープロセッサであり得る。リタイアメント（ｒｅｔｉｒｅｍｅｎｔ）ユニット２１０は、命令がコミット（ｃｏｍｍｉｔ）された後で、実行された命令をリタイアさせる。一つの実施例においては、実行された命令がリタイアされると、命令の実行からコミットされているプロセッサの状態を結果として生じ、命令によって使用される物理的なレジスターは割り当てが解除、等される。
コア１０６は、また、一つまたはそれ以上のバス（例えば、バス１０４及び／又は１１２）を介して、プロセッサコア１０６と他のコンポーネント（図１に関して述べられたコンポーネントといったもの）との間での通信を可能にするバスユニット２１４を含み得る。コア１０６は、また、ロジック１２０を含む、コア１０６の種々のコンポーネントによってアクセスされたデータを保管するための一つまたはそれ以上のカウンター１２２を含み得る。図１および図３と図４に関して述べたようにである。
さらに、いくつかの実施例においては、ロジック１２０は、アプリケーションのパフォーマンスに絶えず注意するだけではなく、仮にシステムにおける別のコア上で実行されるとした場合の、アプリケーション実行、及び／又は、電力消費パフォーマンスを予測する（例えば、カウンター１２２に保管された値に基づいて）。この情報は、電力、パフォーマンス、エネルギー、これらの組み合わせ、等といった、種々の閾値に基づいてスケジューリングを実行するＯＳに対して、提供される。例えば、ＯＳ及び／又はロジック１２０は、考慮されているプロセッサの、種々の実行または電力消費のパフォーマンスを比較して、どのコアがより良い実行または電力消費のパフォーマンスを提供するかについて決断を下す（ここにおいて述べられた種々の閾値に基づいて）。
一つの実施例に従って、シグネチャー（ｓｉｇｎａｔｕｒｅ）ベースのアプローチが使用される。例えば、それぞれのアプリケーションは、システムにおける一つまたはそれ以上のコア上で実行され、アプリケーションのパフォーマンス統計は、パフォーマンス履歴テーブル（ＰＨＴ）の中に保管され得る。パフォーマンス統計は、ＣＰＩ（Ｃｙｃｌｅｓ Ｐｅｒ Ｉｎｓｔｒｕｃｔｉｏｎ）、ＭＰＩ（Ｍｉｓｓｅｓ Ｐｅｒ Ｉｎｓｔｒｕｃｔｉｏｎ）、等を含み得る。例えば、サンプルの表１に示すように、それぞれの表は、３つまたはそれ以上のフィールドを有している。第１のフィールドは、プロセスＩＤを示し、第２のフィールドは、大コア上で実行される間のアプリケーションのＣＰＩを保管するためのものであり、最後のフィールドは、小コア上で実行される間のアプリケーションのＣＰＩを保管する。アプリケーションが他のコアに対してコンテキストスイッチ（ｃｏｎｔｅｘｔ ｓｗｉｔｃｈ）されるときはいつでも、ロジック１２０は新しい情報を得て、ＰＨＴ１２４を更新する。
Figure 0005774707
ＰＨＴ１２４のサイズは非常に小さい。例えば、ＣＰＩだけが使用される場合は、エントリー毎に１２バイトのメモリーが、履歴情報を保管するために必要である。ＰＨＴ１２４は、また、アプリケーションのプロセスコントロールブロック（Ｐｅｏｃｅｓｓ Ｃｏｎｔｒｏｌ Ｂｌｏｃｋ：ＰＣＢ）に保管され、及び／又は、アプリケーションが実行されるようにスケジュールされたときはいつでも、他のメモリー（例えば、ＰＨＴ１２４、キャッシュ１０６、メモリー１１４、キャッシュ１０８、等）にロードされ得る。この方法論は、プロセスを越えて拡張され、プロセスの中の種々のホットスポット（ｈｏｔｓｐｏｔ）のために使用され得る。
一旦ＰＨＴが設定されると、アプリケーションが実行するようにスケジュールされるときはいつも、ロジック１２０はＰＨＴから情報を読み出し、図３に示すような既定のマトリクス（電力／パフォーマンス、等といったもの）に基づいた最適なスケジューリング方針のために、ＯＳに対してヒントを提供する。
図３を参照すると、実施例に従って、シグネチャーベースのコアモデル化予想方法アプローチのフローチャートが示されている。いくつかの実施例においては、図１と２および図５と６に関して述べた種々のコンポーネントが、図３に関して述べた一つまたはそれ以上のオペレーションを実行するために利用され得る。
図１から図３を参照すると、オペレーション３０２で、コンテキストスイッチにおいて、アプリケーションがロードされる（例えば、プロセス制御ブロック、または、ここにおいて述べられる別のロケーションからである）。オペレーション３０４では、ロジック１２０がＰＨＴから情報を読み出す。オペレーション３０６では、ＰＨＴ情報に基づいて、大または小プロセッサコアにとって、プロセスが最適（例えば、パフォーマンスまたは電力消費目的のために）であるかどうかを決定する。次に、この情報は、オペレーション３０８で、ＯＳに対して送付される（実施例においては、例えば、ロジック１２０によって決定された電力消費、及び／又は、パフォーマンスの考慮に基づくものである）。オペレーション３１０では、ロジック１２０は、さらなる履歴情報を収集し（例えば、オペレーション３０６における最新の決定に基づいて）、ＰＨＴ情報を更新する。
図４を参照すると、実施例に従って、パフォーマンスベースのコアモデル化予想方法アプローチのフローチャートが示されている。いくつかの実施例においては、図１と２および図５と６に関して述べた種々のコンポーネントが、図４に関して述べた一つまたはそれ以上のオペレーションを実行するために利用され得る。
図１と図２および図４を参照すると、オペレーション４０２で、コンテキストスイッチにおいて、アプリケーションがロードされる（例えば、プロセス制御ブロック、または、ここにおいて述べられる別のロケーションからである）。オペレーション４０４では、ロジック１２０がパフォーマンスカウンター（例えば、カウンター１２２）に保管された値を読み出す。オペレーション４０６では、パフォーマンスカウンター情報に基づいて、大または小プロセッサコアにとって、プロセスが最適（例えば、パフォーマンスまたは電力消費目的のために）であるかどうかを決定する。次に、この情報は、オペレーション４０８で、ＯＳに対して送付される（実施例においては、例えば、ロジック１２０によって決定された電力消費、及び／又は、パフォーマンスの考慮に基づくものである）。オペレーション４１０では、ロジック１２０は、さらなる履歴情報を収集し（例えば、オペレーション４０６における最新の決定に基づいて）、パフォーマンスカウンター（例えば、カウンター１２２）を更新する。
パフォーマンスカウンターベースのアプローチにおいては、いくつかの実施例に従って、大コア上でアプリケーションが実行されている間の小コア上でのアプリケーションのパフォーマンスを効果的に予想する動的モデルが使用される。その逆もまた同様である。このアプローチは、パフォーマンスカウンター（例えば、カウンター１２２）を使用し、以下の式に基づいてパフォーマンスを予想する。
小コアにおけるサイクル＝（（大コアにおけるサイクル − 大コアにおけるストールサイクル） ＊ 小コアのイシュー幅 ／ 大コアのイシュー幅 ＊ 増倍係数） ＋ （大コアにおけるＬ１ミス ＊ 小コアにおけるＬ１ミスペナルティ） ＋ （大コアにおけるＬ２ミス ＊ 小コアにおけるＬ２ミスペナルティ）
一つの実施例においては、増倍係数は、Ｌ２ミスと読込／保管命令の数に基づいて経験的に引き出され得る。いくつかの実施例においては、大コアは、小コアに比べて２倍の読込／保管ユニット数を有している。さらに、いくつかの実施例において、かなりのＬ２ミスアプリケーションは、いくつかのワークロードにおいて観察されるようにメモリーレベルの並行処理を欠くために、大コアのアウトオブオーダー性による利益を受けられない。
大コアにおけるサイクル＝（（小コアにおけるサイクル − 小コアにおけるストールサイクル） ＊ 大コアのイシュー幅 ／ 小コアのイシュー幅）／（１−ストール係数）
ストール係数は、一度アプリケーションを大コア上で実行し、ストールサイクルと全体サイクルのパフォーマンスデータを収集することによって引き出され得る。また、いくつかのプラットフォームは、キャッシュミス、浮動点ストール、等といった、長いレイテンシー（ｌａｔｅｎｃｙ）オペレーションによるストールを特定するために、種々のパフォーマンスカウンターを含んでいる。これらのストールは、ロジック１２０で使用されるときに、リタイアされた読込／保管命令、Ｌ２ミス、等といった、他のカウンターと組合わされて、アプリケーションが別のコア上で実行されるとした場合に、そのアプリケーションのパフォーマンスの予測を手助けする。たとえ、プラットフォームに特定のメモリーストールカウンターが無い場合でも、プラットフォームにおける他のストールカウンターを使用して、ストールが見積もられる。
スケジュールに関して、以下のロジック１２０によって提供されたパフォーマンス情報に基づいて、いくつかの実施例は、種々のアプリケーションを大コアと小コアに対してマップする。（１）単一のアプリケーションに対して、大コアの小コアに対するパフォーマンス比率がプログラム可能な値よりも大きい場合は、大コア上でアプリケーションをスケジュールし、そうでない場合は、小コア上でスケジュールする。このプログラム可能な値は、コアの中に存在しており、種々の電力／性能マトリクスに基づいて、ＭＳＲ（Ｍａｃｈｉｎｅ Ｓｔａｔｅ Ｒｅｇｉｓｔｅｒ）を使用して書き込まれる。（２）マルチアプリケーションに対して、例えば、Ｎ個のアプリケーションがスケジュールされる必要があるときは、大コアの小コアに対するパフォーマンス比率に基づいて、アプリケーションを配列する。トップのＮ／２アプリケーション（例えば、最大のゲインを有するアプリケーション）は、大コア上でスケジュールされ、ボトムのＮ／２アプリケーションは、小コア上でスケジュールされる。
いくつかの実施例においては、一つまたはそれ以上の以下に示すカウンターが使用され得る（例えば、カウンター１２２）：
（１）コアクロックサイクル：このカウンターは、コアが命令を実行してアクティブ（ａｃｔｉｖｅ）なときのサイクル数をカウントする
（２）リタイアされた命令：このカウンターは、与えられたサンプル時間の間にコアがリタイアした命令の数をカウントする
（３）Ｌ２ミス：このカウンターは、Ｌ２をミスしたメモリーリファレンスの数をカウントする
（４）スケジューラーストール：このカウンターは、小コアが命令をスケジュールすることができなかったサイクルの数をカウントする（このカウントは、また、小コアにおけるＬ２ミスとＬ２ミスレイテンシーとの積に基づいても引き出され得る）
（５）リソースストール：このカウンターは、予約ステーション、長いレイテンシーミス、等といった、リソースが使用できないために大コアがストールしたサイクルの数をカウントする
（６）ブランチストール：このカウンターは、ブランチの予測ミスのために失われたサイクルの全体数をカウントする
図５は、 本発明の一つの実施例に従って、コンピューティングシステム５００のブロックダイヤグラムを示している。コンピューティングシステム５００は、相互接続ネットワーク（またはバス）５０４を介して通信する一つまたはそれ以上の中央処理装置（ＣＰＵ）またはプロセッサを含んでいる。プロセッサ５０２は、一般用途プロセッサ、ネットワークプロセッサ（コンピューターネットワーク５０３上で通信されたデータを処理するもの）、または他のタイプのプロセッサ（縮小命令セットコンピューター（ＲＩＳＣ）プロセッサ、または複合命令セットコンピューター（ＣＩＳＣ）プロセッサを含む）を含み得る。さらに、プロセッサ５０２は、単一またはマルチコアデザインであり得る。マルチコアデザインのプロセッサ５０２は、同一の集積回路（ＩＣ）ダイ上で異なるタイプのプロセッサコアを統合し得る。マルチコアデザインのプロセッサ５０２は、また、対称もしくは非対称のマルチプロセッサとして実施され得る。一つの実施例において、一つまたはそれ以上のプロセッサ５０２は、図１のプロセッサと同一か類似のものであり得る。例えば、一つまたはそれ以上のプロセッサ５０２は、図１から図４に関して述べられたコア１０６を含み得る。また、図１から図４に関して述べられたオペレーションは、システム５００の一つまたはそれ以上のコンポーネントによって実行され得る。
チップセット５０６も、また、相互接続ネットワーク５０４と通信し得る。チップセット５０６は、メモリコントロールハブ（ＭＣＨ）５０８を含む。ＭＣＨ５０８は、メモリー５１２（図１におけるメモリー１１４と同一または類似のもの）と通信するメモリーコントローラー５１０を含み得る。メモリー５１２は、ＣＰＵ５０２、またはコンピューティングシステム５００に含まれる他のあらゆるデバイスによって実行され得る命令シーケンスを含むデータを保管し得る。本発明の一つの実施例においては、メモリー５１２は、ランダムアクセスメモリー（ＲＡＭ）、ダイナミックＲＡＭ（ＤＲＡＭ）、シンクロナスＤＲＡＭ（ＳＤＲＡＭ）、スタティックＲＡＭ（ＳＲＡＭ）、または、他のタイプのストレージデバイスといった、一つまたはそれ以上の揮発性ストレージ（もしくはメモリー）デバイスを含み得る。ハードディスク装置といった不揮発性のメモリーも、また、使用することができる。マルチＣＰＵ、及び／又は、マルチシステムメモリーといった追加的なデバイスは、相互接続ネットワーク５０４を介して通信し得る。
ＭＣＨ５０８は、また、ディスプレイデバイス５１６と通信するグラフィックインターフェイス５１４を含み得る。本発明の一つの実施例においては、グラフィックインターフェイス５１４は、アクセラレーテッドグラフィックスポート（ＡＧＰ）を介してディスプレイデバイス５１６と通信し得る。本発明の実施例において、ディスプレイ５１６（平面パネルディスプレイといったもの）は、例えば、ビデオメモリーまたはシステムメモリーといったストレージデバイスに保管された画像のデジタル表現を、ディスプレイ１６によって解釈されて表示されるディスプレイ信号に翻訳する信号変換器を通して、グラフィックインターフェイス５１４と通信し得る。ディスプレイデバイスによって生成されたディスプレイ信号は、解釈される以前に種々のコントロールデバイスを通過し、後にディスプレイ５１６上に表示される。
ハブインターフェイス５１８によって、ＭＣＨ５０８と入力／出力コントロールハブ（ＩＣＨ）５２０とは通信できる。ＩＣＨ５２０は、コンピューティングシステム５００と通信する入力／出力デバイスに対するインターフェイスを提供する。ＩＣＨ５２０は、ペリフェラルコンポーネントインターコネクト（ＰＣＩ）ブリッジ、ユニバーサルシリアルバス（ＵＳＢ）コントローラー、または他のタイプのペリフェラルブリッジもしくはコントローラーといった、ペリフェラルブリッジ（またはコントローラー）５２４を通じてバス５２２と通信し得る。ブリッジ５２４は、ＣＰＵ５０２とペリフェラルデバイスとの間のデータパス（ｄａｔａ ｐａｔｈ）を提供し得る。他のタイプのトポロジー（ｔｏｐｏｌｏｇｙ）も使用され得る。マルチバスは、また、例えば、マルチブリッジまたはコントローラーを通じて、ＩＣＨ５２０と通信し得る。さらに、ＩＣＨ５２０と通信する他の周辺機器が含まれ得る。本発明の種々の実施例における、インテグレーテッドドライブエレクトロニクス（ＩＤＥ）もしくはスモールコンピューターシステムインターフェイス（ＳＣＳＩ）のハードディスクドライブ、ＵＳＢポート、キーボード、マウス、パラレルポーオ、シリアルポート、フロッピー（登録商標）ディスクドライブ、デジタル出力サポート（例えば、デジタルビデオインターフェイス（ＤＶＩ））、または他のデバイスといったものである。
バス５２２は、オーディオデバイス５２６、一つまたはそれ以上のディスクドライブ、そしてネットワークインターフェイスデバイス５３０（コンピューターネットワーク５０３と通信するもの）と通信し得る。他のデバイスも、バス５２２を介して通信し得る。本発明のいくつかの実施例においては、種々のコンポーネント（ネットワークインターフェイスデバイス５３０といったもの）も、また、ＭＣＨ５０８と通信することができる。加えて、プロセッサ５０２とＭＣＨ５０８とは、単一のチップを形成するように結合され得る。さらに、本発明の他の実施例においては、グラフィックアクセラレーター５１６が、ＭＣＨ５０８の中に含まれ得る。
さらには、コンピューティングシステム５００は、揮発性、及び／又は不揮発性のメモリー（またはストレージ）を含み得る。例えば、不揮発性のメモリーは、以下のうち一つまたはそれ以上を含む。リードオンリーメモリー（ＲＯＭ）、プログラム可能なＲＯＭ（ＰＲＯＭ）、消去可能なＰＲＯＭ（ＥＰＲＯＭ）、電気的なＥＰＲＯＭ（ＥＥＰＲＯＭ）、ハードディスクドライブ（例えば、５２８）、フロッピー（登録商標）ディスク、コンパクトディスクＲＯＭ（ＣＤ−ＲＯＭ）、デジタルバーサタイルディスク（ＤＶＤ）、フラッシュメモリー、光磁気ディスク、または、電子的データ（例えば、命令を含む）を保管することができる他のタイプの不揮発性で機械読取可能なメディア、である。
図６は、本発明の実施例に従って、ポイント−ツー−ポイント（ＰｔＰ）構成において配置されたコンピューティングシステム６００を示している。特には、図６は、プロセッサ、メモリー、そして、入力／出力デバイスが、数多くのポイント−ツー−ポイントインターフェイスによって相互接続されているシステムを示している。図１から図５に関して述べられたオペレーションが、システム６００の一つまたはそれ以上のコンポーネントによって実行され得る。
図６に示すように、システム６００は、数個のプロセッサを含み得るが、明確化のために、そのうち２つのプロセッサ６０２と６０４だけが表されている。それぞれのプロセッサ６０２と６０４は、メモリー６１０および６１２と通信できるように、ローカルなメモリコントロールハブ（ＭＣＨ）６０６および６０８を含み得る。メモリー６１０及び／又は６１２は、図５のメモリー５１２について述べたような種々のデータを保管し得る。
一つの実施例においては、プロセッサ６０２および６０４は、図５に関して述べたプロセッサ５０２のうちの一つであり得る。プロセッサ６０２と６０４は、ＰｔＰインターフェイス回路６１６と６１８をそれぞれに使用して、ポイント−ツー−ポイント（ＰｔＰ）インターフェイス６１４を介してデータを交換し得る。プロセッサ６０２と６０４は、また、ＰｔＰインターフェイス回路６２６，６２８，６３０、そして６３２を使用して、個別のＰｔＰインターフェイス６２２と６２４を介してチップセット６２０とデータ交換することもできる。チップセット６２０は、さらに、例えば、ＰｔＰインターフェイス回路６３７を使用して、グラフィックインターフェイス６３６を介して、グラフィック回路６３４とデータ交換し得る。
本発明の少なくとも一つの実施例が、プロセッサ６０２および６０４の中に備えられ得る。例えば、図１から図５に係るコア１０６が、プロセッサ６０２および６０４の中に配置される。しかしながら、本発明の他の実施例は、図６に係るシステム６００中の他の回路、ロジックユニット、またはデバイスの中に存在し得る。さらに、本発明の他の実施例は、図６に示されたいくつかの回路、ロジックユニット、またはデバイスを通じて配布され得る。
チップセット６２０は、ＰｔＰインターフェイス回路６４１を使用してバス６４０と通信することができる。バス６４０は、バスブリッジ６４２と入力／出力デバイス６４３といった、一つまたはそれ以上のデバイスと通信し得る。バス６４４を介して、バスブリッジ６４２は、キーボード／マウス６４５、通信デバイス６４６（モデム、ネットワークインターフェイスデバイス、コンピューターネットワーク５０３と通信し得る他の通信デバイス、といったもの）、オーディオ入力／出力デバイス、及び／又は、データ保管デバイス６４８といった、他のデバイスと通信できる。データ保管デバイス６４８は、プロセッサ６０２及び／又は６０４によって実行され得るコード６４９を保管する。
本発明の種々の実施例において、例えば、図１から図６に関して、ここにおいて述べたオペレーションは、ハードウェア（例えば、ロジック回路）、ソフトウェア、ファームウェア、またはそれらの組合せとして実行され得る。それらは、例えば、ここにおいて述べたプロセスを実行するようコンピューターをプログラムするために使用される命令が保管された（例えば、一時的でない）機械で読取り可能、または、コンピューターで読取り可能なメディアを含む、コンピュータープログラム製品として提供され得る。機械で読取り可能なメディアは、図１から図６に関して述べたようなストレージデバイスを含み得る。
加えて、こうしたコンピューターで読取り可能なメディアは、コンピュータープログラム製品としてダウンロードし得る。プログラムは、通信リンク（例えば、バス、モデム、またはネットワーク接続）を介してキャリアーウェーブ（ｃａｒｒｉｅｒ ｗａｖｅ）または他のプロパゲーション（ｐｒｏｐａｇａｔｉｏｎ）メディアにエンベットされたデータ信号として、離れたコンピューター（例えば、サーバー）から、要求元のコンピューター（例えば、クライアント）に対して転送され得る。
明細書における「一つの実施例（ｏｎｅ ｅｍｂｏｄｉｍｅｎｔ、ａｎ ｅｍｂｏｄｉｍｅｎｔ）」または「いくつかの実施例（ｓｏｍｅ ｅｍｂｏｄｉｍｅｎｔｓ）」に対する参照は、実施例に関して述べられた所定の特徴、構成、または特性が、少なくとも実施において含まれ得ることを意味する。いろいろな場所で登場する「一つの実施例において（ｉｎ ｏｎｅ ｅｍｂｏｄｉｍｅｎｔ）」というフレーズは、全て同一の実施例を参照しているか、または必ずしもそうではない。
同様に、明細書と特許請求の範囲において、用語「結合された（ｃｏｕｐｌｅｄ）」および「接続された（ｃｏｎｎｅｃｔｅｄ）」が、その派生語と一緒に使用されている。いくつかの実施例において、「接続された（ｃｏｎｎｅｃｔｅｄ）」は、２つまたはそれ以上のエレメントが、物理的または電気的に直接お互いに接触していることを示すために使用され得る。「結合された（ｃｏｕｐｌｅｄ）」は、２つまたはそれ以上のエレメントが、物理的または電気的に直接接触していることを意味している。しかしながら、「結合された（ｃｏｕｐｌｅｄ）」は、また、２つまたはそれ以上のエレメントが、物理的または電気的に直接お互いに接触しているのではないが、それでもお互いに協働または相互作用し得ることをも意味している。
従って、本発明の実施例は、構成上の特徴、及び／又は、方法論的な行為に特有な言葉で述べられてきたが、請求される重要事項は、述べられた特定の特徴または行為に限定されるものではないことが理解されるべきである。むしろ、特定の特徴と行為は、請求された重要事項の実施に係る形態の例として開示されたものである。

Claims (30)

  1. プロセッサであって：
    前記プロセッサに係る複数のプロセッサコアのパフォーマンスに対応する情報を保管するためのストレージユニットと；
    アプリケーションが第１のプロセッサコア上で実行される場合と前記複数のプロセッサコアの別のプロセッサコア上で実行される場合とを比較した前記アプリケーションの予測されるパフォーマンス比率に基づいて、前記複数のプロセッサコアの前記第１のプロセッサコアが前記アプリケーションを実行することを決定するロジックであり、前記パフォーマンスは前記別のプロセッサコアに対する前記保管された情報から前記第１のプロセッサコアに対して予測されるものであり、かつ、前記第１のプロセッサコア上で前記アプリケーションを実行するスケジュールをさせるロジックと、を含み
    前記ロジックは、前記第１のプロセッサコア上で前記アプリケーションのスケジュールをさせるために、オペレーティングシステムに対してデータを伝送する、
    ことを特徴とするプロセッサ。
  2. 前記ロジックは、コンテキストスイッチの検知に応じて、前記第１のプロセッサコア上で前記アプリケーションのスケジュールをさせるために、オペレーティングシステムに対してデータを伝送する、
    請求項１に記載のプロセッサ。
  3. 前記プロセッサに係る前記複数のプロセッサのパフォーマンスに応じて前記保管された情報は、実行パフォーマンスデータまたは電力消費パフォーマンスデータを含む、
    請求項１または２に記載のプロセッサ。
  4. 前記ロジックは、収集された情報に基づいて、前記保管された情報を更新する、
    請求項１乃至３のいずれか一項に記載のプロセッサ。
  5. 前記ロジックは、少なくともいくつかの前記複数のプロセッサコア上における前記アプリケーションの実行パフォーマンスまたは電力消費パフォーマンスを予測する、
    請求項１乃至４のいずれか一項に記載のプロセッサ。
  6. 前記複数のプロセッサコアは、異種のものである、
    請求項１乃至５のいずれか一項に記載のプロセッサ。
  7. 前記ストレージユニットは：
    共有メモリー、プライベートキャッシュ、共有キャッシュ、または、専用メモリー、を含む、
    請求項１乃至６のいずれか一項に記載のプロセッサ。
  8. 前記保管された情報は、前記アプリケーションのプロセスコントロールブロックに保管されている、
    請求項１乃至７のいずれか一項に記載のプロセッサ。
  9. 前記ストレージユニットは、パフォーマンス履歴テーブル（ＰＨＴ）を保管する、
    請求項１乃至８のいずれか一項に記載のプロセッサ。
  10. 前記ＰＨＴにおけるそれぞれのエントリーは、前記複数のプロセッサコアに応じて、少なくとも、プロセス識別子および命令毎の複数のサイクルを保管する、
    請求項９に記載のプロセッサ。
  11. 前記ストレージユニットは、一つまたはそれ以上のパフォーマンスカウンターを保管する、
    請求項１乃至１０のいずれか一項に記載のプロセッサ。
  12. 前記一つまたはそれ以上のパフォーマンスカウンターは：
    コアクロックサイクル、リタイアされた命令、レベル２キャッシュミス、スケジューラーストール、リソースストール、またはブランチストール、を含む、
    請求項１１に記載のプロセッサ。
  13. 方法であって：
    プロセッサに係る複数の異種プロセッサコアのパフォーマンスに対応する情報を保管するステップと；
    アプリケーションが第１のプロセッサコア上で実行される場合と前記複数のプロセッサコアの別のプロセッサコア上で実行される場合とを比較した前記アプリケーションの予測されるパフォーマンス比率に基づいて、前記複数のプロセッサコアの前記第１のプロセッサコアが前記アプリケーションを実行することを決定するステップであり、前記パフォーマンスは前記別のプロセッサコアに対する前記保管された情報から前記第１のプロセッサコアに対して予測されるステップと；
    前記第１のプロセッサコアに対応するデータのオペレーティングシステムに対する伝送に応じて、前記第１のプロセッサコア上で前記アプリケーションを実行するスケジュールをするステップと、を含む
    ことを特徴とする方法。
  14. 前記データの伝送は、コンテキストスイッチの検知に応じたものである、
    請求項１３に記載の方法。
  15. 前記プロセッサに係る前記複数のプロセッサのパフォーマンスに応じて前記保管された情報は、実行パフォーマンスデータまたは電力消費パフォーマンスデータを含む、
    請求項１３または１４に記載の方法。
  16. 前記方法は、さらに、
    収集された情報に基づいて、前記保管された情報を更新するステップ、を含む
    請求項１３乃至１５のいずれか一項に記載の方法。
  17. 前記方法は、さらに、
    少なくともいくつかの前記複数のプロセッサコア上における前記アプリケーションの実行パフォーマンスまたは電力消費パフォーマンスを予測するステップ、を含む
    請求項１３乃至１６のいずれか一項に記載の方法。
  18. 前記情報を保管するステップは、前記情報を前記アプリケーションのプロセスコントロールブロックに保管する、
    請求項１３乃至１７のいずれか一項に記載の方法。
  19. 前記保管された情報は：
    保管されたパフォーマンス履歴テーブル（ＰＨＴ）であって、
    前記ＰＨＴにおけるそれぞれのエントリーは、前記複数のプロセッサコアに応じて、少なくとも、プロセス識別子および命令毎の複数のサイクルであり；もしくは
    保管された一つまたはそれ以上のパフォーマンスカウンターであって、
    前記一つまたはそれ以上のパフォーマンスカウンターは：
    コアクロックサイクル、リタイアされた命令、レベル２キャッシュミス、スケジューラーストール、リソースストール、またはブランチストール、を含んでいる、
    請求項１３乃至１８のいずれか一項に記載の方法。
  20. コンピューティングシステムであって：
    複数のプロセッサコアを含むプロセッサと；
    前記プロセッサに係る複数のプロセッサコアのパフォーマンスに対応する情報を保管するためのストレージユニットと；を含み、
    少なくとも一つの前記複数のプロセッサコアは、アプリケーションが第１のプロセッサコア上で実行される場合と前記複数のプロセッサコアの別のプロセッサコア上で実行される場合とを比較した前記アプリケーションの予測されるパフォーマンス比率に基づいて、前記複数のプロセッサコアの前記第１のプロセッサコアがアプリケーションを実行することを決定するロジックであり、前記パフォーマンスは前記別のプロセッサコアに対する前記保管された情報から前記第１のプロセッサコアに対して予測されるものであり、かつ、前記第１のプロセッサコア上で前記アプリケーションを実行するスケジュールをさせるためのロジックを含んでおり、
    前記ロジックは、前記第１のプロセッサコア上で前記アプリケーションのスケジュールをさせるために、コンテキストスイッチの検知に応じて、オペレーティングシステムに対してデータを伝送する、
    ことを特徴とするコンピューティングシステム。
  21. 前記プロセッサに係る前記複数のプロセッサのパフォーマンスに応じて前記保管された情報は、実行パフォーマンスデータまたは電力消費パフォーマンスデータを含む、
    請求項２０に記載のコンピューティングシステム。
  22. 前記ロジックは、少なくともいくつかの前記複数のプロセッサコア上における前記アプリケーションの実行パフォーマンスまたは電力消費パフォーマンスを予測する、
    請求項２０または２１に記載のコンピューティングシステム。
  23. 前記複数のプロセッサコアは、異種のものである、
    請求項２０乃至２２のいずれか一項に記載のコンピューティングシステム。
  24. 前記ストレージユニットは、パフォーマンス履歴テーブル（ＰＨＴ）を保管し、
    前記ＰＨＴにおけるそれぞれのエントリーは、前記複数のプロセッサコアに応じて、少なくとも、プロセス識別子および命令毎の複数のサイクルを保管する、
    請求項２０乃至２３のいずれか一項に記載のコンピューティングシステム。
  25. 前記ストレージユニットは、一つまたはそれ以上のパフォーマンスカウンターを保管し、
    前記一つまたはそれ以上のパフォーマンスカウンターは：
    コアクロックサイクル、リタイアされた命令、レベル２キャッシュミス、スケジューラーストール、リソースストール、またはブランチストール、を含む、
    請求項２０乃至２４のいずれか一項に記載のコンピューティングシステム。
  26. 前記コンピューティングシステムは、さらに、
    前記プロセッサコアに接続されたオーディオデバイスを含む、
    請求項２０乃至２５のいずれか一項に記載のコンピューティングシステム。
  27. 命令を保管するためのコンピューターで読取り可能なメディアであって、前記命令がプロセッサで実行されると：
    プロセッサに係る複数の異種プロセッサコアのパフォーマンスに対応する情報を保管し；
    アプリケーションが第１のプロセッサコア上で実行される場合と前記複数のプロセッサコアの別のプロセッサコア上で実行される場合とを比較した前記アプリケーションの予測されるパフォーマンス比率に基づいて、前記複数のプロセッサコアの前記第１のプロセッサコアがアプリケーションを実行することを決定し、前記パフォーマンスは前記別のプロセッサコアに対する前記保管された情報から前記第１のプロセッサコアに対して予測されるものであり、；かつ
    前記第１のプロセッサコアに対応するデータのオペレーティングシステムに対する伝送に応じて、前記第１のプロセッサコア上で前記アプリケーションを実行するスケジュールをする、
    ことを特徴とするコンピューターで読取り可能なメディア。
  28. 前記命令は、コンテキストスイッチの検知に応じて、前記プロセッサに前記データの伝送をさせる、
    請求項２７に記載のコンピューターで読取り可能なメディア。
  29. 前記プロセッサに係る前記複数のプロセッサのパフォーマンスに応じて前記保管された情報は、実行パフォーマンスデータまたは電力消費パフォーマンスデータを含む、
    請求項２７または２８に記載のコンピューターで読取り可能なメディア。
  30. 前記命令は、前記プロセッサに、少なくともいくつかの前記複数のプロセッサコア上における前記アプリケーションの実行パフォーマンスまたは電力消費パフォーマンスを予測させる、
    請求項２７乃至２９のいずれか一項に記載のコンピューターで読取り可能なメディア。
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Families Citing this family (49)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8631411B1 (en) 2009-07-21 2014-01-14 The Research Foundation For The State University Of New York Energy aware processing load distribution system and method
WO2013162589A1 (en) * 2012-04-27 2013-10-31 Intel Corporation Migrating tasks between asymmetric computing elements of a multi-core processor
WO2013178864A1 (en) * 2012-05-29 2013-12-05 Nokia Corporation A method and apparatus for deferring processor selection
EP2856315A4 (en) 2012-05-30 2016-02-17 Intel Corp TERMINATION REQUEST BETWEEN A HETEROGEN GROUP OF PROCESSORS
KR102001414B1 (ko) 2012-09-27 2019-07-18 삼성전자주식회사 데이터 트랜잭션에 따라 전력공급을 제어하는 시스템-온-칩 및 그 동작방법
US9037889B2 (en) 2012-09-28 2015-05-19 Intel Corporation Apparatus and method for determining the number of execution cores to keep active in a processor
US9619284B2 (en) 2012-10-04 2017-04-11 Intel Corporation Dynamically switching a workload between heterogeneous cores of a processor
US8949659B2 (en) 2012-10-18 2015-02-03 International Business Machines Corporation Scheduling workloads based on detected hardware errors
CN105144082B (zh) * 2012-12-28 2020-02-14 英特尔公司 基于平台热以及功率预算约束，对于给定工作负荷的最佳逻辑处理器计数和类型选择
US9442559B2 (en) 2013-03-14 2016-09-13 Intel Corporation Exploiting process variation in a multicore processor
US9727345B2 (en) 2013-03-15 2017-08-08 Intel Corporation Method for booting a heterogeneous system and presenting a symmetric core view
KR101553649B1 (ko) 2013-05-13 2015-09-16 삼성전자 주식회사 멀티 코어 장치 및 멀티 코어 장치의 작업 스케줄링 방법
KR102110812B1 (ko) * 2013-05-30 2020-05-14 삼성전자 주식회사 멀티 코어 시스템 및 멀티 코어 시스템의 작업 스케줄링 방법
US9842040B2 (en) 2013-06-18 2017-12-12 Empire Technology Development Llc Tracking core-level instruction set capabilities in a chip multiprocessor
US20150220340A1 (en) * 2013-10-04 2015-08-06 Rajkishore Barik Techniques for heterogeneous core assignment
CN103645954B (zh) * 2013-11-21 2018-12-14 华为技术有限公司 一种基于异构多核体系的cpu调度方法、装置和系统
CN103646006B (zh) * 2013-11-26 2016-08-31 乐视致新电子科技（天津）有限公司 一种处理器的调度方法、装置和系统
JP6260303B2 (ja) 2014-01-29 2018-01-17 富士通株式会社 演算処理装置及び演算処理装置の制御方法
CN103942103A (zh) * 2014-04-16 2014-07-23 乐视致新电子科技（天津）有限公司 多核体系中处理器调度策略的生成方法及装置、调度系统
CN105378670B (zh) * 2014-04-29 2019-02-26 华为技术有限公司 一种功率控制方法及装置
KR102197874B1 (ko) 2014-09-01 2021-01-05 삼성전자주식회사 멀티-코어 프로세서를 포함하는 시스템 온 칩 및 그것의 쓰레드 스케줄링 방법
KR102354848B1 (ko) 2014-11-28 2022-01-21 삼성전자주식회사 캐시 메모리 장치 및 이를 포함하는 전자 시스템
US10101786B2 (en) * 2014-12-22 2018-10-16 Intel Corporation Holistic global performance and power management
US10133602B2 (en) * 2015-02-19 2018-11-20 Oracle International Corporation Adaptive contention-aware thread placement for parallel runtime systems
CN104809078B (zh) * 2015-04-14 2019-05-14 苏州中晟宏芯信息科技有限公司 基于退出退让机制的共享高速缓存硬件资源访问方法
WO2016171671A1 (en) 2015-04-21 2016-10-27 Hewlett-Packard Development Company, L.P. Performance change predictions
US10073718B2 (en) 2016-01-15 2018-09-11 Intel Corporation Systems, methods and devices for determining work placement on processor cores
US10303488B2 (en) * 2016-03-30 2019-05-28 Sony Interactive Entertainment Inc. Real-time adjustment of application-specific operating parameters for backwards compatibility
US10296074B2 (en) 2016-08-12 2019-05-21 Qualcomm Incorporated Fine-grained power optimization for heterogeneous parallel constructs
US11513805B2 (en) * 2016-08-19 2022-11-29 Wisconsin Alumni Research Foundation Computer architecture with synergistic heterogeneous processors
FR3056786B1 (fr) * 2016-09-29 2019-11-22 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procede de gestion des taches de calcul sur un processeur multi-cœurs fonctionnellement asymetrique
US9747139B1 (en) * 2016-10-19 2017-08-29 International Business Machines Corporation Performance-based multi-mode task dispatching in a multi-processor core system for high temperature avoidance
FI3812900T3 (fi) * 2016-12-31 2024-02-09 Intel Corp Järjestelmät, menetelmät ja laitteet heterogeenistä laskentaa varten
US11281586B2 (en) * 2017-05-09 2022-03-22 Andes Technology Corporation Processor and way prediction method thereof
US10628223B2 (en) * 2017-08-22 2020-04-21 Amrita Vishwa Vidyapeetham Optimized allocation of tasks in heterogeneous computing systems
CN109937410B (zh) * 2017-10-25 2021-02-23 华为技术有限公司 核心调度方法和终端
US11138037B2 (en) 2017-11-02 2021-10-05 Mediatek Inc. Switch policy for hybrid scheduling in multi-processor systems
US10812416B2 (en) * 2017-12-27 2020-10-20 International Business Machines Corporation Reduced number of counters for reliable messaging
WO2019153187A1 (en) 2018-02-08 2019-08-15 Alibaba Group Holding Limited Hybrid system-on-chip for power and performance prediction and control
CN108664285A (zh) * 2018-05-10 2018-10-16 Oppo广东移动通信有限公司 应用程序预加载方法、装置、存储介质及移动终端
TWI698798B (zh) * 2018-10-22 2020-07-11 致茂電子股份有限公司 一種多核心運算裝置及其運作方法
US10649688B1 (en) * 2018-11-01 2020-05-12 Intel Corporation Precise longitudinal monitoring of memory operations
KR102552954B1 (ko) * 2018-11-07 2023-07-06 삼성전자주식회사 컴퓨팅 시스템 및 컴퓨팅 시스템의 동작 방법
GB2583103B (en) 2019-04-16 2022-11-16 Siemens Ind Software Inc Tracing instruction execution
US11544105B2 (en) * 2019-09-11 2023-01-03 Google Llc Recommendations for scheduling jobs on distributed computing devices
TWI791929B (zh) * 2019-11-28 2023-02-11 瑞昱半導體股份有限公司 通用分析裝置與方法
US20210182194A1 (en) * 2020-12-26 2021-06-17 Intel Corporation Processor unit resource exhaustion detection and remediation
CN113609126B (zh) * 2021-07-06 2022-03-11 无锡四维时空信息科技有限公司 一种众源时空数据的一体化存储管理方法及系统
CN118170503A (zh) * 2022-12-02 2024-06-11 华为技术有限公司 一种异构处理器及相关调度方法

Family Cites Families (78)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2683344B1 (fr) * 1991-10-30 1996-09-20 Bull Sa Systeme multiprocesseur avec moyens microprogrammes pour la repartition des processus aux processeurs.
GB2272085A (en) 1992-10-30 1994-05-04 Tao Systems Ltd Data processing system and operating system.
JPH09167141A (ja) 1995-12-18 1997-06-24 Hitachi Ltd 負荷分散制御方法
US6298370B1 (en) 1997-04-04 2001-10-02 Texas Instruments Incorporated Computer operating process allocating tasks between first and second processors at run time based upon current processor load
US6134675A (en) 1998-01-14 2000-10-17 Motorola Inc. Method of testing multi-core processors and multi-core processor testing device
US6021076A (en) 1998-07-16 2000-02-01 Rambus Inc Apparatus and method for thermal regulation in memory subsystems
US6161188A (en) 1998-11-17 2000-12-12 Ip-First, L.L.C. Microprocessor having fuse control and selection of clock multiplier
US6728892B1 (en) 1999-09-15 2004-04-27 Koninklijke Philips Electronics N.V. Method for conserving power in a can microcontroller and a can microcontroller that implements this method
JP2001175627A (ja) * 1999-12-21 2001-06-29 Toshiba Corp 分散処理計算機システム
US7165257B2 (en) 2000-02-08 2007-01-16 Mips Technologies, Inc. Context selection and activation mechanism for activating one of a group of inactive contexts in a processor core for servicing interrupts
US7032119B2 (en) 2000-09-27 2006-04-18 Amphus, Inc. Dynamic power and workload management for multi-server system
US20030070013A1 (en) 2000-10-27 2003-04-10 Daniel Hansson Method and apparatus for reducing power consumption in a digital processor
US7140016B2 (en) 2000-11-29 2006-11-21 Texas Instruments Incorporated Media accelerator quality of service
JP3817449B2 (ja) 2001-07-30 2006-09-06 株式会社ルネサステクノロジ データ処理装置
EP1306632A1 (en) * 2001-10-25 2003-05-02 Shell Internationale Researchmaatschappij B.V. Process for liquefying natural gas and producing liquid hydrocarbons
US6804632B2 (en) 2001-12-06 2004-10-12 Intel Corporation Distribution of processing activity across processing hardware based on power consumption considerations
US6907548B2 (en) 2002-01-02 2005-06-14 Intel Corporation Automatic testing for multi-core architecture
US7254812B1 (en) * 2002-05-31 2007-08-07 Advanced Micro Devices, Inc. Multi-processor task scheduling
US20040006729A1 (en) 2002-07-03 2004-01-08 Pendurkar Rajesh Y. Hierarchical test methodology for multi-core chips
KR100498487B1 (ko) 2003-02-08 2005-07-01 삼성전자주식회사 고속제어회로 및 저속·저전력 제어회로를 구비하는프로세서
JP4090908B2 (ja) 2003-02-21 2008-05-28 シャープ株式会社 画像処理装置および画像形成装置
DE10313605B4 (de) 2003-03-26 2009-03-19 Qimonda Ag Vorrichtung und Verfahren zum Steuern mehrerer Speicherbausteine
US7093147B2 (en) 2003-04-25 2006-08-15 Hewlett-Packard Development Company, L.P. Dynamically selecting processor cores for overall power efficiency
US7673784B2 (en) * 2003-12-09 2010-03-09 Swagelok Company High production welding fixture
US7197652B2 (en) 2003-12-22 2007-03-27 International Business Machines Corporation Method and system for energy management in a simultaneous multi-threaded (SMT) processing system including per-thread device usage monitoring
EP1555595A3 (en) 2004-01-13 2011-11-23 LG Electronics, Inc. Apparatus for controlling power of processor having a plurality of cores and control method of the same
US7984442B2 (en) 2004-01-29 2011-07-19 Klingman Edwin E Intelligent memory device multilevel ASCII interpreter
US20050204346A1 (en) * 2004-03-09 2005-09-15 Intel Corporation Using sampling data for program phase detection
JP3862715B2 (ja) 2004-06-01 2006-12-27 株式会社ソニー・コンピュータエンタテインメント タスク管理方法、タスク管理装置、半導体集積回路、電子装置、およびタスク管理システム
JP4197672B2 (ja) 2004-09-30 2008-12-17 株式会社東芝 マルチプロセッサ計算機及びプログラム
US7788670B2 (en) * 2004-10-26 2010-08-31 Intel Corporation Performance-based workload scheduling in multi-core architectures
US20060168571A1 (en) * 2005-01-27 2006-07-27 International Business Machines Corporation System and method for optimized task scheduling in a heterogeneous data processing system
US20060212677A1 (en) 2005-03-15 2006-09-21 Intel Corporation Multicore processor having active and inactive execution cores
TW200638267A (en) 2005-04-22 2006-11-01 Chi Mei Comm Systems Inc Method for adjusting CPU speed of an electronic appliance
US8156348B2 (en) 2005-04-27 2012-04-10 Panasonic Corporation Power controller in information processor
TWI300903B (en) 2005-07-01 2008-09-11 Hon Hai Prec Ind Co Ltd Method for estimating cpu power
JP4367856B2 (ja) 2005-07-07 2009-11-18 レノボ シンガポール プライヴェート リミテッド プロセス制御システム及びその制御方法
US7694107B2 (en) * 2005-08-18 2010-04-06 Hewlett-Packard Development Company, L.P. Dynamic performance ratio proportionate distribution of threads with evenly divided workload by homogeneous algorithm to heterogeneous computing units
US7412353B2 (en) 2005-09-28 2008-08-12 Intel Corporation Reliable computing with a many-core processor
GB0519981D0 (en) * 2005-09-30 2005-11-09 Ignios Ltd Scheduling in a multicore architecture
TW200805047A (en) 2005-12-23 2008-01-16 Koninkl Philips Electronics Nv Performance analysis based system level power management
CN101385000A (zh) 2006-02-17 2009-03-11 高通股份有限公司 用于多处理器应用程序支持的系统及方法
US7596430B2 (en) 2006-05-03 2009-09-29 International Business Machines Corporation Selection of processor cores for optimal thermal performance
US7406407B2 (en) 2006-06-01 2008-07-29 Microsoft Corporation Virtual machine for operating N-core application on M-core processor
US20070294693A1 (en) 2006-06-16 2007-12-20 Microsoft Corporation Scheduling thread execution among a plurality of processors based on evaluation of memory access data
US7493477B2 (en) 2006-06-30 2009-02-17 Intel Corporation Method and apparatus for disabling a processor core based on a number of executions of an application exceeding a threshold
US7463992B2 (en) 2006-09-29 2008-12-09 Intel Corporation Method and system to self-test single and multi-core CPU systems
JP2008090546A (ja) 2006-09-29 2008-04-17 Toshiba Corp マルチプロセッサシステム
US7596714B2 (en) 2006-11-20 2009-09-29 Intel Corporation Methods and apparatus to manage throttling in computing environments
US8819699B2 (en) * 2006-12-29 2014-08-26 Intel Corporation Controlling virtual machines based on performance counters
US8615767B2 (en) 2007-02-06 2013-12-24 International Business Machines Corporation Using IR drop data for instruction thread direction
US7560945B2 (en) 2007-02-06 2009-07-14 International Business Machines Corporation Integrated circuit failure prediction
US7779235B2 (en) * 2007-02-06 2010-08-17 International Business Machines Corporation Using performance data for instruction thread direction
US7936153B2 (en) 2007-02-06 2011-05-03 International Business Machines Corporation On-chip adaptive voltage compensation
US7714635B2 (en) 2007-02-06 2010-05-11 International Business Machines Corporation Digital adaptive voltage supply
US7971035B2 (en) 2007-02-06 2011-06-28 International Business Machines Corporation Using temperature data for instruction thread direction
US8022685B2 (en) 2007-02-06 2011-09-20 International Business Machines Corporation Temperature dependent voltage source compensation
US7865750B2 (en) 2007-02-06 2011-01-04 International Business Machines Corporation Fan speed control from adaptive voltage supply
US7895454B2 (en) 2007-02-06 2011-02-22 International Business Machines Corporation Instruction dependent dynamic voltage compensation
US8161482B1 (en) * 2007-04-13 2012-04-17 Marvell International Ltd. Power optimization for multi-core devices
US20090005582A1 (en) * 2007-06-22 2009-01-01 Greg Anderson Vessels and methods for synthesis of biofuel
US7561770B2 (en) * 2007-07-30 2009-07-14 Hewlett-Packard Development Company, L.P. Microresonator systems and methods of fabricating the same
US8001338B2 (en) 2007-08-21 2011-08-16 Microsoft Corporation Multi-level DRAM controller to manage access to DRAM
US8055822B2 (en) * 2007-08-21 2011-11-08 International Business Machines Corporation Multicore processor having storage for core-specific operational data
US8005880B2 (en) 2007-08-24 2011-08-23 International Business Machines Corporation Half width counting leading zero circuit
US7797131B2 (en) * 2007-08-24 2010-09-14 International Business Machines Corporation On-chip frequency response measurement
US8185572B2 (en) 2007-08-24 2012-05-22 International Business Machines Corporation Data correction circuit
US20090210740A1 (en) * 2008-02-14 2009-08-20 Song Huang Off-chip access workload characterization methodology for optimizing computing efficiency
US8332865B2 (en) 2008-02-21 2012-12-11 International Business Machines Corporation Adjunct processor load balancing
US20090288092A1 (en) * 2008-05-15 2009-11-19 Hiroaki Yamaoka Systems and Methods for Improving the Reliability of a Multi-Core Processor
US8276145B2 (en) * 2008-06-27 2012-09-25 Microsoft Corporation Protected mode scheduling of operations
JP2010039923A (ja) * 2008-08-07 2010-02-18 Hitachi Ltd 情報処理装置
US8661129B2 (en) * 2008-11-05 2014-02-25 Xerox Corporation System and method for decentralized job scheduling and distributed execution in a network of multifunction devices
US8161304B2 (en) 2009-01-20 2012-04-17 Microsoft Corporation Power management for large memory subsystems
US8572581B2 (en) * 2009-03-26 2013-10-29 Microsoft Corporation Measurement and reporting of performance event rates
US8055805B2 (en) 2009-03-31 2011-11-08 Intel Corporation Opportunistic improvement of MMIO request handling based on target reporting of space requirements
JP5091912B2 (ja) * 2009-05-21 2012-12-05 株式会社東芝 マルチコアプロセッサシステム
US8924975B2 (en) * 2009-07-23 2014-12-30 Empire Technology Development Llc Core selection for applications running on multiprocessor systems based on core and application characteristics

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Debnath et al. Adaptive instruction dispatching techniques for Simultaneous Multi-Threading (SMT) processors

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