JP5764107B2

JP5764107B2 - Differential amplifier circuit

Info

Publication number: JP5764107B2
Application number: JP2012222389A
Authority: JP
Inventors: 昭彦野木
Original assignee: Asahi Kasei EMD Corp
Current assignee: Asahi Kasei EMD Corp
Priority date: 2012-10-04
Filing date: 2012-10-04
Publication date: 2015-08-12
Anticipated expiration: 2032-10-04
Also published as: JP2014075705A

Description

本発明は、差動増幅回路に関し、より詳細には、差動対を構成するトランジスタの耐圧を確保するとともに、特性劣化を生じさせない差動増幅回路に関する。 The present invention relates to a differential amplifier circuit, and more particularly, to a differential amplifier circuit that secures the breakdown voltage of transistors constituting a differential pair and does not cause deterioration of characteristics.

従来から、差動対に低耐圧トランジスタを使用してもトランジスタの特性劣化を生じさせないようにした差動増幅回路があった。例えば、特許文献１に記載のものは、低電圧トランジスタを使用したデータ出力回路に過電圧が印加された場合でも、素子破壊を防止するようにしたものである。具体的には、第１トランジスタと第２トランジスタとを有する差動対と、第１カスコードトランジスタと、第２カスコードトランジスタと、接地線に接続される第１抵抗成分と、電源線に接続される第２抵抗成分とを備え、そして、第１カスコードトランジスタのゲートと、第２カスコードトランジスタのゲートは互いに接続された状態にし、各々のゲートには、第１抵抗成分と第２抵抗成分によって定まる電位のバイアスが供給し、そのうえで、第１トランジスタは、第１カスコードトランジスタを介して第１出力信号を出力し、第２トランジスタは、第２カスコードトランジスタを介して第２出力信号を出力する、というものである。 Conventionally, there has been a differential amplifier circuit that does not cause deterioration of transistor characteristics even when a low voltage transistor is used for a differential pair. For example, the device described in Patent Document 1 is designed to prevent element destruction even when an overvoltage is applied to a data output circuit using a low voltage transistor. Specifically, a differential pair having a first transistor and a second transistor, a first cascode transistor, a second cascode transistor, a first resistance component connected to a ground line, and a power supply line are connected. And a gate of the first cascode transistor and a gate of the second cascode transistor are connected to each other, and each gate has a potential determined by the first resistance component and the second resistance component. The first transistor outputs a first output signal via a first cascode transistor, and the second transistor outputs a second output signal via a second cascode transistor. It is.

また、例えば、特許文献２に記載のものは、低耐圧の高速対応のＭＯＳトランジスタを差動対に使用し、このＭＯＳトランジスタの耐圧より所定値高い電源電圧で使用しても、素子耐圧を確保しつつ起動電圧を低くすることのできる差動増幅回路である。具体的には、一対のＮチャネル型ＭＯＳトランジスタを差動対とし、一対のＰチャネル型ＭＯＳトランジスタを能動負荷とする差動増幅回路５０で、高速化対応のため差動対のＭＯＳトランジスタに低耐圧素子を使用し、その素子の耐圧確保のためにＮチャネル型ＭＯＳトランジスタを挿入した回路において、負荷ＭＯＳを利用したＭＯＳインバータとＣＭＯＳインバータにより耐圧確保のための一対のＭＯＳトランジスタとを、ショート及び有効にする一対のＮチャネル型ＭＯＳトランジスタをＯＮ、ＯＦＦすることで、耐圧を確保すると同時に低電圧からの起動を可能とした、というものである。 Further, for example, the device described in Patent Document 2 uses a low-breakdown-voltage high-speed compatible MOS transistor for a differential pair, and ensures a device breakdown voltage even when used at a power supply voltage higher than the breakdown voltage of the MOS transistor by a predetermined value. However, this is a differential amplifier circuit that can reduce the starting voltage. Specifically, the differential amplifier circuit 50 has a pair of N-channel MOS transistors as a differential pair and a pair of P-channel MOS transistors as an active load. In a circuit in which an N-channel MOS transistor is inserted in order to ensure the withstand voltage of the element, a MOS inverter using a load MOS and a pair of MOS transistors for ensuring withstand voltage by a CMOS inverter are short-circuited. By turning on and off a pair of N-channel MOS transistors to be enabled, it is possible to ensure a breakdown voltage and at the same time start from a low voltage.

図１は、従来の差動増幅回路の構成を説明するための回路図である。図１に示す従来のものは、低耐圧のＭＯＳトランジスタを差動対に使用した差動増幅回路において、差動対Ｘを構成するＮＭＯＳトランジスタＱ１，Ｑ２の特性劣化を生じさせないようにした差動増幅回路である。
図１に示すように、差動増幅回路１０は、最高電位である電源電圧ＶＤＤから最低電位である基準電位ＶＳＳまでの間に、複数の第１及び第８のトランジスタＱ１，Ｑ２，Ｑ３，Ｑ４，Ｑ７，Ｑ８と、定電流源１１とを、以下の順に接続して構成されている。すなわち、電源電圧ＶＤＤから能動負荷対９、電圧降下用の素子対Ｙ、差動対Ｘ、及び定電流源１１の順に接続して構成されている。 FIG. 1 is a circuit diagram for explaining a configuration of a conventional differential amplifier circuit. The conventional circuit shown in FIG. 1 is a differential amplifier circuit using a low-breakdown-voltage MOS transistor as a differential pair, so that the characteristics of the NMOS transistors Q1 and Q2 constituting the differential pair X are not deteriorated. It is an amplifier circuit.
As shown in FIG. 1, the differential amplifier circuit 10 includes a plurality of first and eighth transistors Q1, Q2, Q3, and Q4 between a power supply voltage VDD that is the highest potential and a reference potential VSS that is the lowest potential. , Q7, Q8 and the constant current source 11 are connected in the following order. That is, the active load pair 9, the voltage drop element pair Y, the differential pair X, and the constant current source 11 are connected in this order from the power supply voltage VDD.

能動負荷対９は、ＰＭＯＳトランジスタＱ７，Ｑ８で構成されている。また、素子対Ｙは、ＮＭＯＳトランジスタＱ３，Ｑ４で構成されている。能動負荷対９は、電源電圧ＶＤＤと、トランジスタＱ３，Ｑ４のドレインＤとの間に、ソースＳとドレインＤとで接続されており、カレントミラー構成である。また、トランジスタＱ７は、そのドレインＤ−ゲートＧがショートされ、そのドレインＤ−ゲートＧが、トランジスタＱ８のゲートＧに接続されている。 The active load pair 9 is composed of PMOS transistors Q7 and Q8. The element pair Y includes NMOS transistors Q3 and Q4. The active load pair 9 is connected between the source voltage VDD and the drains D of the transistors Q3 and Q4 via the source S and the drain D, and has a current mirror configuration. In the transistor Q7, its drain D-gate G is short-circuited, and its drain D-gate G is connected to the gate G of the transistor Q8.

差動増幅回路１０は、入力端子ＰＩＮと入力端子ＮＩＮとに入力された信号の差分を増幅して出力する回路であり、オペアンプによく利用されている。より具体的には、ＶＤＤ
＝５Ｖの時、高速化及び小サイズになることから差動対Ｘに耐圧が約３Ｖの低耐圧トランジスタＱ１，Ｑ２を利用することがある。以下、差動増幅回路１０の動作を説明する。
まず、図１に記載されたトランジスタＱ３，Ｑ４が無い場合の現象を説明する。すなわち、これらトランジスタＱ３，Ｑ４それぞれのドレインＤ−ソースＳ間に該当する箇所を、図１の破線７，８にて直結させた場合、その該当箇所で生じていた電圧降下１Ｖがなくなる。その結果、差動対Ｘを構成するＮＭＯＳトランジスタＱ１，Ｑ２のドレインＤ−ソースＳ間に、その耐圧３Ｖを超える電圧が加わることにより、トランジスタＱ１，Ｑ２の特性が劣化する危険性がある。なお、トランジスタＱ３，Ｑ４のソースＳは、不図示のバルクに接続されている。なお、バルクとはＮＭＯＳトランジスタの基板のことであり、特に指定無き場合は、そのトランジスタのソースに接続されている。 The differential amplifier circuit 10 is a circuit that amplifies and outputs a difference between signals input to the input terminal PIN and the input terminal NIN, and is often used for an operational amplifier. More specifically, VDD
When the voltage is 5V, the differential pair X may use the low breakdown voltage transistors Q1 and Q2 having a breakdown voltage of about 3V because the speed is increased and the size is reduced. Hereinafter, the operation of the differential amplifier circuit 10 will be described.
First, a phenomenon when the transistors Q3 and Q4 shown in FIG. 1 are not provided will be described. That is, when the corresponding location between the drain D and source S of each of the transistors Q3 and Q4 is directly connected by the broken lines 7 and 8 in FIG. 1, the voltage drop 1V generated at the corresponding location is eliminated. As a result, there is a risk that the characteristics of the transistors Q1 and Q2 are deteriorated when a voltage exceeding the withstand voltage 3V is applied between the drain D and the source S of the NMOS transistors Q1 and Q2 constituting the differential pair X. The sources S of the transistors Q3 and Q4 are connected to a bulk (not shown). Note that the term “bulk” refers to a substrate of an NMOS transistor, and is connected to the source of the transistor unless otherwise specified.

次に、図１に記載されたとおりに、トランジスタＱ３，Ｑ４がある場合では定常状態時、差動対Ｘを構成するＮＭＯＳトランジスタＱ１，Ｑ２はＯＮであり、トランジスタＱ１，Ｑ２に電流が流れているため、トランジスタＱ３，トランジスタＱ４にて約１Ｖの電圧降下が生じる。そのため、差動対Ｘを構成するＮＭＯＳトランジスタＱ１，Ｑ２のドレインＤ−ソースＳ間に３Ｖ以上の電圧が加わることはなく、差動対Ｘを構成するＮＭＯＳトランジスタＱ１，Ｑ２の特性劣化が生じない。 Next, as shown in FIG. 1, in the case where the transistors Q3 and Q4 are present, in the steady state, the NMOS transistors Q1 and Q2 constituting the differential pair X are ON, and current flows through the transistors Q1 and Q2. Therefore, a voltage drop of about 1 V occurs in the transistors Q3 and Q4. Therefore, a voltage of 3 V or more is not applied between the drain D and the source S of the NMOS transistors Q1 and Q2 constituting the differential pair X, and the characteristics of the NMOS transistors Q1 and Q2 constituting the differential pair X do not deteriorate. .

（スルーイング状態）
差動対Ｘを構成するＮＭＯＳトランジスタＱ１，Ｑ２がＯＦＦする一例として、非特許文献１に、差動対を使用したオペアンプにおいて矩形波２４が入力された場合、スルーイング（ｓｌｅｗｉｎｇ）の状態では、差動対Ｘを構成するＮＭＯＳトランジスタＱ１，Ｑ２がＯＦＦすることが記載されている。 (Through state)
As an example in which the NMOS transistors Q1 and Q2 constituting the differential pair X are turned off, when a rectangular wave 24 is input to Non-Patent Document 1 in an operational amplifier using a differential pair, in a slewing state, It is described that the NMOS transistors Q1 and Q2 constituting the differential pair X are turned off.

図２は、反転増幅回路におけるスルーイング状態を説明するための回路図である。
図３は、図２に示す反転増幅回路でのスルーイング状態における入出力信号２４，２５の波形図である。図２に示すように、オペアンプＡ２を用いた反転増幅回路２０は、入力端子Ｖｉｎへの入力信号２３，２４（単に矩形波２４ともいう）に対して反転した出力信号２５を出力端子Ｖｏｕｔから出力する。そして、図３に示すように、矩形波２４の入力信号が立ち上がるタイミングｔ１と、立ち下がるタイミングｔ２とにおいて、出力信号２５にはそれぞれスルーイング状態の発生が見られる。 FIG. 2 is a circuit diagram for explaining a slewing state in the inverting amplifier circuit.
FIG. 3 is a waveform diagram of the input / output signals 24 and 25 in the slewing state in the inverting amplifier circuit shown in FIG. As shown in FIG. 2, the inverting amplifier circuit 20 using the operational amplifier A2 outputs an output signal 25 inverted from the input signals 23 and 24 (also simply referred to as a rectangular wave 24) to the input terminal Vin from the output terminal Vout. To do. As shown in FIG. 3, a slewing state is observed in the output signal 25 at the timing t1 when the input signal of the rectangular wave 24 rises and at the timing t2 when it falls.

図４は、スルーイング（ｓｌｅｗｉｎｇ）状態を説明するためのより具体的な回路図である。図４に示すように、反転増幅回路４０は、差動対Ｘを構成するＮＭＯＳトランジスタＱ１，Ｑ２の後段に、オペアンプＡ２を接続した回路構成である。
図２及び図４に示した反転増幅回路２０，４０において、その反転入力端子Ｖｉｎに、矩形波２４が入力された場合、矩形波２４のエッジ部において、急峻な入力信号の変化に対する出力信号２５が、過渡的変化した後で、定常状態になるまでの時間を、スルーイングと呼ぶ。以下にスルーイング状態の動作を説明する。 FIG. 4 is a more specific circuit diagram for explaining a slewing state. As shown in FIG. 4, the inverting amplifier circuit 40 has a circuit configuration in which an operational amplifier A2 is connected to the subsequent stage of the NMOS transistors Q1 and Q2 constituting the differential pair X.
In the inverting amplifier circuits 20 and 40 shown in FIGS. 2 and 4, when the rectangular wave 24 is input to the inverting input terminal Vin, the output signal 25 corresponding to a sharp change in the input signal at the edge of the rectangular wave 24. However, the time until a steady state is reached after a transient change is called slewing. The operation in the slewing state will be described below.

図４に示す入力端子Ｖｉｎへの入力信号＝０の時、差動対Ｘを構成するＮＭＯＳトランジスタＱ１，Ｑ２にはＩｏ／２の電流が流れている。入力端子Ｖｉｎに矩形波２３が入力されると、トランジスタＱ１のゲート電位が上昇し、トランジスタＱ１に流れる電流が増加し、交点Ｖｘの電位も上昇する。交点Ｖｘの上昇により、トランジスタＱ２のゲートＧ−ソースＳ間電圧が下がるため、トランジスタＱ２がＯＦＦし、トランジスタＱ１，トランジスタＱ３にＩｏが流れる。トランジスタＱ３とトランジスタＱ４とは、それぞれのゲートＧ−ソースＳ間電圧が同一のカレントミラー接続のため、トランジスタＱ４にもトランジスタＱ３と同一のＩｏが流れ、コンデンサＣｃをチャージする。そして、出力端子Ｖｏｕｔから、出力波形４４に示すように０から−Ｖ１に向かって過渡的変化しながら出力される。この時の出力電圧の傾きがスルーレートとして定義される。すなわち、下式の関
係で定義される。 When the input signal to the input terminal Vin shown in FIG. 4 is 0, a current of Io / 2 flows through the NMOS transistors Q1 and Q2 constituting the differential pair X. When the rectangular wave 23 is input to the input terminal Vin, the gate potential of the transistor Q1 rises, the current flowing through the transistor Q1 increases, and the potential at the intersection Vx also rises. Since the voltage between the gate G and the source S of the transistor Q2 decreases due to the rise of the intersection Vx, the transistor Q2 is turned OFF, and Io flows through the transistors Q1 and Q3. Since the transistors Q3 and Q4 have the same current mirror connection with the same voltage between the gate G and the source S, the same Io as the transistor Q3 flows through the transistor Q4, and charges the capacitor Cc. Then, it is outputted from the output terminal Vout while changing transiently from 0 to -V1 as shown in the output waveform 44. The slope of the output voltage at this time is defined as the slew rate. That is, it is defined by the relationship of the following formula.

ｄＶｏｕｔ／ｄｔ＝１／Ｃｃ＊ｄＱｃ／ｄｔ＝Ｉｏ／Ｃｃ dVout / dt = 1 / Cc * dQc / dt = Io / Cc

Ｖｏｕｔが０から−Ｖ１に変化するとトランジスタＱ１ゲート電圧を下げることになり交点Ｖｘの電位が下降し、Ｑ２にも電流が流れる様になる。この矩形波２４が入力されたスルーイングの状態では、トランジスタＱ２がＯＦＦしている。先に述べた差動対Ｘに低耐圧トランジスタＱ１，Ｑ２を使用した回路を使用した場合、トランジスタＱ２がＯＦＦになるとＱ２に電流が流れず、トランジスタに耐圧を超える電圧が印加される場合が生じる。その場合は、トランジスタＱ２の特性劣化につながる。 When Vout changes from 0 to -V1, the gate voltage of the transistor Q1 is lowered, the potential at the intersection Vx is lowered, and a current also flows through Q2. In the slewing state where the rectangular wave 24 is input, the transistor Q2 is OFF. When the circuit using the low breakdown voltage transistors Q1 and Q2 is used for the differential pair X described above, when the transistor Q2 is turned off, no current flows through Q2, and a voltage exceeding the breakdown voltage may be applied to the transistor. . In that case, the characteristic of the transistor Q2 is deteriorated.

特開２００５−２８６６８３号公報JP 2005-286683 A 特開２００３−１８８６６２号公報JP 2003-188862 A

「Ｒ. ＧｒｅｇｏｒｉａｎａｎｄＧ．Ｔｅｍｅｓ，ＡｎａｌｏｇＭＯＳＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔｓｆｏｒＳｉｇｎａｌＰｒｏｃｅｓｓｉｎｇ，Ｗｉｌｅｙ，１９８６．」の４．９ＦＲＥＱＵＥＮＣＹＲＥＳＰＯＮＳＥ，ＴＲＡＮＳＩＥＮＴＲＥＳＰＯＮＳＥ，ＡＮＤＳＬＥＷＲＡＴＥＯＦＴＨＥＣＯＭＰＥＮＳＡＴＥＤＣＭＯＳＯＰ―ＡＭＰの章、第１８２頁乃至第１８３頁4.9 FREQUENCY RESPONSE, TRANSFENSE, RAN SENSE, RAN SENSE TE page

上述した特許文献１に記載された差動増幅回路は、第１トランジスタと第２トランジスタとを有する差動対と、第１カスコードトランジスタと、第２カスコードトランジスタを備え、低電圧トランジスタを使用したデータ出力回路において、ボードに発生する信号の競合による過電圧や、電源プラグの抜き差し、その他の原因によるサージ電圧が印加された場合でも、素子破壊を防止するようにしたものである。しかしながら。電源電圧より低い耐圧のトランジスタをオペアンプ差動対に使用した場合に、オペアンプの任意の入力に対して差動対の耐圧を保証できず、差動対Ｘを構成するトランジスタの特性劣化を防ぎ得るものではなかった。 The differential amplifier circuit described in Patent Document 1 described above includes a differential pair having a first transistor and a second transistor, a first cascode transistor, a second cascode transistor, and data using a low voltage transistor. In the output circuit, element destruction is prevented even when an overvoltage due to competition of signals generated on the board, a surge voltage due to insertion / extraction of a power plug, or other causes is applied. However. When a transistor having a withstand voltage lower than the power supply voltage is used for the operational amplifier differential pair, the withstand voltage of the differential pair cannot be guaranteed for any input of the operational amplifier, and deterioration of the characteristics of the transistors constituting the differential pair X can be prevented. It was not a thing.

また、特許文献２に記載された差動増幅回路でも、電源電圧より低い耐圧のトランジスタをオペアンプ差動対に使用した場合に、オペアンプの任意の入力に対して差動対の耐圧を保証できず、差動対Ｘを構成するトランジスタの特性劣化を防ぎ得るものではなかった。
また、図１及び図２に示した従来例の差動増幅回路１０でも、電源電圧より低い耐圧のトランジスタをオペアンプ差動対に使用した場合に、オペアンプの任意の入力に対して差動対の耐圧を保証できず、差動対Ｘを構成するトランジスタＱ１，Ｑ２の特性劣化を防ぎ得るものではなかった。 Further, even in the differential amplifier circuit described in Patent Document 2, when a transistor having a breakdown voltage lower than the power supply voltage is used for the operational amplifier differential pair, the breakdown voltage of the differential pair cannot be guaranteed for any input of the operational amplifier. However, it has not been possible to prevent the deterioration of the characteristics of the transistors constituting the differential pair X.
In the differential amplifier circuit 10 of the conventional example shown in FIGS. 1 and 2, when a transistor having a withstand voltage lower than the power supply voltage is used for the operational amplifier differential pair, the differential pair of the operational amplifier is connected to any input of the operational amplifier. The breakdown voltage could not be guaranteed, and the characteristic deterioration of the transistors Q1 and Q2 constituting the differential pair X could not be prevented.

本発明は、このような問題に鑑みてなされたもので、その目的とするところは、電源電圧より低い耐圧のトランジスタをオペアンプ差動対に使用した場合に、オペアンプの任意の入力に対して差動対の耐圧を確保するとともに、差動対を構成するトランジスタの特性劣化を生じさせない差動増幅回路を提供することにある。 The present invention has been made in view of such problems, and an object of the present invention is to provide a difference from an arbitrary input of an operational amplifier when a transistor having a withstand voltage lower than a power supply voltage is used for an operational amplifier differential pair. An object of the present invention is to provide a differential amplifier circuit that ensures the withstand voltage of a dynamic pair and does not cause deterioration of characteristics of transistors constituting the differential pair.

本発明は、このような目的を達成するためになされたもので、請求項１に記載の発明は、第１のトランジスタ（Ｑ１）及び第２のトランジスタ（Ｑ２）を含む差動対（Ｘ）と、それぞれのゲート（Ｇ）とドレイン（Ｄ）が接続される第３のトランジスタ（Ｑ３）及び第４のトランジスタ（Ｑ４）を有し前記差動対（Ｘ）に接続される素子対（Ｙ）とを備える差動増幅回路において、前記第１のトランジスタ（Ｑ１）と並列に設けられた第５のトランジスタ（Ｑ５）と、前記第２のトランジスタ（Ｑ２）と並列に設けられた第６のトランジスタ（Ｑ６）と、を備え、前記第５のトランジスタ（Ｑ５）及び第６のトランジスタ（Ｑ６）は、互いに同じサイズであり、前記第５のトランジスタ（Ｑ５）及び第６のトランジスタ（Ｑ６）は、それぞれのゲート電圧（Ｖ１）を同一に保持されることを特徴とする。（図５、図６） The present invention has been made to achieve such an object. The invention according to claim 1 is directed to a differential pair (X) including a first transistor (Q1) and a second transistor (Q2). And an element pair (Y) having a third transistor (Q3) and a fourth transistor (Q4) to which the respective gate (G) and drain (D) are connected and connected to the differential pair (X). ) Includes a fifth transistor (Q5) provided in parallel with the first transistor (Q1) and a sixth transistor provided in parallel with the second transistor (Q2). The fifth transistor (Q5) and the sixth transistor (Q6) have the same size, and the fifth transistor (Q5) and the sixth transistor (Q6) ,Each Characterized in that it is holding the gate voltage (V1) to the same. (FIGS. 5 and 6)

また、請求項２に記載の発明は、第１のトランジスタ（Ｑ１）及び第２のトランジスタ（Ｑ２）を含む差動対（Ｘ）と、それぞれのゲート（Ｇ）とドレイン（Ｄ）が接続される第３のトランジスタ（Ｑ３）及び第４のトランジスタ（Ｑ４）を有し前記差動対（Ｘ）に接続される素子対（Ｙ）とを備える差動増幅回路において、前記第１のトランジスタ（Ｑ１）と並列に設けられた第５のトランジスタ（Ｑ５）と、前記第２のトランジスタ（Ｑ２）と並列に設けられた第６のトランジスタ（Ｑ６）と、を備え、前記第５のトランジスタ（Ｑ５）及び第６のトランジスタ（Ｑ６）は、互いに同じサイズであり、前記第５のトランジスタ（Ｑ５）及び第６のトランジスタ（Ｑ６）は、それぞれのゲート（Ｇ）とドレイン（Ｄ）とが接続されていることを特徴とする。（図６） Also, the invention according to claim 2, a differential pair (X) comprising a first transistor (Q1) and a second transistor (Q2), each gate (G) and drain (D) is connected In the differential amplifier circuit including the third transistor (Q3) and the fourth transistor (Q4), and the element pair (Y) connected to the differential pair (X), the first transistor A fifth transistor (Q5) provided in parallel with (Q1), and a sixth transistor (Q6) provided in parallel with the second transistor (Q2). The Q5) and the sixth transistor (Q6) have the same size, and the fifth transistor (Q5) and the sixth transistor (Q6) are connected to the gate (G) and the drain (D). Being done The features. (Fig. 6)

また、請求項３に記載の発明は、請求項１又は２に記載の差動増幅回路において、前記第１のトランジスタ（Ｑ１）及び第２のトランジスタ（Ｑ２）は、低耐圧トランジスタであることを特徴とする。（図５、図６）
また、請求項４に記載の発明は、請求項１乃至３のいずれかに記載の差動増幅回路において、前記差動対（Ｘ）の一方には電圧レベルが急峻に変化する信号が入力され、他方には一定の電圧レベルを有する信号が入力されることを特徴とする。（図４、図５、図６） According to a third aspect of the present invention, in the differential amplifier circuit according to the first or second aspect , the first transistor (Q1) and the second transistor (Q2) are low breakdown voltage transistors. Features. (FIGS. 5 and 6)
According to a fourth aspect of the present invention, in the differential amplifier circuit according to any one of the first to third aspects, a signal whose voltage level changes sharply is input to one of the differential pair (X). The other is input with a signal having a constant voltage level. (FIGS. 4, 5, and 6)

本発明によれば、電源電圧より低い耐圧のトランジスタをオペアンプ差動対に使用した場合に、オペアンプの任意の入力に対して差動対の耐圧を確保するとともに、差動対を構成するトランジスタの特性劣化を生じさせない差動増幅回路が実現できる。 According to the present invention, when a transistor having a withstand voltage lower than the power supply voltage is used for the operational amplifier differential pair, the withstand voltage of the differential pair is ensured for any input of the operational amplifier, and the transistors constituting the differential pair are A differential amplifier circuit that does not cause characteristic deterioration can be realized.

従来の差動増幅回路の構成を説明するための回路図である。It is a circuit diagram for demonstrating the structure of the conventional differential amplifier circuit. 反転増幅回路におけるスルーイング（ｓｌｅｗｉｎｇ）状態を説明するための回路図である。It is a circuit diagram for demonstrating the slewing state in an inverting amplifier circuit. 図２に示す反転増幅回路でのスルーイング状態における入出力信号の波形図である。FIG. 3 is a waveform diagram of input / output signals in a slewing state in the inverting amplifier circuit shown in FIG. 2. スルーイング状態を説明するためのより具体的な回路図である。It is a more specific circuit diagram for explaining a slewing state. 本発明に係る差動増幅回路の実施例１を説明するための回路図である。1 is a circuit diagram for explaining a first embodiment of a differential amplifier circuit according to the present invention; FIG. 本発明に係る差動増幅回路の実施例２を説明するための回路図である。FIG. 6 is a circuit diagram for explaining Example 2 of the differential amplifier circuit according to the invention.

以下、図面を参照して本発明の各実施例について説明する。 Embodiments of the present invention will be described below with reference to the drawings.

図５は、本発明に係る差動増幅回路の実施例１を説明するための回路図である。図５に示すように、差動増幅回路５０は、最高電位である電源電圧ＶＤＤから最低電位である基準電位ＶＳＳまでの間に、第１乃至第８のトランジスタＱ１乃至Ｑ８と、定電流源１１とを、以下の順に接続して構成されている。すなわち、電源電圧ＶＤＤから能動負荷対９、電圧降下用の素子対Ｙ、差動対Ｘ、及び定電流源１１の順に接続して構成されている。また、差動対Ｘには電流パスＺが付設されている。 FIG. 5 is a circuit diagram for explaining the first embodiment of the differential amplifier circuit according to the present invention. As shown in FIG. 5, the differential amplifier circuit 50 includes the first to eighth transistors Q1 to Q8 and the constant current source 11 between the power supply voltage VDD, which is the highest potential, and the reference potential VSS, which is the lowest potential. Are connected in the following order. That is, the active load pair 9, the voltage drop element pair Y, the differential pair X, and the constant current source 11 are connected in this order from the power supply voltage VDD. Further, a current path Z is attached to the differential pair X.

差動増幅回路５０は、第１のトランジスタＱ１及び第２のトランジスタＱ２を含む差動対Ｘと、それぞれのゲートＧとドレインＤが接続される第３のトランジスタＱ３及び第４のトランジスタＱ４を含み差動対Ｘに接続される素子対Ｙとを備える。この差動増幅回路５０において、第１のトランジスタＱ１及び第２のトランジスタＱ２と並列に第１及び第２の電流パスＺ１，Ｚ２が、それぞれ設けられている。 The differential amplifier circuit 50 includes a differential pair X including a first transistor Q1 and a second transistor Q2, and a third transistor Q3 and a fourth transistor Q4 to which the respective gates G and drains D are connected. And an element pair Y connected to the differential pair X. In the differential amplifier circuit 50, first and second current paths Z1 and Z2 are provided in parallel with the first transistor Q1 and the second transistor Q2, respectively.

また、差動増幅回路５０において、第１のトランジスタＱ１及び第２のトランジスタＱ２は、低耐圧トランジスタである。
能動負荷対９は、ＰＭＯＳトランジスタＱ７，Ｑ８で構成されている。また、素子対Ｙは、ＮＭＯＳトランジスタＱ３，Ｑ４で構成されている。能動負荷対９は、電源電圧ＶＤＤと、トランジスタＱ３，Ｑ４のドレインＤとの間に、ソースＳとドレインＤとで接続されており、カレントミラー構成である。また、トランジスタＱ７は、そのドレインＤ−ゲートＧがショートされ、そのドレインＤ−ゲートＧが、トランジスタＱ８のゲートＧに接続されている。 In the differential amplifier circuit 50, the first transistor Q1 and the second transistor Q2 are low breakdown voltage transistors.
The active load pair 9 is composed of PMOS transistors Q7 and Q8. The element pair Y includes NMOS transistors Q3 and Q4. The active load pair 9 is connected between the source voltage VDD and the drains D of the transistors Q3 and Q4 via the source S and the drain D, and has a current mirror configuration. In the transistor Q7, its drain D-gate G is short-circuited, and its drain D-gate G is connected to the gate G of the transistor Q8.

また、トランジスタＱ１，Ｑ２には、それらと同一サイズであって、電流パスＺを構成するＮＭＯＳトランジスタＱ５，Ｑ６が、ドレインＤと、ソースＳとを、それぞれ共通に接続されている。すなわち、差動増幅回路５０において、第１電流パスＺ１及び第２の電流パスＺ２は、互いに同じサイズの第５のトランジスタＱ５及び第６のトランジスタＱ６から構成されている。なお、第５のトランジスタＱ５及び第６のトランジスタＱ６を単に、トランジスタＱ５，Ｑ６ともいう。 The transistors Q1 and Q2 have the same size, and NMOS transistors Q5 and Q6 constituting the current path Z are commonly connected to the drain D and the source S, respectively. That is, in the differential amplifier circuit 50, the first current path Z1 and the second current path Z2 are composed of the fifth transistor Q5 and the sixth transistor Q6 having the same size. Note that the fifth transistor Q5 and the sixth transistor Q6 are also simply referred to as transistors Q5 and Q6.

そして、トランジスタＱ５，Ｑ６それぞれのゲートＧは、ゲート電圧設定端子Ｖ１に共通に接続されている。また、トランジスタＱ１，Ｑ２，Ｑ５，Ｑ６それぞれのソースＳは、定電流源１１に共通に接続されている。その定電流源１１は、トランジスタＱ１，Ｑ２，Ｑ５，Ｑ６のソースＳと、基準電位ＶＳＳとの間に接続され、動作電流を決定する。
また、トランジスタＱ１のゲートＧは入力端子ＰＩＮに接続されている。また、トランジスタＱ２のゲートＧは、入力端子ＮＩＮに接続されている。すなわち、差動増幅回路５０は、差動対Ｘを構成するＮＭＯＳトランジスタＱ１，Ｑ２のうち、一方のトランジスタＱ１のゲートＤに供給された入力信号と、他方のトランジスタＱ２に供給された入力信号との差を増幅してＶｏｕｔから出力する。 The gates G of the transistors Q5 and Q6 are commonly connected to the gate voltage setting terminal V1. The sources S of the transistors Q1, Q2, Q5, and Q6 are commonly connected to the constant current source 11. The constant current source 11 is connected between the sources S of the transistors Q1, Q2, Q5, and Q6 and the reference potential VSS, and determines an operating current.
The gate G of the transistor Q1 is connected to the input terminal PIN. The gate G of the transistor Q2 is connected to the input terminal NIN. That is, the differential amplifier circuit 50 includes an input signal supplied to the gate D of one transistor Q1 of the NMOS transistors Q1 and Q2 constituting the differential pair X, and an input signal supplied to the other transistor Q2. Is amplified and output from Vout.

この差動増幅回路５０は、電気信号を増幅する演算増幅器や電気信号を閾値電圧と比較する比較器等を構成する回路として、広く用いられている。以下、反転増幅回路５０の動作を説明する。
反転増幅回路５０の入力端子ＰＩＮ，ＮＩＮに、矩形波２４（図３参照）が入力されることによって、スルーイング状態になると、差動対Ｘを構成するトランジスタＱ１，Ｑ２の一方がＯＦＦになる。トランジスタＱ１，Ｑ２のＯＦＦにより、電圧降下用の素子対Ｙには電流が流れず、規定の電圧降下が得られない。その結果、ＯＦＦになった方のトランジスタＱ１，Ｑ２は、それらの耐電圧を超える電圧が印加される害を受ける。 The differential amplifier circuit 50 is widely used as a circuit constituting an operational amplifier that amplifies an electric signal, a comparator that compares the electric signal with a threshold voltage, and the like. Hereinafter, the operation of the inverting amplifier circuit 50 will be described.
When the rectangular wave 24 (see FIG. 3) is input to the input terminals PIN and NIN of the inverting amplifier circuit 50 to enter the slewing state, one of the transistors Q1 and Q2 constituting the differential pair X is turned off. . Since the transistors Q1 and Q2 are turned off, no current flows through the voltage drop element pair Y, and a specified voltage drop cannot be obtained. As a result, the transistors Q1 and Q2, which are turned off, are affected by a voltage exceeding their withstand voltage.

このようなスルーイング状態における、差動対Ｘへの過電圧印加の害を避けるため、差動対Ｘに電流パスＺが並列接続されている。すなわち、差動対Ｘを構成するＮＭＯＳトランジスタＱ１，Ｑ２と同サイズのＭＯＳトランジスタＱ５，Ｑ６を、電流パスＺとして、トランジスタＱ１，Ｑ２それぞれのドレインＤ−ソースＳ間に並列接続するように構成されている。このように、電流パスＺを構成するトランジスタＱ５，Ｑ６が、ＯＮする電圧を、それぞれのゲートＧに印加する。ここで、両トランジスタＱ５，Ｑ６は、同一サイズで同一ゲート電圧Ｖ１を加えることが必要である。すなわち、第５のトランジスタＱ５及び第６のトランジスタＱ６は、それぞれのゲート電圧Ｖ１を同一に保持されるように、ゲ
ートＧが共通接続されている。 In order to avoid the harm of applying an overvoltage to the differential pair X in such a slewing state, a current path Z is connected in parallel to the differential pair X. That is, the MOS transistors Q5 and Q6 having the same size as the NMOS transistors Q1 and Q2 constituting the differential pair X are connected in parallel between the drains D and the sources S of the transistors Q1 and Q2 as the current path Z. ing. In this way, the transistors Q5 and Q6 constituting the current path Z apply the voltages to be turned on to the respective gates G. Here, both transistors Q5 and Q6 must have the same size and the same gate voltage V1. That is, the gates G of the fifth transistor Q5 and the sixth transistor Q6 are commonly connected so that the gate voltages V1 are kept the same.

反転増幅回路５０にて矩形波２４が入力されると、入力端子ＮＩＮが接続されたトランジスタＱ２がＯＦＦする。もし、トランジスタＱ２のドレインＤ−ソースＳ間に並列接続したトランジスタＱ６がない場合、入力端子ＮＩＮが接続されたトランジスタＱ２に電流が流れないので、それらの耐電圧を超える電圧が印加される害が生ずる。 When the rectangular wave 24 is input from the inverting amplifier circuit 50, the transistor Q2 connected to the input terminal NIN is turned OFF. If there is no transistor Q6 connected in parallel between the drain D and source S of the transistor Q2, no current flows through the transistor Q2 to which the input terminal NIN is connected. Arise.

しかし、差動増幅回路５０において、入力端子ＰＩＮが接続されたトランジスタＱ１がＯＦＦとなっても、そのトランジスタＱ１に並列接続されたトランジスタＱ５に電流が流れるので、トランジスタＱ３で電圧降下を生じ、トランジスタＱ１には耐圧を超える過電圧は印加されない。同様に、入力端子ＮＩＮが接続されたトランジスタＱ２がＯＦＦとなっても、そのトランジスタＱ２に並列接続されたトランジスタＱ６に電流が流れるので、トランジスタＱ４で電圧降下を生じ、入力端子トランジスタＱ２には、耐圧を超える過電圧は印加されない。 However, in the differential amplifier circuit 50, even when the transistor Q1 connected to the input terminal PIN is turned off, a current flows through the transistor Q5 connected in parallel to the transistor Q1, so that a voltage drop occurs in the transistor Q3, and the transistor No overvoltage exceeding the withstand voltage is applied to Q1. Similarly, even when the transistor Q2 connected to the input terminal NIN is turned off, a current flows through the transistor Q6 connected in parallel to the transistor Q2, so that a voltage drop occurs in the transistor Q4, and the input terminal transistor Q2 Overvoltage exceeding the withstand voltage is not applied.

また、反転増幅回路５０における差動対Ｘは、入力信号の差の電圧を増幅して出力する機能を有する。反転増幅回路５０において、電流パスＺとして追加したトランジスタＱ５，Ｑ６は、差動対Ｘを構成するＮＭＯＳトランジスタＱ１，Ｑ２と同じサイズである。したがって、入力信号に相当するゲート電圧も両トランジスタＱ１，Ｑ２，Ｑ５，Ｑ６で同一であるため入力信号の差も零であり何も出力されない。その結果、差動対Ｘの動作には、何らの影響も及ぼさない。 Further, the differential pair X in the inverting amplifier circuit 50 has a function of amplifying and outputting the voltage difference between the input signals. In the inverting amplifier circuit 50, the transistors Q5 and Q6 added as the current path Z have the same size as the NMOS transistors Q1 and Q2 constituting the differential pair X. Therefore, since the gate voltage corresponding to the input signal is also the same in both transistors Q1, Q2, Q5 and Q6, the difference between the input signals is zero and nothing is output. As a result, the operation of the differential pair X is not affected at all.

図６は、本発明に係る差動増幅回路の実施例２を説明するための回路図である。図６に示すように、差動増幅回路６０は、図５に示した差動増幅回路５０の主要構成とほぼ同じであるが、差動対Ｘを構成するトランジスタＱ１，Ｑ２にそれぞれ並列接続した同じサイズのトランジスタＱ５，Ｑ６の接続形態のみが相違する。すなわち、トランジスタＱ５，Ｑ６のゲートＧは、共通接続とせず、各自のドレインＤにそれぞれ接続され、かつ、素子対Ｙを構成するＮＭＯＳトランジスタＱ３，Ｑ４それぞれのソースＳに接続されている。このように差動増幅回路６０は、第５のトランジスタＱ５及び第６のトランジスタＱ６は、それぞれのゲートＧとドレインＤとが接続されている。 FIG. 6 is a circuit diagram for explaining a second embodiment of the differential amplifier circuit according to the invention. As shown in FIG. 6, the differential amplifier circuit 60 is substantially the same as the main configuration of the differential amplifier circuit 50 shown in FIG. 5, but is connected in parallel to the transistors Q <b> 1 and Q <b> 2 constituting the differential pair X, respectively. Only the connection form of transistors Q5 and Q6 of the same size is different. That is, the gates G of the transistors Q5 and Q6 are not connected in common but are connected to their respective drains D and to the sources S of the NMOS transistors Q3 and Q4 constituting the element pair Y. As described above, in the differential amplifier circuit 60, the fifth transistor Q5 and the sixth transistor Q6 have their gates G and drains D connected to each other.

差動増幅回路６０においても、入力端子ＰＩＮが接続されたトランジスタＱ１がＯＦＦとなっても、そのトランジスタＱ１に並列接続されたトランジスタＱ５に電流が流れるので、トランジスタＱ３で電圧降下を生じ、トランジスタＱ１には耐圧を超える過電圧は印加されない。同様に、入力端子ＮＩＮが接続されたトランジスタＱ２がＯＦＦとなっても、そのトランジスタＱ２に並列接続されたトランジスタＱ６に電流が流れるので、トランジスタＱ４で電圧降下を生じ、入力端子トランジスタＱ２には、耐圧を超える過電圧は印加されない。 Even in the differential amplifier circuit 60, even when the transistor Q1 connected to the input terminal PIN is turned off, a current flows through the transistor Q5 connected in parallel to the transistor Q1, so that a voltage drop occurs in the transistor Q3, and the transistor Q1 No overvoltage exceeding the withstand voltage is applied to. Similarly, even when the transistor Q2 connected to the input terminal NIN is turned off, a current flows through the transistor Q6 connected in parallel to the transistor Q2, so that a voltage drop occurs in the transistor Q4, and the input terminal transistor Q2 Overvoltage exceeding the withstand voltage is not applied.

上述した実施例においては、差動対Ｘを構成するトランジスタＱ１，Ｑ２に関し、ＮＭＯＳトランジスタを用いた回路について説明したが、これらのトランジスタＱ１，Ｑ２を、ＰＭＯＳトランジスタ、また、バイポーラトランジスタに変更しても構わない。
以上説明したように、本実施形態によれば、電源電圧より低い耐圧のトランジスタをオペアンプ差動対に使用した場合に、オペアンプの任意の入力に対して差動対の耐圧を確保するとともに、差動対を構成するトランジスタの特性劣化を生じさせない差動増幅回路を実現できる。 In the above-described embodiments, the circuits using NMOS transistors have been described with respect to the transistors Q1 and Q2 constituting the differential pair X. However, these transistors Q1 and Q2 are changed to PMOS transistors or bipolar transistors. It doesn't matter.
As described above, according to the present embodiment, when a transistor having a breakdown voltage lower than the power supply voltage is used for the operational amplifier differential pair, the differential pair withstand voltage is secured for an arbitrary input of the operational amplifier, and the difference is set. It is possible to realize a differential amplifier circuit that does not cause deterioration of the characteristics of the transistors constituting the dynamic pair.

７，８破線
９能動負荷対
２３，２４矩形波の入力信号
２５出力信号
４４出力波形
Ｃｃコンデンサ
ＰＩＮ，ＮＩＮ入力端子
Ｖ１ゲート電圧設定端子、ゲート電圧
ＶＤＤ電源電圧
Ｑ１第１のトランジスタ
Ｑ２第２のトランジスタ
Ｑ３第３のトランジスタ
Ｑ４第４のトランジスタ
Ｑ５第５のトランジスタ
Ｑ６第６のトランジスタ
Ｖｘ交点
Ｘ差動対
Ｙ素子対
Ｚ電流パス
Ｚ１第１の電流パス
Ｚ２第２の電流パス 7, 8 Dashed line 9 Active load pair 23, 24 Rectangular wave input signal 25 Output signal 44 Output waveform Cc Capacitor PIN, NIN Input terminal V1 Gate voltage setting terminal, gate voltage VDD Power supply voltage Q1 First transistor Q2 Second transistor Q3 Third transistor Q4 Fourth transistor Q5 Fifth transistor Q6 Sixth transistor Vx Intersection X Differential pair Y Element pair Z Current path Z1 First current path Z2 Second current path

Claims

A differential pair including a first transistor and a second transistor, and a third transistor and a fourth transistor, each having a gate and a drain connected to each other, and an element pair connected to the differential pair. In the differential amplifier circuit,
A fifth transistor provided in parallel with the first transistor;
A sixth transistor provided in parallel with the second transistor;
With
The fifth transistor and the sixth transistor have the same size;
The differential amplifier circuit, wherein the fifth transistor and the sixth transistor have the same gate voltage .

A differential pair including a first transistor and a second transistor, and a third transistor and a fourth transistor, each having a gate and a drain connected to each other, and an element pair connected to the differential pair. In the differential amplifier circuit,
A fifth transistor provided in parallel with the first transistor;
A sixth transistor provided in parallel with the second transistor;
With
The fifth transistor and the sixth transistor have the same size;
A differential amplifier circuit, wherein the fifth transistor and the sixth transistor have their gates and drains connected to each other.

It said first and second transistors, the differential amplifier circuit according to claim 1 or 2, characterized in that a low breakdown voltage transistor.

The differential to one pair is input signal whose voltage level changes steeply, according to any one of claims 1 to 3 on the other, characterized in that a signal having a constant voltage level is input Differential amplifier circuit.