JP5741306B2 - Electronic device and manufacturing method thereof - Google Patents

Electronic device and manufacturing method thereof Download PDF

Info

Publication number
JP5741306B2
JP5741306B2 JP2011174747A JP2011174747A JP5741306B2 JP 5741306 B2 JP5741306 B2 JP 5741306B2 JP 2011174747 A JP2011174747 A JP 2011174747A JP 2011174747 A JP2011174747 A JP 2011174747A JP 5741306 B2 JP5741306 B2 JP 5741306B2
Authority
JP
Japan
Prior art keywords
chips
electronic device
fixing member
manufacturing
wiring
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2011174747A
Other languages
Japanese (ja)
Other versions
JP2013038306A (en
Inventor
池田　淳也
淳也 池田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP2011174747A priority Critical patent/JP5741306B2/en
Publication of JP2013038306A publication Critical patent/JP2013038306A/en
Application granted granted Critical
Publication of JP5741306B2 publication Critical patent/JP5741306B2/en
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/24137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/146—Mixed devices
    • H01L2924/1461—MEMS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15787—Ceramics, e.g. crystalline carbides, nitrides or oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Description

本発明は、電子装置及びその製造方法に関する。   The present invention relates to an electronic device and a method for manufacturing the same.

複数のチップを１つのパッケージに収めてモジュール化したマルチチップモジュール（マルチチップパッケージ）が提案されている。   A multi-chip module (multi-chip package) in which a plurality of chips are housed in a single package has been proposed.

マルチチップモジュールは、異なる種類の複数のチップを１つのパッケージに収めることが可能であり、高集積化等に寄与し得るため、大きな注目を集めている。   Multi-chip modules are attracting a great deal of attention because they can contain a plurality of different types of chips in one package and contribute to higher integration.

特開２００７−２６０８６６号公報JP 2007-260866 A 特開２００４−３３５６２９号公報JP 2004-335629 A 特開２００５−３５３６４４号公報JP 2005-353644 A 特許第３０９１２１４号公報Japanese Patent No. 3091214

小野塚 豊、他２名、“異種デバイスを高密度集積化できる擬似ＳＯＣ技術”、東芝レビュー、2009年、Vol. 64、No. 2、p. 52-55Yutaka Onozuka and two others, “Pseudo SOC technology that enables high-density integration of heterogeneous devices”, Toshiba Review, 2009, Vol. 64, No. 2, p. 52-55

しかしながら、提案されているマルチチップモジュールでは、必ずしも十分に高い信頼性が得られないことが考えられる。   However, it is considered that sufficiently high reliability cannot always be obtained with the proposed multichip module.

本発明の目的は、信頼性の高い電子装置及びその製造方法を提供することにある。   An object of the present invention is to provide a highly reliable electronic device and a method for manufacturing the same.

実施形態の一観点によれば、複数のチップと、前記複数のチップを埋め込む樹脂層と、互いに隣接する前記チップ同士を電気的に接続する配線と、前記配線により電気的に接続された前記チップに係合し、前記樹脂層より熱膨張率が低く、前記配線により電気的に接続された前記チップ同士を固定する固定部材とを有することを特徴とする電子装置が提供される。   According to one aspect of the embodiment, a plurality of chips, a resin layer in which the plurality of chips are embedded, a wiring that electrically connects the chips adjacent to each other, and the chips that are electrically connected by the wiring And a fixing member that fixes the chips that are electrically connected by the wiring and have a lower coefficient of thermal expansion than the resin layer.

実施形態の他の観点によれば、複数のチップを樹脂層により埋め込む工程と、互いに隣接する前記チップに係合し、前記樹脂層より熱膨張率が低く、互いに隣接する前記チップ同士を固定する固定部材を形成する工程と、互いに隣接する前記チップ同士を電気的に接続する配線を形成する工程とを有することを特徴とする電子装置の製造方法が提供される。   According to another aspect of the embodiment, a step of embedding a plurality of chips with a resin layer, engaging with the chips adjacent to each other, a coefficient of thermal expansion lower than that of the resin layer, and fixing the chips adjacent to each other. There is provided a method for manufacturing an electronic device, comprising: a step of forming a fixing member; and a step of forming a wiring for electrically connecting the chips adjacent to each other.

開示の電子装置及びその製造方法によれば、配線により電気的に接続されたチップに係合し、樹脂層より熱膨張率が低く、配線により電気的に接続されたチップ同士を固定する固定部材が形成されている。かかる固定部材が形成されているため、樹脂層が熱膨張した場合であっても、配線により電気的に接続されたチップ同士を固定することができる。このため、配線の断線を防止することができ、ひいては、信頼性の高い電子装置を提供することができる。   According to the disclosed electronic device and the manufacturing method thereof, the fixing member that engages with the chip electrically connected by the wiring, has a lower coefficient of thermal expansion than the resin layer, and fixes the chips electrically connected by the wiring Is formed. Since such a fixing member is formed, chips electrically connected by wiring can be fixed even when the resin layer is thermally expanded. For this reason, disconnection of the wiring can be prevented, and thus a highly reliable electronic device can be provided.

図１は、第１実施形態による電子装置を示す断面図である。FIG. 1 is a cross-sectional view illustrating the electronic device according to the first embodiment. 図２は、第１実施形態による電子装置の平面図である。FIG. 2 is a plan view of the electronic device according to the first embodiment. 図３は、第１実施形態による電子装置を回路基板に実装した状態を示す断面図である。FIG. 3 is a cross-sectional view showing a state in which the electronic device according to the first embodiment is mounted on a circuit board. 図４は、第１実施形態による電子装置の製造方法を示す工程図（その１）である。FIG. 4 is a process diagram (part 1) illustrating the method for manufacturing the electronic device according to the first embodiment. 図５は、第１実施形態による電子装置の製造方法を示す工程図（その２）である。FIG. 5 is a process diagram (part 2) illustrating the method for manufacturing the electronic device according to the first embodiment. 図６は、第１実施形態による電子装置の製造方法を示す工程図（その３）である。FIG. 6 is a process diagram (part 3) illustrating the method for manufacturing the electronic device according to the first embodiment. 図７は、第１実施形態による電子装置の製造方法を示す工程図（その４）である。FIG. 7 is a process diagram (part 4) illustrating the method for manufacturing the electronic device according to the first embodiment. 図８は、第１実施形態による電子装置の製造方法を示す工程図（その５）である。FIG. 8 is a process diagram (part 5) illustrating the method for manufacturing the electronic device according to the first embodiment. 図９は、第１実施形態による電子装置の製造方法を示す工程図（その６）である。FIG. 9 is a process diagram (part 6) illustrating the method for manufacturing the electronic device according to the first embodiment. 図１０は、第１実施形態による電子装置の製造方法を示す工程図（その７）である。FIG. 10 is a process diagram (part 7) illustrating the method for manufacturing the electronic device according to the first embodiment. 図１１は、第１実施形態による電子装置の製造方法を示す工程図（その８）である。FIG. 11 is a process diagram (part 8) illustrating the method for manufacturing the electronic device according to the first embodiment. 図１２は、第１実施形態による電子装置の製造方法を示す工程図（その９）である。FIG. 12 is a process diagram (part 9) illustrating the method for manufacturing the electronic device according to the first embodiment. 図１３は、第１実施形態による電子装置の製造方法を示す工程図（その１０）である。FIG. 13 is a process diagram (part 10) illustrating the method for manufacturing the electronic device according to the first embodiment. 図１４は、第１実施形態による電子装置の製造方法を示す工程図（その１１）である。FIG. 14 is a process diagram (part 11) illustrating the method for manufacturing the electronic device according to the first embodiment. 図１５は、第１実施形態による電子装置の製造方法を示す工程図（その１２）である。FIG. 15 is a process diagram (part 12) illustrating the method for manufacturing the electronic device according to the first embodiment. 図１６は、第１実施形態による電子装置の製造方法を示す工程図（その１３）である。FIG. 16 is a process diagram (part 13) illustrating the method for manufacturing the electronic device according to the first embodiment. 図１７は、第１実施形態による電子装置の製造方法を示す工程図（その１４）である。FIG. 17 is a process diagram (part 14) illustrating the method for manufacturing the electronic device according to the first embodiment. 図１８は、第１実施形態による電子装置の製造方法を示す工程図（その１５）である。FIG. 18 is a process diagram (part 15) illustrating the method for manufacturing the electronic device according to the first embodiment. 図１９は、第１実施形態による電子装置の製造方法を示す工程図（その１６）である。FIG. 19 is a process diagram (part 16) illustrating the method for manufacturing the electronic device according to the first embodiment. 図２０は、第１実施形態による電子装置の製造方法を示す工程図（その１７）である。FIG. 20 is a process diagram (part 17) illustrating the method for manufacturing the electronic device according to the first embodiment. 図２１は、第１実施形態による電子装置の製造方法を示す工程図（その１８）である。FIG. 21 is a process diagram (part 18) illustrating the method for manufacturing the electronic device according to the first embodiment. 図２２は、第１実施形態による電子装置の製造方法を示す工程図（その１９）である。FIG. 22 is a process diagram (part 19) illustrating the method for manufacturing the electronic device according to the first embodiment. 図２３は、第１実施形態による電子装置の製造方法を示す工程図（その２０）である。FIG. 23 is a process diagram (part 20) illustrating the method for manufacturing the electronic device according to the first embodiment. 図２４は、第１実施形態による電子装置の製造方法を示す工程図（その２１）である。FIG. 24 is a process diagram (part 21) illustrating the method for manufacturing the electronic device according to the first embodiment. 図２５は、第１実施形態による電子装置の製造方法を示す工程図（その２２）である。FIG. 25 is a process diagram (part 22) illustrating the method for manufacturing the electronic device according to the first embodiment. 図２６は、第１実施形態による電子装置の製造方法を示す工程図（その２３）である。FIG. 26 is a process diagram (part 23) illustrating the method for producing the electronic device according to the first embodiment. 図２７は、第１実施形態による電子装置の製造方法を示す工程図（その２４）である。FIG. 27 is a process diagram (part 24) illustrating the method for manufacturing the electronic device according to the first embodiment. 図２８は、第１実施形態による電子装置の製造方法を示す工程図（その２５）である。FIG. 28 is a process diagram (part 25) illustrating the method for manufacturing the electronic device according to the first embodiment. 図２９は、第１実施形態による電子装置の製造方法を示す工程図（その２６）である。FIG. 29 is a process diagram (part 26) illustrating the method for manufacturing the electronic device according to the first embodiment. 図３０は、第１実施形態による電子装置の製造方法を示す工程図（その２７）である。FIG. 30 is a process diagram (part 27) illustrating the method for manufacturing the electronic device according to the first embodiment. 図３１は、第１実施形態の変形例による電子装置の製造方法を示す工程図（その１）である。FIG. 31 is a process diagram (part 1) illustrating the method for manufacturing the electronic device according to the modification of the first embodiment. 図３２は、第１実施形態の変形例による電子装置の製造方法を示す工程図（その２）である。FIG. 32 is a process diagram (part 2) illustrating the method for manufacturing the electronic device according to the modification of the first embodiment. 図３３は、第１実施形態の変形例による電子装置の製造方法を示す工程図（その３）である。FIG. 33 is a process diagram (part 3) illustrating the method for manufacturing the electronic device according to the modification of the first embodiment. 図３４は、第１実施形態の変形例による電子装置の製造方法を示す工程図（その４）である。FIG. 34 is a process diagram (part 4) illustrating the method for manufacturing the electronic device according to the modification of the first embodiment. 図３５は、第２実施形態による電子装置及びその製造方法を示す断面図である。FIG. 35 is a cross-sectional view showing the electronic device and the manufacturing method thereof according to the second embodiment. 図３６は、第２実施形態による電子装置の製造方法を示す工程断面図（その１）である。FIG. 36 is a process cross-sectional view (part 1) illustrating the method for manufacturing the electronic device according to the second embodiment. 図３７は、第２実施形態による電子装置の製造方法を示す工程断面図（その２）である。FIG. 37 is a process cross-sectional view (part 2) illustrating the method for manufacturing the electronic device according to the second embodiment. 図３８は、第２実施形態による電子装置の製造方法を示す工程断面図（その３）である。FIG. 38 is a process cross-sectional view (part 3) illustrating the method for manufacturing the electronic device according to the second embodiment. 図３９は、第２実施形態による電子装置の製造方法を示す工程断面図（その４）である。FIG. 39 is a process cross-sectional view (part 4) illustrating the method for manufacturing the electronic device according to the second embodiment. 図４０は、第２実施形態による電子装置の製造方法を示す工程断面図（その５）である。FIG. 40 is a process cross-sectional view (part 5) illustrating the method for manufacturing the electronic device according to the second embodiment.

マルチチップモジュールにおいては、複数のチップを樹脂層により封止した後、複数のチップを互いに電気的に接続するための配線（再配線）が樹脂層上に形成される。   In a multichip module, after sealing a plurality of chips with a resin layer, wiring (rewiring) for electrically connecting the plurality of chips to each other is formed on the resin layer.

樹脂層の熱膨張率は比較的大きいため、樹脂層の熱膨張により、配線に大きなストレスが加わってしまう場合がある。   Since the thermal expansion coefficient of the resin layer is relatively large, a large stress may be applied to the wiring due to the thermal expansion of the resin layer.

配線に大きなストレスが加わると、配線の断線等が生じてしまい、製造歩留りや信頼性の低下を招いてしまうこととなる。   When a large stress is applied to the wiring, the wiring is disconnected or the like, resulting in a decrease in manufacturing yield and reliability.

［第１実施形態］
第１実施形態による電子装置及びその製造方法について図１乃至図３０を用いて説明する。 [First Embodiment]
The electronic device and the manufacturing method thereof according to the first embodiment will be described with reference to FIGS.

（電子装置）
まず、本実施形態による電子装置について図１乃至図３を用いて説明する。図１は、本実施形態による電子装置を示す断面図である。図２は、本実施形態による電子装置の平面図である。図１（ａ）は、図２のＡ−Ａ′線断面に対応しており、図１（ｂ）は、図２のＢ−Ｂ′線断面に対応している。図３は、本実施形態による電子装置を回路基板に実装した状態を示す断面図である。 (Electronic device)
First, the electronic device according to the present embodiment will be explained with reference to FIGS. FIG. 1 is a cross-sectional view illustrating the electronic device according to the present embodiment. FIG. 2 is a plan view of the electronic device according to the present embodiment. 1A corresponds to the cross section taken along the line AA 'in FIG. 2, and FIG. 1B corresponds to the cross section taken along the line BB' in FIG. FIG. 3 is a cross-sectional view showing a state in which the electronic device according to the present embodiment is mounted on a circuit board.

図１に示すように、樹脂層（モールド樹脂層、封止樹脂層）１０には、複数のチップ（ベアチップ）１２ａ，１２ｂが埋め込まれている。樹脂層１０の材料としては、例えば熱可塑性の樹脂が用いられている。より具体的には、樹脂層１０の材料として、フィラーが混入されたエポキシ系樹脂が用いられている。樹脂層１０の熱膨張率は、例えばシリコンの熱膨張率の１００倍程度である。従って、樹脂層１０の熱膨張率は、チップ１２ａ，１２ｂや配線２６の熱膨張率と比較して著しく大きい。   As shown in FIG. 1, a plurality of chips (bare chips) 12 a and 12 b are embedded in a resin layer (mold resin layer, sealing resin layer) 10. As a material of the resin layer 10, for example, a thermoplastic resin is used. More specifically, an epoxy resin mixed with a filler is used as the material of the resin layer 10. The thermal expansion coefficient of the resin layer 10 is, for example, about 100 times the thermal expansion coefficient of silicon. Therefore, the thermal expansion coefficient of the resin layer 10 is significantly larger than the thermal expansion coefficients of the chips 12a and 12b and the wiring 26.

チップ１２ａ，１２ｂとしては、例えば半導体チップ等が挙げられる。かかる半導体チップ１２ａ，１２ｂとしては、例えばチップ状のＬＳＩ（Large Scale Integration）等が挙げられる。   Examples of the chips 12a and 12b include semiconductor chips. Examples of the semiconductor chips 12a and 12b include chip-like LSI (Large Scale Integration).

なお、チップ１２ａ，１２ｂは、半導体チップに限定されるものではない。例えば、チップ１２ａ，１２ｂは、チップ抵抗、チップコンデンサ、ＭＥＭＳ素子等であってもよい。   The chips 12a and 12b are not limited to semiconductor chips. For example, the chips 12a and 12b may be chip resistors, chip capacitors, MEMS elements, or the like.

また、半導体チップ１２ａ，１２ｂは、シリコン系の半導体チップに限定されるものではなく、化合物半導体の半導体チップであってもよい。例えば、チップ１２ａがシリコン系の半導体チップであり、チップ１２ｂが化合物半導体の半導体チップであってもよい。   The semiconductor chips 12a and 12b are not limited to silicon-based semiconductor chips, but may be compound semiconductor semiconductor chips. For example, the chip 12a may be a silicon-based semiconductor chip, and the chip 12b may be a compound semiconductor semiconductor chip.

また、樹脂層１０に埋め込まれた複数のチップ１２ａ，１２ｂは、互いに異なる種類のチップであってもよいし、互いに同じ種類のチップであってもよい。ここでは、チップ１２ａ，１２ｂとして、互いに異なる種類のチップが用いられている。   The plurality of chips 12a and 12b embedded in the resin layer 10 may be different types of chips or the same type of chips. Here, different types of chips are used as the chips 12a and 12b.

また、ここでは、１つのマルチチップモジュールに２つのチップ１２ａ，１２ｂが含まれている場合を例に説明するが、１つのマルチチップモジュールに含まれるチップの数は２つに限定されるものではなく、３つ以上であってもよい。   Further, here, a case where two chips 12a and 12b are included in one multichip module will be described as an example, but the number of chips included in one multichip module is not limited to two. There may be three or more.

樹脂層１０の厚さは、例えば３００μｍ程度とする。チップ１２ａ，１２ｂの厚さは、例えば２００μｍ程度とする。なお、樹脂層１０の厚さが、チップ１２ａ，１２ｂの厚さと等しくてもよい。   The thickness of the resin layer 10 is, for example, about 300 μm. The thickness of the chips 12a and 12b is, for example, about 200 μm. The thickness of the resin layer 10 may be equal to the thickness of the chips 12a and 12b.

チップ１２ａ，１２ｂの一方の面（図１における紙面上側の面）及びチップ１２ａ，１２ｂの電極（表面電極、外部接続電極）１４ａ，１４ｂは、樹脂層１０の一方の面（図１における紙面上側の面）に露出している。   One surface of the chips 12a, 12b (the upper surface in FIG. 1) and the electrodes 12a, 12b (surface electrodes, external connection electrodes) 14a, 14b are formed on one surface of the resin layer 10 (the upper surface in FIG. 1). Exposed on the surface).

チップ１２ａ，１２ｂの一方の面（図１における紙面上側の面）には、凹部１６が形成されている。かかる凹部１６は、互いに隣接するチップ１２ａ，１２ｂ同士を固定する固定部材１８が係合するものである。凹部１６は、例えばチップ１２ａ，１２ｂの四隅に形成されている。凹部１６の開口寸法は、例えば５０μｍ径〜１００μｍ径程度とする。凹部１６の深さは、例えば５０μｍ〜１００μｍ程度とする。   A recess 16 is formed on one surface of the chips 12a and 12b (the upper surface in FIG. 1). The recess 16 is engaged with a fixing member 18 that fixes the chips 12a and 12b adjacent to each other. The recesses 16 are formed at, for example, the four corners of the chips 12a and 12b. The opening size of the recess 16 is, for example, about 50 μm to 100 μm. The depth of the recess 16 is, for example, about 50 μm to 100 μm.

チップ１２ａ，１２ｂが埋め込まれた樹脂層１０の一方の面（図１における紙面上側の面）上には、凹部１６に係合する固定部材１８が形成されている。固定部材１８は、互いに隣接するチップ１２ａ，１２ｂ同士を固定するものである。互いに隣接するチップ１２ａ，１２ｂ同士を固定する固定部材１８の一部は、チップ１２ａの凹部１６に係合しており、当該固定部材１８の他の一部は、当該チップ１２ａに隣接する他のチップ１２ｂの他の凹部１６に係合している。   A fixing member 18 that engages with the recess 16 is formed on one surface (the upper surface in FIG. 1) of the resin layer 10 in which the chips 12a and 12b are embedded. The fixing member 18 fixes the chips 12a and 12b adjacent to each other. A part of the fixing member 18 that fixes the chips 12a and 12b adjacent to each other is engaged with the recess 16 of the chip 12a, and the other part of the fixing member 18 is the other part adjacent to the chip 12a. The tip 12b is engaged with the other recess 16.

後述するように、本実施形態では、複数のマルチチップモジュール（マルチチップパッケージ）２が一括して形成される。複数のマルチチップモジュール２を一括して形成した後には、ダイシングライン（ダイシング領域、スクライブライン、スクライブ領域）６６（図２６参照）に沿って切断が行われ、マルチチップモジュール２が個片化される。この場合、ダイシングライン６６によって区画されるデバイス領域６８内において互いに隣接しているチップ１２ａ，１２ｂ同士を固定する固定部材１８は、切断されない。一方、ダイシングライン６６を挟んで互いに隣接していたチップ１２ａ，１２ｂ同士を固定していた固定部材１８は、ダイシングライン６６において切断される。   As will be described later, in the present embodiment, a plurality of multichip modules (multichip packages) 2 are collectively formed. After the plurality of multichip modules 2 are formed at once, cutting is performed along a dicing line (dicing area, scribe line, scribe area) 66 (see FIG. 26), and the multichip module 2 is separated into pieces. The In this case, the fixing member 18 that fixes the chips 12a and 12b adjacent to each other in the device region 68 defined by the dicing line 66 is not cut. On the other hand, the fixing member 18 that fixes the chips 12 a and 12 b adjacent to each other across the dicing line 66 is cut at the dicing line 66.

このため、チップ１２ａ，１２ｂが埋め込まれた樹脂層１０の一方の面（図１における紙面上側の面）上には、隣接するチップ１２ａ，１２ｂ同士を固定する固定部材１８のみならず、ダイシングライン６６において切断された固定部材１８も存在している。ダイシングライン６６に沿って樹脂層１０と一緒に固定部材１８が切断されているため、切断された固定部材１８の切断面と樹脂層１０の切断面とが揃っている。   For this reason, not only the fixing member 18 that fixes adjacent chips 12a and 12b but also a dicing line on one surface (the upper surface in FIG. 1) of the resin layer 10 in which the chips 12a and 12b are embedded. There is also a fixing member 18 cut at 66. Since the fixing member 18 is cut along with the resin layer 10 along the dicing line 66, the cut surface of the cut fixing member 18 and the cut surface of the resin layer 10 are aligned.

固定部材１８の熱膨張率は、樹脂層１０の熱膨張率に対して十分に低いことが好ましい。また、固定部材１８の熱膨張率は、配線２６の熱膨張率以下であることが好ましい。即ち、固定部材１８の熱膨張率は、配線２６の熱膨張率と同等、又は、配線２６の熱膨張率より小さいことが好ましい。固定部材１８は、樹脂層１０が熱膨張した場合であっても、互いに隣接するチップ１２ａ，１２ｂ同士を固定しておくためのものだからである。配線２６の材料として例えば銅（Ｃｕ）を用いる場合には、固定部材１８の材料として、例えば、Ｃｕ、クロム（Ｃｒ）、タングステン（Ｗ）、又は、二酸化シリコン（ＳｉＯ２）等を用いることができる。 The thermal expansion coefficient of the fixing member 18 is preferably sufficiently lower than the thermal expansion coefficient of the resin layer 10. Further, the thermal expansion coefficient of the fixing member 18 is preferably equal to or lower than the thermal expansion coefficient of the wiring 26. That is, it is preferable that the thermal expansion coefficient of the fixing member 18 is equal to or smaller than the thermal expansion coefficient of the wiring 26. This is because the fixing member 18 is for fixing the chips 12a and 12b adjacent to each other even when the resin layer 10 is thermally expanded. When copper (Cu) is used as the material of the wiring 26, for example, Cu, chromium (Cr), tungsten (W), silicon dioxide (SiO 2 ), or the like is used as the material of the fixing member 18. it can.

また、固定部材１８は、チップ１２ａ，１２ｂ内に形成されているいずれの電気的素子（トランジスタ等の能動素子や、抵抗、コンデンサ等の受動素子等）にも電気的に接続されていない。   Further, the fixing member 18 is not electrically connected to any electrical element (an active element such as a transistor or a passive element such as a resistor or a capacitor) formed in the chips 12a and 12b.

固定部材１８は、機械的強度が比較的高いことが好ましい。固定部材１８は、互いに隣接するチップ１２ａ，１２ｂ同士を固定するためのものだからである。固定部材１８の断面積を大きめに設定すれば、固定部材１８の機械的強度を比較的高く設定することが可能である。このため、固定部材１８の断面積は、配線２６の断面積の例えば５倍以上に設定することが好ましい。より好ましくは、固定部材１８の断面積を、配線２６の断面積の例えば１００倍以上に設定する。ここでは、固定部材１８の断面積を、例えば５００μｍ２程度とする。 The fixing member 18 preferably has a relatively high mechanical strength. This is because the fixing member 18 is for fixing the chips 12a and 12b adjacent to each other. If the cross-sectional area of the fixing member 18 is set larger, the mechanical strength of the fixing member 18 can be set relatively high. For this reason, it is preferable to set the cross-sectional area of the fixing member 18 to, for example, 5 times or more the cross-sectional area of the wiring 26. More preferably, the cross-sectional area of the fixing member 18 is set to, for example, 100 times or more the cross-sectional area of the wiring 26. Here, the cross-sectional area of the fixing member 18 is about 500 μm 2 , for example.

固定部材１８が形成された樹脂層１０上には、固定部材１８を覆うように絶縁膜２０が形成されている。絶縁膜２０の材料としては、例えばポリイミド系樹脂又はフェノール系樹脂等が用いられている。絶縁膜２０の膜厚は、例えば１０μｍ〜１００μｍ程度とする。   An insulating film 20 is formed on the resin layer 10 on which the fixing member 18 is formed so as to cover the fixing member 18. As a material of the insulating film 20, for example, a polyimide resin or a phenol resin is used. The thickness of the insulating film 20 is, for example, about 10 μm to 100 μm.

絶縁膜２０には、チップ１２ａ，１２ｂの電極１４ａ，１４ｂにそれぞれ達する開口部（コンタクトホール）２２が形成されている。   In the insulating film 20, openings (contact holes) 22 reaching the electrodes 14a and 14b of the chips 12a and 12b, respectively, are formed.

開口部２２内にはビア２４が形成されている。   A via 24 is formed in the opening 22.

絶縁膜２０の一方の面（図１における紙面上側の面）には、ビア２４と一体に形成された配線２６が形成されている。互いに隣接するチップ１２ａ，１２ｂ同士を電気的に接続する配線２６の一方の側は、チップ１２ａの電極１４ａに接続されており、当該配線２６の他方の側は、当該チップ１２ａに隣接する他のチップ１２ｂの他の電極１４ｂに接続されている。配線２６の断面積は、例えば２５μｍ２程度とする。 A wiring 26 formed integrally with the via 24 is formed on one surface of the insulating film 20 (the upper surface in FIG. 1). One side of the wiring 26 that electrically connects the chips 12a and 12b adjacent to each other is connected to the electrode 14a of the chip 12a, and the other side of the wiring 26 is the other side adjacent to the chip 12a. It is connected to the other electrode 14b of the chip 12b. The cross-sectional area of the wiring 26 is about 25 μm 2 , for example.

絶縁膜２０の一方の面（図１における紙面上側の面）には、配線２６を覆うように絶縁膜２８が形成されている。絶縁膜２８の材料としては、例えばポリイミド系樹脂又はフェノール系樹脂等が用いられている。絶縁膜２８の膜厚は、例えば５〜５０μｍ程度とする。   An insulating film 28 is formed on one surface of the insulating film 20 (the upper surface in FIG. 1) so as to cover the wiring 26. As a material of the insulating film 28, for example, a polyimide resin or a phenol resin is used. The film thickness of the insulating film 28 is, for example, about 5 to 50 μm.

絶縁膜２８には、配線２６にそれぞれ達する開口部（コンタクトホール）３０が形成されている。   Openings (contact holes) 30 reaching the wirings 26 are formed in the insulating film 28.

開口部３０内には、ビア（導体プラグ）３２が形成されている。   A via (conductor plug) 32 is formed in the opening 30.

絶縁膜２８の一方の面（図１における紙面上側の面）には、ビア３２と一体形成された電極パッド３４が形成されている。   An electrode pad 34 that is integrally formed with the via 32 is formed on one surface of the insulating film 28 (the upper surface in FIG. 1).

絶縁膜２８の一方の面（図１における紙面上側の面）には、絶縁膜３６が形成されている。絶縁膜３６の材料としては、例えばポリイミド系樹脂又はフェノール系樹脂等が用いられている。絶縁膜３６の厚さは、例えば１０μｍ〜１００μｍ程度である。   An insulating film 36 is formed on one surface of the insulating film 28 (the upper surface in FIG. 1). As a material of the insulating film 36, for example, a polyimide resin or a phenol resin is used. The thickness of the insulating film 36 is, for example, about 10 μm to 100 μm.

絶縁膜３６には、電極パッド３４を露出する開口部３８が形成されている。   An opening 38 is formed in the insulating film 36 to expose the electrode pad 34.

電極パッド３４の一方の面（図１における紙面上側の面）には、例えば半田バンプ４０が形成されている。半田バンプ４０は、電極パッド３４及び配線２６等を介してチップ１２ａ，１２ｂの電極１４ａ，１４ｂにそれぞれ電気的に接続されている。   For example, solder bumps 40 are formed on one surface of the electrode pad 34 (the upper surface in FIG. 1). The solder bumps 40 are electrically connected to the electrodes 14a and 14b of the chips 12a and 12b via the electrode pads 34 and the wirings 26, respectively.

こうして、本実施形態による電子装置（マルチチップモジュール）２が形成されている。   Thus, the electronic device (multichip module) 2 according to the present embodiment is formed.

マルチチップモジュール２は、図３に示すように、回路基板４２上に実装される。回路基板４２の表面には、電極４４が形成されている。電極４４は、回路基板４２に形成された配線（図示せず）等に接続されている。電極４４の材料としては、例えばＣｕ、アルミニウム（Ａｌ）等が用いられる。回路基板４２としては、例えば樹脂基板やセラミックス基板等が用いられる。   The multichip module 2 is mounted on a circuit board 42 as shown in FIG. An electrode 44 is formed on the surface of the circuit board 42. The electrode 44 is connected to wiring (not shown) formed on the circuit board 42. As a material of the electrode 44, for example, Cu, aluminum (Al), or the like is used. As the circuit board 42, for example, a resin board or a ceramic board is used.

マルチチップモジュール２の電極パッド３４と回路基板４２の電極４４とは、例えば半田バンプ（半田ボール）４０を用いて接合される。   The electrode pads 34 of the multichip module 2 and the electrodes 44 of the circuit board 42 are bonded using, for example, solder bumps (solder balls) 40.

このように、本実施形態による電子装置では、互いに隣接するチップ１２ａ，１２ｂに係合し、樹脂層１０より熱膨張率が低く、互いに隣接するチップ１２ａ，１２ｂを固定する固定部材１８が形成されている。本実施形態によれば、かかる固定部材１８が形成されているため、樹脂層１０が熱膨張した場合であっても互いに隣接するチップ１２ａ，１２ｂ同士を固定しておくことができ、配線２６に加わるストレスを緩和することができる。このため、本実施形態によれば、配線２６の断線を防止することができ、信頼性の高い電子装置を提供することができる。   Thus, in the electronic device according to the present embodiment, the fixing member 18 that engages with the chips 12a and 12b adjacent to each other, has a lower coefficient of thermal expansion than the resin layer 10, and fixes the chips 12a and 12b adjacent to each other is formed. ing. According to the present embodiment, since the fixing member 18 is formed, the chips 12a and 12b adjacent to each other can be fixed even when the resin layer 10 is thermally expanded, and the wiring 26 can be fixed. The applied stress can be relieved. For this reason, according to this embodiment, disconnection of the wiring 26 can be prevented, and a highly reliable electronic device can be provided.

（電子装置の製造方法）
次に、本実施形態による電子装置の製造方法を図４乃至図３０を用いて説明する。図４乃至図３０は、本実施形態による電子装置の製造方法を示す工程図である。図４は、断面図である。図５は、平面図である。図４（ｂ）は、図５のＣ−Ｃ′線断面に対応している。図６及び図７は断面図である。図８は、平面図である。図７（ａ）は、図８のＡ−Ａ′断面に対応しており、図７（ｂ）は、図８（ｂ）のＢ−Ｂ′線断面に対応している。図９乃至図１４は、断面図である。図１５及び図１６は、平面図である。図１４（ａ）は、図１５のＡ−Ａ′断面に対応しており、図１４（ｂ）は、図１５のＢ−Ｂ′線断面に対応している。図１５は、図１６において破線で囲まれた部分に対応している。図１７乃至図１９は、断面図である。図２０は、平面図である。図１９（ａ）は、図２０のＡ−Ａ′断面に対応しており、図１９（ｂ）は、図２０のＢ−Ｂ′線断面に対応している。図２１乃至図２４は、断面図である。図２５は、平面図である。図２４（ａ）は、図２５のＡ−Ａ′断面に対応しており、図２４（ｂ）は、図２５のＢ−Ｂ′線断面に対応している。図２６は、平面図である。図２７は、断面図である。図２８は、平面図である。図２７（ａ）は、図２８のＡ−Ａ′断面に対応しており、図２７（ｂ）は、図２８のＢ−Ｂ′線断面に対応している。図２９及び図３０は、断面図である。 (Electronic device manufacturing method)
Next, the method for manufacturing the electronic device according to the present embodiment will be explained with reference to FIGS. 4 to 30 are process diagrams illustrating the method of manufacturing the electronic device according to the present embodiment. FIG. 4 is a cross-sectional view. FIG. 5 is a plan view. FIG. 4B corresponds to a cross section taken along the line CC ′ of FIG. 6 and 7 are cross-sectional views. FIG. 8 is a plan view. 7A corresponds to the AA ′ cross section of FIG. 8, and FIG. 7B corresponds to the BB ′ line cross section of FIG. 8B. 9 to 14 are sectional views. 15 and 16 are plan views. FIG. 14A corresponds to the AA ′ cross section of FIG. 15, and FIG. 14B corresponds to the BB ′ cross section of FIG. 15. FIG. 15 corresponds to a portion surrounded by a broken line in FIG. 17 to 19 are sectional views. FIG. 20 is a plan view. 19A corresponds to the AA ′ cross section of FIG. 20, and FIG. 19B corresponds to the BB ′ cross section of FIG. 20. 21 to 24 are cross-sectional views. FIG. 25 is a plan view. 24A corresponds to the AA ′ cross section of FIG. 25, and FIG. 24B corresponds to the BB ′ cross section of FIG. FIG. 26 is a plan view. FIG. 27 is a cross-sectional view. FIG. 28 is a plan view. FIG. 27A corresponds to the AA ′ cross section of FIG. 28, and FIG. 27B corresponds to the BB ′ cross section of FIG. 28. 29 and 30 are cross-sectional views.

本実施形態では、支持基板４６上に複数のマルチチップモジュール２を一括して形成し、この後、マルチチップモジュール２を個片化する場合を例に説明する。   In the present embodiment, a case where a plurality of multichip modules 2 are collectively formed on the support substrate 46 and then the multichip modules 2 are separated into pieces will be described as an example.

なお、支持基板４６上に複数のマルチチップモジュール２を一括して形成することに限定されるものではない。例えば、支持基板４６上に１つのマルチチップモジュール２を形成してもよい。   Note that the present invention is not limited to forming a plurality of multichip modules 2 at once on the support substrate 46. For example, one multichip module 2 may be formed on the support substrate 46.

まず、図４（ａ）に示すように、例えばテープラミネート法により、支持基板４６上に、厚さ１００μｍ〜３００μｍ程度の粘着層４８を形成する。支持基板４６としては、例えばシリコン基板、ステンレス（ＳＵＳ）基板等を用いる。支持基板４６の厚さは、例えば０．５ｍｍ〜２．０ｍｍ程度とする。支持基板４６の寸法は、例えば１００ｍｍ径〜３００ｍｍ径程度とする。粘着層４８としては、例えば、熱可塑性接着剤を形成する。より具体的には、粘着層４８として、例えば、熱可塑性のエポキシ系樹脂のテープ状の接着剤等を用いる。粘着層４８の厚さは、例えば１００μｍ〜３００μｍとする。   First, as shown in FIG. 4A, an adhesive layer 48 having a thickness of about 100 μm to 300 μm is formed on the support substrate 46 by, for example, a tape laminating method. As the support substrate 46, for example, a silicon substrate, a stainless steel (SUS) substrate, or the like is used. The thickness of the support substrate 46 is, for example, about 0.5 mm to 2.0 mm. The dimensions of the support substrate 46 are, for example, about 100 mm diameter to 300 mm diameter. As the adhesive layer 48, for example, a thermoplastic adhesive is formed. More specifically, as the adhesive layer 48, for example, a thermoplastic epoxy resin tape-like adhesive or the like is used. The thickness of the adhesive layer 48 is, for example, 100 μm to 300 μm.

次に、粘着層４８上にチップ１２ａ，１２ｂを配置する（図４（ｂ）及び図５参照）。チップ１２ａ，１２ｂとしては、例えば半導体チップ等が挙げられる。かかる半導体チップ１２ａ，１２ｂとしては、例えばＬＳＩ（Large Scale Integration）等が挙げられる。半導体チップ１２ａ，１２ｂの一辺の寸法は、例えば１ｍｍ〜２０ｍｍ程度とする。   Next, the chips 12a and 12b are disposed on the adhesive layer 48 (see FIGS. 4B and 5). Examples of the chips 12a and 12b include semiconductor chips. Examples of the semiconductor chips 12a and 12b include an LSI (Large Scale Integration). The dimension of one side of the semiconductor chips 12a and 12b is, for example, about 1 mm to 20 mm.

樹脂層１０に埋め込まれた複数のチップ１２ａ，１２ｂは、互いに異なる種類のチップであってもよいし、互いに同じ種類のチップであってもよい。ここでは、チップ１２ａ，１２ｂとして、互いに異なる種類のチップを用いる。   The plurality of chips 12a and 12b embedded in the resin layer 10 may be different types of chips or the same type of chips. Here, different types of chips are used as the chips 12a and 12b.

チップ１２ａ，１２ｂは、半導体チップに限定されるものではない。例えば、チップ１２ａ，１２ｂは、チップ抵抗やチップコンデンサ等であってもよい。   The chips 12a and 12b are not limited to semiconductor chips. For example, the chips 12a and 12b may be chip resistors or chip capacitors.

粘着層４８上にチップ１２ａ，１２ｂを配置する際には、チップ１２ａ，１２ｂの電極１４ａ，１４ｂが粘着層４８に接するように、チップ１２ａ，１２ｂを配置する。こうして、複数のマルチチップモジュール２の分のチップ１２ａ，１２ｂが、粘着層４８上に配置される。   When the chips 12 a and 12 b are arranged on the adhesive layer 48, the chips 12 a and 12 b are arranged so that the electrodes 14 a and 14 b of the chips 12 a and 12 b are in contact with the adhesive layer 48. Thus, the chips 12 a and 12 b for the plurality of multichip modules 2 are arranged on the adhesive layer 48.

次に、図６（ａ）に示すように、チップ１２ａ，１２ｂが配された粘着層４８上の全面に、樹脂層１０を形成する。樹脂層１０は、金型等により成形される。樹脂層１０の材料としては、例えば熱可塑性の樹脂を用いる。より具体的には、樹脂層１０の材料としてフィラーが混入されたエポキシ系樹脂を用いる。樹脂層１０の材料として熱可塑性の樹脂を用いる場合には、チップ１２ａ，１２ｂが配された粘着層４８上に、加熱により可塑化された樹脂を供給する。そして、樹脂を冷却することにより、樹脂層１０を硬化する。樹脂層１０の厚さは、チップ１２ａ，１２ｂの厚さに対して、例えば５０μｍ以上厚く設定する。こうして、チップ１２ａ，１２ｂが樹脂層１０により埋め込まれる。   Next, as shown in FIG. 6A, the resin layer 10 is formed on the entire surface of the adhesive layer 48 on which the chips 12a and 12b are arranged. The resin layer 10 is formed by a mold or the like. As a material of the resin layer 10, for example, a thermoplastic resin is used. More specifically, an epoxy resin mixed with a filler is used as the material of the resin layer 10. When a thermoplastic resin is used as the material of the resin layer 10, the resin plasticized by heating is supplied onto the adhesive layer 48 on which the chips 12a and 12b are arranged. And the resin layer 10 is hardened by cooling resin. The thickness of the resin layer 10 is set to be 50 μm or more, for example, with respect to the thickness of the chips 12a and 12b. Thus, the chips 12a and 12b are embedded by the resin layer 10.

次に、図６（ｂ）に示すように、支持基板４６及び粘着層４８を、樹脂層１０及びチップ１２ａ，１２ｂから剥離する。即ち、チップ１２ａ，１２ｂが埋め込まれた樹脂層１０から、支持基板４６及び粘着層４８を除去する。粘着層４８として熱剥離が可能な接着剤（接着テープ）を用いた場合には、支持基板４６及び粘着層４８を樹脂層１０及びチップ１２ａ，１２ｂから剥離する際に、熱処理を行うことにより粘着層４８の粘着力を低下させる。構造体５０の一方の面（粘着層４８と接していた面）には、チップ１２ａ，１２ｂの電極１４ａ，１４ｂが露出した状態となる。こうして、チップ１２ａ，１２ｂが樹脂層１０中に埋め込まれた構造体（擬似ウェハ、樹脂基板）５０が得られる。   Next, as shown in FIG. 6B, the support substrate 46 and the adhesive layer 48 are peeled from the resin layer 10 and the chips 12a and 12b. That is, the support substrate 46 and the adhesive layer 48 are removed from the resin layer 10 in which the chips 12a and 12b are embedded. When an adhesive (adhesive tape) that can be thermally peeled is used as the pressure-sensitive adhesive layer 48, the pressure-sensitive adhesive layer is bonded by heat treatment when the support substrate 46 and the pressure-sensitive adhesive layer 48 are peeled from the resin layer 10 and the chips 12a and 12b. The adhesive strength of the layer 48 is reduced. The electrodes 14a and 14b of the chips 12a and 12b are exposed on one surface of the structure 50 (the surface in contact with the adhesive layer 48). In this way, a structure (pseudo wafer, resin substrate) 50 in which the chips 12a and 12b are embedded in the resin layer 10 is obtained.

なお、このような技術は、擬似ＳＯＣ（System On Chip）技術と称される。   Such a technique is referred to as a pseudo SOC (System On Chip) technique.

次に、構造体５０の上下を反転させる（図７及び図８参照）。   Next, the structure 50 is turned upside down (see FIGS. 7 and 8).

次に、構造体５０の一方の面（チップ１２ａ，１２ｂの電極１４ａ，１４ｂが露出している面）上の全面に、例えばスピンコート法により、フォトレジスト膜５２を形成する。   Next, a photoresist film 52 is formed on the entire surface of one surface of the structure 50 (the surface where the electrodes 14a and 14b of the chips 12a and 12b are exposed) by, eg, spin coating.

次に、フォトリソグラフィ技術を用い、フォトレジスト膜５２に開口部５４を形成する。開口部５４は、チップ１２ａ，１２ｂに凹部１６を形成するためのものである。開口部５４の開口寸法は、例えば５０μｍ径〜１００μｍ径程度とする（図９参照）。   Next, an opening 54 is formed in the photoresist film 52 by using a photolithography technique. The opening 54 is for forming the recess 16 in the chips 12a and 12b. The opening size of the opening 54 is, for example, about 50 μm to 100 μm (see FIG. 9).

次に、フォトレジスト膜５２をマスクとし、例えばドライエッチングにより、チップ１２ａ，１２ｂをエッチングする。エッチングガスとしては、例えばＯ２ガス、ＣＦガス等を用いる。これにより、凹部１６がチップ１２ａ，１２ｂに形成される。凹部１６の深さは、例えば５０μｍ〜１００μｍ程度とする。 Next, using the photoresist film 52 as a mask, the chips 12a and 12b are etched by dry etching, for example. As the etching gas, for example, O 2 gas or CF gas is used. Thereby, the recessed part 16 is formed in chip | tip 12a, 12b. The depth of the recess 16 is, for example, about 50 μm to 100 μm.

この後、例えばアッシングにより、フォトレジスト膜５２を剥離する（図１０参照）。   Thereafter, the photoresist film 52 is removed by, for example, ashing (see FIG. 10).

次に、構造体５０の一方の面（チップ１２ａ，１２ｂの電極１４ａ，１４ｂ及び凹部１６が露出している面）上の全面に、例えばスパッタリング法により、例えば膜厚５０ｎｍ〜３００ｎｍ程度のシード層５６を形成する。固定部材１８の材料として、例えばＣｕを用いる場合には、シード層５６の材料として、Ｃｕを用いる（図１１参照）。   Next, a seed layer having a film thickness of, for example, about 50 nm to 300 nm is formed on the entire surface of one surface of the structure 50 (the surface on which the electrodes 14a and 14b and the recesses 16 of the chips 12a and 12b are exposed) by, for example, sputtering. 56 is formed. When Cu is used as the material of the fixing member 18, for example, Cu is used as the material of the seed layer 56 (see FIG. 11).

次に、構造体５０の一方の面（図１２における紙面上側の面）上の全面に、例えばスピンコート法により、フォトレジスト膜５８を形成する。   Next, a photoresist film 58 is formed on the entire surface of one surface of the structure 50 (the upper surface in FIG. 12) by, eg, spin coating.

次に、フォトリソグラフィ技術を用い、フォトレジスト膜５８に開口部６０を形成する。開口部６０は、固定部材１８を形成するためのものである（図１２参照）。   Next, an opening 60 is formed in the photoresist film 58 by using a photolithography technique. The opening 60 is for forming the fixing member 18 (see FIG. 12).

次に、例えば電気めっき法により、固定部材１８を形成する（図１３参照）。   Next, the fixing member 18 is formed by, for example, electroplating (see FIG. 13).

固定部材１８の熱膨張率は、樹脂層１０の熱膨張率に対して十分に低いことが好ましい。また、固定部材１８の熱膨張率は、配線２６の熱膨張率以下であることが好ましい。固定部材１８は、樹脂層１０が熱膨張した場合であっても、互いに隣接するチップ１２ａ，１２ｂ同士を固定しておくためのものだからである。配線２６の材料として例えばＣｕを用いる場合には、固定部材１８の材料として、例えば、Ｃｕ、Ｃｒ、Ｗ、又は、ＳｉＯ２等を用いることができる。ここでは、固定部材１８の材料として、Ｃｕを用いる。 The thermal expansion coefficient of the fixing member 18 is preferably sufficiently lower than the thermal expansion coefficient of the resin layer 10. Further, the thermal expansion coefficient of the fixing member 18 is preferably equal to or lower than the thermal expansion coefficient of the wiring 26. This is because the fixing member 18 is for fixing the chips 12a and 12b adjacent to each other even when the resin layer 10 is thermally expanded. When Cu is used as the material of the wiring 26, for example, Cu, Cr, W, SiO 2 , or the like can be used as the material of the fixing member 18. Here, Cu is used as the material of the fixing member 18.

固定部材１８は、機械的強度が比較的高いことが好ましい。固定部材１８は、互いに隣接するチップ１２ａ，１２ｂ同士を固定するためのものだからである。固定部材１８の断面積を大きめに設定すれば、固定部材１８の機械的強度を比較的高く設定することが可能である。このため、固定部材１８の断面積は、配線２６の断面積の例えば５倍以上に設定することが好ましい。より好ましくは、固定部材１８の断面積を、配線２６の断面積の例えば１００倍以上に設定する。ここでは、固定部材１８の断面積を、例えば５００μｍ２程度とする。 The fixing member 18 preferably has a relatively high mechanical strength. This is because the fixing member 18 is for fixing the chips 12a and 12b adjacent to each other. If the cross-sectional area of the fixing member 18 is set larger, the mechanical strength of the fixing member 18 can be set relatively high. For this reason, it is preferable to set the cross-sectional area of the fixing member 18 to, for example, 5 times or more the cross-sectional area of the wiring 26. More preferably, the cross-sectional area of the fixing member 18 is set to, for example, 100 times or more the cross-sectional area of the wiring 26. Here, the cross-sectional area of the fixing member 18 is about 500 μm 2 , for example.

次に、固定部材１８の周囲に露出している部分のシード層５６を、例えばウェットエッチングにより除去する。エッチング液としては、例えば硫酸系のエッチング液を用いる。   Next, the portion of the seed layer 56 exposed around the fixing member 18 is removed by wet etching, for example. As an etchant, for example, a sulfuric acid-based etchant is used.

こうして、互いに隣接するチップ１２ａ，１２ｂに係合し、互いに隣接するチップ１２ａ，１２ｂを固定する固定部材１８が形成される（図１４及び図１５参照）。   Thus, a fixing member 18 is formed that engages with the adjacent chips 12a and 12b and fixes the adjacent chips 12a and 12b (see FIGS. 14 and 15).

次に、構造体５０の一方の面（図１７における紙面上側の面）上の全面に、例えばスピンコート法により、例えば感光性の樹脂の絶縁膜２０を形成する（図１７参照）。絶縁膜２０の材料としては、例えばポリイミド系樹脂又はフェノール系樹脂等を用いる。   Next, for example, a photosensitive resin insulating film 20 is formed on the entire surface of one surface of the structure 50 (the upper surface in FIG. 17) by, eg, spin coating (see FIG. 17). As a material of the insulating film 20, for example, a polyimide resin or a phenol resin is used.

次に、絶縁膜２０に対してプリベークを行う。プリベークの温度は、例えば１００℃〜１２０℃程度とする。プリベークの時間は、例えば１分〜２分程度とする。   Next, pre-baking is performed on the insulating film 20. The prebaking temperature is, for example, about 100 ° C. to 120 ° C. The prebaking time is, for example, about 1 minute to 2 minutes.

次に、開口部２２のパターンを絶縁膜２０に露光する。開口部２２は、後述するビア（導体プラグ）２４を埋め込むためのものである。   Next, the pattern of the opening 22 is exposed on the insulating film 20. The opening 22 is for embedding a via (conductor plug) 24 described later.

次に、絶縁膜２０に対して、現像を行う。現像液としては、例えばＴＭＡＨ（Tetra Methyl Ammonium Hydroxide、水酸化テトラメチルアンモニウム）水溶液を用いる。   Next, the insulating film 20 is developed. As the developer, for example, a TMAH (Tetra Methyl Ammonium Hydroxide) aqueous solution is used.

次に、絶縁膜２０に対して、キュアを行う。キュアの温度は、例えば２００℃〜２５０℃程度とする。キュアの時間は、例えば１時間〜２時間程度とする。   Next, the insulating film 20 is cured. The curing temperature is, for example, about 200 ° C. to 250 ° C. The curing time is, for example, about 1 to 2 hours.

こうして、電極１４ａ，１４ｂに達する開口部２２が形成された絶縁膜２０が得られる（図１８参照）。絶縁膜２０の厚さは、例えば１０μｍ〜１００μｍ程度となる。   Thus, the insulating film 20 having the opening 22 reaching the electrodes 14a and 14b is obtained (see FIG. 18). The thickness of the insulating film 20 is, for example, about 10 μm to 100 μm.

次に、例えばスパッタリング法により、例えば膜厚１０ｎｍ〜５０ｎｍ程度の密着層（図示せず）を形成する。密着層の材料としては、例えばチタン（Ｔｉ）を用いる。   Next, an adhesion layer (not shown) having a thickness of, for example, about 10 nm to 50 nm is formed by, for example, a sputtering method. As the material for the adhesion layer, for example, titanium (Ti) is used.

次に、例えばスパッタリング法により、例えば膜厚５０ｎｍ〜３００ｎｍ程度のシード層（図示せず）を形成する。シード層の材料としては、例えばＣｕを用いる。   Next, a seed layer (not shown) having a film thickness of, for example, about 50 nm to 300 nm is formed by sputtering, for example. As a material for the seed layer, for example, Cu is used.

次に、全面に、例えばスピンコート法により、フォトレジスト膜（図示せず）を形成する。   Next, a photoresist film (not shown) is formed on the entire surface by, eg, spin coating.

次に、フォトリソグラフィ技術を用い、フォトレジスト膜に開口部（図示せず）を形成する。かかる開口部は、ビア２４及び配線２６を形成するためのものである。   Next, an opening (not shown) is formed in the photoresist film using a photolithography technique. The opening is for forming the via 24 and the wiring 26.

次に、例えば電気めっき法により、例えばビア２４及び配線２６を形成する。ビア２４及び配線２６の材料としては、例えばＣｕを用いる。ビア２６及び配線２８は、一体的に形成される。   Next, for example, vias 24 and wirings 26 are formed by electroplating, for example. For example, Cu is used as the material of the via 24 and the wiring 26. The via 26 and the wiring 28 are integrally formed.

次に、例えばアッシングにより、フォトレジスト膜を剥離する。   Next, the photoresist film is removed by, for example, ashing.

次に、配線２６の周囲に露出している部分のシード層及び密着層を、例えばウェットエッチング又はドライエッチングにより除去する。   Next, the seed layer and the adhesion layer in a portion exposed around the wiring 26 are removed by, for example, wet etching or dry etching.

こうして、チップ１２ａ，１２ｂの電極１４ａ，１４ｂにビア２４を介して電気的に接続された配線（再配線層）２６が形成される（図１９及び図２０参照）。   Thus, the wiring (redistribution layer) 26 electrically connected to the electrodes 14a and 14b of the chips 12a and 12b through the vias 24 is formed (see FIGS. 19 and 20).

次に、構造体２０の一方の面（図２１における紙面上側の面）上の全面に、例えばスピンコート法により、例えば感光性の樹脂の絶縁膜２８を形成する。絶縁膜２８の材料としては、例えば、感光性のポリイミド系樹脂、又は、感光性のフェノール系樹脂を用いる。かかる感光性フェノール系樹脂としては、例えば、ＪＳＲ株式会社製の感光性のフェノール系樹脂（型番：ＷＰＲ５１００）等が挙げられる。   Next, for example, a photosensitive resin insulating film 28 is formed on the entire surface of one side of the structure 20 (the upper surface in FIG. 21) by, for example, spin coating. As a material of the insulating film 28, for example, a photosensitive polyimide resin or a photosensitive phenol resin is used. Examples of such a photosensitive phenolic resin include a photosensitive phenolic resin (model number: WPR5100) manufactured by JSR Corporation.

次に、絶縁膜２８に対してプリベークを行う。プリベークの温度は、例えば１００℃〜１２０℃程度とする。プリベークの時間は、例えば１分〜２分程度とする。   Next, pre-baking is performed on the insulating film 28. The prebaking temperature is, for example, about 100 ° C. to 120 ° C. The prebaking time is, for example, about 1 minute to 2 minutes.

絶縁膜２８をプリベークする際には、各々の構成要素が熱膨張率に応じて膨張する。本実施形態によれば、互いに隣接するチップ１２ａ，１２ｂ同士を固定する固定部材１８が形成されているため、樹脂層１０が熱膨張した場合であっても、互いに隣接するチップ１２ａ，１２ｂ同士を固定しておくことができる。このため、本実施形態によれば、配線２６に加わるストレスを緩和することができ、ひいては、絶縁膜２８をプリベークする際に配線２６の断線が生じるのを防止することができる。   When pre-baking the insulating film 28, each component expands according to the coefficient of thermal expansion. According to this embodiment, since the fixing member 18 for fixing the chips 12a and 12b adjacent to each other is formed, the chips 12a and 12b adjacent to each other can be connected even when the resin layer 10 is thermally expanded. Can be fixed. For this reason, according to the present embodiment, the stress applied to the wiring 26 can be alleviated, and as a result, the disconnection of the wiring 26 can be prevented when the insulating film 28 is pre-baked.

次に、開口部３０のパターンを絶縁膜２８に露光する。開口部３０は、後述するビア（導体プラグ）３２を埋め込むためのものである。   Next, the pattern of the opening 30 is exposed on the insulating film 28. The opening 30 is for embedding a via (conductor plug) 32 described later.

次に、絶縁膜２８に対して、現像を行う。現像液としては、例えばＴＭＡＨ水溶液を用いる。   Next, the insulating film 28 is developed. As the developer, for example, a TMAH aqueous solution is used.

次に、絶縁膜２８に対して、キュアを行う。キュアの温度は、例えば２００℃〜２５０℃程度とする。キュアの時間は、例えば１時間〜２時間程度とする。   Next, the insulating film 28 is cured. The curing temperature is, for example, about 200 ° C. to 250 ° C. The curing time is, for example, about 1 to 2 hours.

絶縁膜２８をキュアする際には、各々の構成要素が熱膨張率に応じて膨張する。本実施形態では、互いに隣接するチップ１２ａ，１２ｂ同士を固定する固定部材１８が形成されているため、樹脂層１０が熱膨張した場合であっても、互いに隣接するチップ１２ａ，１２ｂ同士を固定しておくことができる。このため、本実施形態によれば、配線２６に加わるストレスを緩和することができ、ひいては、絶縁膜２８をキュアする際に配線２６の断線が生じるのを防止することができる。   When the insulating film 28 is cured, each component expands according to the coefficient of thermal expansion. In this embodiment, since the fixing member 18 that fixes the chips 12a and 12b adjacent to each other is formed, the chips 12a and 12b adjacent to each other are fixed even when the resin layer 10 is thermally expanded. I can keep it. For this reason, according to the present embodiment, the stress applied to the wiring 26 can be alleviated, and as a result, the wiring 26 can be prevented from being disconnected when the insulating film 28 is cured.

こうして、配線２６に達する開口部３０が形成された絶縁膜２８が得られる（図２１参照）。絶縁膜２８の厚さは、例えば５μｍ〜５０μｍ程度となる。   Thus, the insulating film 28 in which the opening 30 reaching the wiring 26 is formed is obtained (see FIG. 21). The thickness of the insulating film 28 is, for example, about 5 μm to 50 μm.

次に、例えばスパッタリング法により、例えば膜厚１０ｎｍ〜５０ｎｍ程度の密着層（図示せず）を形成する。密着層の材料としては、例えばＴｉを用いる。   Next, an adhesion layer (not shown) having a thickness of, for example, about 10 nm to 50 nm is formed by, for example, a sputtering method. For example, Ti is used as the material of the adhesion layer.

次に、例えばスパッタリング法により、例えば膜厚５０ｎｍ〜３００ｎｍ程度のシード層（図示せず）を形成する。シード層の材料としては、例えばＣｕを用いる。   Next, a seed layer (not shown) having a film thickness of, for example, about 50 nm to 300 nm is formed by sputtering, for example. As a material for the seed layer, for example, Cu is used.

次に、全面に、例えばスピンコート法により、フォトレジスト膜（図示せず）を形成する。   Next, a photoresist film (not shown) is formed on the entire surface by, eg, spin coating.

次に、フォトリソグラフィ技術を用い、フォトレジスト膜に開口部（図示せず）を形成する。かかる開口部は、ビア３２及び電極パッド３４を形成するためのものである。   Next, an opening (not shown) is formed in the photoresist film using a photolithography technique. The opening is for forming the via 32 and the electrode pad 34.

次に、例えば電気めっき法により、例えばビア３２及び電極パッド３４を形成する。ビア３２及び電極パッド３４は、一体的に形成される。   Next, for example, vias 32 and electrode pads 34 are formed by electroplating, for example. The via 32 and the electrode pad 34 are integrally formed.

次に、例えばアッシングにより、フォトレジスト膜を剥離する。   Next, the photoresist film is removed by, for example, ashing.

次に、電極パッド３４の周囲に露出している部分のシード層及び密着層を、例えばウェットエッチング又はドライエッチングにより除去する。   Next, the seed layer and the adhesion layer that are exposed around the electrode pad 34 are removed by, for example, wet etching or dry etching.

こうして、ビア３２を介して配線２６にそれぞれ電気的に接続された電極パッド３４が形成される（図２２参照）。   In this way, electrode pads 34 electrically connected to the wiring 26 through the vias 32 are formed (see FIG. 22).

次に、構造体５０の一方の面（図２３における紙面上側の面）上の全面に、例えばスピンコート法により、例えば感光性の樹脂の絶縁膜３６を形成する。絶縁膜３６の材料としては、例えば、感光性のポリイミド系樹脂、又は、感光性のフェノール系樹脂等を用いる。かかる感光性フェノール系樹脂としては、例えばＪＳＲ株式会社製の感光性のフェノール系樹脂（型番：ＷＰＲ５１００）等が挙げられる。   Next, for example, a photosensitive resin insulating film 36 is formed on the entire surface of one surface of the structure 50 (the upper surface in FIG. 23) by, for example, spin coating. As a material of the insulating film 36, for example, a photosensitive polyimide resin or a photosensitive phenol resin is used. Examples of such a photosensitive phenolic resin include a photosensitive phenolic resin (model number: WPR5100) manufactured by JSR Corporation.

次に、絶縁膜３６に対してプリベークを行う。プリベークの温度は、例えば１００℃〜１２０℃程度とする。プリベークの時間は、例えば１分〜２分程度とする。   Next, pre-baking is performed on the insulating film 36. The prebaking temperature is, for example, about 100 ° C. to 120 ° C. The prebaking time is, for example, about 1 minute to 2 minutes.

絶縁膜３６をプリベークする際には、各々の構成要素が熱膨張率に応じて膨張する。本実施形態では、互いに隣接するチップ１２ａ，１２ｂ同士を固定する固定部材１８が形成されているため、樹脂層１０が熱膨張した場合であっても、互いに隣接するチップ１２ａ，１２ｂ同士を固定しておくことができる。このため、本実施形態によれば、配線２６に加わるストレスを緩和することができ、ひいては、絶縁膜３６をプリベークする際に配線２６の断線が生じるのを防止することができる。   When pre-baking the insulating film 36, each component expands according to the coefficient of thermal expansion. In this embodiment, since the fixing member 18 that fixes the chips 12a and 12b adjacent to each other is formed, the chips 12a and 12b adjacent to each other are fixed even when the resin layer 10 is thermally expanded. I can keep it. For this reason, according to the present embodiment, the stress applied to the wiring 26 can be relieved, and as a result, the disconnection of the wiring 26 can be prevented when the insulating film 36 is pre-baked.

次に、開口部３８のパターンを絶縁膜３６に露光する。開口部３８は、後述する半田バンプ４０を形成するためのものである。開口部３８の開口寸法は、例えば５０μｍ径〜５００μｍ径程度とする。   Next, the pattern of the opening 38 is exposed on the insulating film 36. The opening 38 is for forming a solder bump 40 described later. The opening size of the opening 38 is, for example, about 50 μm to 500 μm.

次に、絶縁膜３６に対して、現像を行う。現像液としては、例えばＴＭＡＨ水溶液を用いる。   Next, the insulating film 36 is developed. As the developer, for example, a TMAH aqueous solution is used.

次に、絶縁膜３６に対して、キュアを行う。キュアの温度は、例えば２００℃〜２５０℃程度とする。キュアの時間は、例えば１時間〜２時間程度とする。   Next, the insulating film 36 is cured. The curing temperature is, for example, about 200 ° C. to 250 ° C. The curing time is, for example, about 1 to 2 hours.

絶縁膜３６をキュアする際には、各々の構成要素が熱膨張率に応じて膨張する。本実施形態では、互いに隣接するチップ１２ａ，１２ｂ同士を固定する固定部材１８が形成されているため、樹脂層１０が熱膨張した場合であっても、互いに隣接するチップ１２ａ，１２ｂ同士を固定しておくことができる。このため、本実施形態によれば、配線２６に加わるストレスを緩和することができ、ひいては、絶縁膜３６をキュアする際に配線２６の断線が生じるのを防止することができる。   When the insulating film 36 is cured, each component expands according to the coefficient of thermal expansion. In this embodiment, since the fixing member 18 that fixes the chips 12a and 12b adjacent to each other is formed, the chips 12a and 12b adjacent to each other are fixed even when the resin layer 10 is thermally expanded. I can keep it. For this reason, according to the present embodiment, the stress applied to the wiring 26 can be alleviated, and as a result, the wiring 26 can be prevented from being disconnected when the insulating film 36 is cured.

こうして、電極パッド３４に達する開口部３８が形成された絶縁膜３６が得られる（図２３参照）。絶縁膜３６の膜厚は、例えば１０μｍ〜１００μｍ程度とする。   Thus, the insulating film 36 in which the opening 38 reaching the electrode pad 34 is formed is obtained (see FIG. 23). The thickness of the insulating film 36 is, for example, about 10 μm to 100 μm.

次に、開口部３８内に露出する電極パッド３４上に、半田バンプ（半田ボール）４０を形成する。半田バンプ４０は、電極パッド３４及び配線２６等を介してチップ１２ａ，１２ｂの電極１４ａ，１４ｂにそれぞれ電気的に接続される。   Next, solder bumps (solder balls) 40 are formed on the electrode pads 34 exposed in the openings 38. The solder bumps 40 are electrically connected to the electrodes 14a and 14b of the chips 12a and 12b via the electrode pads 34 and the wirings 26, respectively.

こうして、複数のマルチチップモジュール２が一括して形成される（図２４及び図２５参照）。   Thus, a plurality of multichip modules 2 are formed in a lump (see FIGS. 24 and 25).

次に、例えばダイシングを行うことにより、複数のマルチチップモジュール２を個片化する（図２６参照）。図２６における一点鎖線は、デバイス領域６８を区画するダイシングライン６６を示している。ダイシングを行う際、ダイシングライン６６によって区画されるデバイス領域６８内において互いに隣接しているチップ１２ａ，１２ｂ同士を固定する固定部材１８は、切断されない。一方、ダイシングライン６６を挟んで互いに隣接しているチップ１２ａ，１２ｂ同士を固定している固定部材１８は、ダイシングライン６６において切断される。ダイシングライン６６に沿って樹脂層１０と一緒に固定部材１８が切断されるため、切断された固定部材１８の切断面と樹脂層１０の切断面とは揃った状態となる。   Next, for example, dicing is performed to divide the plurality of multichip modules 2 into pieces (see FIG. 26). A one-dot chain line in FIG. 26 indicates a dicing line 66 that partitions the device region 68. When dicing, the fixing member 18 that fixes the chips 12a and 12b adjacent to each other in the device region 68 defined by the dicing line 66 is not cut. On the other hand, the fixing member 18 that fixes the chips 12 a and 12 b adjacent to each other across the dicing line 66 is cut at the dicing line 66. Since the fixing member 18 is cut along with the resin layer 10 along the dicing line 66, the cut surface of the cut fixing member 18 and the cut surface of the resin layer 10 are aligned.

こうして、個片化された本実施形態による電子装置（マルチチップモジュール）２が得られる（図２７及び図２８参照）。   In this way, the electronic device (multi-chip module) 2 according to the present embodiment divided into pieces is obtained (see FIGS. 27 and 28).

次に、回路基板４２上に、マルチチップモジュール２を配置する（図２９参照）。回路基板４２としては、例えば樹脂基板やセラミックス基板等が用いられている。回路基板４２の表面には、マルチチップモジュール２のバンプ４０と接続するための電極４４が形成されている。電極４４の材料としては、例えばＣｕ又はＡｌ等を用いる。電極４４は、回路基板４２に形成された配線（図示せず）等に接続されている。マルチチップモジュール２を回路基板４２上に配置する際には、マルチチップモジュール２のバンプ４０と回路基板４２の電極４４とが互いに接するように、マルチチップモジュール２を回路基板４２上に配置する。   Next, the multichip module 2 is disposed on the circuit board 42 (see FIG. 29). As the circuit substrate 42, for example, a resin substrate, a ceramic substrate, or the like is used. Electrodes 44 for connecting to the bumps 40 of the multichip module 2 are formed on the surface of the circuit board 42. For example, Cu or Al is used as the material of the electrode 44. The electrode 44 is connected to wiring (not shown) formed on the circuit board 42. When the multichip module 2 is arranged on the circuit board 42, the multichip module 2 is arranged on the circuit board 42 so that the bumps 40 of the multichip module 2 and the electrodes 44 of the circuit board 42 are in contact with each other.

こうして、回路基板４２上にマルチチップモジュール２が配置される。   In this way, the multichip module 2 is arranged on the circuit board 42.

次に、熱処理（リフロー）を行うことにより、マルチチップモジュール２側の電極パッド３４と回路基板４２側の電極４４とを半田バンプ４０により接合する（図３０参照）。熱処理温度は、例えば２５０℃〜３５０℃程度とする。熱処理時間は、例えば１分〜５分程度とする。   Next, heat treatment (reflow) is performed to join the electrode pads 34 on the multichip module 2 side and the electrodes 44 on the circuit board 42 side with the solder bumps 40 (see FIG. 30). The heat treatment temperature is about 250 ° C. to 350 ° C., for example. The heat treatment time is, for example, about 1 minute to 5 minutes.

熱処理を行う際には、各々の構成要素が熱膨張率に応じて膨張する。本実施形態では、互いに隣接するチップ１２ａ，１２ｂ同士を固定する固定部材１８が形成されているため、樹脂層１０が熱膨張した場合であっても、互いに隣接するチップ１２ａ，１２ｂ同士を固定しておくことができる。このため、本実施形態によれば、配線２６に加わるストレスを緩和することができ、ひいては、半田接合のための熱処理の際に配線２６の断線が生じるのを防止することができる。   When heat treatment is performed, each component expands according to the coefficient of thermal expansion. In this embodiment, since the fixing member 18 that fixes the chips 12a and 12b adjacent to each other is formed, the chips 12a and 12b adjacent to each other are fixed even when the resin layer 10 is thermally expanded. I can keep it. For this reason, according to this embodiment, the stress applied to the wiring 26 can be relieved, and as a result, the disconnection of the wiring 26 can be prevented during the heat treatment for solder bonding.

このように、本実施形態によれば、互いに隣接するチップ１２ａ，１２ｂに係合し、樹脂層１０より熱膨張率が小さく、互いに隣接するチップ１２ａ，１２ｂを固定する固定部材１８を形成する。本実施形態によれば、かかる固定部材１８を形成するため、樹脂層１０が熱膨張した場合であっても、互いに隣接するチップ１２ａ，１２ｂ同士を固定しておくことができ、ひいては、配線２６に加わるストレスを緩和することができる。このため、本実施形態によれば、配線２６の断線を防止することができ、信頼性の高い電子装置を提供することができる。   Thus, according to the present embodiment, the fixing member 18 that engages with the chips 12a and 12b adjacent to each other, has a smaller coefficient of thermal expansion than the resin layer 10, and fixes the chips 12a and 12b adjacent to each other is formed. According to the present embodiment, since the fixing member 18 is formed, the chips 12a and 12b adjacent to each other can be fixed even when the resin layer 10 is thermally expanded. Can relieve stress. For this reason, according to this embodiment, disconnection of the wiring 26 can be prevented, and a highly reliable electronic device can be provided.

（変形例）
次に、本実施形態による電子装置の製造方法の変形例について図３１乃至図３４を用いて説明する。図３１乃至図３４は、本変形例による電子装置の製造方法を示す工程図である。 (Modification)
Next, a modified example of the electronic device manufacturing method according to the present embodiment will be explained with reference to FIGS. 31 to 34 are process diagrams showing a method for manufacturing an electronic device according to this modification.

まず、支持基板４６上に粘着層４８を形成する工程から凹部１６を形成する工程までは、図４乃至図１０を用いて上述した第１実施形態による電子装置の製造方法と同様であるため、説明を省略する。   First, the process from the step of forming the adhesive layer 48 on the support substrate 46 to the step of forming the recess 16 is the same as the method for manufacturing the electronic device according to the first embodiment described above with reference to FIGS. Description is omitted.

次に、構造体５０の一方の面（図３１における紙面上側の面）上の全面に、例えばスピンコート法により、フォトレジスト膜６２を形成する。   Next, a photoresist film 62 is formed on the entire surface of one surface of the structure 50 (the upper surface in FIG. 31) by, eg, spin coating.

次に、フォトリソグラフィ技術を用い、フォトレジスト膜６２に開口部６４を形成する（図３１参照）。かかる開口部６４は、固定部材１８を形成するためのものである。   Next, an opening 64 is formed in the photoresist film 62 by using a photolithography technique (see FIG. 31). The opening 64 is for forming the fixing member 18.

次に、構造体５０の一方の面（図３２における紙面上側の面）上の全面に、例えばスパッタリング法により、固定部材の材料となる膜１８を形成する（図３２参照）。膜１８の材料としては、例えば、Ｃｒ、Ｗ、又は、ＳｉＯ２等を用いることができる。 Next, a film 18 serving as a material for the fixing member is formed on the entire surface of one surface of the structure 50 (the upper surface in FIG. 32) by, for example, sputtering (see FIG. 32). As a material of the film 18, for example, Cr, W, SiO 2 or the like can be used.

次に、溶剤等を用いてフォトレジスト膜６２を溶解することにより、フォトレジスト膜６２上に存在する膜１８をフォトレジスト膜６２とともに除去する（リフトオフ）。   Next, by dissolving the photoresist film 62 using a solvent or the like, the film 18 existing on the photoresist film 62 is removed together with the photoresist film 62 (lift-off).

こうして、互いに隣接するチップ１２ａ，１２ｂに係合し、互いに隣接するチップ１２ａ，１２ｂを固定する固定部材１８が形成される（図３３参照）。   Thus, the fixing member 18 is formed which engages with the chips 12a and 12b adjacent to each other and fixes the chips 12a and 12b adjacent to each other (see FIG. 33).

この後の電子装置の製造方法は、図１７乃至図３０を用いて上述した第１実施形態による電子装置の製造方法と同様であるため、説明を省略する。   The subsequent method for manufacturing the electronic device is the same as the method for manufacturing the electronic device according to the first embodiment described above with reference to FIGS.

こうして、本変形例による電子装置が製造される（図３４参照）。   Thus, the electronic device according to this modification is manufactured (see FIG. 34).

このように、開口部６４が形成されたフォトレジスト膜６２上の全面に固定部材の材料の膜１８を形成し、この後、リフトオフによりフォトレジスト膜６２上の膜１８をフォトレジスト膜６２とともに除去することにより、固定部材１８を形成してもよい。   In this way, the film 18 of the material of the fixing member is formed on the entire surface of the photoresist film 62 in which the opening 64 is formed, and then the film 18 on the photoresist film 62 is removed together with the photoresist film 62 by lift-off. By doing so, the fixing member 18 may be formed.

［第２実施形態］
第２実施形態による電子装置及びその製造方法について図３５乃至図４０を用いて説明する。図１乃至図３４に示す第１実施形態による電子装置及びその製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。 [Second Embodiment]
An electronic device and a manufacturing method thereof according to the second embodiment will be described with reference to FIGS. The same components as those of the electronic device and the manufacturing method thereof according to the first embodiment shown in FIGS. 1 to 34 are denoted by the same reference numerals, and description thereof is omitted or simplified.

（電子装置）
まず、本実施形態による電子装置について図３５を用いて説明する。図３５は、本実施形態による電子装置を示す断面図である。 (Electronic device)
First, the electronic apparatus according to the present embodiment will be explained with reference to FIG. FIG. 35 is a sectional view of the electronic device according to the present embodiment.

本実施形態による電子装置は、互いに隣接するチップ１２ａ，１２ｂ同士を固定する固定部材１８ａが係合している凹部１６ａの深さが、比較的深く設定されているものである。   In the electronic apparatus according to the present embodiment, the depth of the recess 16a in which the fixing member 18a that fixes the chips 12a and 12b adjacent to each other is engaged is set to be relatively deep.

図３５に示すように、ダイシングライン６６（図２６参照）により画定されるデバイス領域６８（図２６参照）内において互いに隣接するチップ１２ａ，１２ｂ同士を固定する固定部材１８ａが係合する凹部１６ａの深さは、比較的深く設定されている。固定部材１８ａが係合する凹部１６ａの深さを比較的深く設定しているのは、固定部材１８ａをチップ１２ａ，１２ｂに確実に固定するためである。凹部１６ａの深さは、例えば５０μｍ〜６０μｍ程度とする。   As shown in FIG. 35, in the device region 68 (see FIG. 26) defined by the dicing line 66 (see FIG. 26), the recess 16a engages with the fixing member 18a that fixes the chips 12a and 12b adjacent to each other. The depth is set relatively deep. The reason why the depth of the recess 16a with which the fixing member 18a is engaged is set relatively deep is to securely fix the fixing member 18a to the chips 12a and 12b. The depth of the recess 16a is, for example, about 50 μm to 60 μm.

固定部材１８ａは、デバイス領域６８内において互いに隣接するチップ１２ａ，１２ｂ同士を固定しておくためのものである。このため、固定部材１８ａは、チップ１２ａ，１２ｂに確実に固定することが好ましい。このため、本実施形態では、十分な固定強度を確保すべく、凹部１６ａの深さを比較的深く設定している。   The fixing member 18 a is for fixing the chips 12 a and 12 b adjacent to each other in the device region 68. For this reason, it is preferable that the fixing member 18a is securely fixed to the chips 12a and 12b. For this reason, in this embodiment, in order to ensure sufficient fixing strength, the depth of the recess 16a is set relatively deep.

一方、ダイシングライン６６に沿って切断された固定部材１８ｂは、個片化された後においては、デバイス領域６８内において互いに隣接しているチップ１２ａ，１２ｂ同士を固定するのには寄与しない。但し、個片化される前の段階においては、固定部材１８ｂは、樹脂層１０が全体として変形するのを防止するのに寄与する。固定部材１８ｂは、固定部材１８ａと比較して重要度が低いため、必ずしも固定部材１８ａのように十分な固定強度でチップ１２ａ，１２ｂに固定されていなくてもよい。従って、凹部１６ｂの深さは、凹部１６ａの深さより浅く設定されている。凹部１６ｂの深さは、例えば１００μｍ〜１２０μｍ程度とする。   On the other hand, the fixing member 18b cut along the dicing line 66 does not contribute to fixing the chips 12a and 12b adjacent to each other in the device region 68 after being singulated. However, in the stage before being singulated, the fixing member 18b contributes to preventing the resin layer 10 from being deformed as a whole. Since the fixing member 18b is less important than the fixing member 18a, the fixing member 18b does not necessarily have to be fixed to the chips 12a and 12b with sufficient fixing strength like the fixing member 18a. Therefore, the depth of the recess 16b is set to be shallower than the depth of the recess 16a. The depth of the recess 16b is, for example, about 100 μm to 120 μm.

このように、本実施形態では、固定部材１８ａ，１８ｂの固定強度に重み付けが為されている。   Thus, in this embodiment, weight is given to the fixed strength of the fixing members 18a and 18b.

こうして、本実施形態による電子装置が形成されている。   Thus, the electronic device according to the present embodiment is formed.

このように、デバイス領域６８内において互いに隣接するチップ１２ａ，１２ｂ同士を固定する固定部材１８ａが係合している凹部１６ａの深さを、比較的深く設定するようにしてもよい。本実施形態によれば、より信頼性の高い電子装置を提供することができる。   In this manner, the depth of the recess 16a with which the fixing member 18a that fixes the chips 12a and 12b adjacent to each other in the device region 68 is engaged may be set relatively deep. According to this embodiment, a more reliable electronic device can be provided.

（電子装置の製造方法）
次に、本実施形態による電子装置の製造方法について図３６乃至図４０を用いて説明する。図３６乃至図４０は、本実施形態による電子装置の製造方法を示す工程断面図である。 (Electronic device manufacturing method)
Next, the method for manufacturing the electronic device according to the present embodiment will be explained with reference to FIGS. 36 to 40 are process cross-sectional views illustrating the method for manufacturing the electronic device according to the present embodiment.

まず、支持基板４６上に粘着層４８を形成する工程から構造体５０の上下を反転させる工程までは、図４乃至図８を用いて上述した第１実施形態による電子装置の製造方法と同様であるため、説明を省略する。   First, the process from the step of forming the adhesive layer 48 on the support substrate 46 to the process of turning the structure 50 upside down is the same as the method for manufacturing the electronic device according to the first embodiment described above with reference to FIGS. Therefore, the description is omitted.

次に、構造体５０の一方の面（チップ１２ａ，１２ｂの電極１４ａ，１４ｂが露出している面）上の全面に、例えばスピンコート法により、フォトレジスト膜７０を形成する。   Next, a photoresist film 70 is formed on the entire surface of one surface of the structure 50 (the surface where the electrodes 14a and 14b of the chips 12a and 12b are exposed) by, eg, spin coating.

次に、フォトリソグラフィ技術を用い、フォトレジスト膜７０に開口部７２を形成する。開口部７２は、チップ１２ａ，１２ｂに凹部１６ａを形成するためのものである。開口部７２の開口寸法は、例えば５０μｍ〜１００μｍ程度とする（図３６参照）。   Next, an opening 72 is formed in the photoresist film 70 using a photolithography technique. The opening 72 is for forming the recess 16a in the chips 12a and 12b. The opening size of the opening 72 is, for example, about 50 μm to 100 μm (see FIG. 36).

次に、フォトレジスト膜７０をマスクとし、例えばドライエッチングにより、チップ１２ａ，１２ｂをエッチングする。エッチングガスとしては、例えばＯ２ガス、ＣＦガス等を用いる。これにより、凹部１６ａがチップ１２ａ，１２ｂに形成される。凹部１６ａの深さは、例えば５０μｍ〜６０μｍ程度とする。 Next, using the photoresist film 70 as a mask, the chips 12a and 12b are etched by dry etching, for example. As the etching gas, for example, O 2 gas or CF gas is used. Thereby, the recessed part 16a is formed in chip | tip 12a, 12b. The depth of the recess 16a is, for example, about 50 μm to 60 μm.

この後、例えばアッシングにより、フォトレジスト膜７０を剥離する（図３７参照）。   Thereafter, the photoresist film 70 is removed by, for example, ashing (see FIG. 37).

次に、構造体５０の一方の面（チップ１２ａ，１２ｂの電極１４ａ，１４ｂ及び凹部１６ａが露出している面）上の全面に、例えばスピンコート法により、フォトレジスト膜７４を形成する。   Next, a photoresist film 74 is formed on the entire surface of one surface of the structure 50 (the surface where the electrodes 14a and 14b and the recesses 16a of the chips 12a and 12b are exposed) by, for example, spin coating.

次に、フォトリソグラフィ技術を用い、フォトレジスト膜７４に開口部７６を形成する。開口部７６は、チップ１２ａ，１２ｂに凹部１６ｂを形成するためのものである。開口部７６の開口寸法は、例えば５０μｍ径〜１００μｍ径程度とする（図３８参照）。   Next, an opening 76 is formed in the photoresist film 74 using a photolithography technique. The opening 76 is for forming the recess 16b in the chips 12a and 12b. The opening dimension of the opening 76 is, for example, about 50 μm to 100 μm (see FIG. 38).

次に、フォトレジスト膜７４をマスクとし、例えばドライエッチングにより、チップ１２ａ，１２ｂをエッチングする。エッチングガスとしては、例えばＯ２ガス、ＣＦガス等を用いる。これにより、凹部１６ｂがチップ１２ａ，１２ｂに形成される。凹部１６ｂの深さは、例えば１００μｍ〜１２０μｍ程度とする。 Next, using the photoresist film 74 as a mask, the chips 12a and 12b are etched by dry etching, for example. As the etching gas, for example, O 2 gas or CF gas is used. Thereby, the recessed part 16b is formed in chip | tip 12a, 12b. The depth of the recess 16b is, for example, about 100 μm to 120 μm.

この後、例えばアッシングにより、フォトレジスト膜７４を剥離する（図３９参照）。   Thereafter, the photoresist film 74 is removed by, for example, ashing (see FIG. 39).

この後の電子装置の製造方法は、図１１乃至図３０を用いて上述した第１実施形態による電子装置の製造方法と同様であるため、説明を省略する。   The subsequent method for manufacturing the electronic device is the same as the method for manufacturing the electronic device according to the first embodiment described above with reference to FIGS.

こうして、本変形例による電子装置が製造される（図４０参照）。   Thus, the electronic device according to this modification is manufactured (see FIG. 40).

このように、デバイス領域６８内において互いに隣接するチップ１２ａ，１２ｂ同士を固定する固定部材１８ａが係合する凹部１６ａの深さを、比較的深く設定するようにしてもよい。本実施形態によれば、より信頼性の高い電子装置を製造することができる。   As described above, the depth of the recess 16a with which the fixing member 18a that fixes the chips 12a and 12b adjacent to each other in the device region 68 is engaged may be set relatively deep. According to this embodiment, a more reliable electronic device can be manufactured.

［変形実施形態］
上記実施形態に限らず種々の変形が可能である。 [Modified Embodiment]
The present invention is not limited to the above embodiment, and various modifications are possible.

例えば、上記実施形態では、チップ１２ａ，１２ｂに形成された凹部１６、１６ａ、１６ｂに固定部材１８ａ，１８ｂを係合させる場合を例に説明したが、これに限定されるものではない。例えば、チップ１２ａ，１２ｂに凸部を形成し、かかる凸部に係合する固定部材を形成してもよい。   For example, in the above embodiment, the case where the fixing members 18a and 18b are engaged with the recesses 16, 16a and 16b formed in the chips 12a and 12b has been described as an example. However, the present invention is not limited to this. For example, convex portions may be formed on the chips 12a and 12b, and a fixing member that engages with the convex portions may be formed.

また、上記実施形態では、ダイシングライン６６を挟んで互いに隣接するチップ１２ａ，１２ｂ同士をも固定部材１８，１８ｂにより固定する場合を例に説明したが、これに限定されるものではない。ダイシングライン６６を挟んで互いに隣接するチップ１２ａ，１２ｂ同士は、固定部材１８，１８ｂにより固定しなくてもよい。但し、樹脂層１０が全体として変形するのを防止し、ひいては、製造歩留り及び信頼性をより向上させる観点からは、ダイシングライン６６を挟んで互いに隣接するチップ１２ａ，１２ｂ同士をも固定部材１８，１８ｂにより固定することが好ましい。   Moreover, although the said embodiment demonstrated to the example the case where chip | tips 12a and 12b which adjoin each other on both sides of the dicing line 66 were fixed by the fixing members 18 and 18b, it is not limited to this. The chips 12a and 12b adjacent to each other across the dicing line 66 may not be fixed by the fixing members 18 and 18b. However, from the viewpoint of preventing the resin layer 10 from being deformed as a whole and further improving the manufacturing yield and reliability, the chips 12a and 12b adjacent to each other across the dicing line 66 are also fixed to the fixing member 18. It is preferable to fix by 18b.

上記実施形態に関し、更に以下の付記を開示する。   Regarding the above embodiment, the following additional notes are disclosed.

（付記１）
複数のチップと、
前記複数のチップを埋め込む樹脂層と、
互いに隣接する前記チップ同士を電気的に接続する配線と、
前記配線により電気的に接続された前記チップに係合し、前記樹脂層より熱膨張率が低く、前記配線により電気的に接続された前記チップ同士を固定する固定部材と
を有することを特徴とする電子装置。 (Appendix 1)
Multiple chips,
A resin layer for embedding the plurality of chips;
Wiring for electrically connecting the chips adjacent to each other;
A fixing member that engages with the chip electrically connected by the wiring, has a lower coefficient of thermal expansion than the resin layer, and fixes the chips electrically connected by the wiring. Electronic device to play.

（付記２）
付記１記載の電子装置において、
前記固定部材の熱膨張率は、前記配線の熱膨張率以下である
ことを特徴とする電子装置。 (Appendix 2)
In the electronic device according to attachment 1,
The electronic device according to claim 1, wherein a thermal expansion coefficient of the fixing member is equal to or lower than a thermal expansion coefficient of the wiring.

（付記３）
付記２記載の電子装置において、
前記配線の材料は、Ｃｕであり、
前記固定部材の材料は、Ｃｕ、Ｃｒ、Ｗ、又は、ＳｉＯ２である
ことを特徴とする電子装置。 (Appendix 3)
In the electronic device according to attachment 2,
The wiring material is Cu,
The material of the fixing member, Cu, Cr, W, or an electronic device which is a SiO 2.

（付記４）
付記１乃至３のいずれかに記載の電子装置において、
前記チップには、凹部が形成されており、
前記固定部材は、前記チップの前記凹部に係合している
ことを特徴とする電子装置。 (Appendix 4)
In the electronic device according to any one of appendices 1 to 3,
The chip has a recess,
The electronic device, wherein the fixing member is engaged with the concave portion of the chip.

（付記５）
付記４記載の電子装置において、
前記配線により電気的に接続された前記チップの一方に係合し、ダイシングラインにおいて切断された他の固定部材を更に有し、
前記固定部材が係合している前記凹部の深さは、前記他の固定部材が係合している前記凹部の深さより深い
ことを特徴とする電子装置。 (Appendix 5)
In the electronic device according to attachment 4,
It further has another fixing member engaged with one of the chips electrically connected by the wiring and cut at a dicing line,
The depth of the recessed part with which the said fixing member is engaged is deeper than the depth of the said recessed part with which the said other fixing member is engaged. The electronic device characterized by the above-mentioned.

（付記６）
付記１乃至５のいずれかに記載の電子装置において、
前記固定部材は、前記チップ内に形成されているいずれの電気的素子にも電気的に接続されていない
ことを特徴とする電子装置。 (Appendix 6)
In the electronic device according to any one of appendices 1 to 5,
The electronic device, wherein the fixing member is not electrically connected to any electrical element formed in the chip.

（付記７）
付記１乃至６のいずれかに記載の電子装置において、
前記チップの一方の面は、前記樹脂層の一方の面側に露出しており、
前記固定部材は、前記樹脂層の前記一方の面側において前記チップと係合している
ことを特徴とする電子装置。 (Appendix 7)
In the electronic device according to any one of appendices 1 to 6,
One surface of the chip is exposed on one surface side of the resin layer,
The electronic device according to claim 1, wherein the fixing member is engaged with the chip on the one surface side of the resin layer.

（付記８）
付記１乃至７のいずれかに記載の電子装置において、
前記固定部材の断面積は、前記配線の断面積の５倍以上である
ことを特徴とする電子装置。 (Appendix 8)
In the electronic device according to any one of appendices 1 to 7,
The cross-sectional area of the said fixing member is 5 times or more of the cross-sectional area of the said wiring. The electronic device characterized by the above-mentioned.

（付記９）
複数のチップを樹脂層により埋め込む工程と、
互いに隣接する前記チップに係合し、前記樹脂層より熱膨張率が低く、互いに隣接する前記チップ同士を固定する固定部材を形成する工程と、
互いに隣接する前記チップ同士を電気的に接続する配線を形成する工程と
を有することを特徴とする電子装置の製造方法。 (Appendix 9)
Embedding a plurality of chips with a resin layer;
Engaging the chips adjacent to each other, forming a fixing member having a lower coefficient of thermal expansion than the resin layer and fixing the chips adjacent to each other;
Forming a wiring for electrically connecting the chips adjacent to each other. A method for manufacturing an electronic device, comprising:

（付記１０）
請求項９記載の電子装置の製造方法において、
前記固定部材の熱膨張率は、前記配線の熱膨張率以下である
ことを特徴とする電子装置の製造方法。 (Appendix 10)
In the manufacturing method of the electronic device of Claim 9,
A thermal expansion coefficient of the fixing member is equal to or lower than a thermal expansion coefficient of the wiring.

（付記１１）
付記１０記載の電子装置の製造方法において、
前記配線の材料は、Ｃｕであり、
前記固定部材の材料は、Ｃｕ、Ｃｒ、Ｗ、又は、ＳｉＯ２である
ことを特徴とする電子装置の製造方法。 (Appendix 11)
In the method for manufacturing an electronic device according to appendix 10,
The wiring material is Cu,
The material of the fixing member is Cu, Cr, W, or SiO 2 .

（付記１２）
付記９乃至１１のいずれかに記載の電子装置の製造方法において、
前記複数のチップを前記樹脂層により埋め込む工程の後、前記固定部材を形成する工程の前に、前記複数のチップのそれぞれに凹部を形成する工程を更に有し、
前記固定部材を形成する工程では、前記凹部に係合する前記固定部材を形成する
ことを特徴とする電子装置の製造方法。 (Appendix 12)
In the method for manufacturing an electronic device according to any one of appendices 9 to 11,
After the step of embedding the plurality of chips with the resin layer and before the step of forming the fixing member, the method further includes a step of forming a recess in each of the plurality of chips,
In the step of forming the fixing member, the fixing member that engages with the concave portion is formed.

（付記１３）
付記１２記載の電子装置の製造方法において、
前記凹部を形成する工程では、ダイシングラインによって区画される各々のデバイス領域内において互いに隣接する前記チップ同士を固定する前記固定部材が係合する前記凹部を、前記ダイシングラインを挟んで互いに隣接する前記チップ同士を固定する他の固定部材が係合する他の凹部より深く形成する
ことを特徴とする電子装置の製造方法。 (Appendix 13)
In the method for manufacturing an electronic device according to attachment 12,
In the step of forming the recesses, the recesses that engage the fixing members that fix the chips adjacent to each other in each device region defined by the dicing line are adjacent to each other with the dicing line interposed therebetween. A method of manufacturing an electronic device, characterized in that the chip is formed deeper than other concave portions with which other fixing members for fixing the chips are engaged.

（付記１４）
付記９乃至１３のいずれかに記載の電子装置の製造方法において、
前記固定部材は、前記チップ内に形成されているいずれの電気的素子にも電気的に接続されていない
ことを特徴とする電子装置の製造方法。 (Appendix 14)
In the method for manufacturing an electronic device according to any one of appendices 9 to 13,
The method of manufacturing an electronic device, wherein the fixing member is not electrically connected to any electrical element formed in the chip.

（付記１５）
付記９乃至１４のいずれかに記載の電子装置の製造方法において、
前記複数のチップを前記樹脂層により埋め込む工程では、前記複数のチップのそれぞれの一方の面が前記樹脂層の一方の面側に露出するように、前記複数のチップを前記樹脂層により埋め込み、
前記固定部材を形成する工程では、前記樹脂層の前記一方の面側において前記チップと係合する前記固定部材を形成する
ことを特徴とする電子装置の製造方法。 (Appendix 15)
In the method for manufacturing an electronic device according to any one of appendices 9 to 14,
In the step of embedding the plurality of chips with the resin layer, the plurality of chips are embedded with the resin layer so that one surface of each of the plurality of chips is exposed on one surface side of the resin layer,
In the step of forming the fixing member, the fixing member that engages with the chip is formed on the one surface side of the resin layer.

（付記１６）
付記１５記載の電子装置の製造方法において、
前記複数のチップを前記樹脂層により埋め込む工程の前に、支持基板上に形成された粘着層上に前記複数のチップを配する工程を更に有し、
前記複数のチップを前記樹脂層により埋め込む工程の後、前記固定部材を形成する工程の前に、前記複数のチップを埋め込む前記樹脂層から前記粘着層及び前記支持基板を除去する工程を更に有する
ことを特徴とする電子装置の製造方法。 (Appendix 16)
In the method for manufacturing an electronic device according to attachment 15,
Before the step of embedding the plurality of chips with the resin layer, further comprising the step of arranging the plurality of chips on an adhesive layer formed on a support substrate;
After the step of embedding the plurality of chips with the resin layer and before the step of forming the fixing member, the method further includes a step of removing the adhesive layer and the support substrate from the resin layer in which the plurality of chips are embedded. A method for manufacturing an electronic device.

（付記１７）
付記９乃至１６のいずれかに記載の電子装置の製造方法において、
前記固定部材の断面積は、前記配線の断面積の５倍以上である
ことを特徴とする電子装置の製造方法。 (Appendix 17)
In the method for manufacturing an electronic device according to any one of appendices 9 to 16,
The cross-sectional area of the said fixing member is 5 times or more of the cross-sectional area of the said wiring. The manufacturing method of the electronic device characterized by the above-mentioned.

２…マルチチップモジュール
１０…樹脂層
１２ａ、１２ｂ…チップ
１４ａ、１４ｂ…電極
１６、１６ａ、１６ｂ…凹部
１８、…固定部材、膜
１８ａ、１８ｂ…固定部材
２０…絶縁膜
２２…開口部
２４…ビア
２６…配線
２８…絶縁膜
３０…開口部
３２…ビア
３４…電極パッド
３６…絶縁膜
３８…開口部
４０…半田バンプ
４２…回路基板
４４…電極
４６…支持基板
４８…粘着層
５０…構造体
５２…フォトレジスト膜
５４…開口部
５６…シード層
５８…フォトレジスト膜
６０…開口部
６２…フォトレジスト膜
６４…開口部
６６…ダイシングライン
６８…デバイス領域
７０…フォトレジスト膜
７２…開口部
７４…フォトレジスト膜
７６…開口部 2 ... multi-chip module 10 ... resin layers 12a, 12b ... chips 14a, 14b ... electrodes 16, 16a, 16b ... recesses 18, ... fixing members, films 18a, 18b ... fixing members 20 ... insulating films 22 ... openings 24 ... vias 26 ... wiring 28 ... insulating film 30 ... opening 32 ... via 34 ... electrode pad 36 ... insulating film 38 ... opening 40 ... solder bump 42 ... circuit board 44 ... electrode 46 ... support substrate 48 ... adhesive layer 50 ... structure 52 ... photoresist film 54 ... opening 56 ... seed layer 58 ... photoresist film 60 ... opening 62 ... photoresist film 64 ... opening 66 ... dicing line 68 ... device region 70 ... photoresist film 72 ... opening 74 ... photo Resist film 76 ... opening

Claims (4)

複数のチップと、
前記複数のチップを埋め込む樹脂層と、
互いに隣接する前記チップ同士を電気的に接続する配線と、
前記配線により電気的に接続された前記チップに係合し、前記樹脂層より熱膨張率が低く、前記配線により電気的に接続された前記チップ同士を固定する固定部材とを有し、
前記チップには、凹部が形成されており、
前記固定部材は、前記チップの前記凹部に係合している
ことを特徴とする電子装置。 Multiple chips,
A resin layer for embedding the plurality of chips;
Wiring for electrically connecting the chips adjacent to each other;
A fixing member that engages with the chips electrically connected by the wiring, has a lower coefficient of thermal expansion than the resin layer, and fixes the chips electrically connected by the wiring;
The chip has a recess,
The electronic device, wherein the fixing member is engaged with the concave portion of the chip. 請求項１記載の電子装置において、
前記固定部材の熱膨張率は、前記配線の熱膨張率以下である
ことを特徴とする電子装置。 The electronic device according to claim 1.
The electronic device according to claim 1, wherein a thermal expansion coefficient of the fixing member is equal to or lower than a thermal expansion coefficient of the wiring. 請求項１乃至２のいずれか１項に記載の電子装置において、
前記固定部材は、前記チップ内に形成されているいずれの電気的素子にも電気的に接続されていない
ことを特徴とする電子装置。 The electronic device according to any one of claims 1 to 2,
The electronic device, wherein the fixing member is not electrically connected to any electrical element formed in the chip. 複数のチップを樹脂層により埋め込む工程と、
互いに隣接する前記チップの凹部に係合し、前記樹脂層より熱膨張率が低く、互いに隣接する前記チップ同士を固定する固定部材を形成する工程と、
互いに隣接する前記チップ同士を電気的に接続する配線を形成する工程とを有し、
前記チップには、凹部が形成されており、
前記固定部材は、前記チップの前記凹部に係合している
ことを特徴とする電子装置の製造方法。 Embedding a plurality of chips with a resin layer;
Engaging the recesses of the chips adjacent to each other, forming a fixing member having a lower coefficient of thermal expansion than the resin layer and fixing the chips adjacent to each other;
Forming a wiring for electrically connecting the chips adjacent to each other,
The chip has a recess,
The said fixing member is engaging with the said recessed part of the said chip. The manufacturing method of the electronic device characterized by the above-mentioned.
JP2011174747A 2011-08-10 2011-08-10 Electronic device and manufacturing method thereof Expired - Fee Related JP5741306B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2011174747A JP5741306B2 (en) 2011-08-10 2011-08-10 Electronic device and manufacturing method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2011174747A JP5741306B2 (en) 2011-08-10 2011-08-10 Electronic device and manufacturing method thereof

Publications (2)

Publication Number Publication Date
JP2013038306A JP2013038306A (en) 2013-02-21
JP5741306B2 true JP5741306B2 (en) 2015-07-01

Family

ID=47887608

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2011174747A Expired - Fee Related JP5741306B2 (en) 2011-08-10 2011-08-10 Electronic device and manufacturing method thereof

Country Status (1)

Country Link
JP (1) JP5741306B2 (en)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108140632B (en) 2015-04-14 2020-08-25 华为技术有限公司 Chip

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01111344A (en) * 1987-10-26 1989-04-28 Seiko Epson Corp Semiconductor circuit device
JP2859143B2 (en) * 1994-11-08 1999-02-17 松下電器産業株式会社 Module parts
JP2002064177A (en) * 2000-08-18 2002-02-28 Sony Corp Semiconductor element and its manufacturing method
JP2003197850A (en) * 2001-12-26 2003-07-11 Sony Corp Semiconductor device and method of manufacturing the same
JP4029278B2 (en) * 2002-06-04 2008-01-09 ソニー株式会社 Semiconductor device and manufacturing method thereof
US20090283891A1 (en) * 2006-04-07 2009-11-19 Koninklijke Philips Electronics N.V. Elastically deformable integrated-circuit device
JP5147678B2 (en) * 2008-12-24 2013-02-20 新光電気工業株式会社 Manufacturing method of fine wiring package

Also Published As

Publication number Publication date
JP2013038306A (en) 2013-02-21

Similar Documents

Publication Publication Date Title
TWI615932B (en) Semiconductor package and fabrication method thereof
US8410614B2 (en) Semiconductor device having a semiconductor element buried in an insulating layer and method of manufacturing the same
JP5183708B2 (en) Semiconductor device and manufacturing method thereof
JP3938759B2 (en) Semiconductor device and manufacturing method of semiconductor device
TW202038348A (en) Integrated antenna package structure and manufacturing method thereof
US8334174B2 (en) Chip scale package and fabrication method thereof
KR102647008B1 (en) Fan-out packages and methods of forming the same
KR102383912B1 (en) Fan-out packages and methods of forming the same
KR20120109514A (en) Window interposed die packaging
JP2007180529A (en) Semiconductor device and method of manufacturing the same
TWI663661B (en) Semiconductor package structure and manufacturing method thereof
JP5532744B2 (en) Multi-chip module and method for manufacturing multi-chip module
JP4206885B2 (en) Manufacturing method of semiconductor device
KR102506101B1 (en) Semiconductor device and method of manufacture
JP3892774B2 (en) Manufacturing method of semiconductor device
CN112864119A (en) Integrated circuit package and method of forming the same
TW201606888A (en) Chip package and method thereof
TWI590331B (en) Electronic structures strengthened by porous and non-porous layers, and methods of fabrication
JP2004165277A (en) Electronic component mounting structure and manufacturing method therefor
TW201644016A (en) Chip package and manufacturing method thereof
WO2022052072A1 (en) Fan-out type packaging structure and production method therefor
JP2013021085A (en) Interposer, method for manufacturing the same, semiconductor device, and method for manufacturing the same
JP2002110851A (en) Semiconductor chip and semiconductor device using the semiconductor chip
JP2012216601A (en) Electronic device manufacturing method and electronic device
JP5741306B2 (en) Electronic device and manufacturing method thereof

Legal Events

Date Code Title Description
RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20131101

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20140404

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20140916

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20141007

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20141205

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20150106

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150306

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20150331

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20150413

R150 Certificate of patent or registration of utility model

Ref document number: 5741306

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees