JP3892774B2 - Manufacturing method of semiconductor device - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は半導体装置に係り、特にシリコン基板を用いて形成された再配線層上に半導体素子が搭載された半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
複数のＬＳＩ等の半導体素子を再配線基板上に搭載して一つの半導体装置として形成する技術が開発されている。図１はシリコン基板を用いて形成した配線基板上に複数のＬＳＩを搭載して形成した半導体装置の断面図である。図１に示す半導体装置は、５０〜２００μｍ程度の厚さのシリコン基板（Ｓｉ基板）１上に多層の配線層２を設けて形成した配線基板（インターポーザ）３を用いている。
【０００３】
図１に示す例では、再配線基板３の配線層２上に２つのＬＳＩ４，５及びチップ部品としてコンデンサ６が搭載されている。配線基板３の裏側にはポリイミド樹脂よりなる絶縁層７が設けられ、絶縁層７の表面に電極パッド８が形成される。電極パッド８は、銅充填ビア９により配線層２内のパターン配線接続される。これにより、ＬＳＩ４，５と電極パッド８とは電気的に接続される。銅充填ビア９は、シリコン基板１と絶縁層７とを貫通して形成された貫通孔内に銅メッキを充填して形成する。
【０００４】
配線基板３の電極パッド８は、パッケージ基板としてのガラスセラミック基板１０上に設けられた電極パッド１１にハンダボールやハンダバンプ等により接続される。ガラスセラミック基板１０の裏側に外部接続用端子としてのハンダボール１２が設けられて半導体装置が形成される。
【０００５】
【発明が解決しようとする課題】
図１に示す半導体装置において、上述のように、再配線基板３のＳｉ基板１及び絶縁層７とを貫通して形成された貫通孔内に銅メッキを充填する必要がある。Ｓｉ基板の厚みは５０〜２００μｍであり、このような厚みの基板に小さな貫通孔を形成するには特殊な工程が必要である。例えば、誘導結合プラズマ−反応性イオンエッチング（ＩＣＰ−ＲＩＥ）により貫通孔を形成し、貫通孔の内面をＣＶＤにより絶縁処理する必要がある。このような処理は比較的高価な処理であり、その分半導体装置の製造コストが上昇する。また、銅メッキを貫通孔に充填する際に、ボイドの発生を防止することは技術的に難しい。銅ビア内にボイドが発生すると、導通不良など信頼性低下の原因となる。
【０００６】
また、Ｓｉ基板１の厚さは５０〜２００μｍ程度と非常に薄いため、配線基板３を製造工程内で単体で扱うことは難しいという問題もある。
【０００７】
さらに、Ｓｉ基板１の片面に配線層２が設けられ、反対側の面に絶縁層７が設けられるため、配線基板３自体に反りが生じ易い。すなわち、配線層２は多層構造であり、その厚みは単層である絶縁層７より大きいため、厚みの相違に起因して反りが発生する。配線基板３に反りが発生すると、配線基板３上に微細ピッチ電極のＬＳＩを搭載することが困難となるという問題もある。
【０００８】
また、配線基板３のＳｉ基板１は、製造工程において必要な部材であるが、完成した半導体装置としては必ずしも必要ではない。したがって、半導体装置の高さ（厚み）には、必ずしも必要ではないＳｉ基板１の厚みが含まれるという問題もある。
【０００９】
本発明は上記の点に鑑みてなされたものであり、配線基板中にＳｉ基板があることに起因する上述の問題を解消した半導体装置及びその製造方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】
上記の課題を解決するために本発明では、次に述べる各手段を講じたことを特徴とするものである。
【００１３】
請求項１記載の発明は、半導体装置の製造方法であって、シリコン基板上に金属薄膜層を形成し、該金属薄膜層上に導電層及び絶縁層を多段に形成して薄膜多層基板を形成し、前記薄膜多層基板に支持部材を接着部材により貼り付け、前記シリコン基板及び前記金属薄膜層を除去し、前記薄膜多層基板を前記支持部材と共に個片化し、前記薄膜多層基板をパッケージ基板に搭載し、前記薄膜多層基板を前記パッケージ基板に固定し、前記接着部材の粘着力を低下させて、前記支持部材及び前記接着部材を前記薄膜多層基板から剥離し、前記薄膜多層基板に半導体素子を搭載することを特徴とするものである。
【００１４】
請求項１記載の発明によれば、薄膜多層基板は製造工程においてシリコン基板が除去されても支持部材により平坦に維持され、変形することなく容易に取り扱うことができる。
【００１５】
請求項２記載の発明は、請求項１記載の半導体装置の製造方法であって、前記接着部材は、前記薄膜多層基板に接触する面に熱発泡粘着材を有しており、前記接着部材を剥離する工程は、前記接着部材を前記熱発泡粘着材の発泡開始温度以上の温度に加熱する工程を含むことを特徴とするものである。
【００１６】
請求項２記載の発明によれば、発泡性粘着材を発泡させて粘着力を低下させることにより接着部材を支持部材と共に容易に剥離することができる。
【００１７】
請求項３記載の発明は、請求項２記載の半導体装置の製造方法であって、前記シリコン基板を除去する工程の前に、前記薄膜多層基板が前記シリコン基板に固定された状態で前記薄膜多層基板のみを切断して個片化しておくことを特徴とするものである。
【００１８】
請求項３記載の発明によれば、シリコン基板上において薄膜多層基板が分割されて面積が小さくなるので、シリコン基板が除去されたときに薄膜基板の表面に割れが生じることを防止することができる。
【００２３】
請求項４記載の発明は、請求項１記載の半導体装置の製造方法であって、前記シリコン基板及び金属薄膜層を除去する工程は、フッ硝酸を用いたスピンエッチングを含むことを特徴とするものである。
【００２４】
請求項４記載の発明によれば、シリコン基板及び金属薄膜層を容易に且つ効率的に除去することができる。
【００２５】
請求項５記載の発明は、請求項４記載の半導体装置の製造方法であって、前記シリコン基板及び金属薄膜層を除去する工程は、フッ硝酸を用いたスピンエッチングの後に、フッ硝酸を中和剤により中和する工程を含むことを特徴とするものである。
【００２６】
請求項５記載の発明によれば、フッ硝酸を中和することにより後工程においてフッ硝酸が残留することによる問題を解消することができる。
【００２７】
請求項６記載の発明は、請求項１記載の半導体装置の製造方法であって、前記金属薄膜層及び前記薄膜多層基板を形成する工程は、前記金属薄膜層及び前記薄膜多層基板を前記シリコン基板上で予め個片化された状態に形成することを特徴とするものである。
【００２８】
請求項６記載の発明によれば、薄膜多層基板をシリコン基板上で予め個片化してしまうため、薄膜多層基板の面積が小さくなり、シリコン基板が除去されたときに薄膜基板の表面に割れが生じることを防止することができる。
【００２９】
請求項７記載の発明は、請求項１記載の半導体装置の製造方法であって、前記シリコン基板及び前記金属薄膜層を除去した後、露出した前記絶縁層にレーザを照射して開口を形成し、該開口内で前記導電層を露出させることを特徴とするものである。
【００３０】
請求項７記載の発明によれば、シリコン基板を除去した後に薄膜多層基板の導電層を容易に露出させることができる。
【００３１】
図２は本発明の第１実施例による半導体装置の断面図である。図２において、図１に示す構成部品と同等な部品は同じ符号を付す。
【００３２】
本発明の第１実施例による半導体装置２０は、薄膜多層基板２１上にＬＳＩ４，５を搭載し、薄膜多層基板２１をパッケージ基板１０に搭載して形成したものである。薄膜多層基板２１は図１における配線層２に相当する部分である。薄膜多層基板２１とパッケージ基板１０との間にはアンダーフィル２２が充填され、薄膜多層基板２１は比較的剛性の高いパッケージ基板１０に固定される。薄膜多層基板２１は、ポリイミドやＢＣＢ（Ｂｅｎｚｏ−Ｃｙｃｌｏ−Ｂｕｔｅｎｅ）等の絶縁層と銅（Ｃｕ）等の配線層が積層されて形成される。パッケージ基板１０は、ガラスセラミック基板（ＧＣ基板）やビルドアップ基板等の比較的剛性を有する基板である。なお、薄膜多層基板２１はハンダ等によりパッケージ基板１０に固定されるため、必ずしもアンダーフィル２２を充填する必要はない。
【００３３】
図１と図２を比較すると明らかなように、図２に示す半導体装置２０において再配線基板として機能する部分は薄膜多層基板２１だけである。すなわち、半導体装置２０は、図１におけるＳｉ基板１及び絶縁層７を有していない。したがって、Ｓｉ基板１を貫通する銅ビア９も不要であり、銅ビア９を設けるために形成する貫通孔の加工も不要である。
【００３４】
以上のように、半導体装置２０は再配線基板としてＳｉ基板を含んでいないため、Ｓｉ基板中に銅ビアを形成する工程が不要であり、その分の製造コストを低減することができる。また、Ｓｉ基板と絶縁層の厚み分だけ、半導体装置の高さ（厚み）を減少することができる。
【００３５】
なお、図２に示す半導体装置２０において、薄膜多層基板２１とパッケージ基板１０との接続は、ボールグリッドアレイ（ＢＧＡ）構造の接続としたが、図３に示すようにランドグリッドアレイ（ＬＧＡ）構造とすることもできる。
【００３６】
次に、図２に示す半導体装置２０の製造工程について、図４乃至１４を参照しながら説明する。図４，６，８〜１４は、半導体装置２０の製造工程を順に示している。
【００３７】
まず、図４に示すように、厚さ５００〜７００μｍ程度のシリコンウェハ２３上にメタル薄膜層２４を形成し、メタル薄膜層２４の上に薄膜配線層２５を形成する。薄膜配線層２５は図２における薄膜多層基板２１に相当する。以上の工程は通常のウェハプロセスに用いる装置類をそのまま用いて行うことができ、薄膜配線層２５は微細な多層配線構造とすることができる。
【００３８】
図５は図４におけるＡ部の拡大図である。メタル薄膜層２４は、図５に示すように、シリコンウェハ２３の上に形成されたＴｉスパッタ層２４Ａと、Ｔｉスパッタ層２３Ａ上に形成されたＣｕスパッタ層２４Ｂとよりなる。したがって、薄膜配線層２５はＣｕスパッタ層２４Ｂ上に形成される。Ｔｉスパッタ層２３ＡはＣｒスパッタ層やＮｉスパッタ層に置き換えられてもよい。メタル薄膜層２４は、シリコンウェハ２３上に配線メッキ層を形成するためのシードレイヤとして機能する。
【００３９】
薄膜配線層２５は、ポリイミド等の絶縁層の間に銅メッキ層による配線パターンを形成したもので、通常の多層配線基板の製造方法により形成される。図５に示すように、薄膜配線層２５の内部には、下部電極２６と上部電極２７とが形成される。下部電極２６は、後述のようにシリコンウェハを除去した最に露出して最配線基板の外部接続端子用の電極パッドとして機能する。上部電極２７は、ＬＳＩ４，５やチップ部品を搭載するための電極パッドとして機能する。
【００４０】
下部電極２６は、Ｃｕスパッタ層２４Ｂ上に形成された金（Ａｕ）メッキ層２８と、金（Ａｕ）メッキ層２８の上に形成されたニッケル（Ｎｉ）メッキ層２９と、ニッケル（Ｎｉ）メッキ層２９の上に形成された銅（Ｃｕ）メッキ層３０とよりなる。Ｃｕメッキ３０層が電極パッドの本体であり、Ａｕメッキ層２８はハンダの濡れ性を確保するために設けられ、Ｎｉメッキ層２９はハンダの拡散を防止するバリアメタル層として機能する。また、Ａｕメッキ層２８は、後述するエッチング工程において、下部電極のエッチングを防止するためのバリア層としても機能する。
【００４１】
上部電極２７は下部電極２８と同様な構成であり、銅（Ｃｕ）メッキ層３１の上にニッケル（Ｎｉ）メッキ層３２が形成され、その上に金（Ａｕ）メッキ層３３が形成される。
【００４２】
また、薄膜配線層１５の中に形成された下部電極や上部電極に対向するように電極を形成し、その間に高誘電率材料を配して内部キャパシタを形成することもできる。
【００４３】
次に、図６に示すように、薄膜配線層２５の上に接着フィルム３５（接着部材）を介してガラス板等からなる支持部材３６を貼り付ける。支持部材３６は製造工程中に薄膜配線層と平坦な状態に維持して容易にハンドリングできるようにするために貼り付けられる。図７は接着フィルム３５の構造を示す断面図である。接着フィルム３５は、ポリエチレン（ＰＥＴ）フィルム３５Ａの一面に通常の粘着剤３５Ｂが塗布され、反対側の面に熱発泡粘着材又はＵＶ硬化型粘着材３５Ｃが設けられた構造である。
【００４４】
接着フィルム３５において、粘着剤３５Ｂは支持部材３６であるガラス板を貼り付けるためのものであり、熱発泡粘着材又はＵＶ硬化型粘着材３５Ｃは薄膜配線層２５を貼り付けるためのものである。熱発泡粘着材３５Ｃは、所定の温度以上に加熱したときに内部で発泡が生じて粘着力が低下する粘着材である。また、ＵＶ硬化型粘着材３５Ｃは紫外線を照射すると硬化して粘着力が低下する粘着材である。なお、熱発泡粘着材又はＵＶ硬化型粘着材３５Ｃを接着層として支持部材３６に直接設けることとしてもよい。
【００４５】
次に、図８に示すように、支持部材３６にバックグラインド（ＢＧ）テープ３７を貼り付け、支持部材３６を回転させながらシリコンウェハ２３を研磨（バックグラインド）する。この際、シリコンウェハの厚みが５０μｍ程度となるまで研磨する。続いて、図９に示すように、研磨して薄くなったシリコンウェハ２３を上側にして回転させながら、スピンエッチングによりシリコンウェハ２３の残りの部分及びメタル薄膜層２４を除去する。これにより、薄膜配線層２５の最下層の絶縁層と下部電極２６のＡｕメッキ層２８とが露出する。
【００４６】
ここで、本実施例では、スピンエッチングのエッチング液としてフッ硝酸（５％ＨＦ＋５５％ＨＮＯ３＋Ｈ２Ｏ）を用いる。フッ硝酸は、シリコンとＴｉ及びＣｕを溶解するが、Ａｕメッキ層やポリイミドの絶縁層は溶解しない。したがって、研磨されずに残っていたシリコンウェハ２３のみがフッ硝酸に溶解されて除去され、薄膜配線層２５の最下層の絶縁層と下部電極２６のＡｕメッキ層２８とが露出する。
【００４７】
スピンエッチングが終了したら、フッ硝酸を中和して洗浄する処理を行い、洗浄後に乾燥させる。フッ硝酸の中和処理は、燐酸ソーダを露出面に滴下させながらスピンさせることにより行うことができる。すなわち、スピンエッチングの処理でフッ硝酸を滴下する代わりに燐酸ソーダ（燐酸３ナトリウム）を滴下することにより、露出面に残ったフッ硝酸中和する。その後、純粋で露出面を洗浄し、乾燥空気や窒素を吹き付けて乾燥させる。
【００４８】
上述の中和剤としての燐酸３ナトリウムの化学式はＮａ３ＰＯ４・６Ｈ２Ｏである。燐酸３ナトリウムの濃度は５ｗｔ％（０．１〜１０％程度が実用範囲）が好ましく、温度は５０℃（２０〜７０℃程度で使用可）が好ましい。また、中和に必要な時間は１０〜２０秒程度である。
【００４９】
次に、図１０に示すように、薄膜配線層２５が支持部材３６に固定されている状態で、露出した下部電極２６のＡｕメッキ層２８の上にハンダバンプ３８を形成する。ハンダバンプ３８はメッキ法により形成することが一般的である。この際、接着フィルム３５が熱発泡粘着材３５Ｃを用いていた場合には、熱発泡粘着材３５Ｃの発泡開始温度よりも処理温度を低く維持することが必要である。また、図３に示すようなＬＧＡ構造であれば、ハンダバンプ３８を形成する必要はない。ここで、薄膜配線層２５が支持部材３６に固定されているので、薄膜配線層２５を例えばメッキバンプ形成のためのフォトリソグラフィ処理を施すことが可能である。
【００５０】
次に、図１１に示すように、支持部材３６にダイシングテープ３９を貼り付け、ダイシングブレード４０により薄膜配線層２５を切断して個片化する。この際接着フィルム３５及び支持部材３６も切断する。したがって、個片化された薄膜配線層２５（図２における薄膜多層基板２１に相当する）は支持部材３６に固定された状態で維持される。
【００５１】
続いて、図１２に示すように、個片化された薄膜多層基板２１をハンダバンプ３８を介してパッケージ基板１０にフリップチップボンディングにより接続する。薄膜多層基板２１はガラス板よりなる支持部材３６に固定されているため、良好な平坦度に維持されており、ハンダバンプ３８のコプラナリティも良好である。したがって、微細構造の薄膜多層基板２１をパッケージ基板に容易に搭載することができる。この際、ボンディング温度を接着フィルムの発泡開始温度より低くする必要がある。その後、薄膜多層基板２１とパッケージ基板１０との間にアンダーフィル２２を充填し、硬化させる。
【００５２】
アンダーフィル２２が硬化した後に、図１３に示すように、接着フィルム３５を薄膜多層基板２１から剥離する。この際、接着フィルム３５に熱発泡粘着材３５Ｃが用いられている場合は、発泡開始温度以上に加熱して粘着力を低下させて粘着材３５Ｃと薄膜多層基板２１との間で剥離して、接着フィルム３５を除去する。粘着材３５Ｃの加熱は、アンダーフィル２２を硬化させるための加熱と同時に行ってもよい。接着フィルム３５にＵＶ硬化型泡粘着材３５Ｃが用いられている場合は、ガラス板よりなる支持部材３６を介して紫外線を粘着材３５Ｃに照射し、粘着力を低下させてから、粘着材３５Ｃと薄膜多層基板２１との間で剥離して、接着フィルム３５を除去する。
【００５３】
その後、図１４に示すように、ＬＳＩ４，５をフリップチップ接続により薄膜多層基板２１に搭載し、また、チップ部品６を薄膜多層基板２１に搭載する。その後、ＬＳＩ４，５と薄膜多層基板２１との間にアンダーフィル３９を充填する。そして、パッケージ基板１０の裏面に外部接続用端子としてハンダボール１２を形成し、図２に示す半導体装置２０が完成する。なお、図１４ではチップ部品６の図示を省略している。
【００５４】
なお、図１５に示すように、半導体装置２０のＬＳＩチップ４，５の上に銀（Ａｇ）ペースト４０を介してヒートスプレッダやヒートシンク４１を取り付けて、放熱を促進することとしてもよい。
【００５５】
以上の半導体装置２０の製造工程では、薄膜配線層２５を支持部材３６により平坦な状態に固定しておき、シリコン基板２３を除去してしまうので、シリコン基板を貫通して延在する銅ビア等を形成する必要がない。また、薄膜配線層２５を個片化して多層薄膜基板２１とし、パッケージ基板１０に搭載した後に支持部材３６を剥離して除去するため、多層薄膜基板２１は常に平坦な状態に固定されており、容易に取り扱うことができる。
【００５６】
次に、本発明の第２実施例による半導体装置について説明する。図１６は本発明の第２実施例による半導体装置５０の断面図である。図１６において、図２に示す半導体装置２０の構成部品と同等な部品には同じ符号を付し、その説明は省略する。
【００５７】
図１６に示す半導体装置５０は、上述の第１実施例による半導体装置２０のＬＳＩチップ４，５を封止樹脂５１により封止したものであり、基本的な構成は半導体装置２０と同じである。
【００５８】
図１７乃至図２３は図１６に示す半導体装置５０の製造工程を順を追って説明する図である。半導体装置５０の製造工程は、ＬＳＩ４，５を薄膜配線層２５に搭載するまでは、上述の半導体装置２０の製造工程と同様であり、その説明は省略する。
【００５９】
図１７に示すようにＬＳＩ４，５を薄膜配線層２５に搭載した後、図１８に示すように、ＬＳＩ４，５をエポキシ樹脂等の封止樹脂５１（モールドタイプ又は液状樹脂タイプ）により封止する。封止樹脂５１はＬＳＩ４，５の間に充填し、封止樹脂５１の上面がＬＳＩ４，５の背面と同じ高さとなるようにする。したがって、封止樹脂の上面とＬＳＩ４，５の背面とにより平坦な面が形成される。
【００６０】
この際、封止樹脂５１の線膨張率α＝８〜２０ｐｐｍであり、シリコンの線膨張率に比べて大きいため、線膨張率の相違に起因してシリコンウェハ２３に反りが生じるおそれがある。しかし、本実施例ではＬＳＩ４，５の周囲にのみ封止樹脂５１を充填するので、封止樹脂５１の体積は小さくなり、反りが発生しても大き反りにはならない。
【００６１】
次に、図１９に示すように、封止樹脂５１の上面とＬＳＩ４，５の背面にバックグライドテープ３７を貼り付けて、シリコンウェハ２３の厚さが５０μｍ程度となるまで研磨する。本実施例では、封止樹脂５１が薄膜配線層２５を平坦に維持する支持部材として機能するため、上述の第１実施例のように支持部材３６を貼り付ける必要はない。そして、図２０に示すように、フッ硝酸を用いたスピンエッチングにより残ったシリコンウェハ２３とメタル薄膜層２４を除去し、フッ硝酸の中和処理及、洗浄及び乾燥を行う。
【００６２】
次に、図２１に示すように、露出した下部電極２６のＡｕメッキ層２８の上にハンダバンプ３８を形成する。そして、図２２に示すように、封止樹脂５１の上面とＬＳＩ４，５の背面にダイシングテープ３９を貼り付け、ダイシングブレード４０により薄膜配線層２５及び封止樹脂５１を切断して個片化する。
【００６３】
続いて、図２３に示すように、個片化された薄膜多層基板２１をハンダバンプ３８を介してパッケージ基板１０にフリップチップボンディングにより接続する。薄膜多層基板２１は封止樹脂５１により固定されているため、良好な平坦度に維持されており、ハンダバンプ３８のコプラナリティも良好である。したがって、微細構造の薄膜多層基板２１をパッケージ基板に容易に搭載することができる。その後、薄膜多層基板２１とパッケージ基板１０との間にアンダーフィル２２を充填し、硬化させることにより、図１６に示す半導体装置５０が完成する。
【００６４】
なお、図２４に示すように、半導体装置５０のＬＳＩチップ４，５の上に銀（Ａｇ）ペースト４０を介してヒートスプレッダやヒートシンク４１を取り付けて、放熱を促進することとしてもよい。
【００６５】
また、上述の製造工程において、図１９に示すバックグラインド工程の前に、図２５に示すようにＬＳＩ４，５の背面及び封止樹脂５１を研磨することとしてもよい。すなわち、図２５に示すようにＬＳＩ４，５の背面及び封止樹脂５１を研磨した後、図２６に示すようにシリコンウェハ２３を研磨する。これにより、ＬＳＩ４，５と封止樹脂５１の上面を更に平坦化することができる。また、半導体装置５０の厚みを減少することができる。更に、封止樹脂５１の体積が小さくなるので、反りの発生を防止することができる。
【００６６】
次に、上述の第１及び第２実施例に適用可能な変形例について説明する。
【００６７】
図２７は薄膜配線層２５の変形例を説明するための拡大断面図である。図２７に示す部分は、図４のＡ部に相当する部分、すなわち図５に相当する部分である。図２７に示す薄膜配線層２５では、絶縁層１乃至４が積み重ねられており、それらの間に電極や配線パターンが形成されている。ここで、シリコンウェハ２３に最も近い絶縁層１を形成する絶縁材料（例えばポリイミド）を、その他の絶縁層２乃至４を形成する絶縁材料より低応力のもの（すなわち、より柔軟性を有する材料）とする。以下にその理由について説明する。
【００６８】
通常、ポリイミドなどの絶縁薄膜は硬化した後に内部に残留応力が残る。上述の実施例のように、シリコンウェハ２３及びメタル薄膜層２４をエッチングにより除去すると、残留応力を有する絶縁層が露出して開放される。このような状態となると、図２８に示すように、露出した絶縁層に内部の残留応力に起因して絶縁層の表面からクラックが発生するおそれがある。そこで、図２７に示すように、絶縁層１を柔軟性の高い材料としておけば、残留応力は緩和されて小さくなるので、絶縁層１の表面からクラックが発生することが防止される。
【００６９】
また、スピンエッチングによるシリコンウェハ２３の除去後に、薄膜配線層２５の下部電極２６をレーザ等による孔開けにより露出させることとしてもよい。すなわち、図２９に示すように、下部電極２６となるＣｕメッキ層３０を絶縁層１の上に形成しておき、シリコンウェハ２３及びメタル薄膜層２４を除去した後で、図３０に示すように絶縁層１にレーザにより開口を形成してＣｕメッキ層３０を露出させる。そして、図３１に示すように、Ｃｕメッキ層３０の上にＮｉメキ層２９及びＡｕメッキ層２８を無電解メッキ法により形成する。
【００７０】
次に、薄膜配線層２５を最初から個片化された状態で形成する方法について、図３２乃至３４を参照しながら説明する。図３２は薄膜配線層を形成する段階から分割して個片化する工程を説明するための図である。図３３は個片化された薄膜配線層が形成されたシリコンウェハの平面図である。図３４は図３２に示す薄膜配線層が固定された支持部材をダイシングする工程を示す図である。
【００７１】
上述の実施例では薄膜配線層２５をダイシングすることにより個片化して薄膜多層基板２１を形成しているが、薄膜配線層２５をシリコンウェハ２３上に形成する段階から最終的な大きさに分割しておくこともできる。図３２に示すように、メタル薄膜層２４及び薄膜配線層２５の各層をシリコンウェハ２３上に形成する際に、フォトエッチング等により最初から所望の大きさにとして積層していく。このようにして形成された薄膜配線層を上からみると図３３に示す状態となる。すなわち、最終的にダイシングにより切断する部分にはメタル薄膜層２４及び薄膜配線層２５を形成しない。
【００７２】
図３３に示すようにシリコンウェハ２３上に配列された薄膜配線層２５（薄膜多層基板２１に相当）は、接着フィルム３５を介して支持部材３６に固定されて、シリコンウェハ２３及びメタル薄膜層２４がエッチングにより除去される。そして、薄膜配線層２５にハンダバンプ３８が形成された後、図３４に示すように、支持部材３６をダイシングして個片化する。この際、支持部材３６は薄膜配線層２５が形成されなかった部分に沿って切断されることとなる。
【００７３】
以上のように、最初から個片化された状態で薄膜配線層２５を形成することにより、一つでつながっている薄膜配線層２５の面積が小さくなり、エッチングによりシリコンウェハ２３を除去した際に薄膜配線層２５に生じるクラックが発生し難くなる。また、薄膜配線層２５はダイシングにより切断されることはなく、ダイシングに起因する損傷を防止することができる。
【００７４】
上述のように薄膜配線層２５を最初から個片化して形成する代わりに、薄膜配線層２５がシリコンウェハ２３に形成されている状態で薄膜配線層２５を個片化しておくこととしてもよい。図３５乃至３９は薄膜配線層２５がシリコンウェハ２３に形成されている状態で薄膜配線層２５を個片化しておく工程を説明するための図である。
【００７５】
まず、図３５に示すように、シリコンウェハ２３上に形成された薄膜配線層２５をダイシングにより個片化する。この際、シリコンウェハ２３は完全に切断せず、僅かに切り込みが入った程度（ハーフカット）とする。そして、図３６に示すように、薄膜配線層２５に接着フィルム３５を介して支持部材３６を貼り付ける。その後、図３７に示すように、シリコンウェハを研磨（バックグラインド）することにより厚みを薄くする。この際、バックグラインドはシリコンウェハ２３の切り込みの手前で止めてもよいし、切り込みまで進めてしまってもよい。
【００７６】
続いて、図３８に示すように、残ったシリコンウェハ２３お呼びメタル薄膜層２４をスピネンエッチングにより除去する。そして、図３９に示すように、支持部材３６にダイシングテープ３９を貼り付けた状態で、接着フィルム３５及び支持部材３６をダイシングにより切断して個片化する。この際、ダイサーブレード４０は、薄膜配線層２５を切断する際に用いたダイサーブレードのより薄いものとし、薄膜配線層２５が切断された線に沿ってダイシングする。
【００７７】
以上のように、シリコンウェハに形成された状態で薄膜配線層２５を個片化しておくことにより、一つでつながっている薄膜配線層２５の面積が小さくなり、エッチングによりシリコンウェハ２３を除去した際に薄膜配線層２５に生じるクラックが発生し難くなる。
【００７８】
次に、上述の方法で形成した薄膜多層基板の試験方法について説明する。
【００７９】
まず、図４０に示すように、薄膜配線層２５（薄膜多層基板２１に相当）がシリコンウェハ２３上に形成された状態で、電気的導通試験を行うことができる。シリコンウェハ２３の厚さは５００〜７００μｍであり、剛性を有しているため、試験用のプローブ５５を薄膜配線層２５の上部電極に接触させて電気的導通をチェックすることができる。これによりウェハ状態での試験が可能となり、多数の薄膜多層基板２１を効率的に試験することができる。
【００８０】
また、図４１に示すように、薄膜配線層２５内を貫通してメタル薄膜層２４から反対側の表面まで延在する導通部２５ａを設けておき、メタル薄膜層２４と薄膜配線層２５の表面の配線層との間の静電容量を測定することで、薄膜多層基板２１の良否をチェックすることができる。この場合、メタル配線層２４は最終的に除去されるため、薄膜多層基板２１の機能に影響を及ぼすことはない。また、薄膜配線層２５をダイシングにより切断する部分に導通部２５ａを設けておくことにより、薄膜配線層２５を個片化する際のダイシングにより導通部２５ａを除去することもできる。
【００８１】
また、図４２に示すように、薄膜配線層２５（薄膜多層基板２１に相当）をシリコンウェハ２３上に形成した後に、テスト配線層５６を薄膜配線層２５上に形成して所定の試験を行うこともできる。テスト配線層５６はスパッタ等により形成し、試験終了後にエッチングにより除去すればよい。
【００８２】
更に、図４３に示すように、シリコンウェハ２３およびメタル薄膜層２４をスピンエッチングにより除去した後に、薄膜配線層２５を支持部材３６に貼り付けた状態で試験を行うこととしてもよい。この場合も、支持部材３６は剛性を有しているため、試験用のプローブ５５を薄膜配線層２５の下部電極に接触させて電気的導通をチェックすることができる。これによりウェハ状態と同様に、多数の薄膜多層基板２１を効率的に試験することができる。
【００８３】
以上の如く、本明細書は以下の発明を開示する。
【００８４】
（付記１） 薄膜多層基板と、
該薄膜多層基板に搭載された少なくとの一つの半導体素子と、
前記薄膜多層基板が接続されたパッケージ基板と、
該パッケージ基板に設けられた外部接続用端子と
よりなる半導体装置であって、
前記薄膜多層基板は前記パッケージ基板に対して固定されていることを特徴とする半導体装置。
【００８５】
（付記２） 付記１記載の半導体装置であって、
前記半導体素子の背面に放熱部材が取り付けられたことを特徴とする半導体装置。
【００８６】
（付記３） 半導体装置の製造方法であって、
シリコン基板上に金属薄膜層を形成し、
該金属薄膜層上に導電層及び絶縁層を多段に形成して薄膜多層基板を形成し、
前記薄膜多層基板に支持部材を接着部材により貼り付け、
前記シリコン基板及び前記金属薄膜層を除去し、
前記薄膜多層基板を前記支持部材と共に個片化し、
前記薄膜多層基板をパッケージ基板に搭載して、前記薄膜多層基板を前記パッケージ基板に固定し、
前記接着部材の粘着力を低下させて、前記支持部材及び前記接着部材を前記薄膜多層基板から剥離し、
前記薄膜多層基板に半導体素子を搭載する
ことを特徴とする半導体装置の製造方法。
【００８７】
（付記４） 付記３記載の半導体装置の製造方法であって、
前記接着部材は、前記薄膜多層基板に接触する面に熱発泡粘着材を有しており、
前記接着部材を剥離する工程は、前記接着部材を前記熱発泡粘着材の発泡開始温度以上の温度に加熱する工程を含むことを特徴とする半導体装置の製造方法。
【００８８】
（付記５） 付記３記載の半導体装置の製造方法であって、
前記接着部材は、前記薄膜多層基板に接触する面にＵＶ硬化型粘着材を有しており、
前記接着部材を剥離する工程は、前記接着部材に紫外線を照射する工程を含むことを特徴とする半導体装置の製造方法。
【００８９】
（付記６） 付記３記載の半導体装置の製造方法であって、
前記シリコン基板を前記薄膜多層基板から除去する工程から前記薄膜多層基板を前記パッケージ基板に搭載して固定する工程まで、前記支持部材を前記接着部材により前記薄膜多層基板に貼り付けておくことを特徴とする半導体装置の製造方法。
【００９０】
（付記７） 付記３記載の半導体装置の製造方法であって、
前記薄膜多層基板を個片化する工程において、前記薄膜多層基板と前記接着剤部材と前記支持部材とを同時に切断することを特徴とする半導体装置の製造方法。
【００９１】
（付記８） 付記３記載の半導体装置の製造方法であって、
前記シリコン基板を除去する工程の前に、前記薄膜多層基板が前記シリコン基板に固定された状態で前記薄膜多層基板のみを切断して個片化しておくことを特徴とする半導体装置の製造方法。
【００９２】
（付記９） 薄膜多層基板と、
該薄膜多層基板に搭載された少なくとの一つの半導体素子と、
前記薄膜多層基板が接続されたパッケージ基板と、
該パッケージ基板に設けられた外部接続用端子と
よりなる半導体装置であって、
前記半導体素子は背面を露出した状態で前記薄膜多層基板上で封止樹脂により封止されており、
前記薄膜多層基板は前記パッケージ基板に対して固定されていることを特徴とする半導体装置。
【００９３】
（付記１０） 付記９記載の半導体装置であって、
前記半導体素子の背面に放熱部材が取り付けられたことを特徴とする半導体装置。
【００９４】
（付記１１） 半導体装置の製造方法であって、
シリコン基板上に金属薄膜層を形成し、
該金属薄膜層上に導電層及び絶縁層を多段に形成して薄膜多層基板を形成し、
前記薄膜多層基板に半導体素子を搭載し、
該半導体素子を前記薄膜多層基板上で樹脂封止し、
前記シリコン基板及び前記金属薄膜層を除去し、
前記薄膜多層基板を個片化し、
前記個片化された薄膜多層基板をパッケージ基板に搭載して、前記薄膜多層基板を前記パッケージ基板に固定する
ことを特徴とする半導体装置の製造方法。
【００９５】
（付記１２） 付記３又は１１記載の半導体装置の製造方法であって、
前記シリコン基板及び金属薄膜層を除去する工程は、フッ硝酸を用いたスピンエッチングを含むことを特徴とする半導体装置の製造方法。
【００９６】
（付記１３） 付記１２記載の半導体装置の製造方法であって、
前記シリコン基板及び金属薄膜層を除去する工程は、フッ硝酸を用いたスピンエッチングの後に、フッ硝酸を中和剤により中和する工程を含むことを特徴とする半導体装置の製造方法。
【００９７】
（付記１４） 付記３又は１１記載の半導体装置の製造方法であって、
前記絶縁層のうち前記金属薄膜層に接する絶縁層を、他の絶縁層より柔軟性が高い材料より形成することを特徴とする半導体装置の製造方法。
【００９８】
（付記１５） 付記３又は１１記載の半導体装置の製造方法であって、
前記金属薄膜層及び前記薄膜多層基板を形成する工程は、前記金属薄膜層及び前記薄膜多層基板を前記シリコン基板上で予め個片化された状態に形成することを特徴とする半導体装置の製造方法。
【００９９】
（付記１６） 付記３又は１１記載の半導体装置の製造方法であって、
前記シリコン基板及び前記金属薄膜層を除去した後、露出した前記絶縁層にレーザを照射して開口を形成し、該開口内で前記導電層を露出させることを特徴とする半導体装置の製造方法。
【０１００】
（付記１７） 付記３又は１１記載の半導体装置の製造方法であって、
前記薄膜多層基板から前記シリコン基板を除去する前に、前記薄膜多層基板の試験を行うことを特徴とする半導体装置の製造方法。
【０１０１】
（付記１８） 付記１７記載の半導体装置の製造方法であって、
前記薄膜多層基板を貫通して前記金属薄膜層から前記薄膜多層基板の表面まで延在する導通部を形成し、
前記導通部と前記薄膜多層基板の導電層とを用いて前記薄膜倒す基板の試験を行うことを特徴とする半導体装置の試験方法。
【０１０２】
（付記１９） 付記１７記載の半導体装置の製造方法であって、
前記薄膜多層基板が前記シリコン基板に固定されている状態で、前記薄膜多層基板の表面にテスト配線層を形成して試験を行い、試験終了後に該テスト配線層を除去することを特徴とする半導体装置の製造方法。
【０１０３】
（付記２０） 付記３記載の半導体装置の製造方法であって、
前記薄膜多層基板が前記支持部材に固定された状態で、前記薄膜多層基板の試験を行うことを特徴とする半導体装置の製造方法。
【発明の効果】
上述の如く本発明によれば、次に述べる種々の効果を実現することができる。
【０１０５】
請求項１記載の発明によれば、薄膜多層基板は製造工程においてシリコン基板が除去されても支持部材により平坦に維持され、変形することなく容易に取り扱うことができる。
【０１０６】
請求項２記載の発明によれば、発泡性粘着材を発泡させて粘着力を低下させることにより接着部材を支持部材と共に容易に剥離することができる。
【０１０７】
請求項３記載の発明によれば、シリコン基板上において薄膜多層基板が分割されて面積が小さくなるので、シリコン基板が除去されたときに薄膜基板の表面に割れが生じることを防止することができる。
【０１１０】
請求項４記載の発明によれば、シリコン基板及び金属薄膜層を容易に且つ効率的に除去することができる。
【０１１１】
請求項５記載の発明によれば、フッ硝酸を中和することにより後工程においてフッ硝酸が残留することによる問題を解消することができる。
【０１１２】
請求項６記載の発明によれば、薄膜多層基板をシリコン基板上で予め個片化してしまうため、薄膜多層基板の面積が小さくなり、シリコン基板が除去されたときに薄膜基板の表面に割れが生じることを防止することができる。
【０１１３】
請求項７記載の発明によれば、シリコン基板を除去した後に薄膜多層基板の導電層を容易に露出させることができる。
【図面の簡単な説明】
【図１】シリコン基板を用いて形成した再配線基板上に複数のＬＳＩを搭載して形成した半導体装置の断面図である。
【図２】本発明の第１実施例による半導体装置の断面図である。
【図３】本発明の第１実施例による半導体装置の変形例の断面図である。
【図４】図２に示す半導体装置の製造工程を説明するための図（その１）である。
【図５】図４に示すＡ部の拡大図である。
【図６】図２に示す半導体装置の製造工程を説明するための図（その２）である。
【図７】図６に示す接着フィルムの構造を示す断面図である。
【図８】図２に示す半導体装置の製造工程を説明するための図（その３）である。
【図９】図２に示す半導体装置の製造工程を説明するための図（その４）である。
【図１０】図２に示す半導体装置の製造工程を説明するための図（その５）である。
【図１１】図２に示す半導体装置の製造工程を説明するための図（その６）である。
【図１２】図２に示す半導体装置の製造工程を説明するための図（その７）である。
【図１３】図２に示す半導体装置の製造工程を説明するための図（その８）である。
【図１４】図２に示す半導体装置の製造工程を説明するための図（その９）である。
【図１５】図２に示す半導体装置の変形例を示す断面図である。
【図１６】本発明の第２実施例による半導体装置の断面図である。
【図１７】図１６に示す半導体装置の製造工程を説明するための図（その１）である。
【図１８】図１６に示す半導体装置の製造工程を説明するための図（その２）である。
【図１９】図１６に示す半導体装置の製造工程を説明するための図（その３）である。
【図２０】図１６に示す半導体装置の製造工程を説明するための図（その４）である。
【図２１】図１６に示す半導体装置の製造工程を説明するための図（その５）である。
【図２２】図１６に示す半導体装置の製造工程を説明するための図（その６）である。
【図２３】図１６に示す半導体装置の製造工程を説明するための図（その７）である。
【図２４】図１６に示す半導体装置の変形例を示す断面図である。
【図２５】図１６に示す半導体装置において、ＬＳＩの背面を研磨する工程を示す図である。
【図２６】図１６に示す半導体装置において、ＬＳＩの背面を研磨した後の工程を示す図である。
【図２７】薄膜配線層の変形例を示す断面図である。
【図２８】薄膜配線層に生じるクラックを示す図である。
【図２９】薄膜配線層の変形例の製造工程を説明するための図（その１）である。
【図３０】薄膜配線層の変形例の製造工程を説明するための図（その２）である。
【図３１】薄膜配線層の変形例の製造工程を説明するための図（その３）である。
【図３２】薄膜配線層を形成する段階から分割して個片化する工程を説明するための図である。
【図３３】個片化された薄膜配線層が形成されたシリコンウェハの平面図である。
【図３４】図３２に示す薄膜配線層が固定された支持部材をダイシングする工程を示す図である。
【図３５】薄膜配線層がシリコンウェハに形成されている状態で薄膜配線層を個片化しておく工程を説明するための図（その１）である。
【図３６】薄膜配線層がシリコンウェハに形成されている状態で薄膜配線層を個片化しておく工程を説明するための図（その２）である。
【図３７】薄膜配線層がシリコンウェハに形成されている状態で薄膜配線層を個片化しておく工程を説明するための図（その３）である。
【図３８】薄膜配線層がシリコンウェハに形成されている状態で薄膜配線層を個片化しておく工程を説明するための図（その４）である。
【図３９】薄膜配線層がシリコンウェハに形成されている状態で薄膜配線層を個片化しておく工程を説明するための図（その５）である。
【図４０】半導体装置の製造工程中に薄膜多層基板を試験する方法を説明する図である。
【図４１】半導体装置の製造工程中に薄膜多層基板を試験する方法を説明する図である。
【図４２】半導体装置の製造工程中に薄膜多層基板を試験する方法を説明する図である。
【図４３】半導体装置の製造工程中に薄膜多層基板を試験する方法を説明する図である。
【符号の説明】
４，５ ＬＳＩ
６ チップ部品
８ 電極パッド
１０ パッケージ基板
１２ ハンダボール
２０，５０ 半導体装置
２１ 薄膜多層基板
２２ アンダーフィル
２３ シリコンウェハ
２４ メタル薄膜層
２５ 薄膜配線層
２６ 下部電極
２７ 上部電極
２８，３３ Ａｕメッキ層
２９，３２ Ｎｉメッキ層
３０，３１ Ｃメッキ層
３５ 接着フィルム
３６ 支持部材
３８ ハンダバンプ
４１ ヒートスプレッダ
５１ 封止樹脂[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor device, and more particularly to a semiconductor device in which a semiconductor element is mounted on a rewiring layer formed using a silicon substrate and a method for manufacturing the same.
[0002]
[Prior art]
A technique has been developed in which a plurality of semiconductor elements such as LSIs are mounted on a rewiring board to form a single semiconductor device. FIG. 1 is a cross-sectional view of a semiconductor device formed by mounting a plurality of LSIs on a wiring substrate formed using a silicon substrate. The semiconductor device shown in FIG. 1 uses a wiring substrate (interposer) 3 formed by providing a multilayer wiring layer 2 on a silicon substrate (Si substrate) 1 having a thickness of about 50 to 200 μm.
[0003]
In the example shown in FIG. 1, two LSIs 4, 5 and a capacitor 6 as a chip component are mounted on the wiring layer 2 of the rewiring board 3. An insulating layer 7 made of polyimide resin is provided on the back side of the wiring board 3, and electrode pads 8 are formed on the surface of the insulating layer 7. The electrode pad 8 is connected to the pattern wiring in the wiring layer 2 by the copper filling via 9. As a result, the LSIs 4 and 5 and the electrode pads 8 are electrically connected. The copper-filled via 9 is formed by filling a through hole formed through the silicon substrate 1 and the insulating layer 7 with copper plating.
[0004]
The electrode pads 8 of the wiring substrate 3 are connected to electrode pads 11 provided on a glass ceramic substrate 10 as a package substrate by solder balls, solder bumps, or the like. A solder ball 12 as an external connection terminal is provided on the back side of the glass ceramic substrate 10 to form a semiconductor device.
[0005]
[Problems to be solved by the invention]
In the semiconductor device shown in FIG. 1, as described above, it is necessary to fill the through hole formed through the Si substrate 1 and the insulating layer 7 of the rewiring substrate 3 with copper plating. The thickness of the Si substrate is 50 to 200 μm, and a special process is required to form a small through hole in the substrate having such a thickness. For example, it is necessary to form through holes by inductively coupled plasma-reactive ion etching (ICP-RIE) and insulate the inner surfaces of the through holes by CVD. Such a process is a relatively expensive process, and the manufacturing cost of the semiconductor device increases accordingly. In addition, it is technically difficult to prevent the generation of voids when filling the through hole with copper plating. If voids are generated in the copper via, it causes a decrease in reliability such as a conduction failure.
[0006]
Further, since the thickness of the Si substrate 1 is as thin as about 50 to 200 μm, there is a problem that it is difficult to handle the wiring substrate 3 alone in the manufacturing process.
[0007]
Furthermore, since the wiring layer 2 is provided on one surface of the Si substrate 1 and the insulating layer 7 is provided on the opposite surface, the wiring substrate 3 itself is easily warped. That is, since the wiring layer 2 has a multilayer structure and the thickness thereof is larger than that of the insulating layer 7 which is a single layer, warping occurs due to the difference in thickness. When the wiring substrate 3 is warped, it is difficult to mount an LSI with fine pitch electrodes on the wiring substrate 3.
[0008]
The Si substrate 1 of the wiring board 3 is a necessary member in the manufacturing process, but is not necessarily required as a completed semiconductor device. Therefore, there is a problem that the height (thickness) of the semiconductor device includes the thickness of the Si substrate 1 that is not necessarily required.
[0009]
The present invention has been made in view of the above points, and it is an object of the present invention to provide a semiconductor device and a method for manufacturing the same that solve the above-described problems caused by the presence of a Si substrate in a wiring board.
[0010]
[Means for Solving the Problems]
In order to solve the above-described problems, the present invention is characterized by the following measures.
[0013]
Claim 1 The invention described is a method of manufacturing a semiconductor device, wherein a metal thin film layer is formed on a silicon substrate, and a conductive layer and an insulating layer are formed in multiple stages on the metal thin film layer to form a thin film multilayer substrate, A support member is attached to the thin film multilayer substrate with an adhesive member, the silicon substrate and the metal thin film layer are removed, the thin film multilayer substrate is separated into pieces together with the support member, and the thin film multilayer substrate is mounted on a package substrate, Fixing the thin film multilayer substrate to the package substrate, reducing the adhesive force of the adhesive member, peeling the support member and the adhesive member from the thin film multilayer substrate, and mounting a semiconductor element on the thin film multilayer substrate. It is a feature.
[0014]
Claim 1 According to the described invention, the thin film multilayer substrate is maintained flat by the support member even if the silicon substrate is removed in the manufacturing process, and can be easily handled without deformation.
[0015]
Claim 2 The described invention is claimed. 1 The method for manufacturing a semiconductor device according to claim 1, wherein the adhesive member has a thermally foamed adhesive material on a surface that contacts the thin film multilayer substrate, and the step of peeling the adhesive member includes: It includes a step of heating to a temperature equal to or higher than the foaming start temperature of the foamed adhesive material.
[0016]
Claim 2 According to the described invention, the adhesive member can be easily peeled off together with the support member by foaming the foamable adhesive material to reduce the adhesive force.
[0017]
Claim 3 The described invention is claimed. 2 The method of manufacturing a semiconductor device according to claim 1, wherein, before the step of removing the silicon substrate, only the thin film multilayer substrate is cut and separated into pieces while the thin film multilayer substrate is fixed to the silicon substrate. It is characterized by this.
[0018]
Claim 3 According to the described invention, since the thin film multilayer substrate is divided on the silicon substrate to reduce the area, it is possible to prevent the surface of the thin film substrate from being cracked when the silicon substrate is removed.
[0023]
Claim 4 The described invention is claimed. 1 The method of manufacturing a semiconductor device according to claim 1, wherein the step of removing the silicon substrate and the metal thin film layer includes spin etching using hydrofluoric acid.
[0024]
Claim 4 According to the described invention, the silicon substrate and the metal thin film layer can be easily and efficiently removed.
[0025]
Claim 5 The described invention is claimed. 4 The method of manufacturing a semiconductor device according to claim 1, wherein the step of removing the silicon substrate and the metal thin film layer includes a step of neutralizing the hydrofluoric acid with a neutralizing agent after the spin etching using the hydrofluoric acid. It is what.
[0026]
Claim 5 According to the described invention, it is possible to solve the problem caused by the remaining nitric acid in the subsequent step by neutralizing the nitric acid.
[0027]
Claim 6 The described invention is claimed. 1 The method of manufacturing a semiconductor device according to claim 1, wherein the step of forming the metal thin film layer and the thin film multilayer substrate forms the metal thin film layer and the thin film multilayer substrate in a state of being individually separated on the silicon substrate. It is characterized by doing.
[0028]
Claim 6 According to the described invention, since the thin film multilayer substrate is pre-divided on the silicon substrate, the area of the thin film multilayer substrate is reduced, and the surface of the thin film substrate is cracked when the silicon substrate is removed. Can be prevented.
[0029]
Claim 7 The described invention is claimed. 1 The method of manufacturing a semiconductor device according to claim 1, wherein after removing the silicon substrate and the metal thin film layer, the exposed insulating layer is irradiated with a laser to form an opening, and the conductive layer is exposed in the opening. It is characterized by this.
[0030]
Claim 7 According to the described invention, the conductive layer of the thin film multilayer substrate can be easily exposed after removing the silicon substrate.
[0031]
FIG. 2 is a cross-sectional view of the semiconductor device according to the first embodiment of the present invention. 2, parts that are the same as the parts shown in FIG. 1 are given the same reference numerals.
[0032]
The semiconductor device 20 according to the first embodiment of the present invention is formed by mounting LSIs 4 and 5 on a thin film multilayer substrate 21 and mounting the thin film multilayer substrate 21 on a package substrate 10. The thin film multilayer substrate 21 is a portion corresponding to the wiring layer 2 in FIG. An underfill 22 is filled between the thin film multilayer substrate 21 and the package substrate 10, and the thin film multilayer substrate 21 is fixed to the package substrate 10 having relatively high rigidity. The thin-film multilayer substrate 21 is formed by laminating an insulating layer such as polyimide or BCB (Benzo-Cyclo-Butene) and a wiring layer such as copper (Cu). The package substrate 10 is a relatively rigid substrate such as a glass ceramic substrate (GC substrate) or a build-up substrate. Since the thin film multilayer substrate 21 is fixed to the package substrate 10 by solder or the like, it is not always necessary to fill the underfill 22.
[0033]
As is clear from comparison between FIG. 1 and FIG. 2, the thin film multilayer substrate 21 is the only part that functions as a rewiring substrate in the semiconductor device 20 shown in FIG. 2. That is, the semiconductor device 20 does not have the Si substrate 1 and the insulating layer 7 in FIG. Therefore, the copper via 9 penetrating the Si substrate 1 is not necessary, and the processing of the through hole formed to provide the copper via 9 is also unnecessary.
[0034]
As described above, since the semiconductor device 20 does not include a Si substrate as a redistribution substrate, a process of forming a copper via in the Si substrate is unnecessary, and the manufacturing cost can be reduced accordingly. Further, the height (thickness) of the semiconductor device can be reduced by the thickness of the Si substrate and the insulating layer.
[0035]
In the semiconductor device 20 shown in FIG. 2, the thin film multilayer substrate 21 and the package substrate 10 are connected with a ball grid array (BGA) structure, but as shown in FIG. 3, a land grid array (LGA) structure is used. It can also be.
[0036]
Next, the manufacturing process of the semiconductor device 20 shown in FIG. 2 will be described with reference to FIGS. 4, 6, and 8 to 14 sequentially show the manufacturing process of the semiconductor device 20.
[0037]
First, as shown in FIG. 4, a metal thin film layer 24 is formed on a silicon wafer 23 having a thickness of about 500 to 700 μm, and a thin film wiring layer 25 is formed on the metal thin film layer 24. The thin film wiring layer 25 corresponds to the thin film multilayer substrate 21 in FIG. The above steps can be carried out using the devices used in the normal wafer process as they are, and the thin film wiring layer 25 can have a fine multilayer wiring structure.
[0038]
FIG. 5 is an enlarged view of a portion A in FIG. As shown in FIG. 5, the metal thin film layer 24 includes a Ti sputter layer 24A formed on the silicon wafer 23 and a Cu sputter layer 24B formed on the Ti sputter layer 23A. Therefore, the thin film wiring layer 25 is formed on the Cu sputter layer 24B. The Ti sputter layer 23A may be replaced with a Cr sputter layer or a Ni sputter layer. The metal thin film layer 24 functions as a seed layer for forming a wiring plating layer on the silicon wafer 23.
[0039]
The thin-film wiring layer 25 is formed by forming a wiring pattern of a copper plating layer between insulating layers such as polyimide, and is formed by a normal method for manufacturing a multilayer wiring board. As shown in FIG. 5, a lower electrode 26 and an upper electrode 27 are formed inside the thin film wiring layer 25. As will be described later, the lower electrode 26 is exposed when the silicon wafer is removed and functions as an electrode pad for an external connection terminal of the outermost wiring substrate. The upper electrode 27 functions as an electrode pad for mounting LSIs 4 and 5 and chip components.
[0040]
The lower electrode 26 includes a gold (Au) plating layer 28 formed on the Cu sputter layer 24B, a nickel (Ni) plating layer 29 formed on the gold (Au) plating layer 28, and a nickel (Ni) plating. A copper (Cu) plating layer 30 is formed on the layer 29. The Cu plating 30 layer is the main body of the electrode pad, the Au plating layer 28 is provided for ensuring the wettability of the solder, and the Ni plating layer 29 functions as a barrier metal layer for preventing the diffusion of the solder. The Au plating layer 28 also functions as a barrier layer for preventing the etching of the lower electrode in the etching process described later.
[0041]
The upper electrode 27 has the same configuration as the lower electrode 28, and a nickel (Ni) plating layer 32 is formed on the copper (Cu) plating layer 31, and a gold (Au) plating layer 33 is formed thereon.
[0042]
It is also possible to form an internal capacitor by forming an electrode so as to face the lower electrode or the upper electrode formed in the thin film wiring layer 15 and arranging a high dielectric constant material therebetween.
[0043]
Next, as shown in FIG. 6, a support member 36 made of a glass plate or the like is pasted on the thin film wiring layer 25 via an adhesive film 35 (adhesive member). The support member 36 is affixed so that it can be easily handled while maintaining a flat state with the thin film wiring layer during the manufacturing process. FIG. 7 is a cross-sectional view showing the structure of the adhesive film 35. The adhesive film 35 has a structure in which a normal pressure-sensitive adhesive 35B is applied to one surface of a polyethylene (PET) film 35A, and a thermally foamed pressure-sensitive adhesive material or a UV curable pressure-sensitive adhesive material 35C is provided on the opposite surface.
[0044]
In the adhesive film 35, the adhesive 35 </ b> B is for attaching a glass plate as the support member 36, and the thermally foamed adhesive material or the UV curable adhesive material 35 </ b> C is for attaching the thin film wiring layer 25. The heat-foaming adhesive material 35C is an adhesive material in which foaming occurs inside to reduce the adhesive strength when heated to a predetermined temperature or higher. Further, the UV curable adhesive material 35C is an adhesive material that cures when irradiated with ultraviolet rays and has reduced adhesive strength. In addition, it is good also as providing directly the support member 36 with the heat-foaming adhesive material or the UV curable adhesive material 35C as an adhesive layer.
[0045]
Next, as shown in FIG. 8, a back grind (BG) tape 37 is attached to the support member 36, and the silicon wafer 23 is polished (back grind) while rotating the support member 36. At this time, polishing is performed until the thickness of the silicon wafer becomes about 50 μm. Subsequently, as shown in FIG. 9, the remaining portion of the silicon wafer 23 and the metal thin film layer 24 are removed by spin etching while rotating with the polished and thinned silicon wafer 23 facing upward. As a result, the lowermost insulating layer of the thin film wiring layer 25 and the Au plating layer 28 of the lower electrode 26 are exposed.
[0046]
Here, in this embodiment, as an etchant for spin etching, hydrofluoric acid (5% HF + 55% HNO 3 + H 2 O) is used. Fluorine nitric acid dissolves silicon, Ti, and Cu, but does not dissolve the Au plating layer or polyimide insulating layer. Therefore, only the silicon wafer 23 that has been left unpolished is dissolved and removed in the hydrofluoric acid, and the lowermost insulating layer of the thin film wiring layer 25 and the Au plating layer 28 of the lower electrode 26 are exposed.
[0047]
When the spin etching is finished, a cleaning process is performed by neutralizing fluorinated nitric acid, and drying is performed after the cleaning. The neutralization treatment of hydrofluoric acid can be performed by spinning while dropping sodium phosphate on the exposed surface. That is, instead of dropping hydrofluoric acid in the spin etching process, sodium phosphate (trisodium phosphate) is dropped to neutralize the hydrofluoric acid remaining on the exposed surface. After that, the pure and exposed surface is washed and dried by blowing dry air or nitrogen.
[0048]
The chemical formula of trisodium phosphate as neutralizer is Na 3 PO 4 ・ 6H 2 O. The concentration of trisodium phosphate is preferably 5 wt% (about 0.1 to 10% is practical), and the temperature is preferably 50 ° C. (can be used at about 20 to 70 ° C.). Moreover, the time required for neutralization is about 10 to 20 seconds.
[0049]
Next, as shown in FIG. 10, solder bumps 38 are formed on the exposed Au plating layer 28 of the lower electrode 26 while the thin film wiring layer 25 is fixed to the support member 36. The solder bumps 38 are generally formed by a plating method. At this time, when the adhesive film 35 uses the thermally foamed adhesive material 35C, it is necessary to maintain the processing temperature lower than the foaming start temperature of the thermally foamed adhesive material 35C. Further, if the LGA structure is as shown in FIG. 3, the solder bumps 38 need not be formed. Here, since the thin film wiring layer 25 is fixed to the support member 36, the thin film wiring layer 25 can be subjected to, for example, a photolithography process for forming a plating bump.
[0050]
Next, as shown in FIG. 11, a dicing tape 39 is attached to the support member 36, and the thin film wiring layer 25 is cut into pieces by a dicing blade 40. At this time, the adhesive film 35 and the support member 36 are also cut. Therefore, the separated thin film wiring layer 25 (corresponding to the thin film multilayer substrate 21 in FIG. 2) is maintained in a state of being fixed to the support member 36.
[0051]
Subsequently, as shown in FIG. 12, the separated thin film multilayer substrate 21 is connected to the package substrate 10 via the solder bumps 38 by flip chip bonding. Since the thin-film multilayer substrate 21 is fixed to a support member 36 made of a glass plate, it maintains a good flatness, and the coplanarity of the solder bumps 38 is also good. Accordingly, the thin film multilayer substrate 21 having a fine structure can be easily mounted on the package substrate. At this time, the bonding temperature needs to be lower than the foaming start temperature of the adhesive film. Thereafter, the underfill 22 is filled between the thin film multilayer substrate 21 and the package substrate 10 and cured.
[0052]
After the underfill 22 is cured, the adhesive film 35 is peeled from the thin film multilayer substrate 21 as shown in FIG. At this time, in the case where the thermally foamed adhesive material 35C is used for the adhesive film 35, the adhesive film 35 is heated to a temperature equal to or higher than the foaming start temperature to reduce the adhesive force and peel between the adhesive material 35C and the thin film multilayer substrate 21, The adhesive film 35 is removed. The heating of the adhesive material 35 </ b> C may be performed simultaneously with the heating for curing the underfill 22. When the UV curable foam adhesive material 35C is used for the adhesive film 35, the adhesive material 35C is irradiated with ultraviolet rays through the support member 36 made of a glass plate to reduce the adhesive force, and then the adhesive material 35C The adhesive film 35 is removed by peeling from the thin film multilayer substrate 21.
[0053]
After that, as shown in FIG. 14, the LSIs 4 and 5 are mounted on the thin film multilayer substrate 21 by flip chip connection, and the chip component 6 is mounted on the thin film multilayer substrate 21. Thereafter, an underfill 39 is filled between the LSIs 4 and 5 and the thin film multilayer substrate 21. Then, solder balls 12 are formed on the back surface of the package substrate 10 as external connection terminals, and the semiconductor device 20 shown in FIG. 2 is completed. In FIG. 14, the illustration of the chip component 6 is omitted.
[0054]
As shown in FIG. 15, a heat spreader or a heat sink 41 may be attached to the LSI chips 4 and 5 of the semiconductor device 20 via a silver (Ag) paste 40 to promote heat dissipation.
[0055]
In the manufacturing process of the semiconductor device 20 described above, the thin film wiring layer 25 is fixed in a flat state by the support member 36 and the silicon substrate 23 is removed, so that copper vias extending through the silicon substrate, etc. There is no need to form. Further, since the thin film wiring layer 25 is separated into the multilayer thin film substrate 21 and mounted on the package substrate 10 and the support member 36 is peeled off and removed, the multilayer thin film substrate 21 is always fixed in a flat state. It can be handled easily.
[0056]
Next explained is a semiconductor device according to the second embodiment of the invention. FIG. 16 is a sectional view of a semiconductor device 50 according to the second embodiment of the present invention. 16, parts that are the same as the parts of the semiconductor device 20 shown in FIG. 2 are given the same reference numerals, and descriptions thereof will be omitted.
[0057]
A semiconductor device 50 shown in FIG. 16 is obtained by sealing the LSI chips 4 and 5 of the semiconductor device 20 according to the first embodiment with a sealing resin 51, and the basic configuration is the same as that of the semiconductor device 20. .
[0058]
17 to 23 are diagrams for explaining the manufacturing process of the semiconductor device 50 shown in FIG. 16 in order. The manufacturing process of the semiconductor device 50 is the same as the manufacturing process of the semiconductor device 20 described above until the LSIs 4 and 5 are mounted on the thin film wiring layer 25, and the description thereof is omitted.
[0059]
After LSIs 4 and 5 are mounted on the thin film wiring layer 25 as shown in FIG. 17, the LSIs 4 and 5 are sealed with a sealing resin 51 (mold type or liquid resin type) such as an epoxy resin as shown in FIG. . The sealing resin 51 is filled between the LSIs 4 and 5 so that the upper surface of the sealing resin 51 is at the same height as the back surfaces of the LSIs 4 and 5. Therefore, a flat surface is formed by the upper surface of the sealing resin and the back surfaces of the LSIs 4 and 5.
[0060]
At this time, since the linear expansion coefficient α of the sealing resin 51 is 8 to 20 ppm and is larger than the linear expansion coefficient of silicon, the silicon wafer 23 may be warped due to the difference in the linear expansion coefficient. However, since the sealing resin 51 is filled only around the LSIs 4 and 5 in this embodiment, the volume of the sealing resin 51 becomes small, and even if warpage occurs, it does not warp greatly.
[0061]
Next, as shown in FIG. 19, a back glide tape 37 is attached to the upper surface of the sealing resin 51 and the back surfaces of the LSIs 4 and 5 and polished until the thickness of the silicon wafer 23 becomes about 50 μm. In this embodiment, since the sealing resin 51 functions as a support member that keeps the thin film wiring layer 25 flat, it is not necessary to attach the support member 36 as in the first embodiment. Then, as shown in FIG. 20, the remaining silicon wafer 23 and the metal thin film layer 24 are removed by spin etching using hydrofluoric acid, and neutralizing treatment, cleaning and drying are performed.
[0062]
Next, as shown in FIG. 21, solder bumps 38 are formed on the exposed Au plating layer 28 of the lower electrode 26. Then, as shown in FIG. 22, a dicing tape 39 is attached to the upper surface of the sealing resin 51 and the rear surfaces of the LSIs 4 and 5, and the thin film wiring layer 25 and the sealing resin 51 are cut into individual pieces by the dicing blade 40. .
[0063]
Subsequently, as shown in FIG. 23, the separated thin film multilayer substrate 21 is connected to the package substrate 10 via the solder bumps 38 by flip chip bonding. Since the thin-film multilayer substrate 21 is fixed by the sealing resin 51, it maintains a good flatness and the coplanarity of the solder bumps 38 is also good. Accordingly, the thin film multilayer substrate 21 having a fine structure can be easily mounted on the package substrate. Thereafter, the underfill 22 is filled between the thin-film multilayer substrate 21 and the package substrate 10 and cured, whereby the semiconductor device 50 shown in FIG. 16 is completed.
[0064]
As shown in FIG. 24, a heat spreader or a heat sink 41 may be attached to the LSI chips 4 and 5 of the semiconductor device 50 via a silver (Ag) paste 40 to promote heat dissipation.
[0065]
Further, in the above manufacturing process, before the back grinding process shown in FIG. 19, the back surfaces of the LSIs 4 and 5 and the sealing resin 51 may be polished as shown in FIG. That is, after the back surfaces of the LSIs 4 and 5 and the sealing resin 51 are polished as shown in FIG. 25, the silicon wafer 23 is polished as shown in FIG. Thereby, the upper surfaces of the LSIs 4 and 5 and the sealing resin 51 can be further planarized. In addition, the thickness of the semiconductor device 50 can be reduced. Furthermore, since the volume of the sealing resin 51 is reduced, the occurrence of warpage can be prevented.
[0066]
Next, modified examples applicable to the first and second embodiments described above will be described.
[0067]
FIG. 27 is an enlarged cross-sectional view for explaining a modification of the thin film wiring layer 25. The part shown in FIG. 27 is a part corresponding to part A in FIG. 4, that is, a part corresponding to FIG. In the thin film wiring layer 25 shown in FIG. 27, insulating layers 1 to 4 are stacked, and electrodes and wiring patterns are formed between them. Here, the insulating material (for example, polyimide) that forms the insulating layer 1 closest to the silicon wafer 23 has a lower stress than the insulating material that forms the other insulating layers 2 to 4 (that is, a material having more flexibility). And The reason will be described below.
[0068]
Usually, an insulating thin film such as polyimide remains in the interior after being cured. When the silicon wafer 23 and the metal thin film layer 24 are removed by etching as in the above embodiment, the insulating layer having residual stress is exposed and opened. In such a state, as shown in FIG. 28, the exposed insulating layer may be cracked from the surface of the insulating layer due to internal residual stress. Therefore, as shown in FIG. 27, if the insulating layer 1 is made of a highly flexible material, the residual stress is relaxed and reduced, so that the generation of cracks from the surface of the insulating layer 1 is prevented.
[0069]
Alternatively, after removing the silicon wafer 23 by spin etching, the lower electrode 26 of the thin film wiring layer 25 may be exposed by drilling with a laser or the like. That is, as shown in FIG. 29, a Cu plating layer 30 to be the lower electrode 26 is formed on the insulating layer 1, and after the silicon wafer 23 and the metal thin film layer 24 are removed, as shown in FIG. An opening is formed in the insulating layer 1 by a laser to expose the Cu plating layer 30. Then, as shown in FIG. 31, an Ni plating layer 29 and an Au plating layer 28 are formed on the Cu plating layer 30 by an electroless plating method.
[0070]
Next, a method for forming the thin film wiring layer 25 in the state of being separated from the beginning will be described with reference to FIGS. FIG. 32 is a diagram for explaining a process of dividing into individual pieces from the stage of forming the thin film wiring layer. FIG. 33 is a plan view of a silicon wafer on which individual thin film wiring layers are formed. FIG. 34 is a diagram showing a process of dicing the support member to which the thin film wiring layer shown in FIG. 32 is fixed.
[0071]
In the above-described embodiment, the thin film multilayer substrate 21 is formed by dicing the thin film wiring layer 25 into pieces, but the thin film wiring layer 25 is divided into final sizes from the stage of forming the thin film wiring layer 25 on the silicon wafer 23. You can also keep it. As shown in FIG. 32, when each layer of the metal thin film layer 24 and the thin film wiring layer 25 is formed on the silicon wafer 23, the metal thin film layer 24 and the thin film wiring layer 25 are laminated to a desired size from the beginning by photoetching or the like. When the thin film wiring layer formed in this way is viewed from above, the state shown in FIG. 33 is obtained. That is, the metal thin film layer 24 and the thin film wiring layer 25 are not formed in a portion that is finally cut by dicing.
[0072]
As shown in FIG. 33, the thin film wiring layer 25 (corresponding to the thin film multilayer substrate 21) arranged on the silicon wafer 23 is fixed to the support member 36 through the adhesive film 35, and the silicon wafer 23 and the metal thin film layer 24 are fixed. Are removed by etching. Then, after the solder bumps 38 are formed on the thin film wiring layer 25, the support member 36 is diced into individual pieces as shown in FIG. At this time, the support member 36 is cut along a portion where the thin film wiring layer 25 is not formed.
[0073]
As described above, by forming the thin film wiring layer 25 in the state of being separated from the beginning, the area of the thin film wiring layer 25 connected by one becomes small, and when the silicon wafer 23 is removed by etching. Cracks generated in the thin film wiring layer 25 are less likely to occur. Further, the thin film wiring layer 25 is not cut by dicing, and damage due to dicing can be prevented.
[0074]
Instead of forming the thin film wiring layer 25 from the beginning as described above, the thin film wiring layer 25 may be divided into pieces while the thin film wiring layer 25 is formed on the silicon wafer 23. 35 to 39 are diagrams for explaining a process of dividing the thin film wiring layer 25 into pieces while the thin film wiring layer 25 is formed on the silicon wafer 23. FIG.
[0075]
First, as shown in FIG. 35, the thin film wiring layer 25 formed on the silicon wafer 23 is separated into pieces by dicing. At this time, the silicon wafer 23 is not completely cut, but is slightly cut (half cut). Then, as shown in FIG. 36, a support member 36 is attached to the thin film wiring layer 25 via an adhesive film 35. Thereafter, as shown in FIG. 37, the silicon wafer is polished (back grind) to reduce the thickness. At this time, the back grind may be stopped before the silicon wafer 23 is cut, or may be advanced to the cut.
[0076]
Subsequently, as shown in FIG. 38, the remaining silicon wafer 23 and the nominal metal thin film layer 24 are removed by spinene etching. Then, as shown in FIG. 39, with the dicing tape 39 attached to the support member 36, the adhesive film 35 and the support member 36 are cut into pieces by dicing. At this time, the dicer blade 40 is made thinner than the dicer blade used when the thin film wiring layer 25 is cut, and the dicer blade 40 is diced along the line where the thin film wiring layer 25 is cut.
[0077]
As described above, by separating the thin film wiring layer 25 in the state of being formed on the silicon wafer, the area of the thin film wiring layer 25 connected together becomes small, and the silicon wafer 23 is removed by etching. At this time, cracks generated in the thin film wiring layer 25 are less likely to occur.
[0078]
Next, a test method for the thin film multilayer substrate formed by the above method will be described.
[0079]
First, as shown in FIG. 40, an electrical continuity test can be performed in a state where the thin film wiring layer 25 (corresponding to the thin film multilayer substrate 21) is formed on the silicon wafer 23. Since the thickness of the silicon wafer 23 is 500 to 700 μm and has rigidity, the electrical continuity can be checked by bringing the test probe 55 into contact with the upper electrode of the thin film wiring layer 25. As a result, testing in a wafer state becomes possible, and a large number of thin film multilayer substrates 21 can be efficiently tested.
[0080]
Also, as shown in FIG. 41, a conductive portion 25a that penetrates through the thin film wiring layer 25 and extends from the metal thin film layer 24 to the opposite surface is provided, and the surfaces of the metal thin film layer 24 and the thin film wiring layer 25 are provided. The quality of the thin-film multilayer substrate 21 can be checked by measuring the capacitance between the wiring layers. In this case, since the metal wiring layer 24 is finally removed, the function of the thin film multilayer substrate 21 is not affected. Further, by providing the conductive portion 25a at the portion where the thin film wiring layer 25 is cut by dicing, the conductive portion 25a can be removed by dicing when the thin film wiring layer 25 is separated.
[0081]
42, after a thin film wiring layer 25 (corresponding to the thin film multilayer substrate 21) is formed on the silicon wafer 23, a test wiring layer 56 is formed on the thin film wiring layer 25 and a predetermined test is performed. You can also. The test wiring layer 56 may be formed by sputtering or the like and removed by etching after the test is completed.
[0082]
Furthermore, as shown in FIG. 43, after the silicon wafer 23 and the metal thin film layer 24 are removed by spin etching, the test may be performed with the thin film wiring layer 25 attached to the support member 36. Also in this case, since the support member 36 has rigidity, it is possible to check electrical continuity by bringing the test probe 55 into contact with the lower electrode of the thin film wiring layer 25. As a result, a large number of thin-film multilayer substrates 21 can be efficiently tested as in the wafer state.
[0083]
As described above, the present specification discloses the following invention.
[0084]
(Appendix 1) A thin film multilayer substrate;
At least one semiconductor element mounted on the thin film multilayer substrate;
A package substrate to which the thin film multilayer substrate is connected;
An external connection terminal provided on the package substrate;
A semiconductor device comprising:
The thin film multilayer substrate is fixed to the package substrate.
[0085]
(Supplementary note 2) The semiconductor device according to supplementary note 1, wherein
A semiconductor device, wherein a heat radiating member is attached to a back surface of the semiconductor element.
[0086]
(Appendix 3) A method of manufacturing a semiconductor device,
A metal thin film layer is formed on a silicon substrate,
A conductive layer and an insulating layer are formed in multiple stages on the metal thin film layer to form a thin film multilayer substrate,
A support member is attached to the thin film multilayer substrate with an adhesive member,
Removing the silicon substrate and the metal thin film layer;
The thin film multilayer substrate is separated into pieces together with the support member,
Mounting the thin film multilayer substrate on a package substrate, fixing the thin film multilayer substrate to the package substrate;
Decreasing the adhesive strength of the adhesive member, peeling the support member and the adhesive member from the thin film multilayer substrate,
A semiconductor element is mounted on the thin film multilayer substrate.
A method for manufacturing a semiconductor device.
[0087]
(Additional remark 4) It is a manufacturing method of the semiconductor device of Additional remark 3, Comprising:
The adhesive member has a thermally foamed adhesive material on a surface that contacts the thin film multilayer substrate,
The process of peeling the said adhesive member includes the process of heating the said adhesive member to the temperature more than the foaming start temperature of the said thermally foaming adhesive material, The manufacturing method of the semiconductor device characterized by the above-mentioned.
[0088]
(Additional remark 5) It is a manufacturing method of the semiconductor device of Additional remark 3, Comprising:
The adhesive member has a UV curable adhesive on the surface that contacts the thin film multilayer substrate,
The method of manufacturing a semiconductor device, wherein the step of peeling the adhesive member includes a step of irradiating the adhesive member with ultraviolet rays.
[0089]
(Appendix 6) A method of manufacturing a semiconductor device according to appendix 3,
From the step of removing the silicon substrate from the thin film multilayer substrate to the step of mounting and fixing the thin film multilayer substrate on the package substrate, the support member is attached to the thin film multilayer substrate by the adhesive member. A method for manufacturing a semiconductor device.
[0090]
(Supplementary note 7) A method of manufacturing a semiconductor device according to supplementary note 3, wherein
The method of manufacturing a semiconductor device, wherein the thin film multilayer substrate, the adhesive member, and the support member are simultaneously cut in the step of dividing the thin film multilayer substrate into individual pieces.
[0091]
(Appendix 8) A method of manufacturing a semiconductor device according to appendix 3,
Before the step of removing the silicon substrate, the method of manufacturing a semiconductor device, wherein only the thin film multilayer substrate is cut and separated into pieces while the thin film multilayer substrate is fixed to the silicon substrate.
[0092]
(Appendix 9) A thin film multilayer substrate;
At least one semiconductor element mounted on the thin film multilayer substrate;
A package substrate to which the thin film multilayer substrate is connected;
An external connection terminal provided on the package substrate;
A semiconductor device comprising:
The semiconductor element is encapsulated with an encapsulating resin on the thin film multilayer substrate with the back surface exposed.
The thin film multilayer substrate is fixed to the package substrate.
[0093]
(Supplementary note 10) The semiconductor device according to supplementary note 9, wherein
A semiconductor device, wherein a heat radiating member is attached to a back surface of the semiconductor element.
[0094]
(Additional remark 11) It is a manufacturing method of a semiconductor device,
A metal thin film layer is formed on a silicon substrate,
A conductive layer and an insulating layer are formed in multiple stages on the metal thin film layer to form a thin film multilayer substrate,
A semiconductor element is mounted on the thin film multilayer substrate,
Resin-sealing the semiconductor element on the thin film multilayer substrate;
Removing the silicon substrate and the metal thin film layer;
Dividing the thin film multilayer substrate into pieces,
The singulated thin film multilayer substrate is mounted on a package substrate, and the thin film multilayer substrate is fixed to the package substrate.
A method for manufacturing a semiconductor device.
[0095]
(Additional remark 12) It is a manufacturing method of the semiconductor device of Additional remark 3 or 11,
The method of manufacturing a semiconductor device, wherein the step of removing the silicon substrate and the metal thin film layer includes spin etching using hydrofluoric acid.
[0096]
(Additional remark 13) It is a manufacturing method of the semiconductor device of Additional remark 12, Comprising:
The step of removing the silicon substrate and the metal thin film layer includes a step of neutralizing hydrofluoric acid with a neutralizing agent after spin etching using hydrofluoric acid.
[0097]
(Supplementary note 14) A method for manufacturing a semiconductor device according to supplementary note 3 or 11, wherein
A method for manufacturing a semiconductor device, wherein an insulating layer in contact with the metal thin film layer among the insulating layers is formed of a material having higher flexibility than other insulating layers.
[0098]
(Supplementary note 15) A method of manufacturing a semiconductor device according to supplementary note 3 or 11,
The step of forming the metal thin film layer and the thin film multilayer substrate includes forming the metal thin film layer and the thin film multilayer substrate in a state of being individually separated on the silicon substrate. .
[0099]
(Additional remark 16) It is a manufacturing method of the semiconductor device of Additional remark 3 or 11,
After removing the silicon substrate and the metal thin film layer, the exposed insulating layer is irradiated with laser to form an opening, and the conductive layer is exposed in the opening.
[0100]
(Supplementary note 17) A method of manufacturing a semiconductor device according to supplementary note 3 or 11,
A method of manufacturing a semiconductor device, comprising: testing the thin film multilayer substrate before removing the silicon substrate from the thin film multilayer substrate.
[0101]
(Supplementary note 18) A method of manufacturing a semiconductor device according to supplementary note 17,
Forming a conductive portion extending through the thin film multilayer substrate from the metal thin film layer to the surface of the thin film multilayer substrate;
A test method for a semiconductor device, comprising: testing a substrate for depressing the thin film using the conductive portion and a conductive layer of the thin film multilayer substrate.
[0102]
(Supplementary note 19) A method of manufacturing a semiconductor device according to supplementary note 17,
A test wiring layer is formed on the surface of the thin film multilayer substrate in a state where the thin film multilayer substrate is fixed to the silicon substrate, a test is performed, and the test wiring layer is removed after the test is completed Device manufacturing method.
[0103]
(Supplementary note 20) A method of manufacturing a semiconductor device according to supplementary note 3, wherein
A method of manufacturing a semiconductor device, comprising: testing the thin film multilayer substrate in a state where the thin film multilayer substrate is fixed to the support member.
【The invention's effect】
As described above, according to the present invention, various effects described below can be realized.
[0105]
Claim 1 According to the described invention, the thin film multilayer substrate is maintained flat by the support member even if the silicon substrate is removed in the manufacturing process, and can be easily handled without deformation.
[0106]
Claim 2 According to the described invention, the adhesive member can be easily peeled off together with the support member by foaming the foamable adhesive material to reduce the adhesive force.
[0107]
Claim 3 According to the described invention, since the thin film multilayer substrate is divided on the silicon substrate to reduce the area, it is possible to prevent the surface of the thin film substrate from being cracked when the silicon substrate is removed.
[0110]
Claim 4 According to the described invention, the silicon substrate and the metal thin film layer can be easily and efficiently removed.
[0111]
Claim 5 According to the described invention, it is possible to solve the problem caused by the remaining nitric acid in the subsequent step by neutralizing the nitric acid.
[0112]
Claim 6 According to the described invention, since the thin film multilayer substrate is pre-divided on the silicon substrate, the area of the thin film multilayer substrate is reduced, and the surface of the thin film substrate is cracked when the silicon substrate is removed. Can be prevented.
[0113]
Claim 7 According to the described invention, the conductive layer of the thin film multilayer substrate can be easily exposed after removing the silicon substrate.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view of a semiconductor device formed by mounting a plurality of LSIs on a rewiring substrate formed using a silicon substrate.
FIG. 2 is a cross-sectional view of a semiconductor device according to a first embodiment of the present invention.
FIG. 3 is a cross-sectional view of a modification of the semiconductor device according to the first embodiment of the present invention.
4 is a view (No. 1) for describing a manufacturing step of the semiconductor device shown in FIG. 2; FIG.
5 is an enlarged view of a portion A shown in FIG.
6 is a view (No. 2) for explaining a manufacturing step of the semiconductor device shown in FIG. 2; FIG.
7 is a cross-sectional view showing the structure of the adhesive film shown in FIG.
8 is a view (No. 3) for explaining a manufacturing step of the semiconductor device shown in FIG. 2; FIG.
9 is a view (No. 4) for explaining a production step of the semiconductor device shown in FIG. 2; FIG.
10 is a view (No. 5) for explaining a production step of the semiconductor device shown in FIG. 2; FIG.
11 is a view (No. 6) for explaining a production step of the semiconductor device shown in FIG. 2; FIG.
12 is a view (No. 7) for explaining a production step of the semiconductor device shown in FIG. 2; FIG.
13 is a view (No. 8) for explaining a production step of the semiconductor device shown in FIG. 2; FIG.
14 is a view (No. 9) for explaining a production step of the semiconductor device shown in FIG. 2; FIG.
15 is a cross-sectional view showing a modified example of the semiconductor device shown in FIG. 2;
FIG. 16 is a cross-sectional view of a semiconductor device according to a second embodiment of the present invention.
17 is a view (No. 1) for explaining a manufacturing step of the semiconductor device shown in FIG. 16; FIG.
FIG. 18 is a view (No. 2) for explaining the manufacturing process of the semiconductor device shown in FIG. 16;
FIG. 19 is a diagram (No. 3) for explaining the manufacturing process of the semiconductor device shown in FIG. 16;
FIG. 20 is a view (No. 4) for explaining the production step of the semiconductor device shown in FIG. 16;
FIG. 21 is a view (No. 5) for explaining a manufacturing step of the semiconductor device shown in FIG. 16;
22 is a view (No. 6) for explaining a production step of the semiconductor device shown in FIG. 16;
FIG. 23 is a view (No. 7) for explaining a manufacturing step of the semiconductor device shown in FIG. 16;
24 is a cross-sectional view showing a modified example of the semiconductor device shown in FIG. 16;
FIG. 25 is a diagram showing a step of polishing the back surface of the LSI in the semiconductor device shown in FIG. 16;
FIG. 26 is a diagram showing a step after the back surface of the LSI is polished in the semiconductor device shown in FIG. 16;
FIG. 27 is a cross-sectional view showing a modification of the thin film wiring layer.
FIG. 28 is a diagram showing a crack generated in a thin film wiring layer.
FIG. 29 is a diagram (No. 1) for explaining a production process of the modification of the thin film wiring layer;
FIG. 30 is a diagram (No. 2) for explaining the production process of the modification of the thin film wiring layer;
FIG. 31 is a diagram (No. 3) for explaining the production process of the modification of the thin film wiring layer;
FIG. 32 is a diagram for explaining a process of dividing into individual pieces from the stage of forming a thin film wiring layer.
FIG. 33 is a plan view of a silicon wafer on which an individual thin film wiring layer is formed.
34 is a diagram showing a step of dicing the support member to which the thin film wiring layer shown in FIG. 32 is fixed.
FIG. 35 is a view (No. 1) for describing a step of dividing the thin film wiring layer into pieces while the thin film wiring layer is formed on the silicon wafer;
FIG. 36 is a diagram (No. 2) for explaining the step of dividing the thin film wiring layer into pieces while the thin film wiring layer is formed on the silicon wafer;
FIG. 37 is a diagram (No. 3) for explaining the step of dividing the thin film wiring layer into pieces while the thin film wiring layer is formed on the silicon wafer;
38 is a view (No. 4) for describing a step of dividing the thin film wiring layer into pieces while the thin film wiring layer is formed on the silicon wafer. FIG.
FIG. 39 is a view (No. 5) for describing a step of dividing the thin film wiring layer into pieces while the thin film wiring layer is formed on the silicon wafer.
FIG. 40 is a diagram illustrating a method for testing a thin film multilayer substrate during a manufacturing process of a semiconductor device.
FIG. 41 is a diagram illustrating a method for testing a thin film multilayer substrate during a manufacturing process of a semiconductor device.
FIG. 42 is a diagram illustrating a method for testing a thin film multilayer substrate during a manufacturing process of a semiconductor device.
FIG. 43 is a diagram illustrating a method for testing a thin film multilayer substrate during a manufacturing process of a semiconductor device.
[Explanation of symbols]
4,5 LSI
6 Chip parts
8 electrode pads
10 Package substrate
12 Solder balls
20, 50 Semiconductor device
21 Thin film multilayer substrate
22 Underfill
23 Silicon wafer
24 Metal thin film layer
25 Thin film wiring layer
26 Lower electrode
27 Upper electrode
28, 33 Au plating layer
29,32 Ni plating layer
30,31 C plating layer
35 Adhesive film
36 Support members
38 Solder bump
41 heat spreader
51 Sealing resin

Claims (7)

半導体装置の製造方法であって、
シリコン基板上に金属薄膜層を形成し、
該金属薄膜層上に導電層及び絶縁層を多段に形成して薄膜多層基板を形成し、
前記薄膜多層基板に支持部材を接着部材により貼り付け、
前記シリコン基板及び前記金属薄膜層を除去し、
前記薄膜多層基板を前記支持部材と共に個片化し、
前記薄膜多層基板をパッケージ基板に搭載して、前記薄膜多層基板を前記パッケージ基板に固定し、
前記接着部材の粘着力を低下させて、前記支持部材及び前記接着部材を前記薄膜多層基板から剥離し、
前記薄膜多層基板に半導体素子を搭載する
ことを特徴とする半導体装置の製造方法。A method for manufacturing a semiconductor device, comprising:
A metal thin film layer is formed on a silicon substrate,
A conductive layer and an insulating layer are formed in multiple stages on the metal thin film layer to form a thin film multilayer substrate,
A support member is attached to the thin film multilayer substrate with an adhesive member,
Removing the silicon substrate and the metal thin film layer;
The thin film multilayer substrate is separated into pieces together with the support member,
Mounting the thin film multilayer substrate on a package substrate, fixing the thin film multilayer substrate to the package substrate;
Decreasing the adhesive strength of the adhesive member, peeling the support member and the adhesive member from the thin film multilayer substrate,
A semiconductor device is mounted on the thin film multilayer substrate. A method for manufacturing a semiconductor device, comprising: 請求項１記載の半導体装置の製造方法であって、
前記接着部材は、前記薄膜多層基板に接触する面に熱発泡粘着材を有しており、
前記接着部材を剥離する工程は、前記接着部材を前記熱発泡粘着材の発泡開始温度以上の温度に加熱する工程を含むことを特徴とする半導体装置の製造方法。A method of manufacturing a semiconductor device according to claim 1,
The adhesive member has a thermally foamed adhesive material on a surface that contacts the thin film multilayer substrate,
The process of peeling the said adhesive member includes the process of heating the said adhesive member to the temperature more than the foaming start temperature of the said thermally foaming adhesive material, The manufacturing method of the semiconductor device characterized by the above-mentioned. 請求項２記載の半導体装置の製造方法であって、
前記シリコン基板を除去する工程の前に、前記薄膜多層基板が前記シリコン基板に固定された状態で前記薄膜多層基板のみを切断して個片化しておくことを特徴とする半導体装置の製造方法。A method of manufacturing a semiconductor device according to claim 2,
Before the step of removing the silicon substrate, the method of manufacturing a semiconductor device, wherein only the thin film multilayer substrate is cut and separated into pieces while the thin film multilayer substrate is fixed to the silicon substrate. 請求項１記載の半導体装置の製造方法であって、
前記シリコン基板及び金属薄膜層を除去する工程は、フッ硝酸を用いたスピンエッチングを含むことを特徴とする半導体装置の製造方法。 A method of manufacturing a semiconductor device according to claim 1,
The method of manufacturing a semiconductor device, wherein the step of removing the silicon substrate and the metal thin film layer includes spin etching using hydrofluoric acid . 請求項４記載の半導体装置の製造方法であって、
前記シリコン基板及び金属薄膜層を除去する工程は、フッ硝酸を用いたスピンエッチングの後に、フッ硝酸を中和剤により中和する工程を含むことを特徴とする半導体装置の製造方法。 A method of manufacturing a semiconductor device according to claim 4,
The step of removing the silicon substrate and the metal thin film layer includes a step of neutralizing hydrofluoric acid with a neutralizing agent after spin etching using hydrofluoric acid . 請求項１記載の半導体装置の製造方法であって、
前記金属薄膜層及び前記薄膜多層基板を形成する工程は、前記金属薄膜層及び前記薄膜多層基板を前記シリコン基板上で予め個片化された状態に形成することを特徴とする半導体装置の製造方法。 A method of manufacturing a semiconductor device according to claim 1,
The step of forming the metal thin film layer and the thin film multilayer substrate includes forming the metal thin film layer and the thin film multilayer substrate in a state of being individually separated on the silicon substrate. . 請求項１記載の半導体装置の製造方法であって、
前記シリコン基板及び前記金属薄膜層を除去した後、露出した前記絶縁層にレーザを照射して開口を形成し、該開口内で前記導電層を露出させることを特徴とする半導体装置の製造方法。 A method of manufacturing a semiconductor device according to claim 1,
After removing the silicon substrate and the metal thin film layer, the exposed insulating layer is irradiated with laser to form an opening, and the conductive layer is exposed in the opening .
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