JP5739836B2 - Switching power supply - Google Patents
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Description
この発明は、フルブリッジ型のスイッチング電源装置に関する。 The present invention relates to a full-bridge type switching power supply device.
従来から、特許文献1の従来技術として開示されているように、フェイズシフト制御によって出力電圧を安定化するフルブリッジ型のスイッチング電源装置がある。この種のスイッチング電源装置は、例えば1kWを超えるような比較的大きい電力を出力する装置に適しており、電源回路の高効率化やスイッチング周波数の固定化などの面で有利である。
Conventionally, there is a full-bridge type switching power supply device that stabilizes an output voltage by phase shift control, as disclosed in the prior art of
また、図13に示す従来のスイッチング電源装置10も、フェイズシフト制御によって出力電圧を安定化するフルブリッジ型のスイッチング電源装置であり、通常運転時は上記のスイッチング電源装置と同様の動作をする。ここでは、さらに効率を向上させるため、出力側の整流平滑回路の整流部に同期整流用の整流素子が用いられている。以下、スイッチング電源装置10の構成と通常運転時の動作について詳しく説明する。
The conventional
スイッチング電源装置10は、ハイサイド側の第一主スイッチング素子12及びローサイド側の第二主スイッチング素子14の直列回路である第一アーム16と、ハイサイド側の第三主スイッチング素子18及びローサイド側の第四主スイッチング素子20の直列回路である第二アーム22とを備えている。第一及び第二アーム16,22の両端は一対の入力端子24a,24bに接続され、直流入力電源26の入力電圧Viが印加される。第一乃至四主スイッチング素子12,14,18,20は、一般的なNチャネルのMOS型FETが選択されている。
The switching
主トランス28は、一次巻線30及び互いに直列に接続された二次巻線32a,32bを有し、一次巻線30が第一アーム16の中点と第二アーム22の中点との間に接続されている。各主スイッチング素子がオンオフすると、一次巻線30に入力電圧Viを断続した交流電圧が入力され、それを変圧して二次巻線32a,32bから出力する。各巻線に付したドットは極性を表わしている。
The
第一アーム16の中点と第二アーム22の中点との間であって、一次巻線30と直列の位置に、後述するソフトスイッチング動作に寄与する共振インダクタ34が設けられている。
A
主トランス28の二次巻線32a,32bには、二次巻線32a,32bに発生した交流電圧を整流する整流部36と、その整流電圧を平滑する平滑部38とで構成された整流平滑回路40が接続されている。整流部36は、NチャネルのMOS型FETである第一及び第二整流素子42a,42bと、各整流素子42a,42bを駆動する同期整流駆動回路44とで構成されている。第一整流素子42aは、ドレイン端子が二次巻線32aのドット側の一端に接続され、第二整流素子42bは、ドレイン端子が二次巻線32bのドットと反対側の一端に接続され、各整流素子42a,42bのソース端子が互いに接続されている。整流部36は、二次巻線32a,32bの中点と、各整流素子42a,42bのソース端子との間に整流電圧を出力する。
The
同期整流駆動回路44は、二次巻線32a,32bの電圧又はこれに対応する電圧(例えば、図示しない別巻線の電圧)を検出し、各整流素子42a,42bをオン又はオフさせる。具体的には、二次巻線32a,32bの両端に「ドット側が正の電圧」が発生しているときは、第一整流素子42aをオフ、第二整流素子42bをオンさせ、「ドットと反対側が正の電圧」が発生しているときは、第一整流素子42aをオン、第二整流素子42bをオフさせ、電圧が発生していないときは、第一整流素子42aと第二整流素子42bを共にオンさせる。
The synchronous
平滑部38は、二次巻線32a,32bの中点と各整流素子42a,42bのソース端子との間に出力される整流電圧を平滑するローパスフィルタであり、平滑インダクタ46と平滑コンデンサ48とで構成されている。平滑コンデンサ48の両端は一対の出力端子50a,50bに接続されている。
The
このように、整流平滑回路40は、いわゆるセンタタップ型の整流平滑回路であり、整流部36の整流電圧を平滑部38で平滑して直流の出力電圧Voを生成し、負荷52に向けて出力電圧Voと出力電流Ioを供給する。
As described above, the rectifying /
各主スイッチング素子12,14,18,20のオンオフは、出力電圧検出回路54の出力に基づき、スイッチング制御回路56により制御される。出力電圧検出回路54は、出力端子50a,50bに発生する出力電圧Voを検出して出力電圧信号Vo1を出力する。
On / off of each
スイッチング制御回路56は、出力電圧信号Vo1が目標値Vrに近づくよう各主スイッチング素子12,14,18,20をオンオフさせるための回路であり、図14に示すように、誤差増幅回路58、フェイズシフト変調回路60、第一及び第二アーム駆動回路62,64で構成されている。誤差増幅回路58は、アナログの反転増幅器などであり、出力電圧信号Vo1と目標電圧Vrとの差分を増幅して誤差増幅信号Vo2を出力する。
The
フェイズシフト変調回路60は、パルス幅変調手段66、パルス分配回路68、4つのディレイ回路70a〜70dで構成されている。パルス幅変調手段66は、誤差増幅回路58の誤差増幅信号Vo2を変調して変調パルスVhを出力する。パルス分配回路68は、変調パルスVhをフェイズシフト制御用に分配し、それぞれディレイ回路70a〜70dを通じて4つの変調パルスVh1,Vh2,Vh3,Vh4を出力する。変調パルスVh1,Vh2,Vh3,Vh4は、いずれもハイレベルの時比率が約50%に固定されたパルス電圧であり、ロジックが反転する位相が互いにずれている。
The phase
第一アーム駆動回路62は、2つのバッファ回路72a,72bと、入力巻線74及び出力巻線76a,76bを有する第一駆動トランス78とで構成されている。バッファ回路72a,72bは、出力が入力巻線74のドット側の一端と反対側の一端とにそれぞれ接続され、パルス分配回路68の変調パルスVh1,Vh2のロジックに従って入力巻線74の両端をハイレベル又はローレベルに変化させ、入力巻線74に正又は負方向のパルス電圧を発生させる。第一駆動トランス78は、出力巻線76a,76bが第一及び第二主スイッチング素子12,14のゲート・ソース端子間にそれぞれ接続されている。各巻線に付したドットは極性を表わしており、出力巻線76a,76bのドット側に正の電圧が発生すると第一主スイッチング素子12がオンし、ドットと反対側に正の電圧が発生すると第二主スイッチング素子14がオンする。
The first
第二アーム駆動回路64は、第一アーム駆動回路62と同様に、2つのバッファ回路80a,80bと、入力巻線82及び出力巻線84a,84bを有する第二駆動トランス86とで構成されている。バッファ回路80a,80bは、出力が入力巻線82のドット側の一端と反対側の一端とにそれぞれ接続され、パルス分配回路68の変調パルスVh3,Vh4のロジックに従って入力巻線82の両端をハイレベル又はローレベルに変化させ、入力巻線82に正又は負方向のパルス電圧を発生させる。第二駆動トランス86は、出力巻線84a,84bが第三及び第四主スイッチング素子18,20のゲート・ソース端子間にそれぞれ接続されている。各巻線に付したドットは極性を表わしており、出力巻線84a,84bのドット側に正の電圧が発生すると第三主スイッチング素子18がオンし、ドットと反対側に正の電圧が発生すると第四主スイッチング素子20がオンする。
Similar to the first
このよう、第一アーム駆動回路62は、変調パルスVh1,Vh2に基づいて、第一及び第二主スイッチング素子12,14のゲート・ソース端子間に、第一及び第二駆動パルスVg12,Vg14をそれぞれ出力する。また、第二アーム駆動回路64は、変調パルスVh3,Vh4に基づいて、第三及び第四主スイッチング素子18,20のゲート・ソース端子間に、第三及び第四駆動パルスVg18,Vg20をそれぞれ出力する。
As described above, the first
次に、スイッチング電源装置10の通常運転時の動作について、図15〜図17に基づいて説明する。ここで、スイッチング電源装置10のスイッチングの1周期の長さ(周期tsw)は一定である。1周期の動作は、図15のタイムチャートに示すように、期間T51〜T58に区分して説明することができ、各期間における各主スイッチング素子12,14,18,20及び各整流素子42a,42bの状態と、主要な電流が流れる経路は、図16、図17の等価回路のように表わされる。図16、図17では、NチャネルのMOS型FETを、ドレイン・ソース端子間のスイッチ(12a,14a,18a,20a)、ドレイン・ソース端子間の寄生コンデンサ(12b,14b,18b,20b)、及びソース端子からドレイン端子に電流を流す向きの寄生ダイオード(12c,14c,18c,20c)で表わしてある。
Next, the operation | movement at the time of normal driving | operation of the switching
図15〜図17に示すスイッチング電源装置10の動作は、特許文献1に従来技術として開示されたスイッチング電源装置とほぼ同様である。スイッチング電源装置10は、整流平滑回路40の整流素子42a,42bがMOS型FETであり、ダイオードを使用している特許文献1のスイッチング電源装置と異なるが、何れの整流素子を使用した場合も、通常運転時におけるオンオフのタイミングと流れる電流の向きが同じであり、通常運転時のタイムチャートに大きな違いは現れない。
The operation of the
スイッチング電源装置10は、図15〜図17から分かるように、期間T51に第一及び第四主スイッチング素子12,20がオンすることにより主トランス28の一次巻線30の両端に電圧Viが印加され、同様に、期間T55に第二及び第三主スイッチング素子14,18がオンすることにより一次巻線30の両端に逆方向の電圧Viが印加される。ここでは1周期の長さtswが一定なので、出力電圧Voは、一次巻線30の両端に電圧Viが印加される時間、すなわち期間T51,T55の長さに略比例することになる。例えば、誤差増幅回路58が「出力電圧信号Vo1が目標値Vrよりも低い(高い)」と判断すると、フェイズシフト変調回路60が出力する変調パルスVh1〜Vh4が変化し、それに伴って各駆動パルスVg12〜Vg20の位相関係が変化し、その結果、期間T51,T55が長く(短く)なり、出力電圧信号Vo1が上昇(低下)して目標値Vrと等しくなる。
As can be seen from FIGS. 15 to 17, the switching
また、期間T52,T54,T56,T58における共振インダクタ34の共振動作により、各主スイッチング素子12,14,18,20は、オフ時のドレイン・ソース端子間の電圧がViから略ゼロまで低下したタイミングでオンに転じている。従って、このソフトスイッチング動作により、各主スイッチング素子12,14,18,20のスイッチング損失が小さくなり、スイッチングノイズの発生も抑制される。
In addition, due to the resonance operation of the
特許文献1に従来技術として開示されたスイッチング電源装置、及び従来のスイッチング電源装置10は、いずれもフェイズシフト制御を行うため、スイッチング制御回路が複雑になるという問題がある。例えば、スイッチング電源装置10のスイッチング制御回路56は、上記のように、パルス分配回路68が変調パルスVhをフェイズシフト制御用に分配し、それぞれディレイ回路70a〜70dを通じて変調パルスVh1,Vh2,Vh3,Vh4を出力する機能を有している。フェイズシフト制御に不可欠な「ハイレベルの時比率を約50%に固定した4つのパルス電圧を生成し、ロジック反転の位相を変化させて出力する」という機能を実現するためには、多数のゲート回路やスイッチ回路、フリップフロップ、ディレイ回路等を複雑に組み合わせて構成しなければならない。特許文献1のスイッチング電源装置の場合も、スイッチング制御回路(スイッチング制御部)の内部構成は詳しく記載されていないが、同様の問題があると考えられる。
Since both the switching power supply device disclosed in
また、スイッチング電源装置10の場合、第一及び第二整流素子42a,42bとして同期整流用のMOS型FETが使用され、整流部36の損失が小さいという利点があるが、複数台のスイッチング電源装置10の出力を互いに接続して並列運転を行う用途には不適であるという問題がある。
In the case of the switching
同一のスイッチング電源装置10を2台用意すると、内部素子の特性の個体差により、出力電圧設定値Vor(出力電圧Vo1が目標値Vrと一致しているときの出力電圧Vo)が僅かに異なる。その2台の出力を互いに接続して並列運転を行うと、出力電圧設定値Vorが低い方のスイッチング電源装置10にとっては、出力端子50a,50bの間に自己の出力電圧設定値Vorよりも僅かに高い電圧Vohが外部印加されることになる。すると、双方向に導通可能なMOS型FETである整流素子42a,42bを通じて電流が逆流し、平滑インダクタ46が偏磁し、やがて磁気飽和に至って過大な電流が流れ、整流素子42a,42b等が破壊してしまう可能性がある。
When two identical switching
以下、スイッチング電源装置10の出力端子50a,50bに外部電源88が接続され、高い電圧Vohが印加された時に発生する逆流動作について詳しく説明する。ここで、スイッチング電源装置10は、一次巻線30の両端に電圧Viが印加される時間(図15の通常運転時における期間T51,T55)がゼロにならないように最小時間が規定され、スイッチング制御回路56がこの最小時間を超える範囲でフェイズシフト制御を行うものとする。
Hereinafter, the backflow operation that occurs when the
スイッチング電源装置10のスイッチングの1周期(周期tsw)の動作は、図18のタイムチャートに示すように期間T61〜T68に区分して説明することができ、各期間における各主スイッチング素子12,14,18,20及び各整流素子42a,42bの状態と、主要な電流が流れる経路は、図19、図20の等価回路のように表わされる。
The operation of one period (period tsw) of switching of the switching
まず、期間T61は、駆動パルスVg12,Vg14,Vg18,Vg20がハイレベル、ローレベル、ローレベル、ハイレベルであり、第一及び第四スイッチ12a,20aがオンし、第二及び第三スイッチ14a,18aがオフしている。従って、主トランス28の一次巻線30の両端に「ドットと反対側が正の電圧Vi」が印加され、二次巻線32a,32bの両端に「ドットと反対側が正の電圧」が発生するので、整流素子42aがオンし、整流素子42bがオフする。
First, in the period T61, the drive pulses Vg12, Vg14, Vg18, Vg20 are at a high level, a low level, a low level, and a high level, the first and
平滑インダクタ46は、期間T61の開始前までに励磁エネルギーが蓄積されており、期間T61に移行すると励磁エネルギーを放出する動作が始まる。平滑インダクタ46が励磁エネルギーを放出する電流(エネルギー放出電流)は、図19(a)に示すように、平滑インダクタ46、二次巻線32a、整流素子42a、外部電源88、平滑インダクタ46の経路に流れ、さらに主トランス28を介して、一次巻線30、共振インダクタ34、第一スイッチ12a、直流入力電源26、第四スイッチ20a、一次巻線30の経路に流れ、平滑インダクタ46の励磁エネルギーが直流入力電源26に向かって回生される。従って、図18に示すように、平滑インダクタ46の電流I46は、負の値からゼロに向かって直線的に減少する波形になる。このとき、エネルギー放出電流が共振インダクタ34に流れることによって、共振インダクタ34に励磁エネルギーが蓄積される。
The smoothing
スイッチング制御回路56は、出力電圧検出回路54が出力する出力電圧信号Vo1、すなわち出力端子50a,50bの間の電圧Vohに対応した出力電圧信号Vo1を受け、「出力電圧Vo1が目標値Vrよりも高い」と判断し、出力電圧信号Vo1を低くするため、期間T61の長さ(すなわち、一次巻線30に電圧Viが印加される時間)を規定の最小時間まで短くするフェイズシフト制御を行う。この制御によって第四駆動パルスVg20がローレベルに反転し、期間T61が終了する。
The switching
期間T62に移行すると、第四駆動パルスVg20がローレベルになるので、第四スイッチ20aがオフする。その他の駆動パルスVg12,Vg14,Vg18はハイレベル、ローレベル、ローレベルを継続し、第一、第二及び第三スイッチ12a,14a,18aがオン、オフ、オフを継続する。第四スイッチ20aがオフに転じると、図19(b)に示すように、平滑インダクタ46からのエネルギー放出電流の経路が、第四スイッチ20aから第四寄生ダイオード20cに切り替わるものの、実質的に回路動作上の変化はなく期間T61と同様の状態が継続され、図18に示すように、平滑インダクタの電流I46が直線的にゼロに向かって減少する。その後、後述する期間T65を最小時間まで短くするフェイズシフト制御によって第三駆動パルスVg18がハイレベルに反転し、期間T62が終了する。
In the period T62, the fourth drive pulse Vg20 becomes low level, so the
期間T63に移行すると、第三駆動パルスVg18がハイレベルになるので、第三スイッチ18aがオンする。その他の駆動パルスVg12,Vg14,Vg20はハイレベル、ローレベル、ローレベルを継続し、第一、第二及び第四スイッチ12a,14a,20aがオン、オフ、オフを継続する。従って、一次巻線30と共振インダクタ34の直列回路の両端が第一及び第三スイッチ12a,18aを通じて短絡される状態になり、一次巻線30の両端に電圧が発生しなくなる。すると、二次巻線32a,32bにも電圧が発生しなくなるので、整流素子42aだけでなく整流素子42bもオンになる。
When the period T63 is entered, the third drive pulse Vg18 becomes high level, so the
平滑インダクタ46は、直流入力電源26に向けてエネルギー放出電流を流すことができなくなるので、期間T63に移行すると、外部電源88が平滑インダクタ46に励磁エネルギーを蓄積する動作が始まる。外部電源88が平滑インダクタ46に励磁エネルギーを蓄積する電流(エネルギー蓄積電流)は、図19(c)に示すように、外部電源88、平滑インダクタ46、二次巻線32a,32b、整流素子42a,42b、外部電源88の経路に流れる。従って、図18に示すように、平滑インダクタ46の電流I46は、負の方向に直線的に増加する波形になる。このとき、共振インダクタ34は、期間T63の開始前までに蓄積された励磁エネルギーを放出する動作を行うため、共振インダクタ34、第一スイッチ12a、第三スイッチ18a、一次巻線30、共振インダクタ34の経路にエネルギー放出電流が流れる。その後、第一駆動パルスVg12がローレベルに反転し、期間T63が終了する。
Since the smoothing
期間T64に移行すると、第一駆動パルスVg12がローレベルになるので、第一スイッチ12aがオフする。その他の駆動パルスVg14,Vg18,Vg20はローレベル、ハイレベル、ローレベルを継続し、第二、第三及び第四スイッチ14a,18a,20aがオフ、オン、オフを継続する。第一スイッチ12aがオフに転じると、図19(d)に示すように、共振インダクタ34からのエネルギー放出電流の経路が、第一スイッチ12aから第一寄生ダイオード12cに切り替わるものの、実質的に回路動作上の変化はなく期間T63と同様の状態が継続される。また、期間T63と同様に整流素子42a,42bのオンが継続されるので、図18に示すように、平滑インダクタ46の電流I46が負の方向に直線的に増加する。その後、第二駆動パルスVg14が、周期tswの中間点でハイレベルに反転し、期間T64が終了する。
When the period T64 starts, the first drive pulse Vg12 goes to a low level, so the
期間T65に移行すると、第二駆動パルスVg14がハイレベルになるので、スイッチ14aがオンする。その他の駆動パルスVg12,Vg18,Vg20はローレベル、ハイレベル、ローレベルを継続し、第一、第三及び第四スイッチ12a,18a,20aがオフ、オン、オフを継続する。従って、主トランス28の一次巻線30の両端に「ドット側が正の電圧Vi」が印加され、二次巻線32a,32bの両端に「ドット側が正の電圧」が発生するので、整流素子42aがオフし、整流素子42bがオンする。
In the period T65, the second drive pulse Vg14 becomes high level, so that the
平滑インダクタ46は、期間T65の開始前までに励磁エネルギーが蓄積されており、期間T65に移行すると励磁エネルギーを放出する動作が始まる。平滑インダクタ46のエネルギー放出電流は、図20(a)に示すように、平滑インダクタ46、二次巻線32b、整流素子42b、外部電源88、平滑インダクタ46の経路に流れ、さらに主トランス28を介して、一次巻線30、第三スイッチ18a、直流入力電源26、第二スイッチ14a、共振インダクタ34、一次巻線30の経路に流れ、平滑インダクタ46の励磁エネルギーが直流入力電源26に向かって回生される。従って、図18に示すように、平滑インダクタ46の電流I46は、負の値からゼロに向かって直線的に減少する波形になる。このとき、エネルギー放出電流が共振インダクタ34に流れることによって、共振インダクタ34に励磁エネルギーが蓄積される。
The smoothing
スイッチング制御回路56は、期間T61で説明したのと同様に、出力電圧信号Vo1を低くするため、期間T65の長さ(すなわち、一次巻線30に電圧Viが印加される時間)を規定の最小時間まで短くするフェイズシフト制御を行う。この制御によって第三駆動パルスVg18がローレベルに反転し、期間T65が終了する。
As described in the period T61, the switching
期間T66に移行すると、第三駆動パルスVg18がローレベルになるので、第三スイッチ18aがオフする。その他の駆動パルスVg12,Vg14,Vg20はローレベル、ハイレベル、ローレベルを継続し、第一、第二及び第四スイッチ12a,14a,20aがオフ、オン、オフを継続する。第三スイッチ18aがオフに転じると、図20(b)に示すように、平滑インダクタ46のエネルギー放出電流の経路が、第三スイッチ18aから第三寄生ダイオード18cに切り替わるものの、実質的に回路動作上の変化はなく期間T65と同様の状態が継続され、図18に示すように、平滑インダクタの電流I46が直線的にゼロに向かって減少する。その後、上記の期間T61を最小時間まで短くするフェイズシフト制御によって第四駆動パルスVg20がハイレベルに反転し、期間T66が終了する。
In the period T66, the third drive pulse Vg18 becomes low level, so the
期間T67に移行すると、第四駆動パルスVg20がハイレベルになるので、第四スイッチ20aがオンする。その他の駆動パルスVg12,Vg14,Vg18はローレベル、ハイレベル、ローレベルを継続し、第一、第二及び第三スイッチ12a,14a,18aがオフ、オン、オフを継続する。従って、一次巻線30と共振インダクタ34の直列回路の両端が第二及び第四スイッチ14a,20aを通じて短絡される状態になり、一次巻線30の両端に電圧が発生しなくなる。すると、二次巻線32a,32bにも電圧が発生しなくなるので、整流素子42bだけでなく整流素子42aもオンになる。
In the period T67, the fourth drive pulse Vg20 becomes high level, so the
平滑インダクタ46は、直流入力電源26に向けてエネルギー放出電流を流すことができなくなるので、期間T67に移行すると、外部電源88が平滑インダクタ46に励磁エネルギーを蓄積する動作が始まる。外部電源88からのエネルギー蓄積電流は、図20(c)に示すように、外部電源88、平滑インダクタ46、二次巻線32a,32b、整流素子42a,42b、外部電源88の経路に流れる。従って、図18に示すように、平滑インダクタ46の電流I46は、負の方向に直線的に増加する波形になる。このとき、共振インダクタ34は、期間T67の開始前までに蓄積された励磁エネルギーを放出する動作を行うため、共振インダクタ34、一次巻線30、第四スイッチ20a、第二スイッチ14a、共振インダクタ34の経路にエネルギー放出電流が流れる。その後、第二駆動パルスVg14がローレベルに反転し、期間T67が終了する。
Since the smoothing
期間T68に移行すると、第二駆動パルスVg14がローレベルになるので、第二スイッチ14aがオフする。その他の駆動パルスVg12,Vg18,Vg20はローレベル、ローレベル、ハイレベルを継続し、第一、第三及び第四スイッチ14a,18a,20aがオフ、オフ、オンを継続する。第二スイッチ12aがオフに転じると、図20(d)に示すように、共振インダクタ34のエネルギー放出電流の経路が、第二スイッチ14aから第二寄生ダイオード14cに切り替わるものの、実質的に回路動作上の変化はなく期間T67と同様の状態が継続される。また、期間T67と同様に整流素子42a,42bのオンが継続されるので、図18に示すように、平滑インダクタの電流I46が負の方向に直線的に増加する。その後、第二駆動パルスVg14が、周期tswの終点でハイレベルに反転し、期間T68が終了する。期間T68が終了すると期間T61に戻り、上述した期間T61〜T68の動作を繰り返す。
In the period T68, the second drive pulse Vg14 becomes low level, so the
ここで、平滑インダクタ46の電流I46が問題になる。周期tswの前半の期間T61〜T64において、平滑インダクタ46から励磁エネルギーが放出されるのは期間T61,T62であり、特に、期間T61が規定の最小時間に制御されて非常に短くなるので、期間T62の終了時にエネルギー放出電流がゼロにならず、励磁エネルギーが残留する。そして、励磁エネルギーが残留した状態で期間T63が始まり、期間T63,T64の間に励磁エネルギーが累積的に蓄積される。その結果、平滑インダクタ46の電流I46の負方向の値が、期間T61の開始時よりも期間T64の終了時の方が大きくなり、平滑インダクタ46の偏磁が進行する。周期tswの後半の期間T65〜T68においても同様に、平滑インダクタ46の電流I46の負方向の値が、期間T65の開始時よりも期間T68の終了時の方が大きくなり、平滑インダクタ46の偏磁がさらに進行する。従って、期間T61〜T68の動作を繰り返すうちに平滑インダクタ46が磁気飽和し、外部電源88から平滑インダクタ46の方向に大きい逆電流が流れやすくなり、整流素子42a,42b等の回路素子が故障する可能性が高くなる。
Here, the current I46 of the smoothing
なお、特許文献1の従来技術として開示されたスイッチング電源装置の場合は、整流平滑回路の整流素子がダイオードなので、平滑インダクタ46から二次巻線32a,32bの方向に電流が流れるのが阻止されるので、外部電圧印加されたとしても、図19、図20に示すような動作は起こらない。
In the case of the switching power supply device disclosed as the prior art of
この発明は、上記背景技術に鑑みて成されたものであり、スイッチング制御回路をシンプルに構成することができ、主スイッチング素子のソストスイッチングが可能なフルブリッジ型のスイッチング電源装置を提供することを目的とする。 The present invention has been made in view of the above-described background art, and provides a full-bridge type switching power supply device in which the switching control circuit can be simply configured and the main switching element can be subjected to the soot switching. Objective.
この発明は、ハイサイド側の第一主スイッチング素子及びローサイド側の第二主スイッチング素子の直列回路で構成され、その両端に直流入力電源が接続される第一アームと、ハイサイド側の第三主スイッチング素子及びローサイド側の第四主スイッチング素子の直列回路で構成され、その両端に直流入力電源が接続される第二アームと、
一次巻線及び二次巻線を有し、前記一次巻線が前記第一アームの中点と前記第二アームの中点との間に設けられた主トランスと、前記第一アームの中点と前記第二アームの中点との間の、前記一次巻線と直列の位置に設けられたけられた共振インダクタと、
前記二次巻線に接続され、前記二次巻線に発生した交流電圧を整流する整流部、及び整流電圧を平滑して直流の出力電圧を出力する平滑部で構成された整流平滑回路と、
出力電圧又はこれに対応する電圧を検出し、出力電圧信号を出力する出力電圧検出回路と、前記各主スイッチング素子に向けて第一乃至四駆動パルスをそれぞれ出力し、前記出力電圧信号が目標値に近づくよう前記各主スイッチング素子をオンオフさせるスイッチング制御回路と、を備えたフルブリッジ型のスイッチング電源装置であって、
前記スイッチング制御回路は、前記一次巻線に入力電圧が正方向に印加される第一期間、電圧が印加されない第二期間、入力電圧が負方向に印加される第三期間、及び再度電圧が印加されない第四期間を1周期とし、前記第一及び第二期間の合計時間と前記第三及び第四期間の合計時間とを等しくする前記第一乃至四駆動パルスであって、前記第一期間に、前記第一主スイッチング素子をオン、前記第二主スイッチング素子をオフ、前記第三主スイッチング素子をオフ、前記第四主スイッチング素子をオンさせ、前記第二期間に入ると、前記第四主スイッチング素子をオフに反転させ、その後、前記第三主スイッチング素子をオンに反転させ、その後、前記第三期間が開始する前に前記第一主スイッチング素子をオフに反転させ、前記第三期間に入ると、前記第二主スイッチング素子をオンに反転させ、前記第四期間に入ると、前記第二主スイッチング素子をオフに反転させ、その後、前記第一主スイッチング素子をオンに反転させ、その後、前記第一期間が開始する前に前記第三主スイッチング素子をオフに反転させ、再び前記第一期間に入ると、前記第四主スイッチング素子をオンに反転させる前記第一乃至四駆動パルスを出力するスイッチング電源装置である。
The present invention comprises a series circuit of a first main switching element on the high side and a second main switching element on the low side, a first arm having a DC input power supply connected to both ends thereof, and a third circuit on the high side. A second arm composed of a series circuit of a main switching element and a fourth main switching element on the low side, and a DC input power supply connected to both ends thereof;
A primary transformer having a primary winding and a secondary winding, wherein the primary winding is provided between a midpoint of the first arm and a midpoint of the second arm; and a midpoint of the first arm And a resonant inductor provided in a position in series with the primary winding between the second arm and the middle point of the second arm;
A rectifying and smoothing circuit connected to the secondary winding and configured to rectify the AC voltage generated in the secondary winding, and a smoothing unit that smoothes the rectified voltage and outputs a DC output voltage;
An output voltage detection circuit that detects an output voltage or a voltage corresponding to the output voltage and outputs an output voltage signal, and outputs first to fourth drive pulses to each of the main switching elements, and the output voltage signal is a target value. A switching control circuit for turning on and off each of the main switching elements so as to approach
The switching control circuit includes a first period in which an input voltage is applied to the primary winding in a positive direction, a second period in which no voltage is applied, a third period in which an input voltage is applied in a negative direction, and a voltage is applied again. The first to fourth drive pulses, wherein the fourth period that is not performed is one cycle, and the total time of the first and second periods is equal to the total time of the third and fourth periods, the first main switching element oN, the second main switching element off, the third main switching element off, by turning on the fourth main switching element, enters into the second period, the fourth main Reversing the switching element off, then reversing the third main switching element on, then reversing off the first main switching element before the start of the third period, When entering, the second main switching element is inverted to ON, and when entering the fourth period, the second main switching element is inverted to OFF, and then the first main switching element is inverted to ON, Thereafter, the first to fourth drive pulses for inverting the third main switching element before the first period starts and inverting the fourth main switching element when entering the first period again. Is a switching power supply device that outputs.
前記整流平滑回路の前記整流部は、同期整流用の整流素子と、前記主トランスの前記二次巻線の電圧又はこれに対応する電圧を検出して前記整流素子をオンオフさせ、前記二次巻線に電圧が発生しているときは、その発生電圧を正方向に整流して前記平滑部の入力端に入力されるようにし、前記二次巻線に電圧が発生していないときは、前記二次巻線の両端が前記平滑部の入力端に短絡されるようにする同期整流駆動回路とで構成されている。例えば、前記第一乃至四主スイッチング素子および前記同期整流用素子が、それぞれNチャネルのMOS型FETで構成されている。 The rectifying unit of the rectifying / smoothing circuit detects a voltage of a synchronous rectifying element and a voltage of the secondary winding of the main transformer or a voltage corresponding thereto to turn on and off the rectifying element, and the secondary winding When a voltage is generated on the wire, the generated voltage is rectified in the positive direction so as to be input to the input terminal of the smoothing unit, and when no voltage is generated in the secondary winding, A synchronous rectification drive circuit is configured so that both ends of the secondary winding are short-circuited to the input end of the smoothing unit. For example, each of the first to fourth main switching elements and the synchronous rectifying element is composed of an N-channel MOS FET.
前記スイッチング制御回路は、前記出力電圧信号と目標電圧とを比較して差分を増幅した誤差増幅信号を出力する誤差増幅回路と、前記誤差増幅信号をパルス幅変調した変調パルスを分配し、前記第一アーム用の第一変調パルス及び第二アーム用の第二変調パルスを出力するパルス幅変調回路と、前記第一変調パルスに基づいて前記第一及び第二駆動パルスを生成し、それぞれ前記第一及び第二主スイッチング素子のゲート・ソース端子間に出力する第一アーム駆動回路と、前記第二変調パルスに基づいて前記第三及び第四駆動パルスを生成し、それぞれ前記第三及び第四主スイッチング素子のゲート・ソース端子間に出力する第二アーム駆動回路とを備え、
前記第一アーム駆動回路は、前記第一変調パルスが入力され、その第一変調パルスがハイレベルに反転した後、一定時間の経過後にハイレベルに反転する前記第二駆動パルスを出力する第一遅延回路と、前記第一アームの中点の電位を観測し、その電位が上昇したことを検出したときに、前記第一主スイッチング素子のゲート・ソース端子間を充電することによって、前記第一駆動パルスをハイレベルに反転させる第一ゲート充電回路と、前記第一変調パルスがハイレベルのときに前記第一主スイッチング素子のゲート・ソース端子間を放電することによって、前記第一駆動パルスをローレベルに反転させる第一ゲート放電回路とで構成され、
前記第二アーム駆動回路は、前記第二変調パルスが入力され、その第二変調パルスがハイレベルに反転した後、一定時間の経過後にハイレベルに反転する前記第四駆動パルスを出力する第二遅延回路と、前記第二アームの中点の電位を観測し、その電位が上昇したことを検出したときに、前記第三主スイッチング素子のゲート・ソース端子間を充電することによって、前記第三駆動パルスをハイレベルに反転させる第二ゲート充電回路と、前記第二変調パルスがハイレベルのときに前記第三主スイッチング素子のゲート・ソース端子間を放電することによって、前記第三駆動パルスをローレベルに反転させる第二ゲート放電回路とで構成されている。
The switching control circuit distributes an error amplification circuit that compares the output voltage signal with a target voltage and outputs an error amplification signal obtained by amplifying the difference, and a modulation pulse obtained by pulse-modulating the error amplification signal. A pulse width modulation circuit for outputting a first modulation pulse for one arm and a second modulation pulse for a second arm; and generating the first and second drive pulses based on the first modulation pulse, A first arm driving circuit for outputting between the gate and source terminals of the first and second main switching elements; and generating the third and fourth driving pulses based on the second modulation pulse, respectively. A second arm drive circuit that outputs between the gate and source terminals of the main switching element,
The first arm drive circuit receives the first modulation pulse, and after the first modulation pulse is inverted to a high level, the first arm drive circuit outputs the second drive pulse that is inverted to a high level after a predetermined time has elapsed. By observing the potential of the middle point of the delay circuit and the first arm and detecting that the potential has increased, charging between the gate and source terminals of the first main switching element allows the first A first gate charging circuit for inverting the drive pulse to a high level; and discharging the first drive pulse between the gate and source terminals of the first main switching element when the first modulation pulse is at a high level. It consists of a first gate discharge circuit that inverts to low level,
The second arm driving circuit outputs the fourth driving pulse that is input to the second modulation pulse, and after the second modulation pulse is inverted to a high level, and then inverted to a high level after a lapse of a predetermined time. By observing the potential of the middle point of the delay circuit and the second arm and detecting that the potential has risen, charging between the gate and source terminals of the third main switching element allows the third A second gate charging circuit for inverting the drive pulse to a high level, and discharging the third drive pulse between the gate and source terminals of the third main switching element when the second modulation pulse is at a high level. The second gate discharge circuit is inverted to a low level.
また、前記第一ゲート充電回路は、制御回路用の直流電圧を整流してカソード端子に出力する第一整流ダイオードと、前記第一整流ダイオードのカソード端子と前記第一主スイッチング素子のソース端子との間に接続された第一平滑コンデンサと、エミッタ端子が前記第一整流ダイオードのカソード端子に接続され、コレクタ端子が前記第一主スイッチング素子のゲート端子に接続されたPNPトランジスタである第一トランジスタと、アノード端子が前記第一トランジスタのベース端子側に接続され、カソード端子が前記第一主スイッチング素子のドレイン端子側に接続された第一ダイオードと、前記第一ダイオードの接続点に直列に挿入され、前記第一ダイオードに流れる電流を制限する第一抵抗とで構成され、
第二ゲート充電回路は、制御回路用の直流電圧を整流してカソード端子に出力する第二整流ダイオードと、前記第二整流ダイオードのカソード端子と前記第三主スイッチング素子のソース端子との間に接続された第二平滑コンデンサと、エミッタ端子が前記第二整流ダイオードのカソード端子に接続され、コレクタ端子が前記第三主スイッチング素子のゲート端子に接続されたPNPトランジスタである第二トランジスタと、アノード端子が前記第二トランジスタのベース端子側に接続され、カソード端子が前記第三主スイッチング素子のドレイン端子側に接続された第二ダイオードと、前記第二ダイオードの接続点に直列に挿入され、前記第二ダイオードに流れる電流を制限する第二抵抗とで構成されている。
The first gate charging circuit includes a first rectifier diode that rectifies a DC voltage for a control circuit and outputs the rectified voltage to a cathode terminal, a cathode terminal of the first rectifier diode, and a source terminal of the first main switching element. A first smoothing capacitor connected between the first rectifier diode and a first transistor which is a PNP transistor whose emitter terminal is connected to the cathode terminal of the first rectifier diode and whose collector terminal is connected to the gate terminal of the first main switching element And a first diode whose anode terminal is connected to the base terminal side of the first transistor and whose cathode terminal is connected to the drain terminal side of the first main switching element, and is inserted in series at the connection point of the first diode And a first resistor that limits a current flowing through the first diode,
The second gate charging circuit rectifies the DC voltage for the control circuit and outputs the rectified voltage to the cathode terminal, and between the cathode terminal of the second rectifier diode and the source terminal of the third main switching element. A second smoothing capacitor connected; a second transistor which is a PNP transistor having an emitter terminal connected to the cathode terminal of the second rectifier diode and a collector terminal connected to the gate terminal of the third main switching element; The terminal is connected to the base terminal side of the second transistor, the cathode terminal is connected to the drain terminal side of the third main switching element, and inserted in series at the connection point of the second diode, It is comprised with the 2nd resistance which restrict | limits the electric current which flows into a 2nd diode.
さらに、前記第一ゲート放電回路には、前記第一変調パルスを伝達する第一駆動トランスと、前記第一主スイッチング素子のゲート・ソース端子間に接続され前記第一駆動トランスの出力に応じてオンオフする第一引き抜きトランジスタとが設けられ、前記第一変調パルスがハイレベルのときに、前記第一引き抜きトランジスタがオンして前記第一主スイッチング素子のゲート・ソース端子間を放電し、前記第二ゲート放電回路には、前記第二変調パルスを伝達する第二駆動トランスと、前記第三主スイッチング素子のゲート・ソース端子間に接続され前記第二駆動トランスの出力に応じてオンオフする第二引き抜きトランジスタとが設けられ、前記第二変調パルスがハイレベルのときに、前記第二引き抜きトランジスタがオンして前記第三主スイッチング素子のゲート・ソース端子間を放電する構成にしてもよい。この場合、前記第一ゲート放電回路には、入力された前記第一変調パルスがハイレベルに反転したときに短時間ハイレベルとなる第一狭パルスを出力する第一狭パルス生成回路が設けられ、前記第一駆動トランスは、前記第一狭パルスであって、前記第一変調パルスがハイレベルに反転するタイミング情報を伝達し、前記第二ゲート放電回路には、入力された前記第二変調パルスがハイレベルに反転したときに短時間ハイレベルとなる第二狭パルスを出力する第二狭パルス生成回路が設けられ、前記第二駆動トランスは、前記第二狭パルスであって、前記第二変調パルスがハイレベルに反転するタイミング情報を伝達する構成にしてもよい。また、前記共振インダクタは、前記主トランス内部の漏れインダクタンスを利用してもよい。 Further, the first gate discharge circuit is connected between a first drive transformer for transmitting the first modulation pulse and a gate-source terminal of the first main switching element, according to an output of the first drive transformer. A first extraction transistor that is turned on and off, and when the first modulation pulse is at a high level, the first extraction transistor is turned on to discharge between the gate and source terminals of the first main switching element, and The two-gate discharge circuit includes a second drive transformer that transmits the second modulation pulse and a second drive transformer that is connected between the gate and source terminals of the third main switching element and that is turned on / off according to the output of the second drive transformer. An extraction transistor, and when the second modulation pulse is at a high level, the second extraction transistor is turned on and the third extraction pulse is turned on. It may be configured to discharge the gate-source terminals of the switching element. In this case, the first gate discharge circuit is provided with a first narrow pulse generation circuit that outputs a first narrow pulse that becomes a high level for a short time when the input first modulation pulse is inverted to a high level. The first driving transformer transmits timing information of the first narrow pulse, the first modulation pulse being inverted to a high level, and the second gate discharge circuit receives the second modulation input. A second narrow pulse generation circuit is provided that outputs a second narrow pulse that becomes a high level for a short time when the pulse is inverted to a high level, and the second drive transformer is the second narrow pulse, It may be configured to transmit timing information at which the two modulation pulses are inverted to a high level. Further, the resonant inductor may utilize a leakage inductance inside the main transformer.
なお、上記のドレイン、ソース、ゲートの表記は、MOS型FET、IGBT等のトランジスタ素子に対応したものであるが、バイポーラトランジスタの場合は、それぞれコレクタ、エミッタ、ベースに置き換えて適用されるものである。 In addition, the above-mentioned notation of drain, source, and gate corresponds to transistor elements such as MOS type FETs and IGBTs, but in the case of bipolar transistors, they are replaced with collectors, emitters, and bases, respectively. is there.
この発明のスイッチング電源装置は、スイッチング制御回路の構成を、フェイズシフト制御の場合よりもシンプル化することができ、装置の小型化や省エネルギー、コストダウンに寄与する。また、スイッチング制御回路内のパルス幅変調回路として、フェイズシフト制御用でない一般的なフルブリッジ型の制御ICを使用できるという利点がある。フェイズシフト制御用の制御ICは市販品の種類が少ないが、一般的なフルブリッジ型の制御ICの場合、それぞれに特徴のある複数種類の市販品があるので、入手性がよく、スイッチング電源装置の用途に応じて使い勝手のよいものを選択することができる。一方、一般的なフルブリッジ型の制御ICは、主スイッチング素子のソフトスイッチングについて考慮されていないが、このスイッチング電源装置の場合、簡単な構成の第一及び第二アーム駆動回路と共振インダクタを設けることによって、主スイッチング素子のソフトスイッチングが可能になり、スイッチング損失やスイッチングノイズの発生を容易に抑えることができる。 The switching power supply device of the present invention can simplify the configuration of the switching control circuit as compared with the case of phase shift control, and contributes to downsizing, energy saving, and cost reduction of the device. Further, there is an advantage that a general full-bridge control IC that is not used for phase shift control can be used as the pulse width modulation circuit in the switching control circuit. There are few types of control ICs for phase shift control on the market, but in the case of general full-bridge type control ICs, there are multiple types of commercial products with their respective characteristics. A user-friendly one can be selected according to the application. On the other hand, a general full-bridge type control IC does not consider soft switching of the main switching element, but in the case of this switching power supply device, first and second arm drive circuits and a resonant inductor having a simple configuration are provided. As a result, soft switching of the main switching element becomes possible, and generation of switching loss and switching noise can be easily suppressed.
以下、この発明のスイッチング電源装置の第一実施形態について、図1〜図5に基づいて説明する。ここで、従来のスイッチング電源装置10と同様の構成は、同一の符号を付して説明する。
Hereinafter, a first embodiment of a switching power supply device of the present invention will be described with reference to FIGS. Here, the same components as those of the conventional switching
第一実施形態のスイッチング電源装置90は、図1に示すように、第一アーム16、第二アーム22、主トランス28、共振インダクタ34を備える構成は、上記スイッチング電源装置10と同様である。第一乃至四主スイッチング素子12,14,18,20は、例えば、一般的なNチャネルのMOS型FETが選択されている。また、共振インダクタ34は、インダクタンスが主トランス28の一次巻線30よりも十分小さい独立したインダクタンス素子であってもよいし、部品点数を削減するため主トランス28内の漏れインダクタンスを利用してもよい。
As shown in FIG. 1, the switching power supply 90 according to the first embodiment is the same as the switching
主トランス28の二次巻線32a,32bには、二次巻線32a,32bに発生した交流電圧を整流する整流部92と、上記と同様の平滑部38とで構成された整流平滑回路94が接続されている。整流部92は、高速スイッチング用のダイオードである第一及び第二整流素子92a,92bで構成され、第一整流素子92aは、カソード端子が二次巻線32aのドット側の一端に接続され、第二整流素子92bは、カソード端子が二次巻線32bのドットと反対側の一端に接続され、アノード端子同士が互いに接続されている。整流部92は、二次巻線32a,32bの中点と、各整流素子92a,92bのアノード端子との間に整流電圧を出力する。
The
このように、整流平滑回路94は、いわゆるセンタタップ型の整流平滑回路であり、各整流素子92a,92bが二次巻線32a,32bの電圧変化に応じて導通または非導通となりし、二次巻線32a,32bに電圧が発生しているとき、その発生電圧を正方向に整流して平滑部38の入力端に入力し、二次巻線32a,32bに電圧が発生していないとき、二次巻線32a,32bの両端を平滑部38の入力端に短絡する動作を行う。そして、平滑部38が整流部36の整流電圧を平滑して所定の出力電圧Voを出力し、負荷52に向けて出力電圧Voと出力電流Ioを供給する。
Thus, the rectifying / smoothing circuit 94 is a so-called center tap type rectifying / smoothing circuit, and each rectifying
各主スイッチング素子12,14,18,20のオンオフは、出力電圧検出回路54の出力に基づき、スイッチング制御回路96により制御される。出力電圧検出回路54は、出力端子50a,50bに発生する出力電圧Vo又はこれに対応する電圧を検出し、出力電圧信号Vo1を出力する。「これに対応する電圧を検出する」とは、出力電圧Voを間接的に検出することをいい、例えば、主トランス28に別巻線を設け、別巻線の電圧を整流平滑することによって、出力電圧Voに略比例した電圧を検出する回路等が考えられる。
On / off of each
スイッチング制御回路96は、出力電圧信号Vo1が目標値Vrに近づくよう各主スイッチング素子12,14,18,20をオンオフさせるための回路であり、図2に示すように、誤差増幅回路58、パルス幅変調回路98、第一及び第二アーム駆動回路100,102で構成されている。誤差増幅回路58は、例えばアナログの反転増幅器等であり、出力電圧信号Vo1と目標電圧Vrとの差分を増幅して誤差増幅信号Vo2を出力する。
The switching
パルス幅変調回路98は、パルス幅変調手段66、パルス分配回路104で構成されている。パルス幅変調手段66は、誤差増幅回路58の誤差増幅信号Vo2を変調して変調パルスVhを出力する。パルス分配回路104は、変調パルスVhを第一アーム16と第二アーム22の制御用に分配し、2つの変調パルスVh1,Vh2を出力する。第一及び第二変調パルスVh1,Vh2は、ハイレベルの時比率が互いに等しいパルス電圧であり、ロジックが反転する位相が180度ずれており、各時比率が誤差増幅信号Vo2に応じて変化する。
The pulse
第一アーム駆動回路100は、第一遅延回路106、第一ゲート充電回路108、第一ゲート放電回路110とで構成されている。第一遅延回路106は、例えば、積分回路とバッファ回路で構成され、パルス分配回路104の第一変調パルスVh1を時間tk1だけ遅延させた第二駆動パルスVg14を、第二主スイッチング素子14のゲート・ソース端子間に出力する。
The first
第一ゲート充電回路108は、制御回路用の直流電源112の直流電圧を整流してカソード端子に出力する第一整流ダイオード114と、第一整流ダイオード114のカソード端子と第一主スイッチング素子12のソース端子との間に接続された第一平滑コンデンサ116と、第一整流ダイオード114のカソード端子と第一主スイッチング素子12のゲート端子に接続された第一充電スイッチ118と、第一充電スイッチ118を制御する第一スイッチ制御回路120とで構成されている。第一スイッチ制御回路120は、第二主スイッチング素子14の第二駆動パルスVg14を観測し、第二駆動パルスVg14がハイレベルからローレベルに反転してから時間tk2が経過した後、第一充電スイッチ118を所定の短い時間オンさせる働きをする。第一充電スイッチ118がオンすると、第一主スイッチング素子12のゲート・ソース端子間が充電され、第一主スイッチング素子12がオンする。
The first
第一ゲート放電回路110は、入力巻線122a及び出力巻線122bを有する第一駆動トランス122と、入力巻線122aに直列接続された第一スイッチングトランジスタ124と、第一主スイッチング素子12のゲート・ソース端子間を短絡及び解放可能に接続され、出力巻線122bの電圧により駆動される第一引き抜きトランジスタ126とで構成され、入力巻線122aと第一スイッチングトランジスタ124の直列回路の両端に直流電源112が接続されている。第一駆動トランス122の各巻線122a,122bのドットは、極性を表わしている。
The first
第一スイッチングトランジスタ124は、パルス分配回路104の第一変調パルスVh1がハイレベルのときにオンすることによって、入力巻線122aに第一変調パルスVh1と同位相のパルス電圧を発生させる。このパルス電圧は、第一駆動トランス122を通じて出力巻線122bから第一引き抜きトランジスタ126のゲート・ソース端子間に伝達され、第一変調パルスVh1がハイレベルのときに第一引き抜きトランジスタ126がオンする。第一引き抜きトランジスタ126がオンすると、第一主スイッチング素子12のゲート・ソース端子間が放電され、第一主スイッチング素子12がオフする。このように、第一ゲート充電回路108と第一ゲート放電回路110により、第一主スイッチング素子12を駆動する第一駆動パルスVg12が生成される。
The
第二アーム駆動回路102は、第一アーム駆動回路100と同様に、第二遅延回路128、第二ゲート充電回路130、第二ゲート放電回路132とで構成されている。第二遅延回路128は、例えば、積分回路とバッファ回路で構成され、パルス分配回路104の第二変調パルスVh2を時間tk1だけ遅延させた第四駆動パルスVg20を、第四主スイッチング素子20のゲート・ソース端子間に出力する。
Similar to the first
第二ゲート充電回路130は、制御回路用の直流電源112の直流電圧を整流してカソード端子に出力する第二整流ダイオード134と、第二整流ダイオード134のカソード端子と第三主スイッチング素子18のソース端子との間に接続された第二平滑コンデンサ136と、第二整流ダイオード134のカソード端子と第三主スイッチング素子18のゲート端子に接続された第二充電スイッチ138と、第二充電スイッチ138を制御する第二スイッチ制御回路140とで構成されている。第二スイッチ制御回路140は、第四主スイッチング素子20の第四駆動パルスVg20を観測し、第四駆動パルスVg20がハイレベルからローレベルに反転してから時間tk2が経過した後、第二充電スイッチ138を所定の短い時間オンさせる働きをする。第二充電スイッチ138がオンすると、第三主スイッチング素子18のゲート・ソース端子間が充電され、第三主スイッチング素子18がオンする。
The second
第二ゲート放電回路132は、入力巻線142a及び出力巻線142bを有する第二駆動トランス142と、入力巻線142aに直列接続された第二スイッチングトランジスタ144と、第三主スイッチング素子18のゲート・ソース端子間を短絡及び解放可能に接続され、出力巻線142bの電圧により駆動される第二引き抜きトランジスタ146とで構成され、入力巻線142aと第二スイッチングトランジスタ144の直列回路の両端に直流電源112が接続されている。第二駆動トランス142の各巻線142a,142bのドットは、極性を表わしている。第二スイッチングトランジスタ144は、パルス分配回路104の第二変調パルスVh2がハイレベルのときにオンすることによって、入力巻線142aに第一変調パルスVh1と同位相のパルス電圧を発生させる。このパルス電圧は、第二駆動トランス142を通じて出力巻線142bから第二引き抜きトランジスタ146のゲート・ソース端子間に伝達され、第二変調パルスVh2がハイレベルのときに第二引き抜きトランジスタ146がオンする。第二引き抜きトランジスタ146がオンすると、第三主スイッチング素子18のゲート・ソース端子間が放電され、第三主スイッチング素子18がオフする。このように、第二ゲート充電回路130と第二ゲート放電回路132により、第三主スイッチング素子18を駆動する第三駆動パルスVg18が生成される。
The second
スイッチング制御回路96は、上記の構成により、第一乃至四駆動パルスVg12,Vg14,Vg18,Vg20を出力して第一乃至四主スイッチング素子12,14,18,20をオンオフさせる。そして、主トランス28の一次巻線30に入力電圧Viが正方向に印加される第一期間(後述する期間T11)、電圧が印加されない第二期間(後述する期間T12〜T14)、入力電圧Viが負方向に印加される第三期間(後述する期間T15)、及び再度電圧が印加されない第四期間(後述する期間T16〜T18)を1周期とし、第一及び第二期間の合計時間と第三及び第四期間の合計時間とを等しくするスイッチング制御を行う。スイッチングの周期tsw(1周期の長さ)は一定である。
With the above configuration, the switching
次に、スイッチング電源装置90の通常運転時の動作について、図3〜図5に基づいて説明する。スイッチング電源装置90の1周期の動作は、図3のタイムチャートに示すように、期間T11〜T18に区分して説明することができ、各期間における各主スイッチング素子12,14,18,20の状態と主要な電流が流れる経路は、図4、図5の等価回路のように表わされる。図4、図5では、NチャネルのMOS型FETを、ドレイン・ソース端子間のスイッチ(12a,14a,18a,20a)、ドレイン・ソース端子間の寄生コンデンサ(12b,14b,18b,20b)、及びソース端子からドレイン端子に電流を流す向きの寄生ダイオード(12c,14c,18c,20c)で表わしてある。
Next, the operation during normal operation of the switching power supply device 90 will be described with reference to FIGS. The operation of one cycle of the switching power supply device 90 can be described by being divided into periods T11 to T18 as shown in the time chart of FIG. 3, and each of the
まず、期間T11は、駆動パルスVg12,Vg14,Vg18,Vg20がハイレベル、ローレベル、ローレベル、ハイレベルであり、第一及び第四スイッチ12a,20aがオンし、第二及び第三スイッチ14a,18aがオフしている。従って、主トランス28の一次巻線30の両端に「ドットと反対側が正の電圧Vi」が印加され、二次巻線32a,32bの両端に「ドットと反対側が正の電圧」が発生するので、整流素子92aが導通し、整流素子92bが非導通となる。
First, during the period T11, the drive pulses Vg12, Vg14, Vg18, Vg20 are at a high level, a low level, a low level, and a high level, the first and
この状態で、図4(a)に示すように、直流入力電源26、第一スイッチ12a、共振インダクタ34、一次巻線30、第四スイッチ20a、入力直流電源26の経路に電流が流れ、さらに主トランス28を介して、二次巻線32a、平滑インダクタ46、平滑コンデンサ48及び負荷52、整流素子92a、二次巻線32aにも電流が流れる。このとき、共振インダクタ34と平滑インダクタ46は、上記の電流によって励磁エネルギーが蓄積される。
In this state, as shown in FIG. 4A, a current flows through the path of the DC
スイッチング制御回路96は、出力電圧検出回路54が出力する出力電圧信号Vo1を受け、出力電圧Vo1が目標値Vrと等しくなるように、期間T11の長さ(すなわち、一次巻線30に電圧Viが印加される第一期間の長さ)を決定する。この制御によって第四駆動パルスVg20がローレベルに反転し、期間T11が終了する。
The switching
期間T12に移行すると、第四駆動パルスVg20がローレベルになるので、第四スイッチ20aがオフする。その他の駆動パルスVg12,Vg14,Vg18はハイレベル、ローレベル、ローレベルを継続し、第一、第二及び第三スイッチ12a,14a,18aがオン、オフ、オフを継続する。これにより、一次巻線30及び二次巻線32a,32bに電圧が発生しなくなる。
When the period transitions to the period T12, the fourth drive pulse Vg20 goes to a low level, so the
第四スイッチ20aがオフに転じると、共振インダクタ34が励磁エネルギーを放出する動作が始まる。共振インダクタ34が励磁エネルギーを放出する電流(エネルギー放出電流)は、図4(b)に示すように、共振インダクタ34、一次巻線30、第三寄生コンデンサ18b、第一スイッチ12a、共振インダクタ34の経路に流れ、第三寄生コンデンサ18bの電荷が放電され、第三主スイッチング素子18のドレイン・ソース端子間の電圧Vd18がゼロに向かって低下する。これと同時に、共振インダクタ34、一次巻線30、第四寄生コンデンサ20b、直流入力電源26、第一スイッチ12a、共振インダクタ34の経路に、第四寄生コンデンサ20bを充電する電流が流れ、第四主スイッチング素子20のドレイン・ソース端子間の電圧Vd20が電圧Viに向かって上昇する。
When the
また、二次巻線32a,32bに電圧が発生しなくなるので、平滑インダクタ46が励磁エネルギーを放出する動作が始まる。平滑インダクタ46が励磁エネルギーを放出する電流(エネルギー放出電流)は、平滑インダクタ46、平滑コンデンサ48及び負荷52、整流素子92a,92b、二次巻線32a,32b、平滑インダクタ46の経路に流れる。
In addition, since no voltage is generated in the
その後、第四駆動パルスVg20がローレベルに反転してから時間tk2が経過した時に、第三駆動パルスVg18がハイレベルに反転し、期間T12が終了する。ここで、時間tk2は、第三主スイッチング素子18のドレイン・ソース端子間の電圧Vd18がViから略ゼロまで低下するまでに要する時間に設定されている。電圧Vd18が低下する速度は、共振インダクタ34とそれに対応する寄生コンデンサとの共振周波数によって概算することができる。
Thereafter, when the time tk2 has elapsed since the fourth drive pulse Vg20 is inverted to the low level, the third drive pulse Vg18 is inverted to the high level, and the period T12 ends. Here, the time tk2 is set to a time required for the voltage Vd18 between the drain and source terminals of the third main switching
期間T13に移行すると、第三駆動パルスVg18がハイレベルになるので、第三スイッチ18aがオンする。その他の駆動パルスVg12,Vg14,Vg20はハイレベル、ローレベル、ローレベルを継続し、第一、第二及び第四スイッチ12a,14a,20aがオン、オフ、オフを継続する。従って、一次巻線30と共振インダクタ34の直列回路の両端が第一及び第三スイッチ12a,18aを通じて短絡される状態になり、一次巻線30及び二次巻線32a,32bには電圧が発生しない。
In the period T13, the third drive pulse Vg18 goes high, so the
第三スイッチ18aがオンに転じる時には、電圧Vd18が略ゼロまで低下しているので、理想的なソフトスイッチングが行われる。第三スイッチ18aがオンに転じると、図4(c)に示すように、共振インダクタ34のエネルギー放出電流の経路が、共振インダクタ34、一次巻線30、第三スイッチ18a、第一スイッチ12a、共振インダクタ34の経路となる。また、第四主スイッチング素子20のドレイン・ソース端子間の電圧Vd20がViに達しているので、第四寄生コンデンサ20bを充電する電流は流れない。
When the
また、二次巻線32a,32bに電圧が発生しないので、平滑インダクタ46が励磁エネルギーを放出する動作を継続し、平滑インダクタ46のエネルギー放出電流が、平滑インダクタ46、平滑コンデンサ48及び負荷52、整流素子92a,92b、二次巻線32a,32b、平滑インダクタ46の経路に流れる。
Further, since no voltage is generated in the
その後、周期tswの中間点よりも時間tkだけ前のタイミングで、第一駆動パルスVg12がローレベルに反転し、期間T13が終了する。 Thereafter, the first drive pulse Vg12 is inverted to a low level at a timing before time tk before the intermediate point of the period tsw, and the period T13 ends.
期間T14に移行すると、第一駆動パルスVg12がローレベルになるので、第一スイッチ12aがオフする。その他の駆動パルスVg14,Vg18,Vg20はローレベル、ハイレベル、ローレベルを継続し、第二、第三及び第四スイッチ14a,18a,20aがオフ、オン、オフを継続する。これにより、一次巻線30及び二次巻線32a,32bには電圧が発生しない。
In the period T14, the first drive pulse Vg12 becomes low level, so the
第一スイッチ12aがオフに転じると、図4(d)に示すように、共振インダクタ34のエネルギー放出電流が、共振インダクタ34、一次巻線30、第三スイッチ18a、直流入力電源26、第二寄生コンデンサ14b、共振インダクタ34の経路に流れ、第二寄生コンデンサ14bの電荷が放電され、第二主スイッチング素子14のドレイン・ソース端子間の電圧Vd14がゼロに向かって低下する。これと同時に、共振インダクタ34、一次巻線30、第三スイッチ18a、第一寄生コンデンサ12b、共振インダクタ34の経路に、第一寄生コンデンサ12bを充電する電流が流れ、第一主スイッチング素子12のドレイン・ソース端子間の電圧Vd12が電圧Viに向かって上昇する。
When the
また、二次巻線32a,32bに電圧が発生しないので、平滑インダクタ46が励磁エネルギーを放出する動作を継続し、平滑インダクタ46のエネルギー放出電流が、平滑インダクタ46、平滑コンデンサ48及び負荷52、整流素子92a,92b、二次巻線32a,32b、平滑インダクタ46の経路に流れる。
Further, since no voltage is generated in the
その後、一定の周期tswの中間点で第二駆動パルスVg14がハイレベルに反転し、期間T14が終了する。ここで、期間T14の長さである時間tk1は、第二主スイッチング素子14のドレイン・ソース端子間の電圧Vd14がViから略ゼロまで低下するまでに要する時間に設定されている。電圧Vd14が低下する速度は、上記と同様である。
Thereafter, the second drive pulse Vg14 is inverted to a high level at an intermediate point of the constant period tsw, and the period T14 ends. Here, the time tk1 that is the length of the period T14 is set to the time required for the voltage Vd14 between the drain and source terminals of the second main switching
期間T15に移行すると、第二駆動パルスVg14がハイレベルになるので、第二スイッチ14aがオンする。その他の駆動パルスVg12,Vg18,Vg20はローレベル、ハイレベル、ローレベルを継続し、第一、第三及び第四スイッチ12a,18a,20aがオフ、オン、オフを継続する。従って、主トランス28の一次巻線30の両端に「ドット側が正の電圧Vi」が印加され、二次巻線32a,32bの両端に「ドット側が正の電圧」が発生するので、整流素子92aがオフし、整流素子92bがオンする。
In the period T15, the second drive pulse Vg14 becomes high level, so the
この状態で、図5(a)に示すように、直流入力電源26、第三スイッチ18a、一次巻線30、共振インダクタ34、第二スイッチ14a、入力直流電源26の経路に電流が流れ、さらに主トランス28を介して、二次巻線32b、平滑インダクタ46、平滑コンデンサ48及び負荷52、整流素子92b、二次巻線32bにも電流が流れる。このとき、共振インダクタ34と平滑インダクタ46は、上記の電流によって励磁エネルギーが蓄積される。
In this state, as shown in FIG. 5A, a current flows through the path of the DC
スイッチング制御回路96は、出力電圧検出回路54が出力する出力電圧信号Vo1を受け、出力電圧Vo1が目標値Vrと等しくなるように、期間T15の長さ(すなわち、一次巻線30に電圧Viが印加される第三期間の長さ)を決定する。この制御によって第二駆動パルスVg14がローレベルに反転し、期間T15が終了する。
The switching
期間T16に移行すると、第二駆動パルスVg14がローレベルになるので、第二スイッチ14aがオフする。その他の駆動パルスVg12,Vg18,Vg20はローレベル、ハイレベル、ローレベルを継続し、第一、第三及び第四スイッチ12a,18a,20aがオフ、オン、オフを継続する。これにより、一次巻線30及び二次巻線32a,32bには電圧が発生しない。
When the period T16 is entered, the second drive pulse Vg14 becomes low level, so the
第二スイッチ14aがオフに転じると、共振インダクタ34が励磁エネルギーを放出する動作が始まる。共振インダクタ34のエネルギー放出電流は、図5(b)に示すように、共振インダクタ34、第一寄生コンデンサ12b、第三スイッチ18a、一次巻線30、共振インダクタ34の経路に流れ、第一寄生コンデンサ12bの電荷が放電され、第一主スイッチング素子12のドレイン・ソース端子間の電圧Vd12がゼロに向かって低下する。これと同時に、共振インダクタ34、第二寄生コンデンサ14b、直流入力電源26、第三スイッチ18a、一次巻線30、共振インダクタ34の経路に、第二寄生コンデンサ14bを充電する電流が流れ、第二主スイッチング素子14のドレイン・ソース端子間の電圧Vd14が電圧Viに向かって上昇する。
When the
また、二次巻線32a,32bに電圧が発生しなくなるので、平滑インダクタ46が励磁エネルギーを放出する動作が始まる。平滑インダクタ46のエネルギー放出電流は、平滑インダクタ46、平滑コンデンサ48及び負荷52、整流素子92a,92b、二次巻線32a,32b、平滑インダクタ46の経路に流れる。
In addition, since no voltage is generated in the
その後、第二駆動パルスVg14がローレベルに反転してから時間tk2が経過した時に、第一駆動パルスVg12がハイレベルに反転し、期間T16が終了する。ここで、時間tk2は、第一主スイッチング素子12のドレイン・ソース端子間の電圧Vd12がViから略ゼロまで低下するまでに要する時間に設定されている。電圧Vd12が低下する速度は、上記と同様である。
Thereafter, when the time tk2 has elapsed after the second drive pulse Vg14 is inverted to the low level, the first drive pulse Vg12 is inverted to the high level, and the period T16 ends. Here, the time tk2 is set to the time required for the voltage Vd12 between the drain and source terminals of the first
期間T17に移行すると、第一駆動パルスVg12がハイレベルになるので、第一スイッチ12aがオンする。その他の駆動パルスVg14,Vg18,Vg20はローレベル、ハイレベル、ローレベルを継続し、第二、第三及び第四スイッチ14a,18a,20aがオフ、オン、オフを継続する。従って、一次巻線30と共振インダクタ34の直列回路の両端が第一及び第三スイッチ12a,18aを通じて短絡される状態になり、一次巻線30及び二次巻線32a,32bには電圧が発生しない。
In the period T17, the first drive pulse Vg12 becomes high level, so the
第一スイッチ12aがオンに転じる時には、電圧Vd12が略ゼロまで低下しているので、理想的なソフトスイッチングが行われる。第一スイッチ12aがオンに転じると、図5(c)に示すように、共振インダクタ34のエネルギー放出電流の経路が、共振インダクタ34、第一スイッチ12a、第三スイッチ18a、一次巻線30、共振インダクタ34の経路となる。また、第二主スイッチング素子14のドレイン・ソース端子間の電圧Vd14がViに達しているので、第二寄生コンデンサ14bを充電する電流は流れない。
When the
また、二次巻線32a,32bに電圧が発生しないので、平滑インダクタ46が励磁エネルギーを放出する動作を継続し、平滑インダクタ46のエネルギー放出電流が、平滑インダクタ46、平滑コンデンサ48及び負荷52、整流素子92a,92b、二次巻線32a,32b、平滑インダクタ46の経路に流れる。
Further, since no voltage is generated in the
その後、周期tswの終点よりも時間tk1だけ前のタイミングで、第三駆動パルスVg18がローレベルに反転し、期間T17が終了する。 Thereafter, the third drive pulse Vg18 is inverted to the low level at the timing before the end of the cycle tsw by the time tk1, and the period T17 ends.
期間T18に移行すると、第三駆動パルスVg18がローレベルになるので、第三スイッチ18aがオフする。その他の駆動パルスVg12,Vg14,Vg20はハイレベル、ローレベル、ローレベルを継続し、第一、第二及び第四スイッチ12a,14a,20aがオン、オフ、オフを継続する。これにより、一次巻線30及び二次巻線32a,32bには電圧が発生しない。
When the period T18 starts, the third drive pulse Vg18 goes to a low level, so the
第三スイッチ18aがオフに転じると、図5(d)に示すように、共振インダクタ34のエネルギー放出電流が、共振インダクタ34、第一スイッチ12a、直流入力電源26、第四寄生コンデンサ20b、一次巻線30、共振インダクタ34の経路に流れ、第四寄生コンデンサ20bの電荷が放電され、第四主スイッチング素子20のドレイン・ソース端子間の電圧Vd20がゼロに向かって低下する。これと同時に、共振インダクタ34、第一スイッチ12a、第三寄生コンデンサ18b、一次巻線30、共振インダクタ34の経路に、第三寄生コンデンサ18bを充電する電流が流れ、第三主スイッチング素子18のドレイン・ソース端子間の電圧Vd18が電圧Viに向かって上昇する。
When the
また、二次巻線32a,32bに電圧が発生しないので、平滑インダクタ46が励磁エネルギーを放出する動作を継続し、平滑インダクタ46のエネルギー放出電流が、平滑インダクタ46、平滑コンデンサ48及び負荷52、整流素子92a,92b、二次巻線32a,32b、平滑インダクタ46の経路に流れる。
Further, since no voltage is generated in the
その後、一定の周期tswの終点で第四駆動パルスVg20がハイレベルに反転し、期間T18が終了する。ここで、期間T18の長さである時間tkは、第四主スイッチング素子20のドレイン・ソース端子間の電圧Vd20がViから略ゼロまで低下するまでに要する時間に設定されている。電圧Vd20が低下する速度は、上記と同様である。期間T18が終了すると期間T11に戻って第四主スイッチング素子のソフトスイッチングが行われ、上述した期間T11〜T18の動作を繰り返す。
Thereafter, the fourth drive pulse Vg20 is inverted to a high level at the end point of the constant cycle tsw, and the period T18 ends. Here, the time tk, which is the length of the period T18, is set to the time required for the voltage Vd20 between the drain and source terminals of the fourth main switching
なお、スイッチング電源装置90は、整流平滑回路94の第一及び整流素子92a,92bがダイオードなので、外部電圧印加時に、図19〜22のような逆流動作は発生しない。
In the switching power supply device 90, since the first and rectifying
以上説明したように、第一実施形態のスイッチング電源装置90は、スイッチング制御回路96の構成を、従来のフェイズシフト制御のスイッチング制御回路(例えば、図14のスイッチング制御回路56)よりもシンプルにすることができる。また、パルス幅変調回路98として、第一及び第二アーム16,22用の2つの変調パルスVh1,Vh2を出力する制御IC、すなわち、フェイズシフト制御用でない一般的なフルブリッジ型の制御ICを使用できるという利点がある。フェイズシフト制御用の制御ICは市販品の種類が少ないが、一般的なフルブリッジ型の制御ICの場合、それぞれに特徴のある複数種類の市販品がある(例えば、過電流保護その他の付属機能の形態が異なるもの、起動/停止電圧が異なるもの等)ので、入手性がよく、スイッチング電源装置90の用途に応じて使い勝手のよいものを選択することができる。一方、一般的なフルブリッジ型の制御ICは、主スイッチング素子のソフトスイッチングについて考慮されていないが、このスイッチング電源装置90の場合、簡単な構成の第一及び第二アーム駆動回路100,102及び共振インダクタ34を設けることによって、第一乃至四主スイッチング素子12,14,18,20のソフトスイッチングが可能になり、スイッチング損失やスイッチングノイズの発生を容易に抑えることができる。
As described above, the switching power supply device 90 of the first embodiment makes the configuration of the switching
次に、この発明のスイッチング電源装置の第二実施形態について図6〜図12に基づいて説明する。ここで、上記のスイッチング電源装置10,90と同様の構成は、同一の符号を付して説明を省略する。
Next, a second embodiment of the switching power supply device according to the present invention will be described with reference to FIGS. Here, the same configurations as those of the switching
第二実施形態のスイッチング電源装置148は、図6、図7に示すように、従来のスイッチング電源装置10と同様に同期整流を行う整流部36と、新たなスイッチング制御回路150を備えている。その他の構成は、スイッチング電源装置90と同様である。以下、整流部36とスイッチング制御回路150の構成について説明する。
As shown in FIGS. 6 and 7, the switching
整流部36は、NチャネルのMOS型FETである第一及び第二整流素子42a,42bと、第一及び第二整流素子42a,42bを駆動する同期整流駆動回路44とで構成されている。同期整流駆動回路44は、例えば図8に示すように、主トランス28に設けた補助巻線152と2つの第一及び第二補助ダイオード154a,154bとで構成されている。補助巻線152は、ドット側の一端が第二整流素子42bのゲート端子に接続され、ドットと反対側の一端が第一整流素子42aのゲート端子に接続されている。第一補助ダイオード154aは、第一整流素子42aのゲート・ソース端子間に、カソード端子をゲート端子側にして接続されている。第二補助ダイオード154bは、第二整流素子42bのゲート・ソース端子間に、カソード端子をゲート端子側にして接続されている。従って、二次巻線32a,32b及び補助巻線152の両端に「ドット側が正の電圧」が発生しているときは、第一整流素子42aをオフ、第二整流素子42bをオンさせ、ドットと反対側が正の電圧が発生しているときは、第一整流素子42aをオン、第二整流素子42bをオフさせ、電圧が発生していないときは、第一整流素子42aと第二整流素子42bを共にオンさせることができる。言い換えると、同期整流駆動回路44は、二次巻線32a,32bに対応する電圧を検出して整流素子42a,42bをオンオフさせ、二次巻線32a又は32bに電圧が発生しているときは、その発生電圧を正方向に整流して平滑部38の入力端に入力されるようにし、二次巻線32a又は32bに電圧が発生していないときは、二次巻線32a,32bの両端が平滑部38の入力端に短絡されるようにする。この同期整流駆動回路44の構成は、例えば特開2003-189608号公報に開示されているような様々な構成に置き換えることができる。
The rectifying
スイッチング制御回路150は、出力電圧信号Vo1が目標値Vrに近づくよう各主スイッチング素子12,14,18,20をオンオフさせるための回路であり、誤差増幅回路58、パルス幅変調回路98、第一及び第二アーム駆動回路156,158で構成されている。誤差増幅回路58は、上述したように、例えばアナログの反転増幅器等であり、出力電圧信号Vo1と目標電圧Vrとの差分を増幅して誤差増幅信号Vo2を出力する。パルス幅変調回路98も、上述したように、パルス幅変調手段66、パルス分配回路104で構成されている。すなわち、パルス幅変調手段66は、誤差増幅回路58の誤差増幅信号Vo2を変調して変調パルスVhを出力し、パルス分配回路104は、変調パルスVhを第一アーム16と第二アーム22の制御用に分配し、2つの変調パルスVh1,Vh2を出力する。第一及び第二変調パルスVh1,Vh2は、ハイレベルの時比率が互いに等しいパルス電圧であり、ロジックが反転する位相が180度ずれており、各時比率が誤差増幅信号Vo2に応じて変化する。
The switching
第一アーム駆動回路156は、第一遅延回路106、第一ゲート充電回路160、第一ゲート放電回路162とで構成されている。第一遅延回路106は、上述したように、パルス分配回路104の第一変調パルスVh1を時間tk1だけ遅延させた第二駆動パルスVg14を、第二主スイッチング素子14のゲート・ソース端子間に出力する。
The first
第一ゲート充電回路160は、制御回路用の直流電源112の直流電圧を整流してカソード端子に出力する第一整流ダイオード114と、第一整流ダイオード114のカソード端子と第一主スイッチング素子12のソース端子との間に接続された第一平滑コンデンサ116とを備えている。さらに、エミッタ端子が第一整流ダイオード114のカソード端子に接続され、コレクタ端子が第一主スイッチング素子12のゲート端子に接続されたPNPトランジスタである第一トランジスタ164と、アノード端子が第一トランジスタ164のベース端子に接続され、カソード端子が第一主スイッチング素子のドレイン端子に接続された第一ダイオード166と、第一ダイオード166の接続点に直列に挿入され、第一ダイオード166の電流を制限する第一抵抗168とを備えている。第一トランジスタ164は、第二主スイッチング素子14のドレイン・ソース端子間の電圧Vd14を観測し、電圧Vd14が、入力電圧Vi(第一主スイッチング素子12のドレイン端子の電圧)から直流電源112の電圧(第一平滑コンデンサの電圧)を差し引いた電圧を超えると、ベース電流が流れてオンする(第一トランジスタ164のベースエミッタ間飽和電圧をゼロと仮定した場合)。第一トランジスタ164がオンすると、第一主スイッチング素子12のゲート・ソース端子間が充電され、第一主スイッチング素子12がオンする。
The first
第一ゲート放電回路162は、入力巻線122a及び出力巻線122bを有する第一駆動トランス122と、入力巻線122aに直列接続された第一スイッチングトランジスタ124と、第一主スイッチング素子12のゲート・ソース端子間を短絡及び開放可能に接続され、出力巻線122bの電圧により駆動される第一引き抜きトランジスタ126とを備え、入力巻線122aと第一スイッチングトランジスタ124との直列回路の両端に直流電源112が接続されている。第一駆動トランス122の各巻線122a,122bのドットは、極性を表わしている。また、パルス分配回路104の第一変調パルスVh1を受け、第一変調パルスVh1がハイレベルに反転したタイミングで、短い時間(例えば50〜300nsec程度の時間)ハイレベルを示す第一狭パルスVhs1を生成する第一狭パルス生成回路170が設けられ、その出力が第一スイッチングトランジスタ124のベース端子に接続されている。
The first
第一スイッチングトランジスタ124は、第一狭パルスVhs1がハイレベルを示す短い時間オンすることによって、入力巻線122aの両端に第一狭パルスVhs1と同位相のパルス電圧を発生させる。この狭パルス電圧は、第一駆動トランス122を通じて出力巻線122bから第一引き抜きトランジスタ126のゲート・ソース端子間に伝達され、第一狭パルスVhs1がハイレベルのとき、第一引き抜きトランジスタ126がオンする。第一引き抜きトランジスタ126がオンすると、第一主スイッチング素子12のゲート・ソース端子間が放電され、第一主スイッチング素子12がオフする。その後、速やかに第一狭パルスVhs1がローレベルになって第一引き抜きトランジスタ126がオフするが、第一充電回路160によって充電されるまでの間、ゲート・ソース端子間のローレベルが維持され、第一主スイッチング素子12のオフが継続する。このように、第一ゲート充電回路160と第一ゲート放電回路162により、第一主スイッチング素子12を駆動する第一駆動パルスVg12が生成される。
The
第二アーム駆動回路158は、第一アーム駆動回路156と同様に、第二遅延回路128、第二ゲート充電回路172、第二ゲート放電回路174とで構成されている。第二遅延回路128は、上述したように、パルス分配回路104の第二変調パルスVh2を時間tk1だけ遅延させた第四駆動パルスVg20を、第四主スイッチング素子20のゲート・ソース端子間に出力する。
Similar to the first
第二ゲート充電回路172は、制御回路用の直流電源112の直流電圧を整流してカソード端子に出力する第二整流ダイオード134と、第二整流ダイオード134のカソード端子と第三主スイッチング素子18のソース端子との間に接続された第二平滑コンデンサ136とを備えている。さらに、エミッタ端子が第二整流ダイオード134のカソード端子に接続され、コレクタ端子が第三主スイッチング素子18のゲート端子に接続されたPNPトランジスタである第二トランジスタ176と、アノード端子が第二トランジスタ176のベース端子に接続され、カソード端子が第三主スイッチング素子のドレイン端子に接続された第二ダイオード178と、第二ダイオード178の接続点に直列に挿入され、第二ダイオード178の電流を制限する第二抵抗180とを備えている。第二トランジスタ176は、第四主スイッチング素子20のドレイン・ソース端子間の電圧Vd20を観測し、電圧Vd20が、入力電圧Vi(第三主スイッチング素子12のドレイン端子の電圧)から直流電源112の電圧(第一平滑コンデンサの電圧)を差し引いた電圧を超えると、ベース電流が流れてオンする(第二トランジスタ176のベースエミッタ間飽和電圧をゼロと仮定した場合)。第二トランジスタ176がオンすると、第三主スイッチング素子18のゲート・ソース端子間が充電され、第三主スイッチング素子18がオンする。
The second
第二ゲート放電回路174は、入力巻線142a及び出力巻線142b有する第二駆動トランス142と、入力巻線142aに直列接続された第二スイッチングトランジスタ144と、第三主スイッチング素子18のゲート・ソース端子間を短絡及び開放可能に接続され、出力巻線142bの電圧により駆動される第二引き抜きトランジスタ146とを備え、入力巻線142aと第二スイッチングトランジスタ144との直列回路の両端に直流電源112が接続されている。第二駆動トランス142の各巻線142a,142bのドットは、極性を表わしている。また、パルス分配回路104の第二変調パルスVh2を受け、第二変調パルスVh2がハイレベルに反転したタイミングで短い時間(例えば50〜300nsec程度の時間)ハイレベルを示す第二狭パルスVhs2を生成する第二狭パルス生成回路182が設けられ、その出力端が第二スイッチングトランジスタ144のベース端子に接続されている。
The second
第二スイッチングトランジスタ144は、第二狭パルスVhs2がハイレベルを示す短い時間オンすることによって、入力巻線142aの両端に第二狭パルスVhs2と同位相のパルス電圧を発生させる。この狭パルス電圧は、第二駆動トランス142を通じて出力巻線142bから第二引き抜きトランジスタ146のゲート・ソース端子間に伝達され、狭パルスVhs2がハイレベルのとき、第二引き抜きトランジスタ146がオンする。第二引き抜きトランジスタ146がオンすると、第三主スイッチング素子18のゲート・ソース端子間が放電され、第三主スイッチング素子18がオフする。その後、速やかに第二狭パルスVhs2がローレベルになって第二引き抜きトランジスタ146がオフするが、第二充電回路172によって充電されるまでの間、ゲート・ソース端子間のローレベルが維持され、第三主スイッチング素子18のオフが継続する。このように、第二ゲート充電回路172と第二ゲート放電回路174により、第三主スイッチング素子18を駆動する第三駆動パルスVg18が生成される。
The
スイッチング制御回路150は、上記の構成により、第一乃至四駆動パルスVg12,Vg14,Vg18,Vg20を出力して第一乃至四主スイッチング素子12,14,18,20をオンオフさせる。そして、主トランス28の一次巻線30に入力電圧Viが正方向に印加される第一期間(期間T11)、電圧が印加されない第二期間(期間T12〜T14)、入力電圧Viが負方向に印加される第三期間(期間T15)、及び再度電圧が印加されない第四期間(期間T16〜T18)を1周期とし、第一及び第二期間の合計時間と第三及び第四期間の合計時間とを等しくするスイッチング制御を行う。スイッチングの周期tsw(1周期の長さ)は一定である。
With the above configuration, the switching
次に、スイッチング電源装置148の通常運転時の動作について説明する。通常運転時のタイムチャート及び等価回路は上記のスイッチング電源装置90の場合と同様であり、図3〜図5のように表わされる。ただし、スイッチング電源装置148は、期間T12が終了するタイミングと期間T16が終了するタイミングを決定する方法が、上記のスイッチング電源装置90の場合と異なる。
Next, the operation during normal operation of the switching
期間T12は、第四駆動パルスVg20がローレベルに反転した後、第四主スイッチング素子20のドレイン・ソース間の電圧Vd20が上昇し、入力電圧Viに近くなったことを第二ゲート充電回路172が検出し、第二トランジスタ176がオンして第三駆動パルスVg18がハイレベルに反転した時に、期間T12が終了する。従って、期間T13に移行して第三主スイッチング素子18がオンに転じるときには、電圧Vd18が略ゼロまで低下しているので、理想的なソフトスイッチングが行われる。
During the period T12, after the fourth drive pulse Vg20 is inverted to the low level, the second
同様に、期間T16は、第二駆動パルスVg14がローレベルに反転した後、第二主スイッチング素子14のドレイン・ソース間の電圧Vd14が上昇し、入力電圧Viに近くなったことを第一ゲート充電回路160が検出し、第一トランジスタ164がオンして第一駆動パルスVg12がハイレベルに反転した時に、期間T16が終了する。従って、期間T17に移行して第一主スイッチング素子12がオンに転じるときには、電圧Vd12が略ゼロまで低下しているので、理想的なソフトスイッチングが行われる。
Similarly, during the period T16, after the second drive pulse Vg14 is inverted to a low level, the first gate indicates that the drain-source voltage Vd14 of the second main switching
ここで、電圧Vd12,Vd18が低下する速度は、共振インダクタ34とそれに対応する寄生コンデンサとの共振周波数によって定まるので、期間T12,T16の長さは、上記のスイッチング電源装置90のスイッチング制御回路96と同様に、ほぼ時間tk2となる。
Here, the rate at which the voltages Vd12 and Vd18 decrease is determined by the resonant frequency of the
次に、スイッチング電源装置148の出力端子50a,50bに外部電源88が接続され、出力電圧設定値Vorよりも高い電圧Vohが印加された時の逆流動作について説明する。ここで、スイッチング電源装置148は、一次巻線30の両端に電圧Viが印加される時間(図3の通常運転時における期間T11,T15)がゼロにならないように最小時間が規定され、スイッチング制御回路150がこの最小時間を超える範囲で制御を行うものとする。
Next, the backflow operation when the
スイッチング電源装置148のスイッチングの1周期(周期tsw)の動作は、図9のタイムチャートに示すように期間T21〜T28に区分して説明することができ、各期間における各主スイッチング素子12,14,18,20及び各整流素子42a,42bの状態と、主要な電流が流れる経路は、図10、図11の等価回路のように表わされる。
The operation of one period (period tsw) of switching of the switching
まず、期間T21は、駆動パルスVg12,Vg14,Vg18,Vg20がハイレベル、ローレベル、ローレベル、ハイレベルであり、第一及び第四スイッチ12a,20aがオンし、第二及び第三スイッチ14a,18aがオフしている。従って、主トランス28の一次巻線30の両端に「ドットと反対側が正の電圧Vi」が印加され、二次巻線32a,32b、補助巻線152の両端に「ドットと反対側が正の電圧」が発生するので、整流素子42aがオンし、整流素子42bがオフする。
First, in the period T21, the drive pulses Vg12, Vg14, Vg18, and Vg20 are high level, low level, low level, and high level, the first and
平滑インダクタ46は、期間T21の開始前までに励磁エネルギーが蓄積されており、期間T21に移行すると励磁エネルギーを放出する動作が始まる。平滑インダクタ46のエネルギー放出電流は、図10(a)に示すように、平滑インダクタ46、二次巻線32a、整流素子42a、外部電源88、平滑インダクタ46の経路に流れ、さらに主トランス28を介して、一次巻線30、共振インダクタ34、第一スイッチ12a、直流入力電源26、第四スイッチ20a、一次巻線30の経路に流れ、平滑インダクタ46の励磁エネルギーが直流入力電源26に向かって回生される。従って、図9に示すように、平滑インダクタ46の電流I46は、負の値からゼロに向かって直線的に減少する波形になる。このとき、エネルギー放出電流が共振インダクタ34に流れることによって、共振インダクタ34に励磁エネルギーが蓄積される。
The smoothing
スイッチング制御回路150は、出力電圧検出回路54が出力する出力電圧信号Vo1、すなわち出力端子50a,50bの間の電圧Vohに対応した出力電圧信号Vo1を受け、「出力電圧Vo1が目標値Vrよりも高い」と判断し、出力電圧信号Vo1を低くするため、期間T21の長さ(すなわち、一次巻線30に電圧Viが印加される時間)を規定の最小時間まで短くする制御を行う。この制御によって第四駆動パルスVg20がローレベルに反転し、期間T21が終了する。
The switching
期間T22に移行すると、第四駆動パルスVg20がローレベルになるので、第四スイッチ20aがオフする。その他の駆動パルスVg12,Vg14,Vg18はハイレベル、ローレベル、ローレベルを継続し、第一、第二及び第三スイッチ12a,14a,18aがオン、オフ、オフを継続する。第四スイッチ20aがオフに転じると、図10(b)に示すように、平滑インダクタ46からのエネルギー放出電流の経路が、第四スイッチ20aから第四寄生ダイオード20cに切り替わるものの、実質的に回路動作上の変化はなく期間T21と同様の状態が継続され、図9に示すように、平滑インダクタ46の電流I46が直線的にゼロに向かって減少する。エネルギー放出電流により第四寄生ダイオード20cが導通している間は、電圧Vd20が上昇しないので第二ゲート充電回路172が動作せず、第三スイッチ18aがオフを継続する。その後、平滑インダクタ46が励磁エネルギーを全て放出して電流I46がゼロになった時点で、期間T22が終了する。
In the period T22, the fourth drive pulse Vg20 becomes low level, so the
期間T23に移行すると、平滑インダクタ46のエネルギー放出電流がなくなるので、第四寄生ダイオード20cがオフし、第四寄生コンデンサ20bが充電されて電圧Vd20が入力電圧Viまで上昇し、第二ゲート充電回路172が動作して第三駆動パルスVg18がハイレベルになり、第三スイッチ18aがオンする。その他の駆動パルスVg12,Vg14,Vg20はハイレベル、ローレベル、ローレベルを継続し、第一、第二及び第四スイッチ12a,14a,20aがオン、オフ、オフを継続する。従って、一次巻線30と共振インダクタ34の直列回路の両端が第一及び第三スイッチ12a,18aを通じて短絡される状態になり、一次巻線30の両端に電圧が発生しなくなる。すると、二次巻線32a,32bにも電圧が発生しなくなるので、整流素子42aだけでなく整流素子42bもオンする。
In the period T23, since the energy emission current of the smoothing
この状態になると、外部電源88が平滑インダクタ46に励磁エネルギーを蓄積する動作が始まる。外部電源88からのエネルギー蓄積電流は、図10(c)に示すように、外部電源88、平滑インダクタ46、二次巻線32a,32b、整流素子42a,42b、外部電源88の経路に流れる。従って、図9に示すように、平滑インダクタ46の電流I46は、負の方向に直線的に増加する波形になる。このとき、共振インダクタ34は、期間T23の開始前までに蓄積された励磁エネルギーを放出する動作を行うため、共振インダクタ34、第一スイッチ12a、第三スイッチ18a、一次巻線30、共振インダクタ34の経路にエネルギー放出電流が流れる。その後、周期tswの中間点よりも時間tk1だけ前のタイミングで、第一駆動パルスVg12がローレベルに反転し、期間T23が終了する。
In this state, the
期間T24に移行すると、第一駆動パルスVg12がローレベルになるので、第一スイッチ12aがオフする。その他の駆動パルスVg14,Vg18,Vg20はローレベル、ハイレベル、ローレベルを継続し、第二、第三及び第四スイッチ14a,18a,20aがオフ、オン、オフを継続する。第一スイッチ12aがオフに転じると、図10(d)に示すように、共振インダクタ34からのエネルギー放出電流の経路が、第一スイッチ12aから第一寄生ダイオード12cに切り替わるものの、実質的に回路動作上の変化はなく期間T23と同様の状態が継続される。また、期間T23と同様に整流素子42a,42bのオンが継続されるので、図9に示すように、平滑インダクタの電流I46が負の方向に直線的に増加する。その後、第二駆動パルスVg14が、一定の周期tswの中間点でハイレベルに反転し、期間T24が終了する。
In the period T24, the first drive pulse Vg12 becomes low level, so the
期間T25に移行すると、第二駆動パルスVg14がハイレベルになるので、スイッチ14aがオンする。その他の駆動パルスVg12,Vg18,Vg20はローレベル、ハイレベル、ローレベルを継続し、第一、第三及び第四スイッチ12a,18a,20aがオフ、オン、オフを継続する。従って、主トランス28の一次巻線30の両端に「ドット側が正の電圧Vi」が印加され、二次巻線32a,32bの両端に「ドット側が正の電圧」が発生するので、整流素子42aがオフし、整流素子42bがオンする。
When the period T25 is entered, the second drive pulse Vg14 becomes high level, so that the
平滑インダクタ46は、期間T25の開始前までに励磁エネルギーが蓄積されており、期間T25に移行すると励磁エネルギーを放出する動作が始まる。平滑インダクタ46のエネルギー放出電流は、図11(a)に示すように、平滑インダクタ46、二次巻線32b、整流素子42b、外部電源88、平滑インダクタ46の経路に流れ、さらに主トランス28を介して、一次巻線30、第三スイッチ18a、直流入力電源26、第二スイッチ14a、共振インダクタ34、一次巻線30の経路に流れ、平滑インダクタ46の励磁エネルギーが直流入力電源26に向かって回生される。従って、図9に示すように、平滑インダクタ46の電流I46は、負の値からゼロに向かって直線的に減少する波形になる。このとき、エネルギー放出電流が共振インダクタ34に流れることによって、共振インダクタ34に励磁エネルギーが蓄積される。
The smoothing
スイッチング制御回路150は、期間T21で説明したのと同様に、出力電圧信号Vo1を低くするため、期間T25の長さ(すなわち、一次巻線30に電圧Viが印加される時間)を規定の最小時間まで短くする制御を行う。この制御によって第二駆動パルスVg14がローレベルに反転し、期間T25が終了する。
As described in the period T21, the switching
期間T26に移行すると、第二駆動パルスVg14がローレベルになるので、第二スイッチ14aがオフする。その他の駆動パルスVg12,Vg18,Vg20はローレベル、ハイレベル、ローレベルを継続し、第一、第三及び第四スイッチ12a,18a,20aがオフ、オン、オフを継続する。第二スイッチ14aがオフに転じると、図11(b)に示すように、平滑インダクタ46からのエネルギー放出電流の経路が、第二スイッチ14aから第二寄生ダイオード14cに切り替わるものの、実質的に回路動作上の変化はなく期間T25と同様の状態が継続され、図9に示すように、平滑インダクタの電流I46が直線的にゼロに向かって減少する。エネルギー放出電流により第二寄生ダイオード14cが導通している間は、電圧Vd14が上昇しないので第一ゲート充電回路160が動作せず、第一スイッチ12aがオフを継続する。その後、平滑インダクタ46が励磁エネルギーを全て放出して電流I46がゼロになった時点で、期間T26が終了する。
When the period T26 is entered, the second drive pulse Vg14 becomes low level, so the
期間T27に移行すると、平滑インダクタ46のエネルギー放出電流がなくなるので、第二寄生ダイオード14cがオフし、第二寄生コンデンサ14bが充電されて電圧Vd14が入力電圧Viまで上昇し、第一ゲート充電回路160が動作して第一駆動パルスVg12がハイレベルになり、第一スイッチ12aがオンする。その他の駆動パルスVg14,Vg18,Vg20はローレベル、ハイレベル、ローレベルを継続し、第二、第三及び第四スイッチ14a,18a,20aがオフ、オン、オフを継続する。従って、一次巻線30と共振インダクタ34の直列回路の両端が第一及び第三スイッチ12a,18aを通じて短絡される状態になり、一次巻線30の両端の電圧に電圧が発生しなくなる。すると、二次巻線32a,32bにも電圧が発生しなくなるので、整流素子42bだけでなく整流素子42aもオンとなる。
When the period T27 is entered, the energy discharge current of the smoothing
この状態になると、外部電源88が平滑インダクタ46に励磁エネルギーを蓄積する動作が始まる。外部電源88からのエネルギー蓄積電流は、図11(c)に示すように、外部電源88、平滑インダクタ46、二次巻線32a,32b、整流素子42a,42b、外部電源88の経路に流れる。従って、図9に示すように、平滑インダクタ46の電流I46は、負の方向に直線的に増加する波形になる。このとき、共振インダクタ34は、期間T27の開始前までに蓄積された励磁エネルギーを放出する動作を行うため、共振インダクタ34、一次巻線30、第三スイッチ18a、第一スイッチ12a、共振インダクタ34の経路にエネルギー放出電流が流れる。その後、周期tswの終点よりも時間tk1だけ前のタイミングで、第三駆動パルスVg18がローレベルに反転し、期間T27が終了する。
In this state, the
期間T28に移行すると、第三駆動パルスVg18がローレベルになるので、第三スイッチ18aがオフする。その他の駆動パルスVg12,Vg14,Vg20はハイレベル、ローレベル、ローレベルを継続し、第一、第二及び第四スイッチ12a,14a,20aがオン、オフ、オフを継続する。第三スイッチ18aがオフに転じると、図11(d)に示すように、共振インダクタ34からのエネルギー放出電流の経路が、第三スイッチ18aから第三寄生ダイオード18cに切り替わるものの、実質的に回路動作上の変化はなく期間T27と同様の状態が継続される。また、期間T27と同様に整流素子42a,42bのオンが継続されるので、図9に示すように、平滑インダクタの電流I46が負の方向に直線的に増加する。その後、第四駆動パルスVg20が、一定の周期tswの終点でハイレベルに反転し、期間T28が終了する。期間T28が終了すると期間T21に戻り、上述した期間T21〜T28の動作を繰り返す。
In the period T28, the third drive pulse Vg18 becomes low level, so the
ここで、平滑インダクタ46の電流I46を見ると、周期tswの前半の期間T21〜T24において、平滑インダクタ46から励磁エネルギーが放出されるのは期間T21,T22であり、特に、期間T22は電流I46がゼロになるまで終了しない。従って、励磁エネルギーを全て放出した後に励磁エネルギーを蓄積する期間T23,T24が始まり、しかも、期間T21,T22の時間が長い分だけ期間T23,T24の長さが短くなるので、励磁エネルギーが累積的に蓄積されることがない。その結果、平滑インダクタ46の電流I46の負方向の値が、期間T21の開始時と期間T24の終了時とで同じになる。周期tswの後半の期間T25〜T28においても同様に、平滑インダクタ46の電流I46の負方向の値が、期間T25の開始時と期間T28の終了時で同じになる。従って、期間T21〜T28の動作を繰り返しても、平滑インダクタ46が偏磁して磁気飽和しないので、外部電源88から平滑インダクタ46の向きに大きな逆電流が流れることがない。
Here, looking at the current I46 of the smoothing
以上説明したように、第二実施形態のスイッチング電源装置148は、第一実施形態のスイッチング電源装置90と同様の作用効果を得ることができ、さらに、第一及び第二ゲート放電回路162,174に第一及び第二狭パルス生成回路170,182が設けられているので、第一及び第二駆動トランス122,142を小型化することができるという利点がある。スイッチング電源装置90の場合は、第一及び第二ゲート放電回路110,132の第一及び第二駆動トランス122,142は、ハイレベルの時間が相対的に長い第一及び第二変調パルスVh1,Vh2を伝達する働きをするので、ある程度の大きいインダクタンスが必要になり、外形を一定以下に小さくすることが難しい。図14の従来のスイッチング電源装置10の第一及び第二駆動トランス78,86についても同様である。それに対して、スイッチング電源装置148の場合、第一及び第二駆動トランス122,142は、ハイレベルの時間が相対的に短い第一及び第二狭パルスVhs1,Vhs2を伝達する働きをするので、インダクタンスを小さくすることが可能であり、各巻線の巻数を少なくしたりコアの断面積を小さくしたりすることによって、トランス素子としての外形を小さくすることができる。
As described above, the switching
また、スイッチング電源装置148は、整流平滑回路40に同期整流を行う整流部36を備えているので、整流素子42a,42bに発生する導通損失を小さく抑えることができる。一方、同期整流を行う構成なので、同期整流出力端子50a,50bに出力電圧設定値Vorよりも高い電圧Vohが外部印加されたときに電流の逆流動作が問題になるが、第一ゲート充電回路160が「電圧Vd14が入力電圧Vi近くまで上昇した」ことを検出して第一駆動電圧Vg12をハイレベルに反転させる動作と、第二ゲート充電回路172が「電圧Vd20が入力電圧Vi近くまで上昇した」ことを検出して第三駆動電圧Vg14をハイレベルに反転させる動作と、同期整流駆動回路44が二次巻線32a,32bの電圧変化を検出して対応する整流素子42a、42bをオンオフさせる動作によって、平滑インダクター46に蓄えられた励磁エネルギーをスイッチングの半周期毎に全て放出する動作が実現できるため、平滑インダクタ46の偏磁による磁気飽和が防止され、大きな逆電流が流れない。従って、複数台のスイッチング電源装置148の出力を互いに接続して並列運転を行っても安全である。
In addition, since the switching
なお、この発明は上記実施形態に限定されるものではない。例えば、図2の第一及び第二ゲート充電回路108,130は、図7の第一及び第二ゲート充電回路160,172に置き換えてもよい。同様に、図2の第一及び第二ゲート放電回路110,132は、図7の第一及び第二ゲート放電回路162,174に置き換えてもよい。
The present invention is not limited to the above embodiment. For example, the first and second
また、スイッチング制御回路は、上記のスイッチング制御回路96,150の構成に限定されない。すなわち、一次巻線に入力電圧が正方向に印加される第一期間、電圧が印加されない第二期間、入力電圧が負方向に印加される第三期間、及び再度電圧が印加されない第四期間を1周期とし、第一及び第二期間の合計時間と第三及び第四期間の合計時間とを等しくする第一乃至四駆動パルスであって、第一期間は、第一主スイッチング素子をオン、第二主スイッチング素子をオフ、第三主スイッチング素子をオフ、第四主スイッチング素子をオンさせ、第二期間に入ると、第四主スイッチング素子をオフに反転させ、その後、第三主スイッチング素子をオンに反転させ、その後、第三期間が開始する前に第一主スイッチング素子をオフに反転させ、第三期間に入ると、第二主スイッチング素子をオンに反転させ、第四期間に入ると、第二主スイッチング素子をオフに反転させ、その後、第一主スイッチング素子をオンに反転させ、その後、第一期間が開始する前に第三主スイッチング素子をオフに反転させる第一乃至四駆動パルスを出力する、という機能を備えたものであればよい。このような機能実現するスイッチング制御回路は、フェイズシフト制御を行うものに比べてシンプルに構成することができ、各主スイッチング素子のソフトスイッチングを容易に実現することができる。
The switching control circuit is not limited to the configuration of the switching
また、センタタップ型の整流平滑回路40に代えて、公知の全波整流型や電流ダブラ型の整流平滑回路を使用してもよい。例えば、全波整流型の整流平滑回路183に同期整流の整流部184を設ける場合、図12(a)に示すように、主トランス28の二次巻線32にブリッジ構成の4つの整流素子186a〜186dを接続し、各整流素子186a〜186dを同期整流駆動回路188で駆動する構成が考えられる。同期整流駆動回路188は、主トランス28に設けた補助巻線152を介して二次巻線32の電圧を検出し、二次巻線32に電圧が発生しているときは、その発生電圧を正方向に整流した電圧が平滑部38の入力端に入力されるように整流素子186a〜186dをオン又はオフさせ、二次巻線32に電圧が発生していないときは、二次巻線32の両端が平滑部38の入力端に短絡されるように整流素子186a〜186dをオンさせる。
Further, instead of the center tap type rectifying and smoothing
また、電流ダブラ型の整流平滑回路190に同期整流の整流部192を設ける場合、図12(b)に示すように、主トランス28の二次巻線32に2つの整流素子194a,194bを接続し、各整流素子194a,194bを同期整流駆動回路196で駆動する構成が考えられる。この場合、平滑部198は、2つの平滑インダクタ46a,46bと平滑コンデンサ48とで構成され、整流素子194aの両端電圧と整流素子194bの両端電圧とが2つの入力端に個別に入力され、平滑して合成する。同期整流駆動回路196は、主トランス28に設けた補助巻線152を介して二次巻線32の電圧を検出し、二次巻線32に電圧が発生しているときは、その発生電圧を正方向に整流し、平滑部198の何れかの入力端に入力されるように整流素子194a,194bをオン又はオフさせ、二次巻線32に電圧が発生していないときは、二次巻線32の両端が平滑部38の双方の入力端に短絡されるように整流素子194a〜194dをオンさせる。
Further, when the
整流平滑回路183,190は、同期整流の整流部184,192を有しているので、出力に出力電圧設定値よりも高い電圧が外部印加されると図9のような逆流動作が起こり得るが、例えば図7の第一及び第二ゲート充電回路160,172を使用し、第二及び第四主スイッチング素子のドレイン・ソース端子間の電圧Vd14,Vd20を検出して第一及び第三主スイッチング素子をオンさせる構成にすれば、上記と同様に安全である。
Since the rectifying / smoothing
10,90,148 スイッチング電源装置
12 第一主スイッチング素子
14 第二主スイッチング素子
16 第一アーム
18 第三主スイッチング素子
20 第四主スイッチング素子
22 第二アーム
28 主トランス
30 一次巻線
32,32a,32b 二次巻線
34 共振インダクタ
36,92,184,192 整流部
38,198 平滑部
40,94,183,190 整流平滑回路
42a,42b,92a,92b,186a〜186d、194a,194b 整流素子
44,188,196 同期整流駆動回路
46,46a,46b 平滑インダクタ
48 平滑コンデンサ
54 出力電圧検出回路
56,96,150 スイッチング制御回路
58 誤差増幅回路
62,100,156 第一アーム駆動回路
64,102,158 第二アーム駆動回路
68,104 パルス分配回路
98 パルス幅変調回路
106 第一遅延回路
108,160 第一ゲート充電回路
110,162 第一ゲート放電回路
112 直流電源
114 第一整流ダイオード
116 第一平滑コンデンサ
122 第一駆動トランス
122a 入力巻線
122b 出力巻線
124 第一スイッチングトランジスタ
126 第一引き抜きトランジスタ
128 第二遅延回路
130,172 第二ゲート充電回路
132,174 第二ゲート放電回路
134 第二整流ダイオード
136 第二平滑コンデンサ
142 第二駆動トランス
142a 入力巻線
142b 出力巻線
144 第二スイッチングトランジスタ
146 第二引き抜きトランジスタ
164 第一トランジスタ
166 第一ダイオード
168 第一抵抗
170 第一狭パルス生成回路
176 第二トランジスタ
178 第二ダイオード
180 第二抵抗
182 第二狭パルス生成回路
Io 出力電流
I46 平滑インダクタの電流
Vg12,Vg14,Vg18,Vg20 第一乃至四駆動パルス
Vh 変調パルス
Vh1,Vh2,Vh3,Vh4 第一乃至四変調パルス
Vhs1,Vhs2 第一狭パルス、第二狭パルス
Vi 入力電圧
Vo 出力電圧
Vo1 出力電圧信号
Vo2 誤差増幅信号
Vr 目標値
10, 90, 148 Switching power supply device 12 First main switching element 14 Second main switching element 16 First arm 18 Third main switching element 20 Fourth main switching element 22 Second arm 28 Main transformer 30 Primary windings 32, 32a , 32b Secondary winding 34 Resonant inductor 36, 92, 184, 192 Rectifier 38, 198 Smoother 40, 94, 183, 190 Rectifier smoother 42a, 42b, 92a, 92b, 186a to 186d, 194a, 194b Rectifier 44, 188, 196 Synchronous rectification drive circuit 46, 46a, 46b Smoothing inductor 48 Smoothing capacitor 54 Output voltage detection circuit 56, 96, 150 Switching control circuit 58 Error amplification circuit 62, 100, 156 First arm drive circuit 64, 102, 158 Second arm drive circuit 68 104 Pulse distribution circuit 98 Pulse width modulation circuit 106 First delay circuit 108, 160 First gate charging circuit 110, 162 First gate discharge circuit 112 DC power supply 114 First rectifier diode 116 First smoothing capacitor 122 First drive transformer 122a Input Winding 122b Output winding 124 First switching transistor 126 First extraction transistor 128 Second delay circuit 130, 172 Second gate charging circuit 132, 174 Second gate discharging circuit 134 Second rectifier diode 136 Second smoothing capacitor 142 Second Drive transformer 142a Input winding 142b Output winding 144 Second switching transistor 146 Second extraction transistor 164 First transistor 166 First diode 168 First resistor 170 First narrow pulse generation circuit 176 Second transformer Register 178 Second diode 180 Second resistor 182 second narrow pulse generating circuit
Io output current
I46 Smoothing inductor current
Vg12, Vg14, Vg18, Vg20 1st to 4th drive pulses
Vh modulation pulse
Vh1, Vh2, Vh3, Vh4 1st to 4th modulation pulses
Vhs1, Vhs2 First narrow pulse, second narrow pulse
Vi input voltage
Vo output voltage
Vo1 output voltage signal
Vo2 error amplification signal
Vr target value
Claims (7)
ハイサイド側の第三主スイッチング素子及びローサイド側の第四主スイッチング素子の直列回路で構成され、その両端に直流入力電源が接続される第二アームと、
一次巻線及び二次巻線を有し、前記一次巻線が前記第一アームの中点と前記第二アームの中点との間に設けられた主トランスと、
前記第一アームの中点と前記第二アームの中点との間の、前記一次巻線と直列の位置に設けられたけられた共振インダクタと、
前記二次巻線に接続され、前記二次巻線に発生した交流電圧を整流する整流部、及び整流電圧を平滑して直流の出力電圧を出力する平滑部で構成された整流平滑回路と、
出力電圧又はこれに対応する電圧を検出し、出力電圧信号を出力する出力電圧検出回路と、
前記各主スイッチング素子に向けて第一乃至四駆動パルスをそれぞれ出力し、前記出力電圧信号が目標値に近づくよう前記各主スイッチング素子をオンオフさせるスイッチング制御回路と、を備えたフルブリッジ型のスイッチング電源装置において、
前記スイッチング制御回路は、
前記一次巻線に入力電圧が正方向に印加される第一期間、電圧が印加されない第二期間、入力電圧が負方向に印加される第三期間、及び再度電圧が印加されない第四期間を1周期とし、前記第一及び第二期間の合計時間と前記第三及び第四期間の合計時間とを等しくする前記第一乃至四駆動パルスであって、
前記第一期間に、前記第一主スイッチング素子をオン、前記第二主スイッチング素子をオフ、前記第三主スイッチング素子をオフ、前記第四主スイッチング素子をオンさせ、
前記第二期間に入ると、前記第四主スイッチング素子をオフに反転させ、その後、前記第三主スイッチング素子をオンに反転させ、その後、前記第三期間が開始する前に前記第一主スイッチング素子をオフに反転させ、
前記第三期間に入ると、前記第二主スイッチング素子をオンに反転させ、
前記第四期間に入ると、前記第二主スイッチング素子をオフに反転させ、その後、前記第一主スイッチング素子をオンに反転させ、その後、前記第一期間が開始する前に前記第三主スイッチング素子をオフに反転させ、
再び前記第一期間に入ると、前記第四主スイッチング素子をオンに反転させる前記第一乃至四駆動パルスを出力するものであり、
前記スイッチング制御回路は、前記出力電圧信号と目標電圧とを比較して差分を増幅した誤差増幅信号を出力する誤差増幅回路と、前記誤差増幅信号をパルス幅変調した変調パルスを分配し、前記第一アーム用の第一変調パルス及び第二アーム用の第二変調パルスを出力するパルス幅変調回路と、前記第一変調パルスに基づいて前記第一及び第二駆動パルスを生成し、それぞれ前記第一及び第二主スイッチング素子のゲート・ソース端子間に出力する第一アーム駆動回路と、前記第二変調パルスに基づいて前記第三及び第四駆動パルスを生成し、それぞれ前記第三及び第四主スイッチング素子のゲート・ソース端子間に出力する第二アーム駆動回路とを備え、
前記第一アーム駆動回路は、
前記第一変調パルスが入力され、その第一変調パルスがハイレベルに反転した後、一定時間の経過後にハイレベルに反転する前記第二駆動パルスを出力する第一遅延回路と、
前記第一アームの中点の電位を観測し、その電位が上昇したことを検出したときに、前記第一主スイッチング素子のゲート・ソース端子間を充電することによって、前記第一駆動パルスをハイレベルに反転させる第一ゲート充電回路と、
前記第一変調パルスがハイレベルのときに前記第一主スイッチング素子のゲート・ソース端子間を放電することによって、前記第一駆動パルスをローレベルに反転させる第一ゲート放電回路とで構成され、
前記第二アーム駆動回路は、
前記第二変調パルスが入力され、その第二変調パルスがハイレベルに反転した後、一定時間の経過後にハイレベルに反転する前記第四駆動パルスを出力する第二遅延回路と、
前記第二アームの中点の電位を観測し、その電位が上昇したことを検出したときに、前記第三主スイッチング素子のゲート・ソース端子間を充電することによって、前記第三駆動パルスをハイレベルに反転させる第二ゲート充電回路と、
前記第二変調パルスがハイレベルのときに前記第三主スイッチング素子のゲート・ソース端子間を放電することによって、前記第三駆動パルスをローレベルに反転させる第二ゲート放電回路とで構成されていることを特徴とするスイッチング電源装置。 A first arm composed of a series circuit of a first main switching element on the high side and a second main switching element on the low side, and a DC input power supply connected to both ends thereof;
A second arm composed of a series circuit of a third main switching element on the high side and a fourth main switching element on the low side, and a DC input power supply connected to both ends thereof;
A primary transformer having a primary winding and a secondary winding, wherein the primary winding is provided between a midpoint of the first arm and a midpoint of the second arm;
A resonant inductor provided between the midpoint of the first arm and the midpoint of the second arm in a position in series with the primary winding;
A rectifying and smoothing circuit connected to the secondary winding and configured to rectify the AC voltage generated in the secondary winding, and a smoothing unit that smoothes the rectified voltage and outputs a DC output voltage;
An output voltage detection circuit for detecting an output voltage or a voltage corresponding thereto and outputting an output voltage signal;
A full-bridge type switching comprising: a switching control circuit that outputs first to fourth driving pulses to each of the main switching elements and that turns on and off the main switching elements so that the output voltage signal approaches a target value. In power supply,
The switching control circuit includes:
The first period in which the input voltage is applied to the primary winding in the positive direction, the second period in which no voltage is applied, the third period in which the input voltage is applied in the negative direction, and the fourth period in which no voltage is applied again are 1 The first to fourth drive pulses having a period and equalizing a total time of the first and second periods and a total time of the third and fourth periods,
To the first period, the first main switching element ON, the second main switching element off, the third main switching element off, by turning on the fourth main switching element,
Upon entering the second period, the fourth main switching element is inverted off, then the third main switching element is inverted on, and then the first main switching element before the third period starts. Flip the element off,
When entering the third period, the second main switching element is turned on,
Upon entering the fourth period, the second main switching element is inverted off, then the first main switching element is inverted on, and then the third main switching element before the first period starts. Flip the element off,
When the first period is entered again, the first to fourth drive pulses for inverting the fourth main switching element to ON are output ,
The switching control circuit distributes an error amplification circuit that compares the output voltage signal with a target voltage and outputs an error amplification signal obtained by amplifying the difference, and a modulation pulse obtained by pulse-modulating the error amplification signal. A pulse width modulation circuit for outputting a first modulation pulse for one arm and a second modulation pulse for a second arm; and generating the first and second drive pulses based on the first modulation pulse, A first arm driving circuit for outputting between the gate and source terminals of the first and second main switching elements; and generating the third and fourth driving pulses based on the second modulation pulse, respectively. A second arm drive circuit that outputs between the gate and source terminals of the main switching element,
The first arm driving circuit includes:
A first delay circuit that outputs the second drive pulse that is input to the first modulation pulse and that is inverted to a high level after a lapse of a fixed time after the first modulation pulse is inverted to a high level;
By observing the potential at the middle point of the first arm and detecting that the potential has increased, the first drive pulse is increased by charging between the gate and source terminals of the first main switching element. A first gate charging circuit that inverts to a level;
A first gate discharge circuit that inverts the first drive pulse to a low level by discharging between the gate and source terminals of the first main switching element when the first modulation pulse is at a high level;
The second arm drive circuit is
A second delay circuit that outputs the fourth drive pulse that is input to the second modulation pulse and that is inverted to a high level after a lapse of a fixed time after the second modulation pulse is inverted to a high level;
By observing the potential at the middle point of the second arm and detecting that the potential has increased, the third drive pulse is increased by charging between the gate and source terminals of the third main switching element. A second gate charging circuit to invert to the level;
A second gate discharge circuit that inverts the third drive pulse to a low level by discharging between the gate and source terminals of the third main switching element when the second modulation pulse is at a high level. switching power supply apparatus characterized by there.
制御回路用の直流電圧を整流してカソード端子に出力する第一整流ダイオードと、前記第一整流ダイオードのカソード端子と前記第一主スイッチング素子のソース端子との間に接続された第一平滑コンデンサと、エミッタ端子が前記第一整流ダイオードのカソード端子に接続され、コレクタ端子が前記第一主スイッチング素子のゲート端子に接続されたPNPトランジスタである第一トランジスタと、アノード端子が前記第一トランジスタのベース端子側に接続され、カソード端子が前記第一主スイッチング素子のドレイン端子側に接続された第一ダイオードと、前記第一ダイオードの接続点に直列に挿入され、前記第一ダイオードに流れる電流を制限する第一抵抗とで構成され、
第二ゲート充電回路は、
制御回路用の直流電圧を整流してカソード端子に出力する第二整流ダイオードと、前記第二整流ダイオードのカソード端子と前記第三主スイッチング素子のソース端子との間に接続された第二平滑コンデンサと、エミッタ端子が前記第二整流ダイオードのカソード端子に接続され、コレクタ端子が前記第三主スイッチング素子のゲート端子に接続されたPNPトランジスタである第二トランジスタと、アノード端子が前記第二トランジスタのベース端子側に接続され、カソード端子が前記第三主スイッチング素子のドレイン端子側に接続された第二ダイオードと、前記第二ダイオードの接続点に直列に挿入され、前記第二ダイオードに流れる電流を制限する第二抵抗とで構成されている請求項1記載のスイッチング電源装置。 The first gate charging circuit includes:
A first rectifier diode that rectifies a DC voltage for a control circuit and outputs the rectified voltage to a cathode terminal; and a first smoothing capacitor connected between the cathode terminal of the first rectifier diode and the source terminal of the first main switching element A first transistor that is a PNP transistor having an emitter terminal connected to the cathode terminal of the first rectifier diode, a collector terminal connected to the gate terminal of the first main switching element, and an anode terminal of the first transistor. A first diode connected to the base terminal side and having a cathode terminal connected to the drain terminal side of the first main switching element, and a current flowing through the first diode inserted in series at a connection point of the first diode Consisting of a first resistor to limit,
The second gate charging circuit is
A second rectifier diode that rectifies a DC voltage for the control circuit and outputs the rectified voltage to the cathode terminal; and a second smoothing capacitor connected between the cathode terminal of the second rectifier diode and the source terminal of the third main switching element A second transistor that is a PNP transistor having an emitter terminal connected to the cathode terminal of the second rectifier diode, a collector terminal connected to the gate terminal of the third main switching element, and an anode terminal of the second transistor. A second diode connected to the base terminal side and having a cathode terminal connected to the drain terminal side of the third main switching element, and a current flowing through the second diode is inserted in series at the connection point of the second diode. The switching power supply device according to claim 1, wherein the switching power supply device includes a second resistor to be limited.
前記第二ゲート放電回路には、前記第二変調パルスを伝達する第二駆動トランスと、前記第三主スイッチング素子のゲート・ソース端子間に接続され前記第二駆動トランスの出力に応じてオンオフする第二引き抜きトランジスタとが設けられ、前記第二変調パルスがハイレベルのときに、前記第二引き抜きトランジスタがオンして前記第三主スイッチング素子のゲート・ソース端子間を放電する請求項1又は2記載のスイッチング電源装置。 The first gate discharge circuit is connected between the first drive transformer for transmitting the first modulation pulse and the gate-source terminal of the first main switching element, and is turned on / off according to the output of the first drive transformer. A first extraction transistor, and when the first modulation pulse is at a high level, the first extraction transistor is turned on to discharge between the gate and source terminals of the first main switching element,
The second gate discharge circuit is connected between the second drive transformer for transmitting the second modulation pulse and the gate-source terminal of the third main switching element, and is turned on / off according to the output of the second drive transformer. A second extraction transistor is provided, and when the second modulation pulse is at a high level, the second extraction transistor is turned on to discharge between the gate and source terminals of the third main switching element. The switching power supply device described .
前記第二ゲート放電回路には、入力された前記第二変調パルスがハイレベルに反転したときに短時間ハイレベルとなる第二狭パルスを出力する第二狭パルス生成回路が設けられ、前記第二駆動トランスは、前記第二狭パルスであって、前記第二変調パルスがハイレベルに反転するタイミング情報を伝達する請求項3記載のスイッチング電源装置。 The first gate discharge circuit is provided with a first narrow pulse generation circuit that outputs a first narrow pulse that becomes a high level for a short time when the input first modulation pulse is inverted to a high level. One driving transformer is the first narrow pulse, and transmits timing information at which the first modulation pulse is inverted to a high level,
The second gate discharge circuit includes a second narrow pulse generation circuit that outputs a second narrow pulse that becomes a high level for a short time when the input second modulation pulse is inverted to a high level. The switching power supply device according to claim 3, wherein the two-drive transformer transmits timing information that is the second narrow pulse and the second modulation pulse is inverted to a high level.
前記主トランスの前記二次巻線の電圧又はこれに対応する電圧を検出して前記整流素子をオンオフさせ、前記二次巻線に電圧が発生しているときは、その発生電圧を正方向に整流して前記平滑部の入力端に入力されるようにし、前記二次巻線に電圧が発生していないときは、前記二次巻線の両端が前記平滑部の入力端に短絡されるようにする同期整流駆動回路とで構成されている請求項1乃至5のいずれか記載のスイッチング電源装置。 The rectifying unit of the rectifying and smoothing circuit includes a rectifying element for synchronous rectification,
When the voltage of the secondary winding of the main transformer or a voltage corresponding thereto is detected to turn on and off the rectifier element, when a voltage is generated in the secondary winding, the generated voltage is set in the positive direction. Rectifying and input to the input terminal of the smoothing unit, and when no voltage is generated in the secondary winding, both ends of the secondary winding are short-circuited to the input terminal of the smoothing unit The switching power supply device according to any one of claims 1 to 5, wherein the switching power supply device comprises a synchronous rectification driving circuit.
7. The switching power supply device according to claim 6, wherein each of the first to fourth main switching elements and the synchronous rectification element is configured by an N-channel MOS FET.
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