JP5735079B2 - 自動利得制御ループ内の増幅器の少なくとも1つの入力信号を減衰させるためのユニットを有する電子回路 - Google Patents
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Description
Claims (14)
- 自動利得制御ループ内に、入力増幅器(2)、前記入力増幅器(2)の出力信号(VOUT)のレベルを検出するために前記入力増幅器(2)の出力に接続された自動利得制御ユニット(5)、及び前記自動利得制御ユニット(5)が供給する適応化信号(VAGC)に基づいて前記入力増幅器(2)の少なくとも1つの入力信号(VIN)を減衰させるためのユニット(10)を含む、電子回路(1)であって、
前記減衰ユニット(10)は、前記適応化信号(VAGC)を基準信号(VREF)と比較するための、及び前記適応化信号(VAGC)と前記基準信号(VREF)との間の差に応じた強度の減衰電流を第1のタイプの伝導性を有するダイオード接続レプリカトランジスタ(M2)に供給するための、比較手段を含み、
前記ダイオード接続レプリカトランジスタ(M2)は、ソース又はエミッタによって前記入力増幅器(2)の前記入力信号(VIN)に応じた同相電圧(VCM)に接続され、
前記ダイオード接続レプリカトランジスタ(M2)は、第1のタイプの伝導性を有するシャントトランジスタ(M1)を制御し、
前記シャントトランジスタ(M1)は前記入力増幅器(2)に接続されるシャント抵抗を定義し、前記シャント抵抗の抵抗値は、
前記ダイオード接続レプリカトランジスタ(M2)を通過する前記減衰電流の強度に左右される
ことを特徴とする、電子回路(1)。 - 前記入力増幅器(2)は交番入力信号(VIN)を受信するための入力を含み、
前記シャントトランジスタ(M1)は前記レプリカトランジスタ(M2)と同一のトランジスタであること、
前記シャントトランジスタ(M1)のソース又はエミッタは、前記入力増幅器(2)の前記入力に接続されること、及び
前記シャントトランジスタ(M1)のドレイン又はコレクタは、供給電圧源の端子に接続されること
を特徴とする、請求項1に記載の電子回路(1)。 - 前記入力増幅器(2)は、互いに対して180°位相シフトされた所定の周波数の2つの入力信号(VIN+、VIN-)を受信するための2つの入力を含み、
前記シャントトランジスタ(M1)は、前記レプリカトランジスタ(M2)と同一のトランジスタであること、
前記シャントトランジスタ(M1)の前記ソース又は前記エミッタは、前記入力増幅器(2)の第1の前記入力に接続されること、及び
前記シャントトランジスタ(M1)の前記ドレイン又は前記コレクタは、前記入力増幅器(2)の第2の前記入力に接続されること
を特徴とする、請求項1に記載の電子回路(1)。 - 前記比較手段は、適応化電圧(VAGC)の形態の前記適応化信号と、基準電圧(VREF)の形態の前記基準信号とを比較するために配設され、
前記比較手段は、第1のタイプの伝導性を有する入力トランジスタ(M7、M8)の対を含み、各前記入力トランジスタ(M7、M8)はソース又はエミッタを介して分極電流源(IP)に接続され、前記分極電流源(IP)は供給電圧源の第1の端子に接続され、第1の前記入力トランジスタ(M7)のゲート又はベースは前記基準電圧(VREF)を受信し、第2の前記入力トランジスタ(M8)のゲート又はベースは前記適応化電圧(VAGC)を受信すること、
前記第1の入力トランジスタ(M7)のドレイン又はコレクタは、電流ミラーの第2のタイプの伝導性を有する第1のダイオード接続トランジスタ(M5)に接続され、前記電流ミラーは、第2のタイプの伝導性を有しかつゲート又はベースを介して前記第1のダイオード接続トランジスタ(M5)のゲート又はベースに接続される第2のトランジスタ(M4)を含み、前記電流ミラーの前記第1のトランジスタ(M5)及び前記第2のトランジスタ(M4)のソース又はエミッタは、前記供給電圧源の第2の端子に接続されること、並びに
前記電流ミラーの前記第2のトランジスタ(M4)のドレイン又はコレクタは、前記第2の入力トランジスタ(M8)のドレイン又はコレクタに接続され、前記ダイオード接続レプリカトランジスタ(M2)に前記減衰電流を供給するよう配設されること
を特徴とする、請求項1に記載の電子回路(1)。 - 前記比較手段は、第2のタイプの伝導性を有する出力トランジスタ(M3)を含み、前記出力トランジスタ(M3)は、前記電流ミラーの前記第2のトランジスタ(M4)の前記ドレイン又は前記コレクタと、前記ダイオード接続レプリカトランジスタ(M2)のゲート又はベース及びドレイン又はコレクタとの間に配設され、前記減衰電流を供給するための前記出力トランジスタ(M3)の伝導作用は、前記出力トランジスタ(M3)のゲート又はベースを通る分極電圧(VBN1)によって制御されることを特徴とする、請求項4に記載の電子回路(1)。
- 前記比較手段は、適応化電流(IAGC)の形態の前記適応化信号と、基準電流(IREF)の形態の前記基準信号とを比較するために配設され、
前記比較手段は、電流ミラーの第2のタイプの伝導性を有する前記第1のダイオード接続トランジスタ(M5)に前記基準電流(IREF)を供給するための基準電流源を含み、前記基準電流源は供給電圧源の前記第1の端子に接続され、
前記電流ミラーは、第2のタイプの伝導性を有しかつ前記ゲート又は前記ベースを介して前記第1のダイオード接続トランジスタ(M5)の前記ゲート又は前記ベースに接続される前記第2のトランジスタ(M4)を含み、前記電流ミラーの前記第1のトランジスタ(M5)及び前記第2のトランジスタ(M4)の前記ソース又は前記エミッタは、前記供給電圧源の前記第2の端子に接続されること、並びに
前記電流ミラーの前記第2のトランジスタ(M4)の前記ドレイン又は前記コレクタは、前記自動利得制御ユニットから前記適応化電流(IAGC)を受信し、前記基準電流と前記適応化電流との間の差に応じて、前記ダイオード接続レプリカトランジスタ(M2)に前記減衰電流を供給するよう配設されること
を特徴とする、請求項1に記載の電子回路(1)。 - 前記比較手段は、第2のタイプの伝導性を有する出力トランジスタ(M3)を含み、前記出力トランジスタ(M3)は、前記電流ミラーの前記第2のトランジスタ(M4)の前記ドレイン又は前記コレクタと、前記ダイオード接続レプリカトランジスタ(M2)のゲート又はベース及びドレイン又はコレクタとの間に配設され、前記減衰電流を供給するための前記出力トランジスタ(M3)の伝導作用は、前記出力トランジスタ(M3)のゲート又はベースを通る分極電圧(VBN1)によって制御されることを特徴とする、請求項6に記載の電子回路(1)。
- 前記シャントトランジスタ(M1)、前記レプリカトランジスタ(M2)、並びに前記第1の入力トランジスタ(M7)及び前記第2の入力トランジスタ(M8)は、PMOSトランジスタであること、
前記電流ミラーの前記第1のトランジスタ(M5)及び前記第2のトランジスタ(M4)並びに前記出力トランジスタ(M3)はNMOSトランジスタであること、並びに
前記分極電流源(IP)は前記供給電圧源の高電位端子(VDD)に接続され、前記電流ミラーの前記第1のトランジスタ(M5)及び前記第2のトランジスタ(M4)は前記供給電圧源の低電位端子(VSS)に接続されること
を特徴とする、請求項4または5に記載の電子回路(1)。 - 前記シャントトランジスタ(M1)、前記レプリカトランジスタ(M2)、並びに前記第1の入力トランジスタ(M7)及び前記第2の入力トランジスタ(M8)は、NMOSトランジスタであること、
前記電流ミラーの前記第1のトランジスタ(M5)及び前記第2のトランジスタ(M4)並びに前記出力トランジスタ(M3)はPMOSトランジスタであること、並びに
前記分極電流源(IP)は前記供給電圧源の低電位端子(VSS)に接続され、前記電流ミラーの前記第1のトランジスタ(M5)及び前記第2のトランジスタ(M4)は前記供給電圧源の高電位端子(VDD)に接続されること
を特徴とする、請求項4または5に記載の電子回路(1)。 - 前記シャントトランジスタ(M1)及び前記レプリカトランジスタ(M2)は、PMOSトランジスタであること、
前記電流ミラーの前記第1のトランジスタ(M5)及び前記第2のトランジスタ(M4)並びに前記出力トランジスタ(M3)はNMOSトランジスタであること、並びに
前記分極電流源(I P )は前記供給電圧源の高電位端子(V DD )に接続され、前記電流ミラーの前記第1のトランジスタ(M5)及び前記第2のトランジスタ(M4)は前記供給電圧源の低電位端子(V SS )に接続されること
を特徴とする、請求項6または7に記載の電子回路(1)。 - 前記シャントトランジスタ(M1)及び前記レプリカトランジスタ(M2)は、NMOSトランジスタであること、
前記電流ミラーの前記第1のトランジスタ(M5)及び前記第2のトランジスタ(M4)並びに前記出力トランジスタ(M3)はPMOSトランジスタであること、並びに
前記分極電流源(I P )は前記供給電圧源の低電位端子(V SS )に接続され、前記電流ミラーの前記第1のトランジスタ(M5)及び前記第2のトランジスタ(M4)は前記供給電圧源の高電位端子(V DD )に接続されること
を特徴とする、請求項6または7に記載の電子回路(1)。 - 前記同相電圧(V CM )は、電圧バッファセル(20)を介して前記ダイオード接続レプリカトランジスタ(M2)のソース又はエミッタに供給されることを特徴とする、請求項1〜3のいずれか1項に記載の電子回路(1)。
- 前記比較手段は、第1のタイプの伝導性を有するヒステリシストランジスタ(M6)を含み、前記ヒステリシストランジスタ(M6)は前記ダイオード接続レプリカトランジスタ(M2)に並列に接続され、前記ヒステリシストランジスタ(M6)のソース又はエミッタは、前記レプリカトランジスタ(M2)の前記ソース又は前記エミッタに接続され、前記ヒステリシストランジスタ(M6)のゲート又はベースは、前記ダイオード接続レプリカトランジスタ(M2)の前記ゲート又は前記ベースに接続されること、及び
前記ヒステリシストランジスタ(M6)のドレイン又はコレクタは、前記電流ミラーの前記第1のダイオード接続トランジスタ(M5)の前記ゲート又は前記ベース及びドレイン又はコレクタに接続されること
を特徴とする、請求項4または6に記載の電子回路(1)。 - 前記ヒステリシストランジスタ(M6)は、前記レプリカトランジスタ(M2)及び前記シャントトランジスタ(M1)と同様、PMOS又はNMOSトランジスタであることを特徴とする、請求項13に記載の電子回路(1)。
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