JP5725728B2 - Control circuit - Google Patents
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Description
本発明は、半導体装置および前記半導体装置の機能や動作環境を変化させる制御を行う制御回路に関するものである。 The present invention relates to a semiconductor device and a control circuit that performs control to change the function and operating environment of the semiconductor device.
半導体装置には、ASIC(Application Specific IC)、FPGA(Field Programmable Gate Array)やCPLD(Complex Programmable Logic Device)など種々あるが、ここでは、それらの半導体装置をLSI(Large Scale IC)と称することにする。LSIは、論理回路に供給するクロック信号を生成するクロック生成回路を備えている。クロック生成回路としては、水晶発振器の出力に基づきクロック信号を生成するPLL(Phase Locked Loop)回路が広く用いられている。 There are various types of semiconductor devices such as ASIC (Application Specific IC), FPGA (Field Programmable Gate Array), CPLD (Complex Programmable Logic Device), etc. Here, these semiconductor devices are referred to as LSI (Large Scale IC). To do. The LSI includes a clock generation circuit that generates a clock signal to be supplied to a logic circuit. As a clock generation circuit, a PLL (Phase Locked Loop) circuit that generates a clock signal based on the output of a crystal oscillator is widely used.
ところで、例えば特許文献1に示されているように、PLL回路が出力するクロック信号には、時間的なズレや揺らぎであるジッタが存在する。PLL回路が出力するクロック信号のジッタ量が大きくなり、クロック信号の供給を受ける論理回路のスキュー制約や伝送信号のアイマスク制約から逸脱すると、論理誤動作を引き起こす。
By the way, as shown in
PLL回路が出力するクロック信号のジッタ量は、主にPLL回路の動作環境(電源電圧や周囲温度)の変化により変動する。そのため、従来から、論理誤動作を引き起こすジッタ量の増加を抑えるために、PLL回路の動作環境を一定に保つ工夫がなされている。具体的には、電源変動を安定化する対策として、例えば、バイパスコンデンサやPDN(Power Delivery/Distribution Network:電源分配回路)などを付加することが行われている。また、温度変動を安定化する対策として、例えば、高容量のヒートスプレッダを付加することが行われている。 The jitter amount of the clock signal output from the PLL circuit varies mainly due to changes in the operating environment (power supply voltage and ambient temperature) of the PLL circuit. Therefore, conventionally, in order to suppress an increase in the amount of jitter that causes a logic malfunction, a device for keeping the operating environment of the PLL circuit constant has been made. Specifically, for example, a bypass capacitor or a PDN (Power Delivery / Distribution Network) is added as a measure for stabilizing the power fluctuation. Further, as a measure for stabilizing temperature fluctuation, for example, a high-capacity heat spreader is added.
しかし、本発明が対象とするLSIは、使用環境の定まらない汎用のLSIであり、上記対策を予め動作時の環境条件に応じて最適化することはできないので、最悪の動作環境に対応できるように冗長な対策がなされている。そのため、動作を保証する環境条件が、実施された対策に合わせて制限されてしまうという問題がある。 However, the LSI targeted by the present invention is a general-purpose LSI whose usage environment is not fixed, and the above measures cannot be optimized in advance according to the environmental conditions during operation, so that it can cope with the worst operating environment. Redundant measures have been taken. Therefore, there is a problem that the environmental conditions for guaranteeing the operation are limited in accordance with the implemented measures.
動作時の環境条件に応じて上記対策を最適化できるようにするには、実動作時のLSI内部でのジッタ量を計測し、そのLSI内部で計測したジッタ量を外部で利用可能に観測できることが必要である。 In order to be able to optimize the above measures according to the environmental conditions during operation, it is possible to measure the jitter amount inside the LSI during actual operation and observe the jitter amount measured inside the LSI so that it can be used externally. is necessary.
ジッタ量を検出する方法としては、特殊なLSIテスタにて測定する方法と、サンプルをテストベンチにより測定する方法と、ジッタ測定を専用回路に内蔵しセルフテストする方法(Self Test回路を埋め込むBuilt-In法:BIST)との3通りが知られている。 As a method of detecting the amount of jitter, there are a method of measuring with a special LSI tester, a method of measuring a sample with a test bench, and a method of self-testing with built-in jitter measurement in a dedicated circuit (Built- Three methods are known: In method: BIST).
しかし、テスタやサンプルの測定は、LSI単体の性能品質を評価するために用いるもので、LSIが製品装置に組み込まれた実動作環境でのジッタ量を計測できない。また、BISTは、LSI内部のジッタを検出するもののセルフテスト項目に対する結果が得られるのみで、外部でジッタ量を観測できないという問題がある。 However, the measurement of the tester and the sample is used for evaluating the performance quality of the LSI alone, and the jitter amount cannot be measured in an actual operating environment in which the LSI is incorporated in the product device. In addition, although BIST detects jitter inside the LSI, it only provides a result for a self-test item, and there is a problem that the amount of jitter cannot be observed externally.
本発明は、上記に鑑みてなされたものであり、実動作時における内部クロック信号のジッタ量を検出し、検出したジッタ量を外部で利用可能に出力できる半導体装置を得ることを目的とする。 The present invention has been made in view of the above, and an object of the present invention is to obtain a semiconductor device capable of detecting the jitter amount of an internal clock signal during actual operation and outputting the detected jitter amount so as to be usable externally.
また、本発明は、上記発明による半導体装置の出力が示すジッタ量を減少させるように動作環境を変化させる制御や、該ジッタ量に応じて該半導体装置の機能を変更する制御が行える制御回路を得ることを目的とする。 Further, the present invention provides a control circuit capable of performing control to change the operating environment so as to reduce the jitter amount indicated by the output of the semiconductor device according to the above invention and control to change the function of the semiconductor device in accordance with the jitter amount. The purpose is to obtain.
上述した目的を達成するために、本発明は、論理回路に供給するクロック信号を生成するクロック生成回路と、前記クロック生成回路が出力しているクロック信号と、該クロック信号を少なくとも1周期遅延した遅延クロック信号との位相差に基づき前記クロック信号に含まれるジッタ成分を検出するジッタ検出部と、前記検出されたジッタ成分を電圧信号に変換する増幅回路を有する増幅部と、前記変換された電圧信号を外部へ出力するためのジッタ出力端子とを備えた半導体装置の前記ジッタ出力端子に出力される電圧信号を入力とする制御回路であって、該電圧信号が示すジッタ量を減少させるように前記半導体装置の動作環境を前記半導体装置のジッタ出力端子を介して外部から制御し、前記半導体装置のクロック生成回路に給電する電源電圧を、前記電圧信号が示すジッタ量を減少させるように制御する電圧レギュレータであることを特徴とする。 In order to achieve the above-described object, the present invention provides a clock generation circuit that generates a clock signal supplied to a logic circuit, a clock signal output from the clock generation circuit, and the clock signal delayed by at least one cycle. A jitter detector that detects a jitter component included in the clock signal based on a phase difference from the delayed clock signal, an amplifier having an amplifier circuit that converts the detected jitter component into a voltage signal, and the converted voltage A control circuit having as input a voltage signal output to the jitter output terminal of a semiconductor device having a jitter output terminal for outputting the signal to the outside so as to reduce the amount of jitter indicated by the voltage signal The operating environment of the semiconductor device is externally controlled via the jitter output terminal of the semiconductor device, and power is supplied to the clock generation circuit of the semiconductor device. Power supply voltage, characterized in that it is a voltage regulator for controlling so as to reduce the amount of jitter the voltage signal indicates.
本発明によれば、使用環境の定まらない汎用の半導体装置の実動作環境でのジッタ量を該半導体装置の外部でリアルタイムに観測できるようになる。その結果、製品装置に組み込まれていても、ジッタ量を容易に計測することができるので、高額な高速オシロスコープによるジッタ解析機能に頼らずとも、安価なスペクトラムアナライザ等でジッタに起因する誤動作の要因解析が可能になるという効果を奏する。 According to the present invention, it becomes possible to observe the jitter amount in an actual operating environment of a general-purpose semiconductor device whose use environment is not determined in real time outside the semiconductor device. As a result, the jitter amount can be easily measured even if it is incorporated in a product device, so it is not necessary to rely on the jitter analysis function of an expensive high-speed oscilloscope. There is an effect that analysis becomes possible.
以下に、本発明にかかる半導体装置および制御回路の実施の形態を図面に基づいて詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。 Embodiments of a semiconductor device and a control circuit according to the present invention will be described below in detail with reference to the drawings. Note that the present invention is not limited to the embodiments.
実施の形態1.
図1は、本発明の実施の形態1による半導体装置の概念的な構成を示すブロック図である。図1において、この実施の形態による半導体装置(LSI)1は、例えば、FPGAである。
FIG. 1 is a block diagram showing a conceptual configuration of a semiconductor device according to the first embodiment of the present invention. In FIG. 1, a semiconductor device (LSI) 1 according to this embodiment is, for example, an FPGA.
まず、一般的なLSIの構成を説明する。
LSIは、一般に、内部回路として、論理回路2と、この論理回路2にクロック信号CLKを供給するPLL回路3とを備えている。また、外部入出力ピンとして、パッケージに、電源ピン4、基準クロック入力ピン5、グランドピン6,データ入力ピン7、データ出力ピン8、データ入出力ピン9などが設けられている。
First, a general LSI configuration will be described.
An LSI generally includes a
電源ピン4には、PLL回路3に給電する電源VDDが接続される。図1では、論理回路2に給電する電源が接続される電源ピンは示されていない。この実施の形態は、PLL回路3を問題にしているからである。
A power supply VDD that supplies power to the
基準クロック入力ピン5には、図示しない水晶発振器からPLL回路3に供給される基準クロック信号Xinが入力される。PLL回路3のグランド端子は、グランドピン6経由で当該LSI1を搭載する回路基板のグランドに接続される。論理回路2のグランド端子も同様の形式で当該LSI1を搭載する回路基板のグランドに接続されている。論理回路2は、データ入力ピン7、データ出力ピン8およびデータ入出力ピン9を使用して外部とデータの授受を行う。
A reference clock signal Xin supplied from a crystal oscillator (not shown) to the
この実施の形態によるLSI1は、このような一般的な構成のLSIにおいて、内部回路として、ジッタ検出部10および増幅部11を設け、外部入出力ピンとして、パッケージに、ジッタ出力ピン12を設けてある。
The
ジッタ検出部10は、PLL回路3が出力しているクロック信号CLKと、該クロック信号CLKを少なくとも1周期遅延した遅延クロック信号との位相差に基づき、クロック信号CLKに含まれるジッタ成分を検出する。
増幅部11は、検出されたジッタ成分を電圧信号に変換する増幅回路11aを有し、変換した電圧信号(ジッタ値)をジッタ出力ピン12から外部へ出力する。
The
The amplifying
ジッタ検出部10と増幅部11は、例えば図2に示すように構成することができる。図2は、図1に示す半導体装置の具体的な構成例を示すブロック図である。
まず、ジッタ検出部10について説明する。図2において、ジッタ検出部10は、遅延回路14と、位相比較回路15と、積分回路16とを備えている。位相比較回路15は、例えば図3に示すように構成されている。積分回路16は、例えば図4に示すように構成されている。
The
First, the
遅延回路14は、PLL回路3が出力するクロック信号CLKを少なくとも1周期遅延させた遅延クロック信号DCLKを生成する。
図3において、位相比較回路15は、フリップフロップ回路25,26と、排他的論理和回路27,28と、加減算器29とを備えている。
The
In FIG. 3, the
フリップフロップ回路25は、クロック入力端に入力されるPLL回路3が出力するクロック信号CLKの立ち上がりエッジで、データ入力端Dに入力される遅延クロック信号DCLKを取り込む。
The flip-
フリップフロップ回路26のクロック入力端には、PLL回路3が出力するクロック信号CLKを論理反転した論理反転クロック信号/CLKが入力され、データ入力端は、フリップフロップ回路25のデータ出力端Qが接続されている。つまり、フリップフロップ回路26は、フリップフロップ回路25が1周期前のクロック信号CLKの立ち上がりエッジで取り込んだ遅延データを、論理反転クロック信号/CLKの立ち上がりエッジで取り込む。
A logically inverted clock signal / CLK obtained by logically inverting the clock signal CLK output from the
排他的論理和回路27は、遅延クロック信号DCLKとフリップフロップ回路25が取り込んだデータとの排他的論理和を取り、加減算器29の加算入力端(+)に出力する。排他的論理和回路28は、フリップフロップ回路25が取り込んだデータとフリップフロップ回路26が取り込んだ遅延データとの排他的論理和を取り、加減算器29の減算入力端(−)に出力する。その結果、加減算器29からクロック信号CLKと遅延クロック信号DCLKとの位相差ΔJが、クロック信号CLKに存在するジッタにより時間幅が増減する形で出力される。つまり、位相差ΔJは、クロック信号CLKに存在するジッタの変化量を表している。
The exclusive OR
また、積分回路16は、図4において、OPアンプ31を用いて構成される。OPアンプ31は、非反転入力端子(+)がグランドに接続され、反転入力端子(−)に、抵抗器32を介して位相比較回路15が検出した位相差ΔJが入力される。反転入力端子(−)と出力端子との間に、コンデンサ33および抵抗器34が並列に設けられる。
Further, the integrating
次に、図5は、ジッタ検出部の各部の動作を説明する波形図である。図5において、遅延回路14が出力する遅延クロック信号DCLK(図5(2))が、PLL回路3が出力するクロック信号CLK(図5(1))の1周期だけ遅延している場合、位相比較回路15にて検出される位相差ΔJ(図5(3))は、現時点でのクロック信号CLK(図5(1))のエッジと1クロック前の遅延クロック信号DCLK(図5(2))のエッジとのズレ幅は、1クロック分で増減したクロックパルスの時間幅であるから、ジッタの変化量である。したがって、位相比較回路15にて検出される位相差ΔJ(図5(3))であるジッタの変化量を積分回路16にて積分すれば、ジッタ量J(図5(4))が得られる。
Next, FIG. 5 is a waveform diagram for explaining the operation of each part of the jitter detector. In FIG. 5, when the delayed clock signal DCLK (FIG. 5 (2)) output from the
次に、図2に戻って増幅部11について説明する。増幅部11が有する増幅回路11aは、固定ゲインのものでもよいが、図2では、ゲイン制御機能付き増幅回路17を示してある。また、増幅部11は、増幅回路とジッタ出力ピン12と間に、帯域フィルタを設けることができる。その帯域フィルタは、固定帯域のものでもよいが、図2では、帯域制御機能付き帯域フィルタ18を示してある。そして、ゲイン制御機能付き増幅回路17と帯域制御機能付き帯域フィルタ18の一方または両方が設けられる場合は、論理回路2内に、制御用のレジスタ20が用意される。すなわち、ゲイン制御機能付き増幅回路17および帯域制御機能付き帯域フィルタ18は、論理回路2における入出力処理過程で扱うデータ速度などに応じて、所定の時間間隔でレジスタ20に設定される制御値により、そのゲインおよび帯域が可変制御される。
Next, returning to FIG. 2, the amplifying
つまり、ジッタ検出部10にて検出されたジッタ量Jが、「増幅回路で構成される増幅部11」または「増幅回路および帯域フィルタで構成される増幅部11」にてジッタ値Vjの電圧信号に変換され、ジッタ出力ピン12から外部へ出力される。
That is, the jitter amount J detected by the
このように、実施の形態1によれば、LSI内部に、クロックジッタを検出するジッタ検出部と、そのジッタ量を電圧信号としてLSI外部に出力する増幅部とを有する構成としたので、使用環境の定まらない汎用のLSIの実動作環境でのジッタ量を該LSIの外部でリアルタイムに観測できるようになる。 As described above, according to the first embodiment, the LSI includes a jitter detection unit that detects clock jitter and an amplification unit that outputs the jitter amount as a voltage signal to the outside of the LSI. The jitter amount in the actual operating environment of a general-purpose LSI that cannot be determined can be observed in real time outside the LSI.
したがって、製品装置に組み込まれていても、ジッタ量を容易に計測することができるので、高額な高速オシロスコープによるジッタ解析機能に頼らずとも、安価なスペクトラムアナライザ等でジッタに起因する誤動作の要因解析が可能になる。 Therefore, even if it is built in a product device, the amount of jitter can be measured easily, so that it is possible to analyze the cause of malfunction caused by jitter with an inexpensive spectrum analyzer, etc. without relying on the jitter analysis function of an expensive high-speed oscilloscope. Is possible.
また、増幅部が有する増幅回路をゲイン制御機能付きの増幅回路とすれば、LSI外部に接続する観測回路に適合した電圧値を出力することができる。そして、増幅部に帯域フィルタを設ける構成とすれば、LSI外部に接続する観測回路に検知させたい周波数範囲のみのジッタ情報を出力することが可能になる。この帯域フィルタも帯域制御機能付きとすることができる。これらによって、LSI外部に接続する観測回路とのインターフェースの汎用性を高めることができる。 Further, if the amplifier circuit included in the amplifier unit is an amplifier circuit with a gain control function, a voltage value suitable for an observation circuit connected outside the LSI can be output. If the band filter is provided in the amplifying unit, it is possible to output jitter information only in the frequency range desired to be detected by the observation circuit connected to the outside of the LSI. This band filter can also have a band control function. As a result, the versatility of the interface with the observation circuit connected to the outside of the LSI can be enhanced.
実施の形態2.
この実施の形態2では、図6〜図8を参照して、実施の形態1にて説明したLSIの出力が示すジッタ量を減少させるように動作環境(電源電圧、周囲温度)を変化させる制御や、該ジッタ量に応じて該LSIの機能を変更する制御が行える制御回路について説明する。なお、図6〜図8では、図1に示したLSI1における増幅部11として、ゲイン制御機能付き増幅回路17のみを示してある。
In the second embodiment, referring to FIGS. 6 to 8, control for changing the operating environment (power supply voltage, ambient temperature) so as to reduce the jitter amount indicated by the LSI output described in the first embodiment. A control circuit capable of controlling the function of the LSI according to the jitter amount will be described. 6 to 8, only the amplification circuit 17 with a gain control function is shown as the
図6は、本発明の実施の形態2による制御回路として、電源変動を抑制する制御回路の構成例を示すブロック図である。図6において、制御回路である電圧レギュレータ35に供電している電源VDDは、LSI1の共通電源から分岐してPLL回路3に給電する分岐電源を示している。
FIG. 6 is a block diagram illustrating a configuration example of a control circuit that suppresses power supply fluctuation as the control circuit according to the second embodiment of the present invention. In FIG. 6, a power supply VDD supplied to the
電圧レギュレータ35は、分岐電源VDDから電源ピン4への給電路に介在して設けられ、その制御端子にジッタ出力ピン12が接続され、LSI1の内部で検出されるジッタ値を少なくするように、PLL回路3に給電する電源電圧を制御する。
The
次に、図7は、本発明の実施の形態2による制御回路として、温度変動を抑制する制御回路の構成例を示すブロック図である。図7において、LSI1を搭載する回路基板の背面に冷却手段としてのペルチェクーラー37が取り付けられている。制御回路である温度レギュレータ38は、その制御端子にジッタ出力ピン12が接続され、LSI1の内部で検出されるジッタ値を少なくするように、ペルチェクーラー37に印加する電圧を制御する。なお、冷却手段としては、ペルチェクーラー37に代えて、LSI1に冷風を吹き付けるファンクーラーなどでもよい。
Next, FIG. 7 is a block diagram showing a configuration example of a control circuit that suppresses temperature fluctuations as a control circuit according to the second embodiment of the present invention. In FIG. 7, a Peltier cooler 37 as a cooling means is attached to the back surface of the circuit board on which the
次に、図8は、本発明の実施の形態2による制御回路として、ジッタ抑制および機能変更を実施する制御回路の構成例を示すブロック図である。図8において、制御回路は、電圧レギュレータ35と温度レギュレータ38とマイクロコンピュータ(マイコン)39とを備えている。
Next, FIG. 8 is a block diagram illustrating a configuration example of a control circuit that performs jitter suppression and function change as the control circuit according to the second embodiment of the present invention. In FIG. 8, the control circuit includes a
電圧レギュレータ35は、分岐電源VDDから電源ピン4への給電路に介在して設けられ、その制御端子にマイコン39から入力される動作指令に従ってPLL回路3に給電する電源電圧を制御する。
The
温度レギュレータ38は、その制御端子にマイコン39から入力される動作指令に従ってペルチェクーラー37に印加する電圧を制御する。なお、冷却手段としては、ペルチェクーラー37に代えて、LSI1に冷風を吹き付けるファンクーラーなどでもよい。
The
マイコン39は、AD変換ポートにジッタ出力ピン12が接続され、LSI1の内部で検出されるジッタ値を少なくするように、電圧レギュレータ35と温度レギュレータ38の一方または両方に動作指令を出力する。
The
また、LSI1のパッケージに、LSI1の機能制御に用いる機能制御ピン40が設けられている。マイコン39は、LSI1の内部で検出されるジッタ値を少なくするように電圧レギュレータ35と温度レギュレータ38に動作指令を出力している過程において、LSI1の内部で検出されるジッタ値と論理回路2のノイズマージンとの関係に応じてLSI1の機能の少なくとも一部の機能を停止させる機能停止信号を、機能制御ピン40を介して論理回路2に出力する。
Further, a
さらに、図8に示す構成において、制御回路がマイコン39のみで構成される場合において、マイコン39は、LSI1の内部で検出されるジッタ値と論理回路2のノイズマージンとの関係に応じてLSI1の機能の少なくとも一部の機能を停止させる機能停止信号を、機能制御ピン40を介して論理回路2に出力する。
Further, in the configuration shown in FIG. 8, when the control circuit is configured only by the
このように、実施の形態2によれば、PLL回路の出力クロックに存在するジッタの発生要因が、PLL回路に給電する電源電圧の変動やLSIの周囲温度の変動である場合、それらの動作環境を、ジッタ量を少なくするように変化させることができるので、検出された動作時のジッタ量に応じて動作環境の最適化を図ることが可能になり、論理誤動作の発生を防止することが可能になる。 As described above, according to the second embodiment, when the generation factor of the jitter existing in the output clock of the PLL circuit is a change in the power supply voltage supplied to the PLL circuit or a change in the ambient temperature of the LSI, those operating environments Therefore, it is possible to optimize the operating environment according to the detected amount of jitter during operation and to prevent the occurrence of logic malfunctions. become.
また、検出された動作時のジッタ量と論理回路のノイズマージンとの関係に応じて、LSIの機能を制限することができるので、論理誤動作を起こさせないぎりぎりのノイズマージンを確保した限界条件の下で、当該LSIの使用を継続することが可能になる。 In addition, since the function of the LSI can be limited according to the relationship between the detected jitter amount during operation and the noise margin of the logic circuit, it is subject to the limit conditions that ensure a marginal noise margin that does not cause a logic malfunction. Thus, the use of the LSI can be continued.
以上のように、本発明にかかる半導体装置は、実動作時における内部クロック信号のジッタ量を検出し、検出したジッタ量を外部で利用可能に出力できる半導体装置として有用である。 As described above, the semiconductor device according to the present invention is useful as a semiconductor device capable of detecting the jitter amount of the internal clock signal during actual operation and outputting the detected jitter amount so as to be usable externally.
また、本発明にかかる制御回路は、上記発明による半導体装置の出力が示すジッタ量を減少させるように動作環境を変化させる制御や、該ジッタ量に応じて該半導体装置の機能を変更する制御が行える制御回路として有用である。 In addition, the control circuit according to the present invention performs control for changing the operating environment so as to reduce the jitter amount indicated by the output of the semiconductor device according to the present invention, and control for changing the function of the semiconductor device in accordance with the jitter amount. It is useful as a control circuit that can be used.
1 LSI(半導体装置)
2 論理回路
3 PLL回路(クロック生成回路)
4 電源ピン
10 ジッタ検出部
11 増幅部
11a 増幅回路
12 ジッタ出力ピン
14 遅延回路
15 位相比較回路
16 積分回路
17 ゲイン制御機能付き増幅回路
18 帯域制御機能付き帯域フィルタ
35 電圧レギュレータ(制御回路)
37 ペルチェクーラー(冷却手段)
38 温度レギュレータ(制御回路)
39 マイクロコンピュータ(マイコン:制御回路)
40 機能制御ピン
1 LSI (semiconductor device)
2
DESCRIPTION OF
37 Peltier cooler (cooling means)
38 Temperature regulator (control circuit)
39 Microcomputer (microcomputer: control circuit)
40 Function control pin
Claims (4)
前記クロック生成回路が出力しているクロック信号と、該クロック信号を少なくとも1周期遅延した遅延クロック信号との位相差に基づき前記クロック信号に含まれるジッタ成分を検出するジッタ検出部と、
前記検出されたジッタ成分を電圧信号に変換する増幅回路を有する増幅部と、
前記変換された電圧信号を外部へ出力するためのジッタ出力端子と
を備えた半導体装置の前記ジッタ出力端子に出力される電圧信号を入力とする制御回路であって、
該電圧信号が示すジッタ量を減少させるように前記半導体装置の動作環境を前記半導体装置のジッタ出力端子を介して外部から制御し、
前記半導体装置のクロック生成回路に給電する電源電圧を、前記電圧信号が示すジッタ量を減少させるように制御する電圧レギュレータである
ことを特徴とする制御回路。 A clock generation circuit for generating a clock signal to be supplied to the logic circuit;
A jitter detector that detects a jitter component included in the clock signal based on a phase difference between a clock signal output from the clock generation circuit and a delayed clock signal obtained by delaying the clock signal by at least one cycle;
An amplification unit having an amplification circuit for converting the detected jitter component into a voltage signal;
A jitter output terminal for outputting the converted voltage signal to the outside;
A control circuit that inputs a voltage signal output to the jitter output terminal of the semiconductor device comprising:
The operating environment of the semiconductor device is controlled from the outside via the jitter output terminal of the semiconductor device so as to reduce the jitter amount indicated by the voltage signal,
The semiconductor power supply voltage to power the clock generation circuit of the apparatus, features and to that control circuit to be a voltage regulator for controlling so as to reduce the amount of jitter the voltage signal indicates.
前記クロック生成回路が出力しているクロック信号と、該クロック信号を少なくとも1周期遅延した遅延クロック信号との位相差に基づき前記クロック信号に含まれるジッタ成分を検出するジッタ検出部と、
前記検出されたジッタ成分を電圧信号に変換する増幅回路を有する増幅部と、
前記変換された電圧信号を外部へ出力するためのジッタ出力端子と
を備えた半導体装置の前記ジッタ出力端子に出力される電圧信号を入力とする制御回路であって、
該電圧信号が示すジッタ量を減少させるように前記半導体装置の動作環境を前記半導体装置のジッタ出力端子を介して外部から制御し、
前記半導体装置のクロック生成回路に給電する電源電圧を制御する電圧レギュレータと、
前記半導体装置を冷却する冷却手段を制御する温度レギュレータと、
前記電圧信号が示すジッタ量を減少させるように、前記電圧レギュレータと前記温度レギュレータの一方または両方に動作指令を出力するマイクロコンピュータと
を備えていることを特徴とする制御回路。 A clock generation circuit for generating a clock signal to be supplied to the logic circuit;
A jitter detector that detects a jitter component included in the clock signal based on a phase difference between a clock signal output from the clock generation circuit and a delayed clock signal obtained by delaying the clock signal by at least one cycle;
An amplification unit having an amplification circuit for converting the detected jitter component into a voltage signal;
A jitter output terminal for outputting the converted voltage signal to the outside;
A control circuit that inputs a voltage signal output to the jitter output terminal of the semiconductor device comprising:
The operating environment of the semiconductor device is controlled from the outside via the jitter output terminal of the semiconductor device so as to reduce the jitter amount indicated by the voltage signal,
A voltage regulator that controls a power supply voltage that supplies power to the clock generation circuit of the semiconductor device;
A temperature regulator that controls cooling means for cooling the semiconductor device;
The way the voltage signal to reduce the amount of jitter shown, the voltage regulator and the microcomputer and to that control circuit, characterized in that it comprises a for outputting an operation command to one or both of the temperature regulator.
前記クロック生成回路が出力しているクロック信号と、該クロック信号を少なくとも1周期遅延した遅延クロック信号との位相差に基づき前記クロック信号に含まれるジッタ成分を検出するジッタ検出部と、
前記検出されたジッタ成分を電圧信号に変換する増幅回路を有する増幅部と、
前記変換された電圧信号を外部へ出力するためのジッタ出力端子と
を備えた半導体装置の前記ジッタ出力端子に出力される電圧信号を入力とする制御回路であって、
該電圧信号が示すジッタ量と前記半導体装置の論理回路のノイズマージンとの関係に応じて前記半導体装置の機能の少なくとも一部の機能を停止させる制御を行う
ことを特徴とする制御回路。 A clock generation circuit for generating a clock signal to be supplied to the logic circuit;
A jitter detector that detects a jitter component included in the clock signal based on a phase difference between a clock signal output from the clock generation circuit and a delayed clock signal obtained by delaying the clock signal by at least one cycle;
An amplification unit having an amplification circuit for converting the detected jitter component into a voltage signal;
A control circuit that receives as input a voltage signal output to the jitter output terminal of a semiconductor device comprising a jitter output terminal for outputting the converted voltage signal to the outside,
A control circuit that performs control to stop at least a part of functions of the semiconductor device in accordance with a relationship between a jitter amount indicated by the voltage signal and a noise margin of a logic circuit of the semiconductor device.
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