JP5719164B2

JP5719164B2 - Power factor correction circuit

Info

Publication number: JP5719164B2
Application number: JP2010282973A
Authority: JP
Inventors: 正和北川
Original assignee: Ｄｘアンテナ株式会社
Priority date: 2010-12-20
Filing date: 2010-12-20
Publication date: 2015-05-13
Anticipated expiration: 2030-12-20
Also published as: JP2012135080A

Description

この発明は力率改善回路に関する。 The present invention relates to a power factor correction circuit.

よく知られた平滑コンデンサ付の全波整流回路では、平滑コンデンサの端子間の電圧よりも交流入力電圧が小さい場合にはダイオードブリッジによって電流が遮断される。このため、入力電圧のピーク値付近でのみダイオードブリッジを介して平滑コンデンサに電流が流れる。このようなピーク状の電流には大量の高調波成分が含まれているので、送配電系統に障害を引き起こしたり、通信障害の原因になったり、電子制御機器を誤動作させたりするおそれがある。 In a well-known full-wave rectifier circuit with a smoothing capacitor, the current is cut off by a diode bridge when the AC input voltage is smaller than the voltage between the terminals of the smoothing capacitor. For this reason, current flows through the smoothing capacitor through the diode bridge only near the peak value of the input voltage. Since such a peak current contains a large amount of harmonic components, there is a risk of causing a failure in the transmission / distribution system, causing a communication failure, or causing the electronic control device to malfunction.

このため、近年では、力率改善（ＰＦＣ：Power Factor Correction）回路（高力率コンバータとも称する）が広く用いられるようになっている。力率改善回路には多くの種類があるが、よく用いられる回路構成は、全波整流回路の後段にチョッパ回路が接続された２コンバータ方式と呼ばれるものである。 For this reason, in recent years, a power factor correction (PFC) circuit (also called a high power factor converter) has been widely used. Although there are many types of power factor correction circuits, a commonly used circuit configuration is a so-called two-converter system in which a chopper circuit is connected to the subsequent stage of a full-wave rectifier circuit.

２コンバータ方式の力率改善回路では、インダクタに流れる電流の違いによって電流臨界モード（ＣＲＭ：CRitical conduction Mode）と、電流連続モード（ＣＣＭ：Continuous Conduction Mode）の２つの動作モードが一般に用いられる（たとえば、非特許文献１参照）。いずれの動作モードの場合も、全波整流回路の出力電圧とチョッパ回路の出力電圧とに基づいてスイッチングトランジスタのオン時間およびオフ時間が設定される。これによって、入力電流が正弦波状になるようにインダクタ電流が制御されるともに、出力電圧の大きさが制御される。 In a two-converter type power factor correction circuit, two operation modes of a current critical mode (CRM) and a continuous current mode (CCM) are generally used depending on the current flowing through the inductor (for example, Non-Patent Document 1). In any operation mode, the on-time and off-time of the switching transistor are set based on the output voltage of the full-wave rectifier circuit and the output voltage of the chopper circuit. As a result, the inductor current is controlled so that the input current has a sine wave shape, and the magnitude of the output voltage is controlled.

杉本雅俊、他１名、「昇圧コンバータによる力率改善回路の設計」、トランジスタ技術増刊電源回路設計２００９、ＣＱ出版株式会社、２００９年５月、ｐ．１７１〜１８８Masatoshi Sugimoto and one other, "Design of Power Factor Correction Circuit Using Boost Converter", Transistor Technology Special Issue Power Supply Circuit Design 2009, CQ Publishing Co., Ltd., May 2009, p. 171-188

ところで、力率改善回路における制御はかなり複雑であるので、実際の回路設計では、多くのメーカから販売されている専用ＩＣ（Integrated Circuit）を利用するのが便利である。専用ＩＣを使用するにあたっては、トランジスタの定格電圧を超えないようにするとともに、専用ＩＣが正常に動作する適正電圧範囲を満たすように回路パラメータを決定する必要がある。 By the way, since the control in the power factor correction circuit is quite complicated, it is convenient to use a dedicated IC (Integrated Circuit) sold by many manufacturers in actual circuit design. When using a dedicated IC, it is necessary to determine circuit parameters so as not to exceed the rated voltage of the transistor and to satisfy an appropriate voltage range in which the dedicated IC operates normally.

しかしながら、適正電圧範囲を満たすように回路パラメータを決定すると、力率改善回路を広範囲な交流入力電圧（実効値）に対応可能にすることが困難になる。たとえば、前述の非特許文献１には、富士電機製の専用ＩＣ（型番：ＦＡ５００Ａ／５５０１Ａ）を用いた力率改善回路の設計例が記載されている。この専用ＩＣにおいて全波整流回路の出力（全波整流波形）の分圧電圧を検出するための端子はＭＵＬ端子と呼ばれる。ＭＵＬ端子の入力電圧のピーク値は最低で約１．４Ｖ、最大で定格の５Ｖにする必要がある（非特許文献１のｐ．１８１参照）。したがって、入力電圧（実効値）の最小値と最大値との比は最大で約３倍が限度である。これ以上の入力電圧範囲（実効値）に対応する必要がある場合には、入力電圧範囲を分けて入力電圧範囲ごとに異なる回路パラメータにする必要がある。 However, if circuit parameters are determined so as to satisfy the appropriate voltage range, it becomes difficult to make the power factor correction circuit compatible with a wide range of AC input voltages (effective values). For example, Non-Patent Document 1 described above describes a design example of a power factor correction circuit using a dedicated IC (model number: FA500A / 5501A) manufactured by Fuji Electric. In this dedicated IC, a terminal for detecting the divided voltage of the output of the full wave rectifier circuit (full wave rectified waveform) is called a MUL terminal. The peak value of the input voltage at the MUL terminal needs to be about 1.4 V at the minimum and 5 V at the maximum (see page 181 of Non-Patent Document 1). Therefore, the maximum ratio of the minimum value to the maximum value of the input voltage (effective value) is about 3 times. When it is necessary to deal with an input voltage range (effective value) larger than this, it is necessary to divide the input voltage range into different circuit parameters for each input voltage range.

ケーブルテレビシステムの中継増幅器で用いられる電源装置の設計においても上記と同様の理由で入力電圧範囲が問題となる場合がある。詳しくは後述するが、上記ケーブルテレビシステムの中継増幅器は、２０〜３０Ｖ（実効値）の電源電圧で動作するもの、４０〜６０Ｖ（実効値）の電源電圧で動作するもの、９０〜１１０Ｖの電源電圧で動作するものの３種類が混在している。中継増幅器に用いられる電源装置では、高調波電流による障害を防止する必要があるので力率改善回路を設けることが望ましい。ところが、上述した力率改善回路の入力電圧範囲の制約のために、現状では、２０〜６０Ｖ用の電源装置と９０〜１１０Ｖ用の電源装置とに分けて設計する必要がある。 In the design of a power supply device used in a relay amplifier of a cable television system, the input voltage range may be a problem for the same reason as described above. As will be described in detail later, the relay amplifier of the cable television system operates with a power supply voltage of 20 to 30 V (effective value), operates with a power supply voltage of 40 to 60 V (effective value), and a power supply of 90 to 110 V. There are three types of devices that operate on voltage. In a power supply device used for a relay amplifier, it is necessary to prevent a failure due to a harmonic current, and therefore it is desirable to provide a power factor correction circuit. However, due to the restrictions on the input voltage range of the power factor correction circuit described above, it is currently necessary to design the power supply device for 20 to 60V and the power supply device for 90 to 110V separately.

広範囲な入力電圧範囲に対応する他の方法として、電源装置の前段にトランスを配置し、トランスのタップ切替によって電源装置への電源入力範囲を調整することが考えられる。しかしながら、トランスを利用する方法は、中継増幅器を含む装置全体の体積および重量の増加につながるばかりか、電源効率の点でも問題がある。 As another method corresponding to a wide input voltage range, it is conceivable to arrange a transformer in the previous stage of the power supply device and adjust the power input range to the power supply device by switching the transformer tap. However, a method using a transformer not only leads to an increase in the volume and weight of the entire device including the relay amplifier, but also has a problem in terms of power supply efficiency.

この発明は、上記の問題点を考慮してなされたものであり、その目的は、従来よりも広範囲の交流入力電圧範囲に対応可能な力率改善回路を提供することである。 The present invention has been made in consideration of the above-mentioned problems, and an object of the present invention is to provide a power factor correction circuit that can cope with a wider range of AC input voltage than in the past.

この発明の一局面による力率改善回路は、整流回路と、チョッパ回路と、第１の分圧回路と、制御回路とを備える。整流回路は、交流入力電圧を全波整流する。チョッパ回路は、整流回路の出力電圧を定電圧に変換して出力する。第１の分圧回路は、整流回路の出力電圧を分圧して出力する。第１の分圧回路は、整流回路の出力電圧のピーク値が第１の閾値より大きいときには、整流回路の出力電圧のピーク値が第１の閾値以下のときに比べて分圧比を小さくする。第１の分圧回路は、整流回路の出力電圧のピーク値が第１の閾値より大きな値である第２の閾値より大きいときには、整流回路の出力電圧のピーク値が第１の閾値より大きくかつ第２の閾値以下のときに比べてさらに分圧比を小さくする。制御回路は、第１の分圧回路の出力電圧に応じて、チョッパ回路に設けられたスイッチング素子のオン時間およびオフ時間を変化させる。 A power factor correction circuit according to one aspect of the present invention includes a rectifier circuit, a chopper circuit, a first voltage dividing circuit, and a control circuit. The rectifier circuit performs full-wave rectification on the AC input voltage. The chopper circuit converts the output voltage of the rectifier circuit into a constant voltage and outputs it. The first voltage dividing circuit divides and outputs the output voltage of the rectifier circuit. The first voltage dividing circuit makes the voltage dividing ratio smaller when the peak value of the output voltage of the rectifier circuit is larger than the first threshold value, compared to when the peak value of the output voltage of the rectifier circuit is equal to or smaller than the first threshold value. When the peak value of the output voltage of the rectifier circuit is greater than a second threshold value that is greater than the first threshold value, the first voltage divider circuit has a peak value of the output voltage of the rectifier circuit that is greater than the first threshold value and The voltage division ratio is further reduced as compared with the case where it is less than or equal to the second threshold value. The control circuit changes the on time and the off time of the switching element provided in the chopper circuit in accordance with the output voltage of the first voltage dividing circuit.

好ましくは、上記の力率改善回路は、チョッパ回路の出力電圧を分圧して出力する第２の分圧回路をさらに備える。第２の分圧回路は、整流回路の出力電圧のピーク値が第３の閾値より大きいときには、整流回路の出力電圧のピーク値が第３の閾値以下のときに比べて分圧比を小さくする。第２の分圧回路は、整流回路の出力電圧のピーク値が第３の閾値より大きな値である第４の閾値より大きいときには、整流回路の出力電圧のピーク値が第３の閾値より大きくかつ第４の閾値以下のときに比べてさらに分圧比を小さくする。この場合、制御回路は、第１および第２の分圧回路の出力電圧に応じて、チョッパ回路に設けられたスイッチング素子のオン時間およびオフ時間を変化させる。 Preferably, the power factor correction circuit further includes a second voltage dividing circuit that divides and outputs the output voltage of the chopper circuit. Second voltage divider circuit, the peak value of the output voltage of the rectifier circuit when greater than the third threshold value, the peak value of the output voltage of the rectifier circuit to reduce the voltage dividing ratio as compared with the case of the following third threshold. When the peak value of the output voltage of the rectifier circuit is greater than a fourth threshold value that is greater than the third threshold value, the second voltage divider circuit has a peak value of the output voltage of the rectifier circuit that is greater than the third threshold value and The voltage dividing ratio is further reduced as compared with the case where it is equal to or less than the fourth threshold value. In this case, the control circuit changes the on time and the off time of the switching element provided in the chopper circuit according to the output voltages of the first and second voltage dividing circuits.

好ましくは、第１の分圧回路は、各々が１または複数の抵抗素子を有する第１〜第８の抵抗部と、各々が１または複数の容量素子を有する第１および第２の容量部と、各々が第１および第２の主電極ならびに制御電極を有する第１および第２のスイッチング素子とを含む。第１および第２の抵抗部は、整流回路の正極側の出力ノードと負極側の出力ノードとの間にこの順で直列に接続される。第３および第４の抵抗部は、整流回路の正極側の出力ノードと負極側の出力ノードとの間にこの順で直列に、かつ、第１および第２の抵抗部の全体と並列に接続される。第５〜第８の抵抗部は、整流回路の正極側の出力ノードと負極側の出力ノードとの間にこの順で直列に、かつ、第１および第２の抵抗部の全体ならびに第３および第４の抵抗部の全体と並列に接続される。第１の容量部は、第２の抵抗部と並列に接続される。第２の容量部は、第４の抵抗部と並列に接続される。第１のスイッチング素子の主電極間は、第７および第８の抵抗部の全体と並列に接続される。第１のスイッチング素子は、第１の抵抗部と第２の抵抗部との接続ノードの電圧を制御電極に受け、制御電極に受ける電圧が所定の第５の閾値を超えたときにオン状態に切替わる。第２のスイッチング素子の主電極間は、第８の抵抗部と並列に接続される。第２のスイッチング素子は、第３の抵抗部と第４の抵抗部との接続ノードの電圧を制御電極に受け、制御電極に受ける電圧が所定の第６の閾値を超えたときにオン状態に切替わる。第１の分圧回路の出力電圧は、第５の抵抗部と第６の抵抗部との接続ノードから出力される。上記の第１の閾値は、第３の抵抗部の抵抗値と第４の抵抗部の抵抗値との比、および第６の閾値によって決まる。第２の閾値は、第１の抵抗部の抵抗値と第２の抵抗部の抵抗値との比、および第５の閾値によって決まる。 Preferably, the first voltage dividing circuit includes first to eighth resistor units each having one or more resistor elements, and first and second capacitor units each having one or more capacitor elements. , And first and second switching elements each having first and second main electrodes and a control electrode. The first and second resistance units are connected in series in this order between the positive output node and the negative output node of the rectifier circuit. The third and fourth resistance units are connected in series in this order between the positive output node and the negative output node of the rectifier circuit, and in parallel with the entire first and second resistance units. Is done. The fifth to eighth resistor units are connected in series in this order between the output node on the positive electrode side and the output node on the negative electrode side of the rectifier circuit , and the entire first and second resistor units, It is connected in parallel with the entire fourth resistor section . The first capacitor unit is connected in parallel with the second resistor unit. The second capacitor unit is connected in parallel with the fourth resistor unit. The main electrodes of the first switching element are connected in parallel with the entire seventh and eighth resistance units. The first switching element receives a voltage at a connection node between the first resistance unit and the second resistance unit at the control electrode, and is turned on when the voltage received at the control electrode exceeds a predetermined fifth threshold value. Switch. The main electrodes of the second switching element are connected in parallel with the eighth resistance unit. The second switching element receives the voltage of the connection node between the third resistance unit and the fourth resistance unit at the control electrode, and is turned on when the voltage received at the control electrode exceeds a predetermined sixth threshold value. Switch. The output voltage of the first voltage dividing circuit is output from a connection node between the fifth resistor portion and the sixth resistor portion. The first threshold value is determined by the ratio between the resistance value of the third resistor unit and the resistance value of the fourth resistor unit, and the sixth threshold value. The second threshold value is determined by the ratio between the resistance value of the first resistance unit and the resistance value of the second resistance unit, and the fifth threshold value.

好ましくは、第１および第２のスイッチング素子の各々は、トランジスタである。第５の閾値および第６の閾値は、トランジスタの閾値電圧である。この場合、第３の抵抗部の抵抗値と第４の抵抗部の抵抗値との和で第４の抵抗部の抵抗値を割った値は、第１の抵抗部の抵抗値と第２の抵抗部の抵抗値との和で第２の抵抗部の抵抗値を割った値よりも大きい。Preferably, each of the first and second switching elements is a transistor. The fifth threshold value and the sixth threshold value are threshold voltages of the transistors. In this case, the value obtained by dividing the resistance value of the fourth resistance unit by the sum of the resistance value of the third resistance unit and the resistance value of the fourth resistance unit is the resistance value of the first resistance unit and the second resistance value. It is larger than the value obtained by dividing the resistance value of the second resistance part by the sum of the resistance value of the resistance part.

この発明の他の局面による力率改善回路は、整流回路と、チョッパ回路と、第１の分圧回路と、制御回路とを備える。整流回路は、交流入力電圧を全波整流する。チョッパ回路は、整流回路の出力電圧を定電圧に変換して出力する。第１の分圧回路は、整流回路の出力電圧を分圧して出力する。第１の分圧回路は、整流回路の出力電圧のピーク値が、複数の第１の閾値によって区分される３以上の電圧範囲のうちでより高電圧の電圧範囲に含まれるほど分圧比を小さくする。制御回路は、第１の分圧回路の出力電圧に応じて、チョッパ回路に設けられたスイッチング素子のオン時間およびオフ時間を変化させる。 A power factor correction circuit according to another aspect of the present invention includes a rectifier circuit, a chopper circuit, a first voltage dividing circuit, and a control circuit. The rectifier circuit performs full-wave rectification on the AC input voltage. The chopper circuit converts the output voltage of the rectifier circuit into a constant voltage and outputs it. The first voltage dividing circuit divides and outputs the output voltage of the rectifier circuit. The first voltage divider circuit, the peak value of the output voltage of the rectifier circuit, a ratio higher frequency included in the voltage range of the higher voltage of the at least three voltage ranges which are divided by a first threshold multiple Make it smaller. The control circuit changes the on time and the off time of the switching element provided in the chopper circuit in accordance with the output voltage of the first voltage dividing circuit.

好ましくは、チョッパ回路の出力電圧を分圧して出力する第２の分圧回路をさらに備える。第２の分圧回路は、整流回路の出力電圧のピーク値が、複数の第２の閾値によって区分される３以上の電圧範囲のうちでより高電圧の電圧範囲に含まれるほど分圧比を小さくする。この場合、制御回路は、第１および第２の分圧回路の出力電圧に応じて、チョッパ回路に設けられたスイッチング素子のオン時間およびオフ時間を変化させる。 Preferably, a second voltage dividing circuit for dividing and outputting the output voltage of the chopper circuit is further provided. Second voltage divider circuit, the peak value of the output voltage of the rectifier circuit, a ratio higher frequency included in the voltage range of the higher voltage of the at least three voltage ranges which are divided by a second threshold multiple Make it smaller. In this case, the control circuit changes the on time and the off time of the switching element provided in the chopper circuit according to the output voltages of the first and second voltage dividing circuits.

この発明によれば、全波整流回路の出力電圧のピーク値に応じて第１の分圧回路の分圧比を変化させることによって、力率改善回路を従来よりも広範囲の交流入力電圧範囲に対応可能にすることができる。 According to the present invention, the power factor correction circuit can be adapted to a wider range of AC input voltage range than before by changing the voltage dividing ratio of the first voltage dividing circuit according to the peak value of the output voltage of the full-wave rectifier circuit. Can be possible.

この発明の実施の形態１による力率改善回路１の構成を示す回路図である。It is a circuit diagram which shows the structure of the power factor improvement circuit 1 by Embodiment 1 of this invention. 図１に示す制御回路１２の構成の一例を示すブロック図である。FIG. 2 is a block diagram illustrating an example of a configuration of a control circuit 12 illustrated in FIG. 1. この発明の実施の形態２による力率改善回路２の構成を示す回路図である。It is a circuit diagram which shows the structure of the power factor improvement circuit 2 by Embodiment 2 of this invention. 図３の入力ノードＮ１，Ｎ２間に入力される交流電圧とＭＵＬ端子の入力電圧との関係の一例を示す図である。It is a figure which shows an example of the relationship between the alternating voltage input between the input nodes N1, N2 of FIG. 3, and the input voltage of a MUL terminal. この発明の実施の形態３による力率改善回路３の構成を示す回路図である。It is a circuit diagram which shows the structure of the power factor improvement circuit 3 by Embodiment 3 of this invention.

以下、この発明の実施の形態について図面を参照して詳しく説明する。なお、同一または相当する部分には同一の参照符号を付して、その説明を繰返さない。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. The same or corresponding parts are denoted by the same reference numerals, and description thereof will not be repeated.

＜実施の形態１＞
［力率改善回路の構成］
図１は、この発明の実施の形態１による力率改善回路１の構成を示す回路図である。図１を参照して、力率改善回路１は、電流臨界モードで動作する２コンバータ形式の回路であり、ノードＮ１，Ｎ２間に入力された交流電圧を直流電圧に変換してノードＮ７，Ｎ８間から出力する。力率改善回路１は、全波整流回路１０と、昇圧チョッパ回路１１と、第１の分圧回路１３と、第２の分圧回路１４と、制御回路１２と、コンデンサＣ２〜Ｃ５と、抵抗素子Ｒ２〜Ｒ５とを含む。 <Embodiment 1>
[Configuration of power factor correction circuit]
FIG. 1 is a circuit diagram showing a configuration of a power factor correction circuit 1 according to Embodiment 1 of the present invention. Referring to FIG. 1, power factor correction circuit 1 is a two-converter type circuit that operates in a current critical mode, and converts an AC voltage input between nodes N1 and N2 into a DC voltage to convert nodes N7 and N8. Output from between. The power factor correction circuit 1 includes a full-wave rectifier circuit 10, a boost chopper circuit 11, a first voltage divider circuit 13, a second voltage divider circuit 14, a control circuit 12, capacitors C2 to C5, resistors And elements R2 to R5.

全波整流回路１０は、ブリッジ接続されたダイオードＤ２〜Ｄ５を含む。全波整流回路１０は、ノードＮ１，Ｎ２から入力された単相交流電圧を全波整流してノードＮ３，Ｎ４から出力する。図１において出力ノードＮ３が正極側であり、出力ノードＮ４が負極側である。負極側の出力ノードＮ４は、力率改善回路１の出力ノードＮ８と直結され基準電位（０Ｖ）を与える接地ノードＧＮＤとして用いられる。 The full-wave rectifier circuit 10 includes diodes D2 to D5 that are bridge-connected. Full-wave rectification circuit 10 performs full-wave rectification on the single-phase AC voltage input from nodes N1 and N2, and outputs the result from nodes N3 and N4. In FIG. 1, the output node N3 is on the positive side, and the output node N4 is on the negative side. The output node N4 on the negative side is directly connected to the output node N8 of the power factor correction circuit 1 and is used as a ground node GND that provides a reference potential (0 V).

昇圧チョッパ回路１１は、全波整流回路１０の出力電圧（全波整流波形）を、所定の定電圧の直流電圧に昇圧して出力ノードＮ５，Ｎ６から出力する（出力ノードＮ５，Ｎ６は力率改善回路１の出力ノードＮ７，Ｎ８とそれぞれ接続される）。図１に示すように、昇圧チョッパ回路１１は、インダクタＬ１と、ＮＭＯＳ（Negative channel Metal Oxide Semiconductor）トランジスタＱ１と、ダイオードＤ１と、電解コンデンサＣ１と、抵抗素子Ｒ１と、インダクタＬ２とを含む。 The step-up chopper circuit 11 boosts the output voltage (full-wave rectified waveform) of the full-wave rectifier circuit 10 to a predetermined constant voltage DC voltage and outputs it from the output nodes N5 and N6 (the output nodes N5 and N6 are power factors). And connected to the output nodes N7 and N8 of the improvement circuit 1). As shown in FIG. 1, the step-up chopper circuit 11 includes an inductor L1, an NMOS (Negative channel Metal Oxide Semiconductor) transistor Q1, a diode D1, an electrolytic capacitor C1, a resistance element R1, and an inductor L2.

インダクタＬ１とダイオードＤ１は、全波整流回路１０の出力ノードＮ３と昇圧チョッパ回路１１の出力ノードＮ５との間にこの順で直列に接続される。ダイオードＤ１のカソードは出力ノードＮ５と接続される。ＮＭＯＳトランジスタＱ１と抵抗素子Ｒ１は、ダイオードＤ１のアノード（ノードＮ９）と、出力ノードＮ６との間にこの順で直列に接続される。ＮＭＯＳトランジスタＱ１のゲートは抵抗素子Ｒ４を介して制御回路１２のＯＵＴ端子に接続される。ＮＭＯＳトランジスタＱ１と抵抗素子Ｒ１との接続ノードＮ１０は、抵抗素子Ｒ５とコンデンサＣ４とによって構成されるローパルフィルタを介して制御回路１２のＩＳ端子に接続される。電解コンデンサＣ１は、出力ノードＮ５，Ｎ６間に接続される電圧平滑化用のコンデンサである。インダクタＬ２はインダクタＬ１と磁気結合し、インダクタＬ１，Ｌ２によってトランスＴＲが構成される。インダクタＬ２の一端は接地ノードＧＮＤと接続され、他端は抵抗素子Ｒ３を介して制御回路１２のＺＣＤ端子に接続される。 Inductor L1 and diode D1 are connected in series between output node N3 of full-wave rectifier circuit 10 and output node N5 of boost chopper circuit 11 in this order. The cathode of diode D1 is connected to output node N5. The NMOS transistor Q1 and the resistance element R1 are connected in series in this order between the anode (node N9) of the diode D1 and the output node N6. The gate of the NMOS transistor Q1 is connected to the OUT terminal of the control circuit 12 via the resistance element R4. A connection node N10 between the NMOS transistor Q1 and the resistance element R1 is connected to the IS terminal of the control circuit 12 through a low-pass filter constituted by the resistance element R5 and the capacitor C4. The electrolytic capacitor C1 is a voltage smoothing capacitor connected between the output nodes N5 and N6. The inductor L2 is magnetically coupled to the inductor L1, and a transformer TR is configured by the inductors L1 and L2. One end of the inductor L2 is connected to the ground node GND, and the other end is connected to the ZCD terminal of the control circuit 12 via the resistance element R3.

分圧回路１３は、全波整流回路１０の出力電圧（ノードＮ３の電圧Ｖ３）を分圧して制御回路１２のＭＵＬ端子に出力する。図１に示すように、分圧回路１３は、抵抗素子Ｒ１１〜Ｒ１５と、コンデンサＣ１１と、ＮＰＮ型のバイポーラトランジスタＱ１１とを含む。 The voltage divider circuit 13 divides the output voltage of the full-wave rectifier circuit 10 (the voltage V3 of the node N3) and outputs it to the MUL terminal of the control circuit 12. As shown in FIG. 1, the voltage dividing circuit 13 includes resistance elements R11 to R15, a capacitor C11, and an NPN-type bipolar transistor Q11.

抵抗素子Ｒ１１，Ｒ１２は、全波整流回路１０の出力ノードＮ３，Ｎ４間にこの順で直列に接続される。コンデンサＣ１１は抵抗素子Ｒ１２と並列に接続される。抵抗素子Ｒ１３〜Ｒ１５は、出力ノードＮ３，Ｎ４間にこの順で直列に接続される。バイポーラトランジスタＱ１１のベースは抵抗素子Ｒ１１，Ｒ１２の接続ノードＮ１１に接続され、エミッタは出力ノードＮ４（接地ノードＧＮＤ）に接続され、コレクタは抵抗素子Ｒ１４，Ｒ１５の接続ノードＮ１３に接続される。抵抗素子Ｒ１３，Ｒ１４の接続ノードＮ１２は、制御回路１２のＭＵＬ端子に接続される。分圧回路１３の動作については後述する。なお、抵抗素子Ｒ１１〜Ｒ１５の抵抗値は、各抵抗素子を流れる電流による消費電力が問題とならない程度に大きな値が用いられる。 Resistance elements R11 and R12 are connected in series between output nodes N3 and N4 of full-wave rectifier circuit 10 in this order. Capacitor C11 is connected in parallel with resistance element R12. Resistance elements R13 to R15 are connected in series between output nodes N3 and N4 in this order. The base of bipolar transistor Q11 is connected to connection node N11 of resistance elements R11 and R12, the emitter is connected to output node N4 (ground node GND), and the collector is connected to connection node N13 of resistance elements R14 and R15. A connection node N12 of the resistance elements R13 and R14 is connected to the MUL terminal of the control circuit 12. The operation of the voltage dividing circuit 13 will be described later. The resistance values of the resistance elements R11 to R15 are so large that the power consumption due to the current flowing through each resistance element does not matter.

分圧回路１４は、昇圧チョッパ回路１１の出力電圧（ノードＮ５の電圧Ｖ５）を分圧して制御回路１２のＦＢ端子に出力する。図１に示すように、分圧回路１４は、昇圧チョッパ回路１１の出力ノード間に直列接続された抵抗素子Ｒ１６，Ｒ１７を含む。抵抗素子Ｒ１６，Ｒ１７の接続ノードＮ１４は、制御回路１２のＦＢ端子と接続される。ＦＢ端子に入力される電圧Ｖ１４（接続ノードＮ１４の電圧）は、電圧Ｖ５に分圧回路１４の分圧比を乗じた値になる。抵抗素子Ｒ１６，Ｒ１７の抵抗値をそれぞれｒ１６，ｒ１７とすると、分圧回路１４の分圧比はｒ１７／（ｒ１６＋ｒ１７）で与えられる。 The voltage dividing circuit 14 divides the output voltage of the boost chopper circuit 11 (the voltage V5 of the node N5) and outputs it to the FB terminal of the control circuit 12. As shown in FIG. 1, the voltage dividing circuit 14 includes resistance elements R <b> 16 and R <b> 17 connected in series between output nodes of the step-up chopper circuit 11. A connection node N14 of the resistance elements R16 and R17 is connected to the FB terminal of the control circuit 12. The voltage V14 (voltage of the connection node N14) input to the FB terminal is a value obtained by multiplying the voltage V5 by the voltage dividing ratio of the voltage dividing circuit 14. When the resistance values of the resistance elements R16 and R17 are r16 and r17, respectively, the voltage dividing ratio of the voltage dividing circuit 14 is given by r17 / (r16 + r17).

制御回路１２は、分圧回路１３，１４の各出力電圧に基づいてＮＭＯＳトランジスタＱ１のオン時間およびオフ時間を設定する。ＮＭＯＳトランジスタＱ１がオンのときにインダクタＬ１に流れる電流が増加し、ＮＭＯＳトランジスタＱ１がオフのときにインダクタＬ１を流れる電流が減少するので、ＮＭＯＳトランジスタＱ１のオン時間およびオフ時間を調整することによって、入力ノードＮ１，Ｎ２へ入力される電流が正弦波状になるように調整することができるのと同時に、昇圧チョッパ回路１１の出力電圧Ｖ５の大きさを調整することができる。 The control circuit 12 sets the on-time and off-time of the NMOS transistor Q1 based on the output voltages of the voltage dividing circuits 13, 14. Since the current flowing through the inductor L1 increases when the NMOS transistor Q1 is on and the current flowing through the inductor L1 decreases when the NMOS transistor Q1 is off, adjusting the on-time and off-time of the NMOS transistor Q1 The magnitude of the output voltage V5 of the step-up chopper circuit 11 can be adjusted at the same time that the current input to the input nodes N1 and N2 can be adjusted to be sinusoidal.

図１に示すように制御回路１２は、既に述べたＦＢ端子、ＭＵＬ端子、ＩＳ端子、ＯＵＴ端子、およびＺＣＤ端子の他に、ＧＮＤ端子、Ｖｃｃ端子、およびＣＯＭＰ端子を有する。ＧＮＤ端子は、全波整流回路１０の負極側の出力ノードＮ４（接地ノードＧＮＤ）と接続される。制御回路１２の駆動電圧が入力されるＶｃｃ端子は、抵抗素子Ｒ２を介して全波整流回路１０の正極側の出力ノードＮ３と接続されるとともに、平滑用の電解コンデンサＣ３を介して負極側の出力ノードＮ４（接地ノードＧＮＤ）と接続される。 As shown in FIG. 1, the control circuit 12 has a GND terminal, a Vcc terminal, and a COMP terminal in addition to the FB terminal, MUL terminal, IS terminal, OUT terminal, and ZCD terminal already described. The GND terminal is connected to the output node N4 (ground node GND) on the negative electrode side of the full-wave rectifier circuit 10. The Vcc terminal to which the drive voltage of the control circuit 12 is input is connected to the output node N3 on the positive side of the full-wave rectifier circuit 10 through the resistance element R2, and is connected to the negative side through the electrolytic capacitor C3 for smoothing. Connected to output node N4 (ground node GND).

［制御回路の構成および動作］
図２は、図１に示す制御回路１２の構成の一例を示すブロック図である。図２を参照して、制御回路１２は、差動増幅器５４と、乗算器５０と、比較器５１，５２と、ＲＳ（Reset-Set）フリップフロップ５３と、増幅器５５とを含む。図２において、制御回路１２のＶｃｃ端子およびＧＮＤ端子の図示は省略している。 [Configuration and operation of control circuit]
FIG. 2 is a block diagram showing an example of the configuration of the control circuit 12 shown in FIG. Referring to FIG. 2, control circuit 12 includes a differential amplifier 54, a multiplier 50, comparators 51 and 52, an RS (Reset-Set) flip-flop 53, and an amplifier 55. In FIG. 2, illustration of the Vcc terminal and the GND terminal of the control circuit 12 is omitted.

差動増幅器５４は、ＦＢ端子を介して検出した分圧回路１４の出力電圧Ｖ１４と参照電圧Ｖｒｅｆ２との差を増幅して出力する。参照電圧Ｖｒｅｆ２に分圧回路１４の分圧比の逆数を乗じた値が、昇圧チョッパ回路１１の出力電圧Ｖ５の目標値になる。なお、差動増幅器５４の出力ノード（ＣＯＭＰ端子に接続される）と接地ノードＧＮＤとの間には、差動増幅器５４の高周波成分を除去するためのコンデンサＣ５が接続される。 The differential amplifier 54 amplifies and outputs the difference between the output voltage V14 of the voltage dividing circuit 14 detected via the FB terminal and the reference voltage Vref2. A value obtained by multiplying the reference voltage Vref2 by the reciprocal of the voltage dividing ratio of the voltage dividing circuit 14 becomes a target value of the output voltage V5 of the boosting chopper circuit 11. A capacitor C5 for removing the high frequency component of the differential amplifier 54 is connected between the output node (connected to the COMP terminal) of the differential amplifier 54 and the ground node GND.

乗算器５０は、分圧回路１３の出力電圧Ｖ１２（全波整流波形）と差動増幅器５４の出力電圧（定電圧）とを乗算する。乗算器５０の出力電圧ＶＭがインダクタＬ１を流れる電流の目標値となる。 The multiplier 50 multiplies the output voltage V12 (full-wave rectified waveform) of the voltage dividing circuit 13 and the output voltage (constant voltage) of the differential amplifier 54. The output voltage VM of the multiplier 50 becomes the target value of the current flowing through the inductor L1.

比較器５１は、ＩＳ端子を介して入力された抵抗素子Ｒ１の電圧ＶＱと乗算器５０の出力電圧ＶＭとを比較する。比較結果はＲＳフリップフロップ５３のリセット端子（Ｒ）に入力される。ＮＭＯＳトランジスタＱ１がオン状態のときには、抵抗素子Ｒ１によってインダクタＬ１を流れる電流ＩＬ１が検出される。このインダクタ電流ＩＬ１が乗算器５０の出力電圧ＶＭに対応する目標電流値を超えている場合には、ＲＳフリップフロップ５３がリセットされるので、ＮＭＯＳトランジスタＱ１がオフ状態になる。 The comparator 51 compares the voltage VQ of the resistance element R1 input via the IS terminal with the output voltage VM of the multiplier 50. The comparison result is input to the reset terminal (R) of the RS flip-flop 53. When the NMOS transistor Q1 is in the ON state, the current IL1 flowing through the inductor L1 is detected by the resistance element R1. When the inductor current IL1 exceeds the target current value corresponding to the output voltage VM of the multiplier 50, the RS flip-flop 53 is reset, so that the NMOS transistor Q1 is turned off.

比較器５２は、ＺＣＤ端子を介して入力されたインダクタＬ２の電圧ＶＬ２と参照電圧Ｖｒｅｆ１とを比較する。比較結果はＲＳフリップフロップ５３のセット端子（Ｓ）に入力される。インダクタＬ２の電圧ＶＬ２は、ＮＭＯＳトランジスタＱ１がオン状態からオフ状態に切替わると反転する。ＮＭＯＳトランジスタＱ１がオフ状態のときはインダクタＬ１を流れる電流ＩＬ１が徐々に減少し、やがてインダクタＬ１を流れる電流ＩＬ１が０になるとインダクタＬ２の電圧ＶＬ２は急速に低下する。この結果、インダクタＬ２の電圧ＶＬ２が参照電圧Ｖｒｅｆ１まで低下すると、比較器５２の出力が反転するので、ＲＳフリップフロップ５３がセット状態になり、トランジスタＱ１が再びオン状態になる。このように比較器５２は、インダクタＬ１を流れる電流ＩＬ１が０になるときを検出しており、インダクタ電流ＩＬ１が０になると、トランジスタＱ１がオン状態になることにより再びインダクタ電流ＩＬ１が流れる。 The comparator 52 compares the voltage VL2 of the inductor L2 input via the ZCD terminal with the reference voltage Vref1. The comparison result is input to the set terminal (S) of the RS flip-flop 53. The voltage VL2 of the inductor L2 is inverted when the NMOS transistor Q1 is switched from the on state to the off state. When the NMOS transistor Q1 is in the OFF state, the current IL1 flowing through the inductor L1 gradually decreases, and when the current IL1 flowing through the inductor L1 eventually becomes 0, the voltage VL2 of the inductor L2 rapidly decreases. As a result, when the voltage VL2 of the inductor L2 decreases to the reference voltage Vref1, the output of the comparator 52 is inverted, so that the RS flip-flop 53 is set and the transistor Q1 is turned on again. In this way, the comparator 52 detects when the current IL1 flowing through the inductor L1 becomes 0, and when the inductor current IL1 becomes 0, the transistor Q1 is turned on to cause the inductor current IL1 to flow again.

増幅器５５はＲＳフリップフロップ５３の出力電圧を増幅し、増幅された電圧はＯＵＴ端子を介してＮＭＯＳトランジスタＱ１のゲートに入力される。 The amplifier 55 amplifies the output voltage of the RS flip-flop 53, and the amplified voltage is input to the gate of the NMOS transistor Q1 via the OUT terminal.

以上の比較器５１，５２の機能によって、インダクタＬ１を流れる電流ＩＬ１は三角波状のパルス波形になり、各パルスのピークを結んだ包絡線の形状が正弦波（全波整流波形）になる。インダクタ電流ＩＬ１に含まれるリップル分がノードＮ３，Ｎ４間に接続されたコンデンサＣ２によって除去されることにより、最終的に正弦波状の入力電流Ｉｉｎが得られる。 Due to the functions of the comparators 51 and 52 described above, the current IL1 flowing through the inductor L1 has a triangular waveform, and the shape of the envelope connecting the peaks of each pulse becomes a sine wave (full-wave rectified waveform). By removing the ripple included in the inductor current IL1 by the capacitor C2 connected between the nodes N3 and N4, a sinusoidal input current Iin is finally obtained.

［分圧回路１３の動作］
次に分圧回路１３の動作について説明する。分圧回路１３に設けられたコンデンサＣ１１は、全波整流回路１０の出力電圧のピーク値が抵抗素子Ｒ１１，Ｒ１２によって分圧された電圧Ｖ１１を保持する。抵抗素子Ｒ１１〜Ｒ１５の抵抗値をそれぞれｒ１１〜ｒ１５で表わすと、この電圧Ｖ１１は、全波整流回路１０の出力電圧のピーク値をｒ１２／（ｒ１１＋ｒ１２）倍した値に等しい。この電圧Ｖ１１がバイポーラトランジスタＱ１１の閾値電圧を超えるとトランジスタＱ１１がオン状態になる。トランジスタＱ１１がオフ状態の場合における分圧回路１３の分圧比ＤＲ１は、
ＤＲ１＝（ｒ１４＋ｒ１５）／（ｒ１３＋ｒ１４＋ｒ１５） …(1)
となり、トランジスタＱ１１がオン状態の場合における分圧回路１３の分圧比ＤＲ２は、
ＤＲ２＝ｒ１４／（ｒ１３＋ｒ１４） …(2)
となる。したがって、トランジスタＱ１１がオン状態の場合はオフ状態に場合に比べて分圧回路１３の分圧比が小さくなる。 [Operation of Voltage Dividing Circuit 13]
Next, the operation of the voltage dividing circuit 13 will be described. Capacitor C11 provided in voltage dividing circuit 13 holds voltage V11 in which the peak value of the output voltage of full-wave rectifier circuit 10 is divided by resistance elements R11 and R12. When the resistance values of the resistance elements R11 to R15 are represented by r11 to r15, respectively, this voltage V11 is equal to a value obtained by multiplying the peak value of the output voltage of the full-wave rectifier circuit 10 by r12 / (r11 + r12). When this voltage V11 exceeds the threshold voltage of bipolar transistor Q11, transistor Q11 is turned on. The voltage dividing ratio DR1 of the voltage dividing circuit 13 when the transistor Q11 is in the off state is
DR1 = (r14 + r15) / (r13 + r14 + r15) (1)
The voltage dividing ratio DR2 of the voltage dividing circuit 13 when the transistor Q11 is in the on state is
DR2 = r14 / (r13 + r14) (2)
It becomes. Therefore, when the transistor Q11 is in the on state, the voltage dividing ratio of the voltage dividing circuit 13 is smaller than in the off state.

制御回路１２のＭＵＬ端子に入力される電圧のピーク値は、制御回路１２に用いられる各半導体素子の定格電圧によって制限される。逆に、ＭＵＬ端子に入力される電圧のピーク値が小さすぎると、乗算器５０の出力電圧ＶＭが抵抗素子Ｒ１の電圧ＶＱを超えなくなるので回路が正常に動作しなくなる。それゆえに、実施の形態１の力率改善回路１では、分圧回路１３の分圧比を全波整流回路１０の出力電圧Ｖ３のピーク値に応じて変化させている。すなわち、分圧回路１３は、全波整流回路１０の出力電圧のピーク値が閾値ＴＨ１より大きいときにはトランジスタＱ１１をオフ状態にすることによって、全波整流回路１０の出力電圧のピーク値が閾値ＴＨ１以下のときに比べて分圧比を小さくする。この閾値ＴＨ１は、バイポーラトランジスタＱ１１の閾値電圧に（ｒ１１＋ｒ１２）／ｒ１２を乗算した値に等しい。 The peak value of the voltage input to the MUL terminal of the control circuit 12 is limited by the rated voltage of each semiconductor element used in the control circuit 12. Conversely, if the peak value of the voltage input to the MUL terminal is too small, the output voltage VM of the multiplier 50 will not exceed the voltage VQ of the resistance element R1, and the circuit will not operate normally. Therefore, in the power factor correction circuit 1 of the first embodiment, the voltage dividing ratio of the voltage dividing circuit 13 is changed according to the peak value of the output voltage V3 of the full-wave rectifier circuit 10. That is, the voltage divider circuit 13 turns off the transistor Q11 when the peak value of the output voltage of the full-wave rectifier circuit 10 is larger than the threshold value TH1, so that the peak value of the output voltage of the full-wave rectifier circuit 10 is less than or equal to the threshold value TH1. The voltage division ratio is made smaller than in the case of. This threshold value TH1 is equal to a value obtained by multiplying the threshold voltage of the bipolar transistor Q11 by (r11 + r12) / r12.

以上のとおり実施の形態１による力率改善回路１によれば、交流入力電圧範囲を従来よりも拡大することができる。 As described above, according to the power factor correction circuit 1 according to Embodiment 1, the AC input voltage range can be expanded as compared with the conventional case.

［変形例］
抵抗素子Ｒ１１〜Ｒ１５の各々を複数の抵抗素子が直列または並列に接続された抵抗部に置換えてもよい。コンデンサ（容量素子）Ｃ１１についても同様に複数のコンデンサを含む容量部に置換えてもよい。 [Modification]
Each of the resistance elements R11 to R15 may be replaced with a resistance portion in which a plurality of resistance elements are connected in series or in parallel. Similarly, the capacitor (capacitor element) C11 may be replaced with a capacitor portion including a plurality of capacitors.

上記の実施の形態では、力率改善回路が電流臨界モードで動作する場合について説明したが、電流連続モードで動作する力率改善回路に対してもこの発明を同様に適用することができる。電流連続モードでは、図２のインダクタＬ２および比較器５２に代えてＰＷＭ（Pulse Width Modulation）発振器が設けられ、ＲＳフリップフロップ５３に代えてＰＷＭコンパレータが設けられる。 In the above embodiment, the case where the power factor correction circuit operates in the current critical mode has been described. However, the present invention can be similarly applied to a power factor correction circuit that operates in the current continuous mode. In the continuous current mode, a PWM (Pulse Width Modulation) oscillator is provided in place of the inductor L2 and the comparator 52 in FIG. 2, and a PWM comparator is provided in place of the RS flip-flop 53.

上記の実施の形態の昇圧チョッパ回路に代えて降圧チョッパ回路を用いてもよいし、昇降圧チョッパ回路を用いてもよい。 A step-down chopper circuit may be used instead of the step-up chopper circuit of the above embodiment, or a step-up / step-down chopper circuit may be used.

＜実施の形態２＞
図３は、この発明の実施の形態２による力率改善回路２の構成を示す回路図である。図３の力率改善回路２では、分圧回路１３Ａの構成が図１の分圧回路１３の構成と異なる。図３のその他の構成は図１と同じであるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。 <Embodiment 2>
FIG. 3 is a circuit diagram showing a configuration of a power factor correction circuit 2 according to Embodiment 2 of the present invention. In the power factor correction circuit 2 of FIG. 3, the configuration of the voltage dividing circuit 13A is different from the configuration of the voltage dividing circuit 13 of FIG. 3 is the same as that of FIG. 1, the same or corresponding parts are denoted by the same reference numerals and description thereof will not be repeated.

分圧回路１３Ａは、全波整流回路１０の出力電圧（ノードＮ３の電圧Ｖ３）を分圧して制御回路１２のＭＵＬ端子に出力する。図３に示すように、分圧回路１３Ａは、抵抗素子Ｒ２１〜Ｒ２８と、コンデンサＣ２１，Ｃ２２と、ＮＰＮ型のバイポーラトランジスタＱ２１，Ｑ２２とを含む。以下の説明では、抵抗素子Ｒ２１〜Ｒ２８の抵抗値をそれぞれｒ２１〜ｒ２８とする。 The voltage dividing circuit 13A divides the output voltage of the full-wave rectifier circuit 10 (the voltage V3 of the node N3) and outputs it to the MUL terminal of the control circuit 12. As shown in FIG. 3, the voltage dividing circuit 13A includes resistance elements R21 to R28, capacitors C21 and C22, and NPN-type bipolar transistors Q21 and Q22. In the following description, the resistance values of the resistance elements R21 to R28 are r21 to r28, respectively.

抵抗素子Ｒ２１，Ｒ２２は、全波整流回路１０の出力ノードＮ３，Ｎ４間にこの順で直列に接続される。コンデンサＣ２１は抵抗素子Ｒ２２と並列に接続される。抵抗素子Ｒ２３，Ｒ２４は、出力ノードＮ３，Ｎ４間にこの順で直列に接続される。コンデンサＣ２２は抵抗素子Ｒ２４と並列に接続される。抵抗素子Ｒ２５〜Ｒ２８は、出力ノードＮ３，Ｎ４間にこの順で直列に接続される。バイポーラトランジスタＱ２１のベースは抵抗素子Ｒ２１，Ｒ２２の接続ノードＮ２１に接続され、エミッタは出力ノードＮ４（接地ノードＧＮＤ）に接続され、コレクタは抵抗素子Ｒ２６，Ｒ２７の接続ノードＮ２４に接続される。バイポーラトランジスタＱ２２のベースは抵抗素子Ｒ２３，Ｒ２４の接続ノードＮ２２に接続され、エミッタは出力ノードＮ４（接地ノードＧＮＤ）に接続され、コレクタは抵抗素子Ｒ２７，Ｒ２８の接続ノードＮ２５に接続される。抵抗素子Ｒ２５，Ｒ２６の接続ノードＮ２３は、制御回路１２のＭＵＬ端子と接続される。 Resistance elements R21 and R22 are connected in series between output nodes N3 and N4 of full-wave rectifier circuit 10 in this order. Capacitor C21 is connected in parallel with resistance element R22. Resistance elements R23 and R24 are connected in series between output nodes N3 and N4 in this order. Capacitor C22 is connected in parallel with resistance element R24. Resistance elements R25 to R28 are connected in series between output nodes N3 and N4 in this order. Bipolar transistor Q21 has a base connected to connection node N21 of resistance elements R21 and R22, an emitter connected to output node N4 (ground node GND), and a collector connected to connection node N24 of resistance elements R26 and R27. Bipolar transistor Q22 has a base connected to connection node N22 of resistance elements R23 and R24, an emitter connected to output node N4 (ground node GND), and a collector connected to connection node N25 of resistance elements R27 and R28. A connection node N23 of the resistance elements R25 and R26 is connected to the MUL terminal of the control circuit 12.

次に分圧回路１３Ａの動作について説明する。分圧回路１３Ａに設けられたコンデンサＣ２１は、全波整流回路１０の出力電圧Ｖ３のピーク値が抵抗素子Ｒ２１，Ｒ２２によって分圧された電圧Ｖ２１を保持する。電圧Ｖ２１は、全波整流回路１０の出力電圧Ｖ３のピーク値をｒ２２／（ｒ２１＋ｒ２２）倍した値に等しい。この電圧Ｖ２１がバイポーラトランジスタＱ２１の閾値電圧を超えるとトランジスタＱ２１がオン状態になる。 Next, the operation of the voltage dividing circuit 13A will be described. Capacitor C21 provided in voltage dividing circuit 13A holds voltage V21 in which the peak value of output voltage V3 of full-wave rectifier circuit 10 is divided by resistance elements R21 and R22. The voltage V21 is equal to a value obtained by multiplying the peak value of the output voltage V3 of the full-wave rectifier circuit 10 by r22 / (r21 + r22). When this voltage V21 exceeds the threshold voltage of bipolar transistor Q21, transistor Q21 is turned on.

同様に、分圧回路１３Ａに設けられたコンデンサＣ２２は、全波整流回路１０の出力電圧Ｖ３のピーク値が抵抗素子Ｒ２３，Ｒ２４によって分圧された電圧Ｖ２２を保持する。電圧Ｖ２２は、全波整流回路１０の出力電圧Ｖ３のピーク値をｒ２４／（ｒ２３＋ｒ２４）倍した値に等しい。この電圧Ｖ２２がバイポーラトランジスタＱ２２の閾値電圧を超えるとトランジスタＱ２２がオン状態になる。ここで、抵抗素子Ｒ２１〜Ｒ２４の抵抗値ｒ２１〜ｒ２４は、
ｒ２４／（ｒ２３＋ｒ２４）＞ｒ２２／（ｒ２１＋ｒ２２） …(3)
の関係を満たすように設定される。この設定によって、入力ノードＮ１，Ｎ２間に入力される交流電圧の実効値が大きくなるにつれて、最初にトランジスタＱ２２がオン状態になり、次にトランジスタＱ２１がオン状態になるように制御できる。 Similarly, the capacitor C22 provided in the voltage dividing circuit 13A holds the voltage V22 obtained by dividing the peak value of the output voltage V3 of the full-wave rectifier circuit 10 by the resistance elements R23 and R24. The voltage V22 is equal to a value obtained by multiplying the peak value of the output voltage V3 of the full-wave rectifier circuit 10 by r24 / (r23 + r24). When this voltage V22 exceeds the threshold voltage of bipolar transistor Q22, transistor Q22 is turned on. Here, the resistance values r21 to r24 of the resistance elements R21 to R24 are:
r24 / (r23 + r24)> r22 / (r21 + r22) (3)
Is set to satisfy the relationship. With this setting, as the effective value of the alternating voltage input between the input nodes N1 and N2 increases, the transistor Q22 can be turned on first, and then the transistor Q21 can be turned on.

トランジスタＱ２１，Ｑ２２がオフ状態の場合における分圧回路１３Ａの分圧比ＤＲ３は、
ＤＲ３＝（ｒ２６＋ｒ２７＋ｒ２８）／（ｒ２５＋ｒ２６＋ｒ２７＋ｒ２８）…(4)
となる。トランジスタＱ２１がオフ状態であり、トランジスタＱ２２がオン状態の場合における分圧回路１３Ａの分圧比ＤＲ４は、
ＤＲ４＝（ｒ２６＋ｒ２７）／（ｒ２５＋ｒ２６＋ｒ２７） …(5)
となる。トランジスタＱ２１，Ｑ２２がオン状態の場合における分圧回路１３Ａの分圧比ＤＲ５は、
ＤＲ５＝ｒ２６／（ｒ２５＋ｒ２６） …(6)
となる。 The voltage dividing ratio DR3 of the voltage dividing circuit 13A when the transistors Q21 and Q22 are in the off state is
DR3 = (r26 + r27 + r28) / (r25 + r26 + r27 + r28) (4)
It becomes. The voltage dividing ratio DR4 of the voltage dividing circuit 13A when the transistor Q21 is off and the transistor Q22 is on is:
DR4 = (r26 + r27) / (r25 + r26 + r27) (5)
It becomes. The voltage dividing ratio DR5 of the voltage dividing circuit 13A when the transistors Q21 and Q22 are on is
DR5 = r26 / (r25 + r26) (6)
It becomes.

このように、入力ノードＮ１，Ｎ２間に入力される交流電圧の実効値が大きくなるにつれて、分圧回路１３Ａの分圧比はＤＲ３，ＤＲ４，ＤＲ５の順に切替わり、次第に小さくなる。言い替えると、分圧回路１３Ａは、全波整流回路１０の出力電圧のピーク値が閾値ＴＨ２より大きいときには、全波整流回路１０の出力電圧のピーク値が閾値ＴＨ２以下のときに比べて分圧比を小さくし、全波整流回路１０の出力電圧のピーク値が閾値ＴＨ３（ただし、ＴＨ３＞ＴＨ２）より大きいときには、閾値ＴＨ２より大きく閾値ＴＨ３以下の場合に比べてさらに分圧比を小さくする。このときの閾値ＴＨ２は、バイポーラトランジスタＱ２２の閾値電圧に（ｒ２３＋ｒ２４）／ｒ２４を乗算した値に等しく、閾値ＴＨ３は、バイポーラトランジスタＱ２１の閾値電圧に（ｒ２１＋ｒ２２）／ｒ２２を乗算した値に等しい。この結果、広範囲な電圧範囲の入力電圧（実効値）対して、制御回路１２のＭＵＬ端子の入力電圧Ｖ２３を適正範囲に保つことができる。以下、交流入力電圧とＭＵＬ端子の入力電圧Ｖ２３との関係をさらに詳しく説明する。 As described above, as the effective value of the AC voltage input between the input nodes N1 and N2 increases, the voltage dividing ratio of the voltage dividing circuit 13A is switched in the order of DR3, DR4, and DR5, and gradually decreases. In other words, the voltage dividing circuit 13A has a voltage dividing ratio when the peak value of the output voltage of the full-wave rectifier circuit 10 is larger than the threshold value TH2, compared to when the peak value of the output voltage of the full-wave rectifier circuit 10 is less than or equal to the threshold value TH2. When the peak value of the output voltage of the full-wave rectifier circuit 10 is greater than the threshold value TH3 (however, TH3> TH2), the voltage division ratio is further reduced as compared with the case where it is greater than the threshold value TH2 and less than or equal to the threshold value TH3. The threshold value TH2 at this time is equal to the value obtained by multiplying the threshold voltage of the bipolar transistor Q22 by (r23 + r24) / r24, and the threshold value TH3 is equal to the value obtained by multiplying the threshold voltage of the bipolar transistor Q21 by (r21 + r22) / r22. As a result, the input voltage V23 at the MUL terminal of the control circuit 12 can be maintained within an appropriate range with respect to input voltages (effective values) in a wide voltage range. Hereinafter, the relationship between the AC input voltage and the input voltage V23 at the MUL terminal will be described in more detail.

図４は、図３の入力ノードＮ１，Ｎ２間に入力される交流電圧とＭＵＬ端子の入力電圧との関係の一例を示す図である。図４において、横軸には入力ノードＮ１，Ｎ２間の交流入力電圧が実効値で示される。縦軸にはＭＵＬ端子の直流入力電圧が示される。ＭＵＬ端子の入力電圧の下限値をＶＭＵＬ−Ｌとし、上限値をＶＭＵＬ−Ｈとする。制御回路１２を正常に動作させかつ定格電圧を超えないようにするためには、ＭＵＬ端子の入力電圧をこれらの上限値と下限値とによって決まる適正範囲内に収める必要がある。 FIG. 4 is a diagram illustrating an example of the relationship between the AC voltage input between the input nodes N1 and N2 of FIG. 3 and the input voltage of the MUL terminal. In FIG. 4, the horizontal axis indicates the AC input voltage between the input nodes N1 and N2 as an effective value. The vertical axis represents the DC input voltage at the MUL terminal. The lower limit value of the input voltage of the MUL terminal is set to VMUL-L, and the upper limit value is set to VMUL-H. In order to operate the control circuit 12 normally and not to exceed the rated voltage, it is necessary to keep the input voltage of the MUL terminal within an appropriate range determined by these upper limit value and lower limit value.

図３、図４を参照して、交流入力電圧が３０Ｖまでは、バイポーラトランジスタＱ２１，Ｑ２２のいずれもオフ状態である。したがって、上式（４）に示す分圧比ＤＲ３で、全波整流回路１０の出力電圧が分圧される。 Referring to FIGS. 3 and 4, both bipolar transistors Q21 and Q22 are in an off state until the AC input voltage is 30V. Therefore, the output voltage of the full-wave rectifier circuit 10 is divided at the voltage division ratio DR3 shown in the above equation (4).

交流入力電圧がおよそ３０Ｖと４０Ｖの間で、トランジスタＱ２２のゲート電圧Ｖ２２がトランジスタの閾値電圧を超える（全波整流回路１０の出力電圧のピーク値が閾値ＴＨ２を超える）ので、トランジスタＱ２２がＯＦＦ状態からＯＮ状態に切替わる。なお、図４に示すように、通常、バイポーラトランジスタを流れる電流は閾値電圧の前後で徐々に変化する。 Since the AC input voltage is between about 30 V and 40 V, the gate voltage V22 of the transistor Q22 exceeds the threshold voltage of the transistor (the peak value of the output voltage of the full-wave rectifier circuit 10 exceeds the threshold TH2), so the transistor Q22 is in the OFF state Switches from ON to ON. As shown in FIG. 4, normally, the current flowing through the bipolar transistor gradually changes before and after the threshold voltage.

交流入力電圧が４０Ｖから６０Ｖまでの間では、バイポーラトランジスタＱ２２がオン状態であり、バイポーラトランジスタＱ２１がオフ状態である。したがって、上式（５）に示す分圧比ＤＲ４で、全波整流回路１０の出力電圧が分圧される。 When the AC input voltage is between 40V and 60V, the bipolar transistor Q22 is on and the bipolar transistor Q21 is off. Therefore, the output voltage of the full-wave rectifier circuit 10 is divided at the voltage division ratio DR4 shown in the above equation (5).

交流入力電圧がおよそ６５Ｖと７０Ｖの間で、トランジスタＱ２１のゲート電圧Ｖ２１がトランジスタの閾値電圧を超える（全波整流回路１０の出力電圧のピーク値が閾値ＴＨ３を超える）ので、トランジスタＱ２１がＯＦＦ状態からＯＮ状態に切替わる。 Since the AC input voltage is between approximately 65V and 70V, the gate voltage V21 of the transistor Q21 exceeds the threshold voltage of the transistor (the peak value of the output voltage of the full-wave rectifier circuit 10 exceeds the threshold TH3), so the transistor Q21 is in the OFF state. Switches from ON to ON.

交流入力電圧が７０Ｖ以上の場合には、バイポーラトランジスタＱ２１，Ｑ２２のいずれもオン状態である。したがって、上式（６）に示す分圧比ＤＲ５で、全波整流回路１０の出力電圧が分圧される。 When the AC input voltage is 70 V or higher, both bipolar transistors Q21 and Q22 are on. Therefore, the output voltage of the full-wave rectifier circuit 10 is divided at the voltage division ratio DR5 shown in the above equation (6).

以上のように、図４に示す例では、入力ノードＮ１，Ｎ２間に入力される交流電圧の増加に伴って、バイポーラトランジスタＱ２２，Ｑ２１が順にオン状態になるために分圧回路１３Ａの分圧比が減少する。この結果、少なくとも交流入力電圧が２０Ｖ以上、１１０Ｖ以下の範囲では、ＭＵＬ端子の入力電圧を適正範囲内に制御できる。 As described above, in the example shown in FIG. 4, since the bipolar transistors Q22 and Q21 are sequentially turned on as the AC voltage input between the input nodes N1 and N2 increases, the voltage dividing ratio of the voltage dividing circuit 13A is increased. Decrease. As a result, the input voltage of the MUL terminal can be controlled within an appropriate range at least in the range where the AC input voltage is 20 V or more and 110 V or less.

［ケーブルテレビシステムへの適用例］
ケーブルテレビシステムでは、中央局から出力されたテレビ信号が多数の中継増幅器を介して各ユーザのテレビ受像機まで送信される。中継増幅器は商用電圧で動作するものもあるが、商用電圧で動作するようにすると停電時にテレビ信号が送信できなくなる。これを避けるために、中継増幅器用の電源電圧は、テレビ信号に重畳させることによって中央局から同軸ケーブルを介して供給される。現状では、２０〜３０Ｖ（実効値）の電源電圧で動作するもの、４０〜６０Ｖ（実効値）の電源電圧で動作するもの、９０〜１１０Ｖの電源電圧で動作するものの３種類が混在している。 [Example of application to cable TV systems]
In a cable television system, a television signal output from a central office is transmitted to each user's television receiver via a number of relay amplifiers. Some relay amplifiers operate at a commercial voltage. However, if the relay amplifier operates at a commercial voltage, a television signal cannot be transmitted during a power failure. To avoid this, the power supply voltage for the relay amplifier is supplied from the central office via a coaxial cable by superimposing it on the television signal. Currently, there are three types: one that operates with a power supply voltage of 20 to 30 V (effective value), one that operates with a power supply voltage of 40 to 60 V (effective value), and one that operates with a power supply voltage of 90 to 110 V. .

実施の形態２による力率改善回路２を用いると上記の各電圧範囲に対応するように分圧回路１３Ａの分圧比を切替えることができる。すなわち、図４に示すように、交流入力電圧の実効値が３０〜４０Ｖの範囲でバイポーラトランジスタＱ２２がオン状態に切替わるように抵抗素子Ｒ２３，Ｒ２４の抵抗値を設定し、交流入力電圧の実効値が６０〜９０Ｖの範囲でバイポーラトランジスタＱ２１がオン状態に切替わるように抵抗素子Ｒ２１，Ｒ２２の抵抗値を設定すればよい。 When the power factor correction circuit 2 according to the second embodiment is used, the voltage dividing ratio of the voltage dividing circuit 13A can be switched so as to correspond to each voltage range described above. That is, as shown in FIG. 4, the resistance values of the resistance elements R23 and R24 are set so that the bipolar transistor Q22 is switched on when the effective value of the AC input voltage is in the range of 30 to 40V, and the effective AC input voltage is What is necessary is just to set the resistance value of resistance element R21, R22 so that bipolar transistor Q21 may switch to an ON state in the range of 60-90V.

現状では、入力電圧範囲が２０〜６０Ｖ用の電源装置と、入力電圧範囲が９０〜１１０Ｖ用の電源装置とを用意する必要がある。上記の構成の分圧回路１３Ａを設けることによって、２０〜１１０Ｖの広範囲の入力電圧範囲に対して１つの電源装置で共通化できるので、電源装置に要するコストを低減することができる。 At present, it is necessary to prepare a power supply device for an input voltage range of 20 to 60V and a power supply device for an input voltage range of 90 to 110V. By providing the voltage dividing circuit 13A having the above configuration, a single power supply device can be used in common for a wide input voltage range of 20 to 110 V, so that the cost required for the power supply device can be reduced.

［変形例］
実施の形態２では、全波整流回路１０の出力電圧のピーク値と閾値ＴＨ２，ＴＨ３とを比較することによって、分圧回路１３Ａの分圧比が切替えられた。比較する閾値の数をさらに増加することにより、細かく分圧比を調整してもよい。より一般的には、全波整流回路１０の出力電圧のピーク値が、１または複数の閾値によって区分される複数の電圧範囲のうちでより高電圧の電圧範囲に含まれるほど、全波整流回路１０の出力電圧を分圧する分圧回路１３Ａの分圧比を小さくすればよい。 [Modification]
In the second embodiment, the voltage dividing ratio of the voltage dividing circuit 13A is switched by comparing the peak value of the output voltage of the full-wave rectifier circuit 10 with the thresholds TH2 and TH3. The partial pressure ratio may be finely adjusted by further increasing the number of threshold values to be compared. More generally, the full-wave rectifier circuit is such that the peak value of the output voltage of the full-wave rectifier circuit 10 is included in a higher voltage range among a plurality of voltage ranges divided by one or more thresholds. The voltage dividing ratio of the voltage dividing circuit 13A that divides the output voltage of 10 may be reduced.

図３において、抵抗素子Ｒ２１〜Ｒ２８の各々を複数の抵抗素子が直列または並列に接続された抵抗部に置換えてもよい。コンデンサ（容量素子）Ｃ２１，Ｃ２２についても同様に複数のコンデンサを含む容量部に置換えてもよい。 In FIG. 3, each of the resistance elements R21 to R28 may be replaced with a resistance portion in which a plurality of resistance elements are connected in series or in parallel. Similarly, the capacitors (capacitance elements) C21 and C22 may be replaced with a capacitor portion including a plurality of capacitors.

＜実施の形態３＞
図５は、この発明の実施の形態３による力率改善回路３の構成を示す回路図である。図５の力率改善回路３では、分圧回路１４Ａの構成が図３の分圧回路１４の構成と異なる。図５のその他の構成は図３と同じであるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。 <Embodiment 3>
FIG. 5 is a circuit diagram showing a configuration of a power factor correction circuit 3 according to Embodiment 3 of the present invention. In the power factor correction circuit 3 of FIG. 5, the configuration of the voltage dividing circuit 14A is different from the configuration of the voltage dividing circuit 14 of FIG. Other configurations in FIG. 5 are the same as those in FIG. 3, and thus the same or corresponding parts are denoted by the same reference numerals and description thereof will not be repeated.

分圧回路１４Ａは、昇圧チョッパ回路１１の出力電圧（ノードＮ５の電圧Ｖ５）を分圧して制御回路１２のＦＢ端子に出力する。図５に示すように、分圧回路１４Ａは、抵抗素子Ｒ３１〜Ｒ３５と、コンデンサＣ３１と、ＮＰＮ型のバイポーラトランジスタＱ３１とを含む。以下の説明では、抵抗素子Ｒ３１〜Ｒ３５の抵抗値をそれぞれｒ３１〜ｒ３５とする。 The voltage dividing circuit 14A divides the output voltage of the boost chopper circuit 11 (the voltage V5 of the node N5) and outputs it to the FB terminal of the control circuit 12. As shown in FIG. 5, the voltage dividing circuit 14A includes resistance elements R31 to R35, a capacitor C31, and an NPN bipolar transistor Q31. In the following description, the resistance values of the resistance elements R31 to R35 are r31 to r35, respectively.

抵抗素子Ｒ３１，Ｒ３２は、全波整流回路１０の出力ノードＮ３，Ｎ４間にこの順で直列に接続される。コンデンサＣ３１は抵抗素子Ｒ３２と並列に接続される。抵抗素子Ｒ３３〜Ｒ３５は、昇圧チョッパ回路１１の出力ノードＮ５，Ｎ６間にこの順で直列に接続される。バイポーラトランジスタＱ３１のベースは抵抗素子Ｒ３１，Ｒ３２の接続ノードＮ３１に接続され、エミッタは出力ノードＮ６（接地ノードＧＮＤ）に接続され、コレクタは抵抗素子Ｒ３４，Ｒ３５の接続ノードＮ３３に接続される。抵抗素子Ｒ３３，Ｒ３４の接続ノードＮ３２は、制御回路１２のＦＢ端子と接続される。 Resistor elements R31 and R32 are connected in series between output nodes N3 and N4 of full-wave rectifier circuit 10 in this order. Capacitor C31 is connected in parallel with resistance element R32. Resistance elements R33 to R35 are connected in series between output nodes N5 and N6 of boost chopper circuit 11 in this order. The base of bipolar transistor Q31 is connected to connection node N31 of resistance elements R31 and R32, the emitter is connected to output node N6 (ground node GND), and the collector is connected to connection node N33 of resistance elements R34 and R35. A connection node N32 of the resistance elements R33 and R34 is connected to the FB terminal of the control circuit 12.

次に分圧回路１４Ａの動作について説明する。分圧回路１４Ａに設けられたコンデンサＣ３１は、全波整流回路１０の出力電圧Ｖ３のピーク値が抵抗素子Ｒ３１，Ｒ３２によって分圧された電圧Ｖ３１を保持する。電圧Ｖ３１は、全波整流回路１０の出力電圧Ｖ３のピーク値をｒ３２／（ｒ３１＋ｒ３２）倍した値に等しい。この電圧Ｖ３１がトランジスタＱ３１の閾値電圧を超えるとトランジスタＱ３１がオン状態になる。 Next, the operation of the voltage dividing circuit 14A will be described. Capacitor C31 provided in voltage dividing circuit 14A holds voltage V31 obtained by dividing the peak value of output voltage V3 of full-wave rectifier circuit 10 by resistance elements R31 and R32. The voltage V31 is equal to a value obtained by multiplying the peak value of the output voltage V3 of the full-wave rectifier circuit 10 by r32 / (r31 + r32). When this voltage V31 exceeds the threshold voltage of transistor Q31, transistor Q31 is turned on.

トランジスタＱ３１がオフ状態の場合には、分圧回路１４Ａの分圧比ＤＲ６は、
ＤＲ６＝（ｒ３４＋ｒ３５）／（ｒ３３＋ｒ３４＋ｒ３５） …(7)
となる。トランジスタＱ３１がオン状態の場合には、分圧回路１４Ａの分圧比ＤＲ７は、
ＤＲ７＝ｒ３４／（ｒ３３＋ｒ３４） …(8)
となる。したがって、トランジスタＱ３１がオン状態の場合はオフ状態の場合に比べて分圧回路１４Ａの分圧比が小さくなる。 When the transistor Q31 is in the OFF state, the voltage dividing ratio DR6 of the voltage dividing circuit 14A is
DR6 = (r34 + r35) / (r33 + r34 + r35) (7)
It becomes. When the transistor Q31 is in the on state, the voltage dividing ratio DR7 of the voltage dividing circuit 14A is
DR7 = r34 / (r33 + r34) (8)
It becomes. Therefore, when the transistor Q31 is in the on state, the voltage dividing ratio of the voltage dividing circuit 14A is smaller than that in the off state.

力率改善回路の後段に設けられるＤＣ−ＤＣコンバータを同一の設計とするためには、力率改善回路の出力電圧は、交流入力電圧の実効値によらず一定にすることが望ましい。しかしながら、広範囲な交流入力電圧に対応させるために、交流入力電圧の実効値が比較的小さい場合に電圧変換率を大きくしすぎると電源効率が低下する結果となり望ましくない。 In order to make the DC-DC converter provided in the subsequent stage of the power factor correction circuit have the same design, it is desirable that the output voltage of the power factor correction circuit be constant regardless of the effective value of the AC input voltage. However, if the effective value of the AC input voltage is relatively small in order to cope with a wide range of AC input voltages, if the voltage conversion rate is increased too much, the power supply efficiency is undesirably lowered.

実施の形態３による力率改善回路３では、交流入力電圧のピーク値が閾値ＴＨ４以下の場合には交流入力電圧のピーク値が閾値ＴＨ４を超える場合に比べて出力電圧の目標値を下げて電圧変換率を上げすぎないようにしている。この場合、交流入力電圧のピーク値が閾値ＴＨ４以下の場合には、トランジスタＱ３１をオフ状態にすることによって分圧回路１４Ａの分圧比を上げて制御回路１２のＦＢ端子に入力される電圧の範囲を適正範囲に保つ。この閾値ＴＨ４は、バイポーラトランジスタＱ３１の閾値電圧に（ｒ３１＋ｒ３２）／ｒ３２を乗算した値に等しい。 In the power factor correction circuit 3 according to the third embodiment, when the peak value of the AC input voltage is equal to or lower than the threshold value TH4, the target value of the output voltage is lowered compared with the case where the peak value of the AC input voltage exceeds the threshold value TH4. The conversion rate is not raised too much. In this case, when the peak value of the AC input voltage is equal to or lower than the threshold value TH4, the voltage range input to the FB terminal of the control circuit 12 by increasing the voltage dividing ratio of the voltage dividing circuit 14A by turning off the transistor Q31. In the proper range. This threshold TH4 is equal to a value obtained by multiplying the threshold voltage of the bipolar transistor Q31 by (r31 + r32) / r32.

［変形例］
全波整流回路１０の出力電圧のピーク値と比較する閾値の数をさらに増加することにより、分圧回路１４Ａの分圧比を細かく調整してもよい。より一般的には、全波整流回路１０の出力電圧のピーク値が、１または複数の閾値によって区分される複数の電圧範囲のうちでより高電圧の電圧範囲に含まれるほど、昇圧チョッパ回路１１の出力電圧を分圧する分圧回路１４Ａの分圧比を小さくすればよい。 [Modification]
The voltage dividing ratio of the voltage dividing circuit 14A may be finely adjusted by further increasing the number of thresholds to be compared with the peak value of the output voltage of the full-wave rectifier circuit 10. More generally, as the peak value of the output voltage of the full-wave rectifier circuit 10 is included in a higher voltage range among a plurality of voltage ranges divided by one or a plurality of threshold values, the boost chopper circuit 11 The voltage dividing ratio of the voltage dividing circuit 14A that divides the output voltage may be reduced.

図５において、抵抗素子Ｒ３１〜Ｒ３５の各々を複数の抵抗素子が直列または並列に接続された抵抗部に置換えてもよい。コンデンサ（容量素子）Ｃ３１についても同様に複数のコンデンサを含む容量部に置換えてもよい。 In FIG. 5, each of the resistance elements R31 to R35 may be replaced with a resistance portion in which a plurality of resistance elements are connected in series or in parallel. Similarly, the capacitor (capacitor element) C31 may be replaced with a capacitor portion including a plurality of capacitors.

上記の各実施の形態では、分圧回路１３，１３Ａ，１４Ａに用いられるトランジスタがバイポーラトランジスタの例を示したが、トランジスタの種類はバイポーラトランジスタに限られない。電界効果トランジスタ（ＦＥＴ：Field Effect Transistor）など他の種類のトランジスタをバイポーラトランジスタ代えて用いることができる。より一般的には、第１および第２の主電極と制御電極とを有し、制御電極に印加される電圧が所定の閾値を超えたときに第１および第２の主電極間がオン状態になるように動作するスイッチング素子を、分圧回路１３，１３Ａ，１４Ａに用いられるバイポーラトランジスタに代えて用いることができる。 In each of the above embodiments, an example in which the transistors used in the voltage dividing circuits 13, 13A, and 14A are bipolar transistors has been described, but the type of transistor is not limited to the bipolar transistor. Other types of transistors such as field effect transistors (FETs) can be used instead of bipolar transistors. More generally, it has first and second main electrodes and a control electrode, and when the voltage applied to the control electrode exceeds a predetermined threshold value, the first and second main electrodes are turned on. A switching element that operates as described above can be used in place of the bipolar transistor used in the voltage dividing circuits 13, 13A, 14A.

今回開示された実施の形態はすべての点で例示であって制限的なものでないと考えられるべきである。この発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。 The embodiment disclosed this time must be considered as illustrative in all points and not restrictive. The scope of the present invention is defined by the terms of the claims, rather than the description above, and is intended to include any modifications within the scope and meaning equivalent to the terms of the claims.

１〜３力率改善回路、１０全波整流回路、１１昇圧チョッパ回路、１２制御回路、１３，１３Ａ第１の分圧回路、１４，１４Ａ第２の分圧回路、５０乗算器、５１，５２比較器、５３ＲＳフリップフロップ、５４差動増幅器、５５増幅器、Ｃ１，Ｃ３電解コンデンサ、Ｃ２，Ｃ４，Ｃ５，Ｃ１１，Ｃ２１，Ｃ２２，Ｃ３１コンデンサ、Ｄ１〜Ｄ５ダイオード、ＧＮＤ接地ノード、Ｌ１，Ｌ２インダクタ、Ｑ１ＮＭＯＳトランジスタ、Ｑ１１，Ｑ２１，Ｑ２２，Ｑ３１バイポーラトランジスタ、Ｒ１〜Ｒ５，Ｒ１１〜Ｒ１７，Ｒ２１〜Ｒ２８，Ｒ３１〜Ｒ３５抵抗素子。 1 to 3 Power factor correction circuit, 10 Full wave rectifier circuit, 11 Boost chopper circuit, 12 Control circuit, 13, 13A First voltage divider circuit, 14, 14A Second voltage divider circuit, 50 multiplier, 51, 52 Comparator, 53 RS flip-flop, 54 differential amplifier, 55 amplifier, C1, C3 electrolytic capacitor, C2, C4, C5, C11, C21, C22, C31 capacitor, D1-D5 diode, GND ground node, L1, L2 inductor , Q1 NMOS transistor, Q11, Q21, Q22, Q31 bipolar transistor, R1-R5, R11-R17, R21-R28, R31-R35 resistance elements.

Claims

A rectifier circuit for full-wave rectification of the AC input voltage;
A chopper circuit that converts the output voltage of the rectifier circuit into a constant voltage and outputs the constant voltage;
A first voltage dividing circuit that divides and outputs the output voltage of the rectifier circuit,
The first voltage dividing circuit includes:
When the peak value of the output voltage of the rectifier circuit is larger than the first threshold value, the voltage dividing ratio is made smaller than when the peak value of the output voltage of the rectifier circuit is less than or equal to the first threshold value,
When the peak value of the output voltage of the rectifier circuit is larger than a second threshold value that is larger than the first threshold value, the peak value of the output voltage of the rectifier circuit is larger than the first threshold value and the second threshold value. It is configured to make the voltage division ratio smaller than when it is below the threshold,
A power factor correction circuit further comprising a control circuit for changing an on time and an off time of a switching element provided in the chopper circuit according to an output voltage of the first voltage dividing circuit.

A second voltage dividing circuit for dividing and outputting the output voltage of the chopper circuit;
The second voltage dividing circuit includes:
When the peak value of the output voltage of the rectifier circuit is larger than a third threshold value, the voltage dividing ratio is made smaller than when the peak value of the output voltage of the rectifier circuit is less than or equal to the third threshold value,
When the peak value of the output voltage of the rectifier circuit is greater than a fourth threshold value that is greater than the third threshold value, the peak value of the output voltage of the rectifier circuit is greater than the third threshold value and the fourth threshold value. It is configured to make the voltage division ratio smaller than when it is below the threshold,
2. The power factor improvement according to claim 1, wherein the control circuit changes an on time and an off time of a switching element provided in the chopper circuit according to output voltages of the first and second voltage dividing circuits. circuit.

The first voltage dividing circuit includes:
First to eighth resistance portions each having one or a plurality of resistance elements;
First and second capacitor portions each having one or more capacitor elements;
First and second switching elements each having first and second main electrodes and a control electrode;
The first and second resistance units are connected in series in this order between a positive output node and a negative output node of the rectifier circuit,
The third and fourth resistance units are connected in series in this order between a positive output node and a negative output node of the rectifier circuit, and the entire first and second resistance units. Connected in parallel,
The fifth to eighth resistance units are connected in series between the positive output node and the negative output node of the rectifier circuit in this order , and the entire first and second resistance units and Connected in parallel with the whole of the third and fourth resistance parts ,
The first capacitor unit is connected in parallel with the second resistor unit,
The second capacitor unit is connected in parallel with the fourth resistor unit,
The main electrodes of the first switching element are connected in parallel with the whole of the seventh and eighth resistance units,
The first switching element receives a voltage at a connection node between the first resistance unit and the second resistance unit at a control electrode, and when the voltage received at the control electrode exceeds a predetermined fifth threshold value Switch to the on state,
The main electrodes of the second switching element are connected in parallel with the eighth resistance unit,
The second switching element receives a voltage at a connection node between the third resistance unit and the fourth resistance unit at a control electrode, and when the voltage received at the control electrode exceeds a predetermined sixth threshold value Switch to the on state,
The output voltage of the first voltage dividing circuit is output from a connection node between the fifth resistor unit and the sixth resistor unit,
Said first threshold, said third ratio of the resistance value of the resistance portion and the resistance value of said fourth resistor section, and Ri determined by the said sixth threshold,
2. The power factor correction circuit according to claim 1, wherein the second threshold value is determined by a ratio between a resistance value of the first resistance unit and a resistance value of the second resistance unit and the fifth threshold value .

Each of the first and second switching elements is a transistor;
The fifth threshold and the sixth threshold are threshold voltages of the transistors,
The value obtained by dividing the resistance value of the fourth resistor unit by the sum of the resistance value of the third resistor unit and the resistance value of the fourth resistor unit is the resistance value of the first resistor unit and the resistance value of the first resistor unit. 4. The power factor correction circuit according to claim 3, wherein the power factor correction circuit is larger than a value obtained by dividing the resistance value of the second resistance unit by the sum of the resistance value of the resistance unit of 2.

A rectifier circuit for full-wave rectification of the AC input voltage;
A chopper circuit that converts the output voltage of the rectifier circuit into a constant voltage and outputs the constant voltage;
A first voltage dividing circuit that divides and outputs the output voltage of the rectifier circuit,
Said first voltage divider circuit, the peak value of the output voltage of the rectifier circuit, as included in the voltage range of the higher voltage of the at least three voltage ranges which are divided by a first threshold multiple minute Reduce the pressure ratio,
A power factor correction circuit further comprising a control circuit for changing an on time and an off time of a switching element provided in the chopper circuit according to an output voltage of the first voltage dividing circuit.

A second voltage dividing circuit for dividing and outputting the output voltage of the chopper circuit;
Said second voltage divider circuit, the peak value of the output voltage of the rectifier circuit, as included in the voltage range of the higher voltage of the at least three voltage ranges which are divided by a second threshold multiple minute Reduce the pressure ratio,
The power factor improvement according to claim 5, wherein the control circuit changes an on time and an off time of a switching element provided in the chopper circuit in accordance with output voltages of the first and second voltage dividing circuits. circuit.