JP5689540B2 - 半導体歪みダブルへテロ構造及び量子ドットを備えるメモリデバイス - Google Patents
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Description
本発明はメモリに関し、より具体的には半導体メモリに関する。
異なる種類のメモリは、フラッシュメモリの不揮発性の利点[１]と、ダイナミック・ランダムアクセスメモリ（ＤＲＡＭ）の性能及び耐久性[２]を結合させることになる。多種多様のこうしたメモリ・コンセプトが、ＦｅＲＡＭ、ＭＲＡＭ、ＰＣＲＡＭなどのような様々なアプローチを用いて提唱されてきた[３]。電荷ベースのメモリにおける最も有望な選択肢の一つは、メモリ・ユニットとして自己組織化された量子ドット（ＱＤ）に基づく。ＩＩＩ−Ｖ族ＱＤ構造に対するメモリ操作が、光学的に[４〜６]又は電気的に[７〜９]制御された電荷蓄積のいずれかに基づいて実証されてきた。
本発明の目的の一つは、高速な書込み及び消去時間、高い耐久性と併せて長期の蓄積時間を提供するメモリを提供することである。
本発明の一実施形態は、２つの外側半導体層の間に挟み込まれた内側半導体層を有する歪みダブルへテロ構造を備えるメモリに関する。内側半導体層の格子定数は外側半導体層の格子定数とは異なっており、その結果として生じるダブルへテロ構造における格子歪みが、内側半導体層の内部において少なくとも１つの量子ドットの形成を誘導する。この少なくとも１つの量子ドットは、その中に電荷キャリアを蓄えることが可能である。この格子歪みにより、この少なくとも１つの量子ドットは、１．１５ｅＶ以上の放出障壁を有し、かつ、１０００ｎｍ３毎の少なくとも３つのエネルギー状態のエネルギー状態密度をもたらし、これら少なくとも３つのエネルギー状態は全て、５０ｍｅＶ以下のエネルギーバンド内に位置づけられる。
好適には、これら少なくとも３つのエネルギー状態の各々は、２つの電荷キャリアを蓄えることが可能である。
これら少なくとも３つのエネルギー状態の各々が好適には正孔を蓄え、かつ、２つの正孔を蓄えることが可能である。閉じ込められた正孔のエネルギー状態は、電子のエネルギー状態よりも間隔が近接しており、それ故に、エネルギー分布に関して、電子よりも遥かに高いキャリア密度を示す。そのため、正孔のエネルギー状態は、電子のエネルギー状態よりも、単位体積当たりでより多くのキャリアを蓄えることができる。バイナリ情報単位当たりのより多数の蓄えられたキャリアは、蓄積情報の信頼性を増大させる。
好適な一実施形態によれば、これら少なくとも３つのエネルギー状態は、歪みダブルへテロ構造にバイアスが与えられていない場合、エネルギー的にフェルミ準位よりも上に位置づけられる。
好適には、このメモリは、少なくとも１つの量子ドットを充電又は放電するために正孔を輸送することが可能な二次元正孔ガス層を備える。
特に好適な一実施形態によれば、この二次元正孔ガス層と少なくとも１つの量子ドットとの間に、半導体超格子が配置される。
この半導体超格子は、少なくとも２つの量子井戸を備え得るものであり、その各々が少なくとも１つのエネルギー状態をもたらす。
この２つの量子井戸の正孔エネルギー状態は、歪みダブルへテロ構造にバイアスが与えられていない場合、フェルミ準位よりも上に位置づけられ得る。
好適には、この少なくとも２つの量子井戸のエネルギー状態のエネルギー的位置は、歪みダブルへテロ構造にバイアスが与えられていない場合、互いに異なっている。
好適には、歪みダブルへテロ構造に外部バイアス電圧を印加することにより、この少なくとも２つの量子井戸のエネルギー状態を、互いに対して、及び少なくとも１つの量子ドットのエネルギー状態に対してシフトすることが可能である。
歪みダブルへテロ構造に消去電圧を印加することにより、この少なくとも２つの量子井戸のエネルギー状態が整列され得るため、共鳴トンネル効果により、半導体超格子を通して、正孔が少なくとも１つの量子ドットからトンネルすることが可能である。バイアスを与えられていない状態においては、この少なくとも２つの量子井戸のエネルギー準位は不整合する場合があり、正孔の共鳴トンネル効果は不可能とされ得る。この実施形態において、蓄積状態から消去状態への切り替えには、ごく小さな消去電圧のみが必要とされる。電界は僅かにのみ増強され、結果としてメモリセルの高い耐久性をもたらす。
この二次元正孔ガス層は、メモリの電界効果トランジスタの一部であり得るものであり、この電界効果トランジスタのゲート電極が、歪みダブルへテロ構造に電圧を印加することを可能とする。
この電界効果トランジスタのゲート電極と歪みダブルへテロ構造との間には、中間層が配置され得るものであり、この中間層は、隣接する歪みダブルへテロ構造の外側半導体層よりも小さなバンドギャップを有する。
この中間層と隣接する外側半導体層との接合部分には、伝導帯不連続が位置づけられ得る。かかる伝導帯不連続は、歪みダブルへテロ構造にバイアスが与えられた場合に、電子が歪みダブルへテロ構造に到達することを阻止し得る。
この電界効果トランジスタのゲート接触はオーム接触であってよく、中間層はｎ型にドープされ得る。
あるいは、電界効果トランジスタのゲート接触は、ショットキー接触であり得る。
内側半導体層、及び２つの外側半導体層は、それぞれＧａ（Ａｓ，Ｓｂ）及び（Ａｌ，Ｇａ）Ａｓ、又はそれぞれＧａ（Ａｓ，Ｓｂ）及びＧａＰで構成され得る。
内側半導体層における量子ドットは、アレイ配置され得る。
本発明の上述の利点及びその他の利点を得るための手法が容易に理解されるように、添付の図面において例示される本発明の特定の実施形態を参照することにより、簡潔に上述された本発明の、より具体的な説明を行う。これらの図面は本発明の典型的な実施形態を描写するのみであり、したがって本発明の範囲を限定するものとみなされるべきものではなく、本発明は、以下のとおりの添付図面を用いることによる追加的な特異性及び細部と共に描写され、説明されることを理解されたい。
本発明の好適な実施形態は、図面への参照によって最も良く理解され得るものであり、図面においては、同一又は類似の部分には全体を通して同じ参照符号が与えられている。本明細書で概略的に説明される本発明は、広範に亘って変化し得ることが容易に理解されるであろう。したがって、以下の、本発明の例示的実施形態についてのより詳細な説明は、請求された本発明の範囲を限定することを意図したものではなく、単に本発明の現時点での好適な実施形態を表すものである。
以下に説明する実施形態は、正孔の蓄積が可能なＩＩＩ−Ｖ族量子ドット（ＱＤ）に基づくものであり得る。正孔の蓄積は、スケーラビリティ及び蓄積時間に関して、重要な利点を提供する。ＱＤ内に閉じ込められた正孔のエネルギー準位は、そのより大きな有効質量に起因して、電子のエネルギー準位よりもさらに間隔が近接している。そのため、所与の体積において、電子よりも少なくとも一桁多い正孔を蓄積することが可能である。加えて、正孔閉じ込めタイプＩＩシステム（例えば、ＧａＳｂ／ＡｌＧａＡｓＱＤ）は大きな正孔局在化エネルギーをもたらし、結果として、不揮発性メモリの基本的な必須条件である、室温での十年以上の蓄積時間をもたらす。
ＱＤの基底状態における閉じ込められた正孔の局在化エネルギー、ひいては放出障壁は、様々なＩＩＩ−Ｖ族ＱＤについて図１１に要約されている[１０]。蓄積時間は、熱的に活性化された放出の一般的な反応速度式が予測したとおり、局在化エネルギーに対する指数関数的依存性を示す。蓄積時間は、約５０ｍｅＶの局在化エネルギーの増加に対して一桁ずつ増加する。Ｇａ（Ａｓ，Ｓｂ）／（Ａｌ，Ｇａ）Ａｓ及びＧａ（Ａｓ，Ｓｂ）／ＧａＰに基づくメモリが１０年以上の蓄積時間に到達し得ることが確認できる。
本発明の第１の例示的実施形態は、電荷キャリアとして電子の代わりに正孔を用いるＩｎＡｓ／ＧａＡｓＱＤメモリに関する。監視の為、通常用いられる電子チャネルは、ＱＤ層の下に組み込まれる二次元正孔ガス（２ＤＨＧ）に置き換えられる。蓄積時間、書込み時間、及び消去時間の静的測定及び時間分解測定は、正孔に基づくＱＤメモリ・コンセプトの実行可能性を実証する。
図１の例示的実施形態は、２ＤＨＧにごく接近した単一のＩｎＡｓ／ＧａＡｓ ＱＤ層を有する量子井戸変調ドープ電界効果トランジスタで構成される。この層構造の概略的な断面図を図１に示す。はじめに、１μｍ厚のドープされていないＧａＡｓバッファ層１０を、ドープされていないＧａＡｓ基板１５上に成長させた。２ＤＨＧは、４０ｎｍのｐ型ドープ（ｐ＝２＊１０１８ｃｍ−３）ＧａＡｓ層２０、７ｎｍ厚のドープされていないＧａＡｓスペーサー層２５、及び８ｎｍ厚のＩｎ０．２５Ｇａ０．７５Ａｓ量子井戸３０によって形成した。その後、２０ｎｍのドープされていないＧａＡｓ層３５を蒸着し、その後に単一のＩｎＡｓ ＱＤ層４０（通常〜１．８ＭＬ）が続く。最後に、１８０ｎｍのドープされていないＧａＡｓキャップ４５によってこの層構造が完成した。
ヘテロ構造は、化学ウェットエッチングを用いて３１０＊４６０μｍ２のアクティブエリアを有するホールバーに加工された（図１（ｂ）を参照）。
ソース領域５０及びドレイン領域５５は、２ＤＨＧに至るオーム接触６０を形成するために、４００℃で３分間アニール処理を行ったＮｉ／Ｚｎ／Ａｕ合金を用いて金属化させた。ゲート６５は、Ｎｉ／Ａｕにより、ショットキー接触として形成した。ゲート電極７０におけるホール測定は、電荷キャリア密度と、７７Ｋにおける８＊１０１１ｃｍ−２／Ｖｓ及び４３５０ｃｍ２／Ｖｓという２ＤＨＧの移動性と、を生じさせた。
図２は、３つのメモリ操作、すなわち蓄積、書込み、消去における本構造の価電子帯を概略的に示す。蓄積位置において（図２（ａ））、ＱＤ内の正孔の結合ポテンシャルは、論理“１”を蓄積するために必要な放出障壁を表す。論理“０”（空のＱＤとして定義される）を蓄積するためには捕捉障壁が必要となり、これはショットキー接触のバンド曲がりによって形成される。
両論理状態の蓄積時間は、ＱＤの放出プロセス及び捕捉プロセスによって制限される。この構造において、放出障壁及び捕捉障壁に渡って熱的に補助されたトンネル効果は、放電及び充電プロセスを引き起こす。放出速度及び捕捉速度は、障壁の高さ（すなわち、局在化エネルギー及び捕捉障壁の高さ）、温度、及び電界に左右される。論理“１”を書き込むために（図２（ｂ））、ゲートに負バイアスが掛けられる。これにより、バンド曲がりによって形成された捕捉障壁が完全に除去され、数ナノ秒に至る高速な書込み時間を実現することができる。このようにして、このＱＤメモリ・コンセプトは、書込み操作中にほぼゼロまで下げられることが可能な、より大きな障壁高さを用いることにより、フラッシュのＳｉＯ２障壁の欠点を解決する。ＤＲＡＭの書込み時間と同等の書込み時間、又はより短い書込み時間さえ可能である。
情報の消去の為（図２（ｃ））、ＱＤの位置における電界は正バイアスを与えることにより増強され、これによりトンネル放出が生じる。蓄積情報の読み出しは、ＱＤ層の下の２ＤＨＧを介して行われる。ＱＤに蓄えられたキャリアは２ＤＨＧ内の電荷密度及び移動性を減少させ、その結果、ＱＤが満たされている場合の２ＤＨＧのコンダクタンスの低下をもたらす。２ＤＨＧのコンダクタンスに対するＱＤに蓄えられた正孔の影響を調べる為に、ドレイン・ソース間の固定電圧１００ｍＶを用いて、ドレイン電流ＩＤ対ゲート電圧ＶＧを暗中で測定した。
図３（ａ）は、温度５０Ｋで測定されたヒステリシスを示す。測定サイクルは、ＱＤ状態をフェルミ準位の下へと推移させ、ＱＤを２ＤＨＧからの正孔で満たす、１０ｍｓの長さの電荷パルス（ＶＧ＝１Ｖ）で開始する（図２（ｂ）を参照）。
ゲート電圧が１．５Ｖにスイープされると、２ＤＨＧがおよそ１．１Ｖでピンチオフされるまで、ドレイン電流は減少する。ダウンスイープ中、スイープ時間がＱＤにおける正孔蓄積時間よりも短い場合、ＱＤは満たされたままである。
ＶＧ＝１．５Ｖのとき、ＱＤ状態はフェルミ準位を上回り（図２（ｃ）を参照）、トンネル放出がＱＤを放電する。ゲート電圧がスイープされ−１Ｖに戻ると、より大きな電流が観測され、明確なヒステリシスの開きをもたらす。このヒステリシスは、ダウンスイープ中の２ＤＨＧのコンダクタンスに対するＱＤ内に蓄えられた正孔の影響により生じる。
充電されたＱＤはクーロン散乱の中心として作用し、２ＤＨＧの移動性を減少させる。加えて、ガウスの法則を用いて、ＱＤ内の正孔の移動は、２ＤＨＧ内におけるキャリア密度の減少をもたらすことを予測する。電荷キャリア密度の減少及び移動性の減少の両方が、ダウンスイープ中のコンダクタンスを減少させ、アップスイープと比べてより低い電流トレースをもたらす。アップスイープに関するヒステリシスの開きの最大値は、２つの異なるスイープ時間における温度の関数として、図３（ｂ）に示される。１ｍｓのスイープ時間を用いるとき、ヒステリシスの開きは、２０Ｋにおける３２％から８５Ｋにおけるほぼゼロへと低下する。この低下は、温度の上昇に伴うＱＤの電荷キャリア蓄積時間の減少、すなわち、温度が高いほど、ダウンスイープ中により多くの正孔が放出されることに由来する。
[７]において、深い準位に起因する高温メモリ効果が、異なるＩｎＡｓＱＤ構造について報告されている。ここでは、このような高温メモリ効果の欠如が、深い準位ではなく、ＱＤこそがメモリ・ユニットとしての役割を果たしていることを証明している。この結論は、深い準位の過渡分光法による、類似のＩｎＡｓ／ＧａＡｓＱＤからの正孔放出についての以前の研究によって裏付けられ、この研究においては、１ｍｓのスイープ時間に対する８５Ｋにおけるヒステリシスの消滅と一致して、ＱＤの正孔基底状態について、９０Ｋにおける５ｍｓの熱放出時定数が得られた。１００ｍｓのスイープ時間は、このより緩やかなダウンスイープの間にＱＤ内に蓄えられているより多くの正孔が放出されるため、１ｍｓと比較して、ヒステリシスの開きを更に減少させる。
より高いＱＤ密度、及び／又は複数のＱＤ層を用いることで、ヒステリシスの開きの最大値が増大することが予測される。初期にＱＤが満たされているか、又は空であるか、の両方についての、異なる畜電圧Ｖｓｔにおけるドレイン電流の時間分解測定によって、ＱＤメモリ・プロトタイプのメモリ操作を研究した。ＱＤは、−０．８Ｖ又は２Ｖのそれぞれのゲート電圧を印加することにより、充電又は放電される。
この論理“１”又は“０”の初期化の後、ゲート電圧は畜電圧へと急激に変えられ、ドレイン電流が、時間の関数として測定された。
図４は、３つの異なる畜電圧（０Ｖ、０．４Ｖ、及び０．７Ｖ）についての、５０Ｋにおける過渡電流を示す。上部の過渡電流は、２ＤＨＧのコンダクタンスの減少をもたらし、したがってドレイン電流の減少をもたらす、初期に空であるＱＤへの正孔捕捉を表す。下部の過渡電流は、十分に満たされたＱＤからの正孔放出を表し、したがって、ドレイン電流は平衡状態まで増加する。畜電圧の０Ｖから０．４Ｖ、そして更に０．７Ｖへの変化は、複合的な効果をもたらす（図４（ａ）〜４（ｃ））。すなわち、両方の過渡電流の時定数を増大させ、捕捉過渡電流の振幅を減少させ、放出過渡電流の振幅を増大させる。これらの効果は、構造に対して正の畜電圧が印加されたときの、捕捉及び放出のプロセスの変化によって説明が可能である。
図４（ａ）〜（ｃ）の右側には、３つの畜電圧に対する価電子帯のプロファイルが示される。過渡電流の振幅は、移動した正孔量を表し、（捕捉に関して）フェルミ準位より下の準位の数、及び（放出に関して）フェルミ準位より上の準位の数と相関している。より大きな正の畜電圧はフェルミ準位をＱＤの基底状態に向かってシフトさせ、したがって、放出される正孔はより多く、捕捉される正孔はより少なくなり、そのため振幅が変化する。
フェルミ準位のシフトは、捕捉及び放出障壁の高さ（図４におけるＥｂａｒ）の増大をもたらすため、時定数の延長にも関連する。
本メモリ構造の書込み時間及び消去時間が測定された。書込み時間及び消去時間の測定のために、時定数の拡張された期間に亘って、ＱＤからの放出及びＱＤ内への捕捉の調査を可能とする方法が用いられた。１０ｎｓまでパルス幅を漸減するとともに書込み／消去パルスを印加した後に、０．４Ｖの蓄積位置におけるヒステリシスの開きが測定された。パルス幅がＱＤの任意の充電／放電の為には短すぎる場合に、ヒステリシスの開きは消失する。書込み／消去の時間は、ヒステリシスの開きが最大値の５０％まで減少したときのパルス幅として規定された。
図５（ａ）は、２０Ｋ及び５０Ｋにおける、書込みパルス電圧に応じた書込み時間を示す。より負である書込みパルスは、書込み中の捕捉障壁の減少をもたらし、したがって、書込み時間は指数関数的に減少する。｜０．５｜Ｖよりも大きな書込みパルスで書込み時間は飽和し始め、書込みパルス−１．７５Ｖで最小値の８０ｎｓに到達する。
この飽和状態は、現在、本デバイスのＲＣローパスのおよそ２ＭＨｚの寄生遮断周波数に起源を有する。より大きな寄生遮断周波数を有するより小さなデバイスにおいては、遥かに高速の書込み時間が期待される。
消去時間は、図５（ｂ）に示される。５０Ｋにおける３５０ｎｓの最小消去時間は、２．５Ｖの消去パルスの場合に得られた。
書込み及び消去時間の温度依存性もまた、より高い温度における熱捕捉速度及び熱放出速度の増大を反映するものである。
要約すると、第１の例示的実施形態は、電荷キャリア蓄積のためにＩｎＡｓ／ＧａＡｓＱＤを用いるメモリデバイスに基づく正孔に関する。ＱＤの充電及び放電は、ゲート電圧によって明確に制御される。蓄積情報の読み出しには、３２％以下の相対ヒステリシス開きを有する２ＤＨＧを用いる。典型的なＤＲＡＭのものよりも８倍だけ大きな値である８０ｎｓまで短縮された書込み時間、及び、典型的なフラッシュメモリのものよりも４桁高速である３５０ｎｓの消去時間が実証された。この結果は、ＱＤがメモリとして働くという仮定を支持する。
本発明の第２の例示的実施形態を、図６〜８を参照しながら更に詳細に説明する。
図６は、Ｇａ（Ａｓ，Ｓｂ）で構成され得る、２つの外側半導体層１２０及び１２５の間に挟みこまれた内側半導体層１１５を有する、歪みダブルへテロ構造１１０を備えるメモリ１０５を示す。この外側半導体層１２０及び１２５は、（Ａｌ，Ｇａ）Ａｓで構成され得る。
内側半導体層１１５の格子定数は外側半導体層１２０及び１２５の格子定数とは異なっており、これにより格子歪みが作り出されている。ダブルへテロ構造１１０内にもたらされたこの格子歪みは、内側半導体層の内部における少なくとも１つの量子ドットの形成を誘導し、この少なくとも１つの量子ドットは、その中に電荷キャリアを蓄えることが可能な少なくとも３つのエネルギー状態１８６をもたらす。
この格子歪みにより、少なくとも１つの量子ドットは、１．１５ｅＶ以上の放出障壁Ｅｂを有し、１０００ｎｍ３毎の少なくとも３つのエネルギー状態のエネルギー状態密度をもたらす。これら少なくとも３つのエネルギー状態は全て、５０ｍｅＶ以下のエネルギーバンドΔＷｂ内に位置づけられる。、少なくとも３つのエネルギー状態の各々が２つの正孔を蓄えることを可能とされるエネルギーバンドΔＷｂが提供される。
図６は、バイアスが与えられていない状態におけるメモリ１０５を示す。正孔の少なくとも３つのエネルギー準位がエネルギー的にフェルミ準位Ｅｆよりも上であることが確認できる。
更に、図６は、少なくとも１つの量子ドットを充電又は放電するために正孔を輸送することが可能な二次元正孔ガス層１３０を示す。この二次元正孔ガス層１３０は、本メモリの電界効果トランジスタの一部である。この電界効果トランジスタのゲート電極１３５が、歪みダブルへテロ構造１１０に対して電圧を印加することを可能とする。
図６のメモリは更に、電界効果トランジスタのゲート電極１３５と歪みダブルへテロ構造１１０との間に配置された中間層１４０を備える。この中間層１４０は、隣接する歪みダブルへテロ構造１１０の外側半導体層１２０よりも小さなバンドギャップを有する。このより小さなバンドギャップが、中間層１４０と隣接する外側半導体層１２０との接合部分に、伝導帯不連続ΔＥＬをもたらす。この伝導帯不連続ΔＥＬは、正のバイアス電圧が印加された場合に、ゲート１３５に由来する電子が外側半導体層１２０へと入り込むことを阻止する。したがって、この伝導帯不連続ΔＥＬは、内側半導体層１１５内での電子と正孔の再結合を回避する。
好適には、電界効果トランジスタのゲート接触はオーム接触であり、また、好適には、中間層１４０はｎ型にドープされる。
図７は、歪みダブルへテロ構造に対して書込み電圧を印加した後の、図６のメモリ１０５を示す。正孔１８５が二次元正孔ガス層１３０から出て、内側半導体層１１５内に配置された量子ドットのエネルギー状態１８６に落ち込む場合があることが確認できる。
図８は、歪みダブルへテロ構造に対して消去電圧を印加した後のメモリ１０５を示す。量子ドットのエネルギー状態に蓄えられた正孔１８５が、エネルギー障壁１９０をトンネルし、二次元正孔ガス層１２０に到達し得ることが確認できる。
本発明の第３の例示的実施形態を、図９〜１０を参照しながら更に詳細に説明する。
図９は、２つの外側半導体層１２０及び１２５の間に挟み込まれた内側半導体層１１５を有する歪みダブルへテロ構造１１０を備えるメモリ１０５を示す。中間層１４０が、ゲート電極１３５と外側半導体層１２０の間に配置される。更に、メモリ１０５は、内側半導体層１１５内に位置づけられた少なくとも１つの量子ドットを充電又は放電するために正孔を輸送することが可能な二次元正孔ガス層１３０を備える。ここまで、第３の例示的実施形態は、図６〜８に関連して説明した第２の実施形態と一致する。
第２の実施形態に加えて、第３の実施形態は、二次元正孔ガス層１３０と外側半導体層１２５の間に配置された半導体超格子２００を備える。この半導体超格子２００は、２つの量子井戸２１０及び２２０を備える。量子井戸２１０及び２２０の各々は、少なくとも１つのエネルギー状態２３０をもたらす。
図９において、歪みダブルへテロ構造１１０はバイアスを与えられていない。量子井戸２１０及び２２０のエネルギー状態２３０のエネルギー的な位置は、互いに異なっていることが確認できる。エネルギー状態２３０の不整合により、量子ドットのエネルギー状態に取り込まれた正孔は半導体超格子２００をトンネルすることができず、そのため、二次元正孔ガス層１３０に到達することができない。
図１０は、歪みダブルへテロ構造に対して外部消去バイアス電圧を印加した後の第３の実施形態を示す。バイアス電圧により、量子井戸２１０及び２２０のエネルギー状態２３０は、互いに対して、及び少なくとも１つの量子ドットのエネルギー状態１８６に対してシフトする。この整列が、共鳴トンネル効果に基づき、半導体超格子２００を通して、正孔１８５が量子ドットからトンネルすることを可能にする。正孔は二次元正孔ガス層１３０に到達することが可能であり、少なくとも１つの量子ドットのエネルギー状態は空となる。
第１及び第２の実施形態において、消去プロセスは、放出障壁全体を通した正孔のトンネル効果に基づく。そのため、消去時間は放出障壁の高さに依存する。１．１５ｅＶ以上の放出障壁に関しては、高速な消去時間を得るために、ＭＶ／ｃｍの範囲における強い電界が必要とされる［１１］。この強い電界は、格子欠陥を生じさせ得るため、メモリセルの大きな電力消費と、低い耐久性をもたらす。第３の実施形態は、これらの問題を解決する。ここでは、消去プロセスは、超格子を通した共鳴トンネル効果によってなされる。正孔の共鳴トンネル効果を可能とするための、量子井戸のエネルギー状態の整列のためには、小さな電圧のみが必要とされる。その結果、電界は僅かにのみ増強される。これにより、２つの問題、すなわち大きな電力消費と低い耐久性は、解決される。高速な消去時間及び高い耐久性と併せて、長期の蓄積時間を有するメモリが実現可能である。
図１１は、種々の材料系における達成可能な蓄積時間を示す。Ｇａ（Ａｓ，Ｓｂ）／（Ａｌ，Ｇａ）Ａｓ及びＧａ（Ａｓ，Ｓｂ）／ＧａＰに基づくメモリが、１０年以上の蓄積時間に到達し得ることが確認できる。
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［９］ Ｃ． Ｒ． Ｍｕｌｌｅｒ， Ｌ． Ｗｏｒｓｃｈｅｃｈ， Ｊ． Ｈｅｉｎｒｉｃｈ， Ｓ． Ｈｏｆｌｉｎｇ， ａｎｄ Ａ． Ｆｏｒｃｈｅｌ， Ａｐｐｌ． Ｐｈｙｓ． Ｌｅｔｔ． ９３， ０６３５０２ （２００８）．
［１０］ Ａ． Ｍａｒｅｎｔ， Ｍ． Ｇｅｌｌｅｒ， Ａ． Ｓｃｈｌｉｗａ， Ｄ． Ｆｅｉｓｅ， Ｋ． Ｐｏｔｓｃｈｋｅ， ａｎｄ Ｄ． Ｂｉｍｂｅｒｇ， Ｎ． Ａｋｃａｙ ａｎｄ Ｎ． Ｏｎｃａｎ， Ａｐｐｌ． Ｐｈｙｓ． Ｌｅｔｔ． ９１， ２４２１０９ （２００７）．
［１１］ Ｔ． Ｎｏｗｏｚｉｎ， Ａ． Ｍａｒｅｎｔ， Ｍ． Ｇｅｌｌｅｒ， Ｎ． Ａｋｃａｙ， Ｎ． Ｏｎｃａｎ， Ｄ． Ｂｉｍｂｅｒｇ， Ａｐｐｌ． Ｐｈｙｓ． Ｌｅｔｔ． ９４， ４， ０４２１０８ （２００９）
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［３］ Ｇ． Ｗ． Ｂｕｒｒ， Ｂ． Ｎ． Ｋｕｒｄｉ， Ｊ． Ｃ． Ｓｃｏｔｔ， Ｃ． Ｈ． Ｌａｍ， Ｋ． Ｇｏｐａｌａｋｒｉｓｈｎａｎ， ａｎｄ Ｒ． Ｓ． Ｓｈｅｎｏｙ， ＩＢＭ Ｊ． Ｒｅｓ． Ｄｅｖ． ５２， ４４９ （２００８）．
［４］ Ｊ． Ｊ． Ｆｉｎｌｅｙ， Ｍ． Ｓｋａｌｉｔｚ， Ｍ． Ａｒｚｂｅｒｇｅｒ， Ａ． Ｚｒｅｎｎｅｒ， Ｇ． Ｂｏｈｍ， ａｎｄ Ｇ． Ａｂｓｔｒｅｉｔｅｒ， Ａｐｐｌ． Ｐｈｙｓ． Ｌｅｔｔ． ７３， ２６１８ ＿１９９８＿．
［５］ Ｋ． Ｋｏｉｋｅ， Ｋ． Ｓａｉｔｏｈ， Ｓ． Ｌｉ， Ｓ． Ｓａｓａ， Ｍ． Ｉｎｏｕｅ， ａｎｄ Ｍ． Ｙａｎｏ， Ａｐｐｌ． Ｐｈｙｓ． Ｌｅｔｔ． ７６， １４６４ （２０００）．
［６］ Ｈ． Ｐｅｔｔｅｒｓｓｏｎ， Ｌ． Ｂａａｔｈ， Ｎ． Ｃａｒｌｓｏｎ， Ｗ． Ｓｅｉｆｅｒｔ， ａｎｄ Ｌ． Ｓａｍｕｅｌｓｏｎ， Ａｐｐｌ． Ｐｈｙｓ． Ｌｅｔｔ． ７９， ７８ （２００１）．
［７］ Ｃ． Ｂａｌｏｃｃｏ， Ａ． Ｍ． Ｓｏｎｇ， ａｎｄ Ｍ． Ｍｉｓｓｏｕｓ， Ａｐｐｌ． Ｐｈｙｓ． Ｌｅｔｔ． ８５， ５９１１ （２００４）．
［８］ Ｄ． Ｎａｔａｒａｊ ， Ｎ． Ｏｏｉｋｅ， Ｊ． Ｍｏｔｏｈｉｓａ， ａｎｄ Ｔ． Ｆｕｋｕｉ， Ａｐｐｌ． Ｐｈｙｓ． Ｌｅｔｔ． ８７，１９３１０３ （２００５）．
［９］ Ｃ． Ｒ． Ｍｕｌｌｅｒ， Ｌ． Ｗｏｒｓｃｈｅｃｈ， Ｊ． Ｈｅｉｎｒｉｃｈ， Ｓ． Ｈｏｆｌｉｎｇ， ａｎｄ Ａ． Ｆｏｒｃｈｅｌ， Ａｐｐｌ． Ｐｈｙｓ． Ｌｅｔｔ． ９３， ０６３５０２ （２００８）．
［１０］ Ａ． Ｍａｒｅｎｔ， Ｍ． Ｇｅｌｌｅｒ， Ａ． Ｓｃｈｌｉｗａ， Ｄ． Ｆｅｉｓｅ， Ｋ． Ｐｏｔｓｃｈｋｅ， ａｎｄ Ｄ． Ｂｉｍｂｅｒｇ， Ｎ． Ａｋｃａｙ ａｎｄ Ｎ． Ｏｎｃａｎ， Ａｐｐｌ． Ｐｈｙｓ． Ｌｅｔｔ． ９１， ２４２１０９ （２００７）．
［１１］ Ｔ． Ｎｏｗｏｚｉｎ， Ａ． Ｍａｒｅｎｔ， Ｍ． Ｇｅｌｌｅｒ， Ｎ． Ａｋｃａｙ， Ｎ． Ｏｎｃａｎ， Ｄ． Ｂｉｍｂｅｒｇ， Ａｐｐｌ． Ｐｈｙｓ． Ｌｅｔｔ． ９４， ４， ０４２１０８ （２００９）
１０ 緩衝層
１５ 基板
２０ 層
２５ スペーサー層
３０ 量子井戸
３５ 層
４０ ＱＤ層
４５ キャップ
５０ ソース
５５ ドレイン
６０ オーム接触
６５ ゲート
１０５ メモリ
１１０ 歪みダブルへテロ構造
１１５ 内側半導体層
１２０ 外側半導体層
１２５ 外側半導体層
１３０ 二次元正孔ガス層
１３５ ゲート電極
１４０ 中間層
１８５ 正孔
１８６ エネルギー状態
１９０ エネルギー障壁
２００ 半導体超格子
２１０ 量子井戸
２２０ 量子井戸
２３０ エネルギー状態
ΔＥＬ 伝導帯不連続
ＥＦ フェルミエネルギー
ＥＶ 価電子帯
ＥＬ 伝導帯
ΔＷｂ エネルギーバンド
１５ 基板
２０ 層
２５ スペーサー層
３０ 量子井戸
３５ 層
４０ ＱＤ層
４５ キャップ
５０ ソース
５５ ドレイン
６０ オーム接触
６５ ゲート
１０５ メモリ
１１０ 歪みダブルへテロ構造
１１５ 内側半導体層
１２０ 外側半導体層
１２５ 外側半導体層
１３０ 二次元正孔ガス層
１３５ ゲート電極
１４０ 中間層
１８５ 正孔
１８６ エネルギー状態
１９０ エネルギー障壁
２００ 半導体超格子
２１０ 量子井戸
２２０ 量子井戸
２３０ エネルギー状態
ΔＥＬ 伝導帯不連続
ＥＦ フェルミエネルギー
ＥＶ 価電子帯
ＥＬ 伝導帯
ΔＷｂ エネルギーバンド
Claims (18)
- ２つの外側半導体層の間に挟み込まれた内側半導体層を有する歪みダブルへテロ構造を備えるメモリであって、
− 前記内側半導体層の格子定数は前記外側半導体層の格子定数とは異なっており、その結果として生じる前記ダブルへテロ構造における格子歪みが、前記内側半導体層の内部において少なくとも１つの量子ドットの形成を誘導し、前記少なくとも１つの量子ドットはその中に電荷キャリアを蓄えることが可能であり、
− 前記格子歪みにより、前記少なくとも１つの量子ドットは、１．１５ｅＶ以上の放出障壁を有し、かつ、１０００ｎｍ３毎の少なくとも３つのエネルギー状態のエネルギー状態密度をもたらし、前記少なくとも３つのエネルギー状態は全て、５０ｍｅＶ以下のエネルギーバンド内に位置づけられる、メモリ。 - 前記少なくとも３つのエネルギー状態の各々が２つの電荷キャリアを蓄えることが可能な、請求項１に記載のメモリ。
- 前記少なくとも３つのエネルギー状態の各々が正孔を蓄え、かつ、２つの正孔を蓄えることが可能な、請求項２に記載のメモリ。
- 前記少なくとも３つのエネルギー状態は正孔を蓄えることが可能であり、かつ、前記歪みダブルへテロ構造にバイアスが与えられていない場合、エネルギー的にフェルミ準位よりも上に位置づけられる、請求項１に記載のメモリ。
- 前記メモリが、前記少なくとも１つの量子ドットを充電又は放電するために正孔を輸送することが可能な二次元正孔ガス層を備える、請求項１に記載のメモリ。
- 前記二次元正孔ガス層と前記少なくとも１つの量子ドットの間に、半導体超格子が配置される、請求項５に記載のメモリ。
- 前記半導体超格子が少なくとも２つの量子井戸を備え、その各々が少なくとも１つのエネルギー状態をもたらす、請求項６に記載のメモリ。
- 前記２つの量子井戸の前記正孔エネルギー状態が、前記歪みダブルへテロ構造にバイアスが与えられていない場合、フェルミ準位よりも上に位置づけられる、請求項７に記載のメモリ。
- 前記少なくとも２つの量子井戸の前記エネルギー状態のエネルギー的な位置が、前記歪みダブルへテロ構造にバイアスが与えられていない場合、互いに異なっている、請求項７に記載のメモリ。
- 前記歪みダブルへテロ構造に外部バイアス電圧を印加することにより、前記少なくとも２つの量子井戸の前記エネルギー状態を、互いに対して、及び前記少なくとも１つの量子ドットの前記エネルギー状態に対してシフトすることが可能な、請求項９に記載のメモリ。
- − 前記歪みダブルへテロ構造に消去電圧を印加することにより、前記少なくとも２つの量子井戸の前記エネルギー状態を整列させることが可能であるため、共鳴トンネル効果により、前記半導体超格子を通して、正孔が前記少なくとも１つの量子ドットからトンネルすることが可能であり、
− バイアスを与えられていない状態においては、前記少なくとも２つの量子井戸の前記エネルギー準位は不整合であり、正孔の共鳴トンネル効果は不可能とされる、
請求項１０に記載のメモリ。 - 前記二次元正孔ガス層が前記メモリの電界効果トランジスタの一部であり、前記電界効果トランジスタのゲート電極が、前記歪みダブルへテロ構造に対して電圧を印加することを可能とする、請求項１１に記載のメモリ。
- 前記電界効果トランジスタの前記ゲート電極と前記歪みダブルへテロ構造との間に中間層が配置され、前記中間層は、隣接する前記歪みダブルへテロ構造の外側半導体層よりも小さなバンドギャップを有する、請求項１２に記載のメモリ。
- 前記中間層と前記隣接する外側半導体層との接合部分における伝導帯不連続を特徴とする、請求項１３に記載のメモリ。
- − 前記電界効果トランジスタのゲート接触がオーム接触であり、
− 前記中間層がｎ型にドープされる、
請求項１２に記載のメモリ。 - 前記電界効果トランジスタの前記ゲート接触がショットキー接触である、請求項１３に記載のメモリ。
- 内側半導体層及び２つの外側半導体層が、それぞれＧａ（Ａｓ，Ｓｂ）及び（Ａｌ，Ｇａ）Ａｓ、又はそれぞれＧａ（Ａｓ，Ｓｂ）及びＧａＰで構成される、請求項１に記載のメモリ。
- 前記内側半導体層における前記量子ドットが規則的配列構造で配置される、請求項１に記載のメモリ。
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