JP5678511B2 - Inspection method of semiconductor device - Google Patents

Inspection method of semiconductor device Download PDF

Info

Publication number
JP5678511B2
JP5678511B2 JP2010175387A JP2010175387A JP5678511B2 JP 5678511 B2 JP5678511 B2 JP 5678511B2 JP 2010175387 A JP2010175387 A JP 2010175387A JP 2010175387 A JP2010175387 A JP 2010175387A JP 5678511 B2 JP5678511 B2 JP 5678511B2
Authority
JP
Japan
Prior art keywords
dummy pattern
fuse
wiring
semiconductor device
pattern
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2010175387A
Other languages
Japanese (ja)
Other versions
JP2012038804A (en
Inventor
岡田　朋之
朋之 岡田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Semiconductor Ltd
Original Assignee
Fujitsu Semiconductor Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Semiconductor Ltd filed Critical Fujitsu Semiconductor Ltd
Priority to JP2010175387A priority Critical patent/JP5678511B2/en
Publication of JP2012038804A publication Critical patent/JP2012038804A/en
Application granted granted Critical
Publication of JP5678511B2 publication Critical patent/JP5678511B2/en
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Landscapes

  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)

Description

本発明は、半導体装置の検査方法に関する。 The present invention also relates to the inspection how of semiconductor equipment.

ＬＳＩ等の半導体装置が製造された後には、半導体装置に対して所定の検査が行われる。   After a semiconductor device such as an LSI is manufactured, a predetermined inspection is performed on the semiconductor device.

検査により動作不良が認められた場合には、例えばＦＩＢや蛍光故障解析システム等を用いて破壊解析により不良の特定が試みられる。   When an operation failure is recognized by the inspection, for example, the failure is specified by destructive analysis using an FIB or a fluorescence failure analysis system.

特開昭６１−９５２５６号公報JP-A-61-95256 特開平１０−２８４５５４号公報Japanese Patent Laid-Open No. 10-284554

しかしながら、従来の技術では、半導体装置の不良箇所を特定するのは必ずしも容易ではなく、しかも、不良箇所の特定に極めて長時間を要してしまう。   However, in the conventional technique, it is not always easy to specify a defective portion of a semiconductor device, and it takes a very long time to specify a defective portion.

本発明の目的は、不良箇所を容易に特定し得る半導体装置の検査方法を提供することにある。 An object of the present invention is to provide a method for inspecting a semiconductor device that can easily identify a defective portion.

実施形態の一観点によれば、電子回路の一部である配線パターンと、ダミーパターンと、一方の端部が前記配線パターンに電気的に接続され、他方の端部が前記ダミーパターンに電気的に接続されたヒューズとを有する半導体装置の検査方法であって、前記電子回路に電圧を印加することにより、前記ヒューズを溶断するステップと、前記ヒューズの溶断状態に基づいて、前記配線パターンへの導通を確認するステップとを有することを特徴とする半導体装置の検査方法が提供される。 According to one aspect of the embodiment, a wiring pattern that is a part of an electronic circuit, a dummy pattern, and one end thereof is electrically connected to the wiring pattern, and the other end is electrically connected to the dummy pattern. A method of inspecting a semiconductor device having a fuse connected to the fuse, wherein the step of blowing the fuse by applying a voltage to the electronic circuit, and the wiring pattern based on the blown state of the fuse There is provided a method for inspecting a semiconductor device, comprising the step of confirming conduction.

開示の半導体装置の検査方法によれば、電子回路の一部である配線パターンと、ダミーパターンと、一方の端部が配線パターンに電気的に接続され、他方の端部がダミーパターンに電気的に接続されたヒューズとを有する半導体装置の検査方法であって、電子回路に電圧を印加することにより、ヒューズを溶断するステップと、ヒューズの溶断状態に基づいて、配線パターンへの導通を確認するステップとを有するようにしたので、不良箇所を容易に特定することができる。
According to the disclosed method for inspecting a semiconductor device , a wiring pattern which is a part of an electronic circuit, a dummy pattern, one end of which is electrically connected to the wiring pattern, and the other end is electrically connected to the dummy pattern. A method for inspecting a semiconductor device having a fuse connected to a semiconductor device, wherein a voltage is applied to an electronic circuit to blow the fuse, and conduction to the wiring pattern is confirmed based on the blown state of the fuse Since a step is included, a defective portion can be easily identified .

一実施形態による半導体装置を示す断面図である。It is sectional drawing which shows the semiconductor device by one Embodiment. 一実施形態による半導体装置を示す平面図（その１）である。It is a top view (the 1) showing a semiconductor device by one embodiment. 一実施形態による半導体装置を示す平面図（その２）である。It is a top view (the 2) which shows the semiconductor device by one Embodiment. 一実施形態による半導体装置を示す平面図（その３）である。FIG. 6 is a plan view (part 3) illustrating the semiconductor device according to the embodiment; 一実施形態による半導体装置を示す回路図である。It is a circuit diagram showing a semiconductor device by one embodiment. 一実施形態による半導体装置の製造方法を示す工程断面図（その１）である。It is process sectional drawing (the 1) which shows the manufacturing method of the semiconductor device by one Embodiment. 一実施形態による半導体装置の製造方法を示す工程断面図（その２）である。It is process sectional drawing (the 2) which shows the manufacturing method of the semiconductor device by one Embodiment. 一実施形態による半導体装置の製造方法を示す工程断面図（その３）である。It is process sectional drawing (the 3) which shows the manufacturing method of the semiconductor device by one Embodiment. 一実施形態による半導体装置の製造方法を示す工程断面図（その４）である。It is process sectional drawing (the 4) which shows the manufacturing method of the semiconductor device by one Embodiment. 半導体設計装置を示すブロック図である。It is a block diagram which shows a semiconductor design apparatus. 一実施形態による半導体装置の設計方法を示すフローチャートである。6 is a flowchart illustrating a method for designing a semiconductor device according to an embodiment. 一実施形態による半導体装置の設計方法を示す平面図（その１）である。It is a top view (the 1) which shows the design method of the semiconductor device by one Embodiment. 一実施形態による半導体装置の設計方法を示す平面図（その２）である。FIG. 5 is a plan view (part 2) illustrating the method for designing a semiconductor device according to the embodiment; 一実施形態の変形例による半導体装置を示す断面図である。It is sectional drawing which shows the semiconductor device by the modification of one Embodiment. 一実施形態の変形例による半導体装置を示す平面図である。It is a top view which shows the semiconductor device by the modification of one Embodiment.

［一実施形態］
一実施形態による半導体装置及びその設計方法並びに半導体装置の検査方法を図１乃至図１３を用いて説明する。 [One Embodiment]
A semiconductor device, a design method thereof, and a semiconductor device inspection method according to an embodiment will be described with reference to FIGS.

（半導体装置）
本実施形態による半導体装置について図１乃至図５を用いて説明する。図１は、本実施形態による半導体装置を示す断面図である。図２は、本実施形態による半導体装置を示す平面図（その１）である。図１は、図２のＡ−Ａ′線断面図である。図３は、本実施形態による半導体装置を示す平面図（その２）である。図３（ａ）は、素子領域とゲート配線とを示したものである。図３（ｂ）は、１層目の金属配線層を示したものである。図４は、本実施形態による半導体装置を示す平面図（その３）である。図４（ａ）は、２層目の金属配線層を示したものである。図４（ｂ）は、３層目の金属配線層を示したものである。図５は、本実施形態による半導体装置を示す回路図である。図５（ａ）は、ヒューズが溶断していない状態を示している。図５（ｂ）は、ヒューズが溶断している状態を示している。 (Semiconductor device)
The semiconductor device according to the present embodiment will be explained with reference to FIGS. FIG. 1 is a sectional view of the semiconductor device according to the present embodiment. FIG. 2 is a plan view (part 1) of the semiconductor device according to the present embodiment. 1 is a cross-sectional view taken along line AA ′ of FIG. FIG. 3 is a plan view (part 2) of the semiconductor device according to the present embodiment. FIG. 3A shows an element region and a gate wiring. FIG. 3B shows the first metal wiring layer. FIG. 4 is a plan view (part 3) of the semiconductor device according to the present embodiment. FIG. 4A shows the second metal wiring layer. FIG. 4B shows a third metal wiring layer. FIG. 5 is a circuit diagram showing the semiconductor device according to the present embodiment. FIG. 5A shows a state where the fuse is not blown. FIG. 5B shows a state where the fuse is blown.

図５に示すように、ＣＭＯＳインバータ２１、２３が２段に形成されている。   As shown in FIG. 5, CMOS inverters 21 and 23 are formed in two stages.

入力信号線ＩＮ１は、１段目のＣＭＯＳインバータ２１のＮＭＯＳトランジスタ２０ａのゲートとＰＭＯＳトランジスタ２０ｂのゲートに接続されている。ＰＭＯＳトランジスタ２０ｂのドレインは電源Ｖｄｄ１に接続されている。ＰＭＯＳトランジスタ２０ｂのソースとＮＭＯＳトランジスタ２０ａのドレインとは、互いに電気的に接続されている。ＮＭＯＳトランジスタ２０ａのソースは、接地（ＧＮＤ）されている。こうして、ＮＭＯＳトランジスタ２０ａとＰＭＯＳトランジスタ２０ｂとを有する１段目のＣＭＯＳインバータ２１が形成されている。 The input signal line IN1 is connected to the gate of the NMOS transistor 20a and the gate of the PMOS transistor 20b of the first-stage CMOS inverter 21. The drain of the PMOS transistor 20b is connected to the power supply Vdd 1. The source of the PMOS transistor 20b and the drain of the NMOS transistor 20a are electrically connected to each other. The source of the NMOS transistor 20a is grounded (GND). Thus, the first-stage CMOS inverter 21 having the NMOS transistor 20a and the PMOS transistor 20b is formed.

１段目のＣＭＯＳインバータ２１の出力信号線ＯＵＴ１は、２段目のＣＭＯＳインバータ２３の入力信号線ＩＮ２に接続されている。 The output signal line OUT 1 of the first-stage CMOS inverter 21 is connected to the input signal line IN 2 of the second-stage CMOS inverter 23.

入力信号線ＩＮ２は、２段目のＣＭＯＳインバータ２３のＮＭＯＳトランジスタ２０ａのゲートとＰＭＯＳトランジスタ２０ｂのゲートに接続されている。ＰＭＯＳトランジスタ２０ｂのドレインは電源Ｖｄｄ２に接続されている。ＰＭＯＳトランジスタ２０ｂのソースとＮＭＯＳトランジスタ２０ａのドレインとは、互いに電気的に接続されている。ＮＭＯＳトランジスタ２０ａのソースは、接地（ＧＮＤ）されている。こうして、ＮＭＯＳトランジスタ２０ａとＰＭＯＳトランジスタ２０ｂとを有する２段目のＣＭＯＳインバータ２３が形成されている。 The input signal line IN 2 is connected to the gates of the PMOS transistor 20b of the second-stage CMOS inverter 23 NMOS transistor 20a. The drain of the PMOS transistor 20b is connected to the power supply Vdd 2. The source of the PMOS transistor 20b and the drain of the NMOS transistor 20a are electrically connected to each other. The source of the NMOS transistor 20a is grounded (GND). Thus, a second-stage CMOS inverter 23 having the NMOS transistor 20a and the PMOS transistor 20b is formed.

２段目のＣＭＯＳインバータ２３からは、出力信号ＯＵＴ２が出力される。 An output signal OUT 2 is output from the second-stage CMOS inverter 23.

本実施形態では、１段目のＣＭＯＳインバータ２１の出力信号線ＯＵＴ１が、導通確認のチェック対象である場合を例として説明する。１段目のＣＭＯＳインバータ２１の出力信号線ＯＵＴ１を形成する配線３２ａは、ヒューズ（Ｆｕｓｅ）３２ｃを介して接地線（ＧＮＤ）に電気的に接続されている。 In the present embodiment, a case where the output signal line OUT 1 of the first-stage CMOS inverter 21 is a check target for continuity confirmation will be described as an example. Wiring 32a to form the output signal line OUT 1 of the first-stage CMOS inverter 21 is electrically connected to the fuse (Fuse) 32c via the ground line (GND).

図１に示すように、半導体基板１０には、素子領域１２を確定する素子分離領域１４が形成されている。半導体基板１０としては、例えばシリコン基板が用いられている。素子分離領域１４の材料としては、例えばシリコン酸化膜が用いられている。   As shown in FIG. 1, an element isolation region 14 that defines the element region 12 is formed in the semiconductor substrate 10. For example, a silicon substrate is used as the semiconductor substrate 10. For example, a silicon oxide film is used as the material of the element isolation region 14.

半導体基板１０上には、素子領域１２に交差するように、例えばポリシリコンのゲート配線１６が形成されている。ゲート配線１６のうちの素子領域１２上に位置する部分は、ゲート電極として機能する。ゲート電極１６は、素子領域１２上に、例えばシリコン酸化膜のゲート絶縁膜１５を介して形成されている。   On the semiconductor substrate 10, for example, a polysilicon gate wiring 16 is formed so as to intersect the element region 12. A portion of the gate wiring 16 located on the element region 12 functions as a gate electrode. The gate electrode 16 is formed on the element region 12 via a gate insulating film 15 made of, for example, a silicon oxide film.

ＮＭＯＳトランジスタ２０ａのゲート電極１６の両側の素子領域１２内には、Ｎ型のソース／ドレイン拡散層１８ａが形成されている。こうして、ゲート電極１６とソース／ドレイン拡散層１８ａとを有するＮＭＯＳトランジスタ２０ａが形成されている。   N-type source / drain diffusion layers 18a are formed in the element regions 12 on both sides of the gate electrode 16 of the NMOS transistor 20a. Thus, the NMOS transistor 20a having the gate electrode 16 and the source / drain diffusion layer 18a is formed.

ＰＭＯＳトランジスタ２０ｂのゲート電極１６の両側の素子領域１２内には、Ｐ型のソース／ドレイン拡散層１８ｂが形成されている。こうして、ゲート電極１６とソース／ドレイン拡散層１８ｂとを有するＰＭＯＳトランジスタ２０ｂが形成されている。   A P-type source / drain diffusion layer 18b is formed in the element region 12 on both sides of the gate electrode 16 of the PMOS transistor 20b. Thus, the PMOS transistor 20b having the gate electrode 16 and the source / drain diffusion layer 18b is formed.

トランジスタ２０ａ、２０ｂが形成された半導体基板１０上には、例えば無機系ＳＯＧ（Spin On Glass）膜（ＳｉＯ２膜）の層間絶縁膜２２が形成されている。 On the semiconductor substrate 10 on which the transistors 20a and 20b are formed, an interlayer insulating film 22 of, for example, an inorganic SOG (Spin On Glass) film (SiO 2 film) is formed.

層間絶縁膜２２には、ソース／ドレイン拡散層１８ａ、１８ｂにそれぞれ達するコンタクトホール２４が形成されている。また、層間絶縁膜２２には、ゲート配線１６に達するコンタクトホール２４が形成されている。   Contact holes 24 reaching the source / drain diffusion layers 18 a and 18 b are formed in the interlayer insulating film 22. A contact hole 24 reaching the gate wiring 16 is formed in the interlayer insulating film 22.

各々のコンタクトホール２４内には、例えばタングステンの導体プラグ２６が埋め込まれている。   In each contact hole 24, for example, a tungsten conductor plug 26 is buried.

層間絶縁膜２２上には、例えば無機系ＳＯＧ膜の層間絶縁膜２８が形成されている。   On the interlayer insulating film 22, for example, an interlayer insulating film 28 of an inorganic SOG film is formed.

層間絶縁膜２８には、配線３２ａを埋め込むための複数の溝３０ａが形成されている。   In the interlayer insulating film 28, a plurality of grooves 30a for embedding the wiring 32a are formed.

また、層間絶縁膜２８には、ダミーパターン３２ｂを埋め込むための複数の開口部３０ｂが形成されている。   The interlayer insulating film 28 has a plurality of openings 30b for embedding the dummy pattern 32b.

ダミーパターン３２ｂは、配線３２ａを溝３０ａ内にＣＭＰ（Chemical Mechanical Polishing、化学的機械的研磨）法により埋め込む際に、ディッシング等が発生するのを防止するためのものである。ダミーパターン３２ｂは、半導体装置に形成される電子回路の一部を構成するものではない。ダミーパターン３２ｂは、配線３２ａ等が形成されない空き領域内に配されている。ダミーパターン３２ｂの平面形状は、例えば正方形等となっている。   The dummy pattern 32b is for preventing the occurrence of dishing or the like when the wiring 32a is embedded in the groove 30a by a CMP (Chemical Mechanical Polishing) method. The dummy pattern 32b does not constitute a part of an electronic circuit formed in the semiconductor device. The dummy pattern 32b is arranged in an empty area where the wiring 32a and the like are not formed. The planar shape of the dummy pattern 32b is, for example, a square.

また、層間絶縁膜２８には、ヒューズ３２ｃを埋め込むための溝３０ｃが形成されている。   The interlayer insulating film 28 is formed with a groove 30c for embedding the fuse 32c.

ヒューズ３２ｃを埋め込むための溝３０ｃの深さは、配線３２ａを埋め込むための溝３０ａやダミーパターン３２ｂを埋め込むための開口部３０ｂの深さより浅く設定されている。   The depth of the groove 30c for embedding the fuse 32c is set shallower than the depth of the groove 30a for embedding the wiring 32a and the opening 30b for embedding the dummy pattern 32b.

また、ヒューズ３２ｃを埋め込むための溝３０ｃの幅は、配線３２ａを埋め込むための溝３０ａやダミーパターン３２ｂを埋め込むための開口部３０ｂの幅より狭く設定されている。   The width of the groove 30c for embedding the fuse 32c is set to be narrower than the width of the groove 30a for embedding the wiring 32a and the opening 30b for embedding the dummy pattern 32b.

ヒューズ３２ｃを埋め込むための溝３０ｃの一方の端部は、配線３２ａを埋め込むための溝３０ａに接続されている。ヒューズ３２ｃを埋め込むための溝３０ｃの他方の端部は、ダミーパターン３２ｂを埋め込むための開口部３０ｂに接続されている。   One end of the groove 30c for embedding the fuse 32c is connected to the groove 30a for embedding the wiring 32a. The other end of the groove 30c for embedding the fuse 32c is connected to an opening 30b for embedding the dummy pattern 32b.

各々の溝３０ａ内には、配線（配線パターン、実パターン、回路パターン）３２ａが埋め込まれている。   A wiring (wiring pattern, actual pattern, circuit pattern) 32a is embedded in each groove 30a.

各々の開口部３０ｂ内には、ダミーパターン３２ｂが埋め込まれている。   A dummy pattern 32b is embedded in each opening 30b.

溝３０ｃ内には、ヒューズ（ヒューズパターン）３２ｃが埋め込まれている。   A fuse (fuse pattern) 32c is embedded in the groove 30c.

配線３２ａ、ダミーパターン３２ｂ及びヒューズ３２ｃは、一体に形成されている。配線３２ａ、ダミーパターン３２ｂ及びヒューズ３２ｃの材料としては、例えばＣｕが用いられている。   The wiring 32a, the dummy pattern 32b, and the fuse 32c are integrally formed. For example, Cu is used as a material of the wiring 32a, the dummy pattern 32b, and the fuse 32c.

配線３２ａやダミーパターン３２ｂの厚さは、例えば０．３μｍ程度とする。ヒューズ３２ｃの厚さは、例えば０．１μｍ程度とする。ヒューズ３２ｃの厚さは、配線３２ａやダミーパターン３２ｂの厚さより薄くなっている。   The thickness of the wiring 32a and the dummy pattern 32b is, for example, about 0.3 μm. The thickness of the fuse 32c is, for example, about 0.1 μm. The fuse 32c is thinner than the wiring 32a and the dummy pattern 32b.

配線３２ａの幅は、例えば０．２μｍ程度とする。ダミーパターン３２ｂの幅は、例えば０．５μｍ程度とする。ヒューズ３２ｃの幅は、例えば０．１μｍ程度とする。ヒューズ３２ｃの幅は、配線３２ａやダミーパターン３２ｂの幅より狭く設定されている。   The width of the wiring 32a is, for example, about 0.2 μm. The width of the dummy pattern 32b is, for example, about 0.5 μm. The width of the fuse 32c is, for example, about 0.1 μm. The width of the fuse 32c is set narrower than the width of the wiring 32a and the dummy pattern 32b.

ヒューズ３２ｃの断面積は、例えば０．０１μｍ２程度である。配線３２ａの断面積は、例えば０．０６μｍ２程度である。ダミーパターン３２ｂの断面積は、例えば０．１５μｍ２程度である。ヒューズ３２ｃの断面積は、配線３２ａやダミーパターン３２ｂの断面積に対して十分に小さくなっている。ヒューズ３２ｃの断面積を配線３２ａやダミーパターン３２ｂの断面積に対して十分に小さくするのは、ヒューズ３２ｃの溶断（溶融）を可能とするためである。 The cross-sectional area of the fuse 32c is, for example, about 0.01 μm 2 . The cross-sectional area of the wiring 32a is, for example, about 0.06 μm 2 . The cross-sectional area of the dummy pattern 32b is, for example, about 0.15 μm 2 . The cross-sectional area of the fuse 32c is sufficiently smaller than the cross-sectional areas of the wiring 32a and the dummy pattern 32b. The reason why the cross-sectional area of the fuse 32c is made sufficiently smaller than the cross-sectional areas of the wiring 32a and the dummy pattern 32b is to enable the fuse 32c to be blown (melted).

なお、配線３２ａ、ダミーパターン３２ｂ、ヒューズ３２ｃの厚さ、幅及び断面積は、上記に限定されるものではない。配線３２ａ、ダミーパターン３２ｂが溶断されない一方、ヒューズ３２ｃが確実に溶断されるように、配線３２ａ、ダミーパターン３２ｂ、ヒューズ３２ｃの厚さ、幅及び断面積を適宜設定することができる。   Note that the thickness, width, and cross-sectional area of the wiring 32a, the dummy pattern 32b, and the fuse 32c are not limited to the above. The thickness, width, and cross-sectional area of the wiring 32a, the dummy pattern 32b, and the fuse 32c can be set as appropriate so that the wiring 32a, the dummy pattern 32b are not fused, and the fuse 32c is surely blown.

一の配線３２ａは、導体プラグ２６を介してゲート配線１６に電気的に接続されている。他の配線３２ａは、導体プラグ２６を介してソース／ドレイン拡散層１８ａ、１８ｂに電気的に接続されている。   One wiring 32 a is electrically connected to the gate wiring 16 through the conductor plug 26. The other wiring 32 a is electrically connected to the source / drain diffusion layers 18 a and 18 b through the conductor plug 26.

ヒューズ３２ｃの一方の端部は、チェック対象となる配線３２ａに接続されている。ここでは、ヒューズ３２ｃの一方の端部が、１段目のＣＭＯＳインバータ２１の出力信号線ＯＵＴ１を形成する配線３２ａに接続されている。ヒューズ３２ｃの他方の端部は、チェック対象となる配線３２ａの近傍に位置するダミーパターン３２ｂに接続されている。 One end of the fuse 32c is connected to the wiring 32a to be checked. Here, one end of the fuse 32c is connected to a wiring 32a to form the output signal line OUT 1 of the first-stage CMOS inverter 21. The other end of the fuse 32c is connected to a dummy pattern 32b located in the vicinity of the wiring 32a to be checked.

本実施形態では、チェック対象となる配線３２ａに接続されたヒューズ３２ｃが、ダミーパターン３２ｂを利用して所定の電位に接続されるようになっている。より具体的には、チェック対象となる配線３２ａに接続されたヒューズ３２ｃが、ダミーパターン３２ｂを介して接地線に電気的に接続されるようになっている。   In the present embodiment, the fuse 32c connected to the wiring 32a to be checked is connected to a predetermined potential using the dummy pattern 32b. More specifically, the fuse 32c connected to the wiring 32a to be checked is electrically connected to the ground line via the dummy pattern 32b.

配線３２ａ、ダミーパターン３２ｂ及びヒューズ３２ｃが埋め込まれた層間絶縁膜２８上には、例えば無機系ＳＯＧ膜の層間絶縁膜３４が形成されている。   On the interlayer insulating film 28 in which the wiring 32a, the dummy pattern 32b, and the fuse 32c are embedded, for example, an interlayer insulating film 34 of an inorganic SOG film is formed.

層間絶縁膜３４には、配線３２ａに達するコンタクトホール３６が形成されている。また、層間絶縁膜３４には、ダミーパターン３２ｂに達するコンタクトホール３６が形成されている。   A contact hole 36 reaching the wiring 32 a is formed in the interlayer insulating film 34. Further, a contact hole 36 reaching the dummy pattern 32b is formed in the interlayer insulating film 34.

コンタクトホール３６内には、例えばタングステンの導体プラグ３８がそれぞれ埋め込まれている。   For example, tungsten conductor plugs 38 are buried in the contact holes 36, respectively.

導体プラグ３８は、ダミーパターン３２ｂを介してヒューズ３２ｃに電気的に接続されている。   The conductor plug 38 is electrically connected to the fuse 32c through the dummy pattern 32b.

なお、本実施形態において導体プラグ３８をダミーパターン３２ｂに接続しているのは、ヒューズ３２ｃの端部を、ダミーパターン３２ｂ及び導体プラグ３８を介して接地するためである。   In the present embodiment, the conductor plug 38 is connected to the dummy pattern 32b in order to ground the end of the fuse 32c via the dummy pattern 32b and the conductor plug 38.

導体プラグ３８が埋め込まれた層間絶縁膜３４上には、例えば無機系ＳＯＧ膜の層間絶縁膜４０が形成されている。   On the interlayer insulating film 34 with the conductor plugs 38 buried in, an interlayer insulating film 40 of, for example, an inorganic SOG film is formed.

層間絶縁膜４０には、配線４４ａを埋め込むための溝４２ａが形成されている。また、層間絶縁膜４０には、ダミーパターン４４ｂを埋め込むための開口部４２ｂが形成されている。   In the interlayer insulating film 40, a groove 42a for embedding the wiring 44a is formed. The interlayer insulating film 40 has an opening 42b for embedding the dummy pattern 44b.

溝４２ａ内には、例えばＣｕの配線４４ａが埋め込まれている。開口部４２ｂ内には、例えばＣｕのダミーパターン４４ｂが埋め込まれている。   For example, Cu wiring 44a is embedded in the groove 42a. For example, a Cu dummy pattern 44b is embedded in the opening 42b.

一のダミーパターン４４ｂは、導体プラグ３８及びダミーパターン３２ｂを介してヒューズ３２ｃに電気的に接続されている。   One dummy pattern 44b is electrically connected to the fuse 32c via the conductor plug 38 and the dummy pattern 32b.

なお、本実施形態において導体プラグ３８を介してダミーパターン４４ｂをダミーパターン３２ｂに電気的に接続しているのは、ヒューズ３２ｃの端部を、ダミーパターン３２ｂ、導体プラグ３８及びダミーパターン４４ｂを介して接地するためである。   In the present embodiment, the dummy pattern 44b is electrically connected to the dummy pattern 32b via the conductor plug 38 because the end of the fuse 32c is connected via the dummy pattern 32b, the conductor plug 38 and the dummy pattern 44b. This is for grounding.

配線４４ａ、４４ｂが埋め込まれた層間絶縁膜４０上には、例えば無機系ＳＯＧ膜の層間絶縁膜４６が形成されている。   On the interlayer insulating film 40 in which the wirings 44a and 44b are embedded, for example, an interlayer insulating film 46 of an inorganic SOG film is formed.

層間絶縁膜４６には、配線４４ａに達するコンタクトホール（図示せず）が形成されている。また、層間絶縁膜４６には、ダミーパターン４４ｂに達するコンタクトホール４８が形成されている。   In the interlayer insulating film 46, a contact hole (not shown) reaching the wiring 44a is formed. In the interlayer insulating film 46, a contact hole 48 reaching the dummy pattern 44b is formed.

コンタクトホール４８内には、例えばタングステンの導体プラグ５０が埋め込まれている。   For example, a tungsten conductor plug 50 is embedded in the contact hole 48.

導体プラグ５０は、ダミーパターン４４ｂ、導体プラグ３８、ダミーパターン３２ｂを介してヒューズ３２ｃに電気的に接続されている。   The conductor plug 50 is electrically connected to the fuse 32c through the dummy pattern 44b, the conductor plug 38, and the dummy pattern 32b.

導体プラグ５０が埋め込まれた層間絶縁膜４６上には、例えば無機系ＳＯＧ膜の層間絶縁膜５２が形成されている
層間絶縁膜５２には、配線５６を埋め込むための溝５４が形成されている。 On the interlayer insulating film 46 in which the conductor plugs 50 are embedded, for example, an interlayer insulating film 52 of an inorganic SOG film is formed. In the interlayer insulating film 52, a groove 54 for embedding the wiring 56 is formed. .

溝５４内には、例えばＣｕの配線（接地線）５６が埋め込まれている。配線５６は、接地（ＧＮＤ）される。   For example, a Cu wiring (grounding line) 56 is embedded in the groove 54. The wiring 56 is grounded (GND).

チェック対象となる１段目のＣＭＯＳインバータ２１（図５参照）の出力信号線ＯＵＴ１を形成する配線３２ａは、ヒューズ３２ｃを介して、ダミーパターン３２ｂに接続されている。かかるダミーパターン３２ｂは、導体プラグ３８を介して、ダミーパターン４４ｂに接続されている。かかるダミーパターン４４ｂは、導体プラグ５０を介して配線（接地線）５６に接続されている。かかる配線５６は、接地される。即ち、本実施形態では、チェック対象となる配線３２ａが、ヒューズ３２ｃ、ダミーパターン３２ｂ、導体プラグ３８、ダミーパターン４４ｂ、導体プラグ５０及び配線５６を介して接地されている。 Wiring 32a to form the output signal line OUT 1 of the checked first stage CMOS inverter 21 (see FIG. 5), via a fuse 32c, and is connected to the dummy pattern 32b. The dummy pattern 32b is connected to the dummy pattern 44b through the conductor plug 38. The dummy pattern 44 b is connected to the wiring (ground line) 56 through the conductor plug 50. Such wiring 56 is grounded. That is, in this embodiment, the wiring 32a to be checked is grounded via the fuse 32c, the dummy pattern 32b, the conductor plug 38, the dummy pattern 44b, the conductor plug 50, and the wiring 56.

こうして、本実施形態による半導体装置が形成されている。   Thus, the semiconductor device according to the present embodiment is formed.

本実施形態によれば、チェック対象となる配線３２ａにヒューズ３２ｃが接続されているため、ヒューズ３２ｃの溶断状態（溶融状態）を確認することにより、チェック対象となる配線３２ａの導通状態を確認することができる。このため、本実施形態によれば、不良箇所を容易に特定することが可能となる。しかも、本実施形態によれば、チェック対象となる配線３２ａに接続されたヒューズ３２ｃがダミーパターン３２ｂを用いて接地線等に接続されている。本実施形態によれば、ダミーパターン３２ｂを用いてヒューズ３２ｃを接地線に電気的に接続するため、実デバイスのレイアウトに影響を及ぼすこともない。従って、高集積化等を阻害することなく、不良箇所の特定が容易な半導体装置を提供することができる。   According to the present embodiment, since the fuse 32c is connected to the wiring 32a to be checked, the conduction state of the wiring 32a to be checked is confirmed by checking the blown state (melted state) of the fuse 32c. be able to. For this reason, according to this embodiment, it becomes possible to specify a defective location easily. Moreover, according to the present embodiment, the fuse 32c connected to the wiring 32a to be checked is connected to the ground line or the like using the dummy pattern 32b. According to this embodiment, since the fuse 32c is electrically connected to the ground line using the dummy pattern 32b, the layout of the actual device is not affected. Therefore, it is possible to provide a semiconductor device in which a defective portion can be easily identified without hindering high integration.

（半導体装置の製造方法）
次に、本実施形態による半導体装置の製造方法を図６乃至図９を用いて説明する。図６乃至図９は、本実施形態による半導体装置の製造方法を示す工程断面図である。 (Method for manufacturing semiconductor device)
Next, the method for fabricating the semiconductor device according to the present embodiment will be explained with reference to FIGS. 6 to 9 are process cross-sectional views illustrating the method for fabricating the semiconductor device according to the present embodiment.

まず、図６（ａ）に示すように、例えばＳＴＩ（Shallow Trench Isolation）法により、半導体基板１０に、素子領域１２を確定する素子分離領域１４を形成する。半導体基板１０としては、例えばシリコン基板が用いられている。素子分離領域１４の材料としては、例えばシリコン酸化膜が用いられている。   First, as shown in FIG. 6A, an element isolation region 14 for defining the element region 12 is formed in the semiconductor substrate 10 by, for example, STI (Shallow Trench Isolation). For example, a silicon substrate is used as the semiconductor substrate 10. For example, a silicon oxide film is used as the material of the element isolation region 14.

次に、全面に、例えば熱酸化法により、例えば膜厚１〜３ｎｍのシリコン酸化膜のゲート絶縁膜１５を形成する。   Next, a gate insulating film 15 of, for example, a silicon oxide film having a thickness of 1 to 3 nm is formed on the entire surface by, eg, thermal oxidation.

次に、全面に、例えばＣＶＤ（Chemical Vapor Deposition、化学気相堆積）法により、例えば膜厚５０〜１５０ｎｍのポリシリコン膜を形成する。   Next, a polysilicon film with a film thickness of, for example, 50 to 150 nm is formed on the entire surface by, eg, CVD (Chemical Vapor Deposition).

次に、フォトリソグラフィ技術を用い、ポリシリコン膜をゲート配線１６の平面形状にパターニングする。こうして、ポリシリコンのゲート配線１６が形成される。ゲート配線１６のうちの素子領域１２上に位置する部分は、ゲート電極として機能する。   Next, the polysilicon film is patterned into a planar shape of the gate wiring 16 by using a photolithography technique. Thus, a polysilicon gate wiring 16 is formed. A portion of the gate wiring 16 located on the element region 12 functions as a gate electrode.

次に、全面に、例えばスピンコート法により、フォトレジスト膜（図示せず）を形成する。   Next, a photoresist film (not shown) is formed on the entire surface by, eg, spin coating.

次に、フォトリソグラフィ技術を用い、ＮＭＯＳトランジスタ形成領域（図示せず）を露出する開口部（図示せず）をフォトレジスト膜に形成する。   Next, an opening (not shown) exposing the NMOS transistor formation region (not shown) is formed in the photoresist film by using a photolithography technique.

次に、ゲート電極１６とフォトレジスト膜とをマスクとして、Ｎ型のドーパント不純物を導入することにより、ゲート電極１６の両側の素子領域１２内にＮ型のソース／ドレイン拡散層１８ａを形成する。こうして、ゲート電極１６とソース／ドレイン拡散層１８ａとを有するＮＭＯＳトランジスタ２０ａが形成される。   Next, an N-type source / drain diffusion layer 18 a is formed in the element region 12 on both sides of the gate electrode 16 by introducing an N-type dopant impurity using the gate electrode 16 and the photoresist film as a mask. Thus, the NMOS transistor 20a having the gate electrode 16 and the source / drain diffusion layer 18a is formed.

この後、例えばアッシングによりフォトレジスト膜を剥離する。   Thereafter, the photoresist film is peeled off by, for example, ashing.

次に、全面に、例えばスピンコート法により、フォトレジスト膜（図示せず）を形成する。   Next, a photoresist film (not shown) is formed on the entire surface by, eg, spin coating.

次に、フォトリソグラフィ技術を用い、ＰＭＯＳトランジスタ形成領域（図示せず）を露出する開口部（図示せず）をフォトレジスト膜に形成する。   Next, using a photolithography technique, an opening (not shown) exposing a PMOS transistor formation region (not shown) is formed in the photoresist film.

次に、ゲート電極１６とフォトレジスト膜とをマスクとして、Ｐ型のドーパント不純物を導入することにより、ゲート電極１６の両側の素子領域１２内にＰ型のソース／ドレイン拡散層１８ｂ（図２参照）を形成する。こうして、ゲート電極１６とソース／ドレイン拡散層１８ｂとを有するＰＭＯＳトランジスタ２０ｂ（図２参照）が形成される。   Next, a P-type source / drain diffusion layer 18b (see FIG. 2) is introduced into the element region 12 on both sides of the gate electrode 16 by introducing a P-type dopant impurity using the gate electrode 16 and the photoresist film as a mask. ). Thus, the PMOS transistor 20b (see FIG. 2) having the gate electrode 16 and the source / drain diffusion layer 18b is formed.

この後、例えばアッシングによりフォトレジスト膜を剥離する。   Thereafter, the photoresist film is peeled off by, for example, ashing.

次に、全面に、例えばスピンコート法により、例えば膜厚１００〜５００ｎｍの無機系ＳＯＧ膜の層間絶縁膜２２を形成する。   Next, an interlayer insulating film 22 of, for example, an inorganic SOG film having a thickness of 100 to 500 nm is formed on the entire surface by, eg, spin coating.

次に、フォトリソグラフィ技術を用い、ソース／ドレイン拡散層１８ａ、１８ｂ、ゲート配線１６に達するコンタクトホール２４を層間絶縁膜２２に形成する。   Next, contact holes 24 reaching the source / drain diffusion layers 18a and 18b and the gate wiring 16 are formed in the interlayer insulating film 22 by using a photolithography technique.

次に、例えばＣＶＤ法により、例えば膜厚１００〜３００ｎｍのタングステン膜を形成する。   Next, a tungsten film having a thickness of, for example, 100 to 300 nm is formed by, eg, CVD.

次に、例えばＣＭＰ法により、層間絶縁膜２２の表面が露出するまでタングステン膜を研磨する。こうして、コンタクトホール２４内にタングステンの導体プラグ２６が埋め込まれる。   Next, the tungsten film is polished by CMP, for example, until the surface of the interlayer insulating film 22 is exposed. Thus, the tungsten conductor plug 26 is buried in the contact hole 24.

次に、例えばスピンコート法により、例えば膜厚１００〜５００ｎｍの無機系ＳＯＧ膜の層間絶縁膜２８を形成する。   Next, an interlayer insulating film 28 of an inorganic SOG film having a film thickness of, for example, 100 to 500 nm is formed by, eg, spin coating.

次に、フォトリソグラフィ技術を用い、配線３２ａを埋め込むための溝３０ａと、ダミーパターン３２ｂを埋め込むための開口部３０ｂと、ヒューズ３２ｃを埋め込むための溝３０ｃとを層間絶縁膜２８に形成する（図６（ｂ）参照）。配線３２ａを埋め込むための溝３０ａやダミーパターン３２ｂを埋め込むための開口部３０ｂの深さは、例えば０．３μｍ程度とする。ヒューズ３２ｃを埋め込むための溝３０ｃの深さは、例えば０．１μｍ程度とする。配線３２ａを埋め込むための溝３０ａの幅は、例えば０．２μｍ程度とする。ダミーパターン３２ｂを埋め込むための開口部３０ｂの幅は、例えば０．５μｍ程度とする。ヒューズ３２ｃを埋め込むための溝３０ｃの幅は、例えば０．１μｍ程度とする。   Next, a groove 30a for embedding the wiring 32a, an opening 30b for embedding the dummy pattern 32b, and a groove 30c for embedding the fuse 32c are formed in the interlayer insulating film 28 using a photolithography technique (FIG. 6 (b)). The depth of the groove 30a for embedding the wiring 32a and the opening 30b for embedding the dummy pattern 32b is, for example, about 0.3 μm. The depth of the groove 30c for embedding the fuse 32c is, for example, about 0.1 μm. The width of the groove 30a for embedding the wiring 32a is, for example, about 0.2 μm. The width of the opening 30b for embedding the dummy pattern 32b is, for example, about 0.5 μm. The width of the groove 30c for embedding the fuse 32c is, for example, about 0.1 μm.

なお、溝３０ａ〜３０ｃの深さや幅は、上記に限定されるものではない。溝３０ａ、３０ｂに埋め込まれる配線３２ａ、ダミーパターン３２ｂが溶断されない一方、溝３０ｃに埋め込まれるヒューズ３２ｃが確実に溶断されるように、溝３０ａ〜３０ｃの深さや幅を適宜設定することができる。   The depth and width of the grooves 30a to 30c are not limited to the above. The depths and widths of the grooves 30a to 30c can be appropriately set so that the wiring 32a and the dummy pattern 32b embedded in the grooves 30a and 30b are not melted while the fuse 32c embedded in the groove 30c is surely melted.

配線３２ａやダミーパターン３２ｂを埋め込むための溝３０ａの深さは、上記に限定されるものではなく、例えば０．１〜０．４μｍ程度としてもよい。また、ヒューズ３２ｃを埋め込むための溝３０ｃの深さも、上記に限定されるものではなく、例えば０．０５〜０．２μｍ程度としてもよい。また、配線３２ａを埋め込むための溝３０ａの幅も、上記に限定されるものではなく、例えば０．１〜０．４μｍ程度としてもよい。ダミーパターン３２ｂを埋め込むための開口部３０ｂの幅も、上記に限定されるものではなく、例えば０．１〜０．５μｍ程度としてもよい。ヒューズ３２ｃを埋め込むための溝３０ｃの幅も、上記に限定されるものではなく、例えば０．０５〜０．２μｍとしてもよい。ただし、配線３２ａ、ダミーパターン３２ｂが溶断されない一方、ヒューズ３２ｃが確実に溶断されるように、溝３０ａ〜３０ｃの深さや幅を設定することが好ましい。このため、ヒューズ３２ｃを埋め込むための溝３０ｃの深さは、配線３２ａやダミーパターン３２ｂを埋め込むための溝３０ａの深さより浅いことが好ましい。また、ヒューズ３２ｃを埋め込むための溝３０ｃの幅は、配線３２ａやダミーパターン３２ｂを埋め込むための溝３０ａの幅より狭いことが好ましい。   The depth of the groove 30a for embedding the wiring 32a and the dummy pattern 32b is not limited to the above, and may be, for example, about 0.1 to 0.4 μm. Further, the depth of the groove 30c for embedding the fuse 32c is not limited to the above, and may be, for example, about 0.05 to 0.2 μm. Further, the width of the groove 30a for embedding the wiring 32a is not limited to the above, and may be, for example, about 0.1 to 0.4 μm. The width of the opening 30b for embedding the dummy pattern 32b is not limited to the above, and may be, for example, about 0.1 to 0.5 μm. The width of the groove 30c for embedding the fuse 32c is not limited to the above, and may be 0.05 to 0.2 μm, for example. However, it is preferable to set the depths and widths of the grooves 30a to 30c so that the wiring 32a and the dummy pattern 32b are not melted while the fuse 32c is surely melted. For this reason, the depth of the groove 30c for embedding the fuse 32c is preferably shallower than the depth of the groove 30a for embedding the wiring 32a and the dummy pattern 32b. The width of the groove 30c for embedding the fuse 32c is preferably narrower than the width of the groove 30a for embedding the wiring 32a and the dummy pattern 32b.

次に、全面に、例えばスパッタリング法により、例えば膜厚１００〜３００ｎｍ程度のタンタルのバリア膜（図示せず）を形成する。   Next, a tantalum barrier film (not shown) having a thickness of, for example, about 100 to 300 nm is formed on the entire surface by, eg, sputtering.

次に、全面に、例えばスパッタリング法により、例えば膜厚１０〜１００ｎｍ程度のＣｕのシード層（図示せず）を形成する。   Next, a Cu seed layer (not shown) having a thickness of about 10 to 100 nm is formed on the entire surface by, eg, sputtering.

次に、全面に、例えば電気めっき法により、例えば膜厚１００〜３００ｎｍ程度のＣｕ膜を形成する。   Next, a Cu film having a thickness of, for example, about 100 to 300 nm is formed on the entire surface by, eg, electroplating.

次に、例えばＣＭＰ法により、層間絶縁膜２８の表面が露出するまでＣｕ膜を研磨する
こうして、溝内３０ａにＣｕの配線３２ａが埋め込まれ、開口部３０ｂにＣｕのダミーパターン３２ｂが埋め込まれ、溝３０ｃ内にＣｕのヒューズ３２ｃが埋め込まれる（図６（ｃ）参照）。配線３２ａ、ダミーパターン３２ｂ及びヒューズ３２ｃは、一体的に形成される。ヒューズ３２ｃの厚さは、配線３２ａやダミーパターン３２ｂの厚さより薄くなっている。また、ヒューズ３２ｃの幅は、配線３２ａやダミーパターン３２ｂの幅より狭くなっている。このため、ヒューズ３２ｃの断面積は、配線３２ａやダミーパターン３２ｂの断面積に対して十分に小さくなっている。 Next, the Cu film is polished by, for example, CMP until the surface of the interlayer insulating film 28 is exposed. Thus, the Cu wiring 32a is embedded in the groove 30a, and the Cu dummy pattern 32b is embedded in the opening 30b. A Cu fuse 32c is embedded in the groove 30c (see FIG. 6C). The wiring 32a, the dummy pattern 32b, and the fuse 32c are integrally formed. The fuse 32c is thinner than the wiring 32a and the dummy pattern 32b. The width of the fuse 32c is narrower than the width of the wiring 32a and the dummy pattern 32b. For this reason, the cross-sectional area of the fuse 32c is sufficiently smaller than the cross-sectional areas of the wiring 32a and the dummy pattern 32b.

一の配線３２ａは、導体プラグ２６を介してゲート配線１６に電気的に接続される。他の配線３２ａは、導体プラグ２６を介してソース／ドレイン拡散層１８ａ、１８ｂに電気的に接続される。   One wiring 32 a is electrically connected to the gate wiring 16 through the conductor plug 26. The other wiring 32 a is electrically connected to the source / drain diffusion layers 18 a and 18 b through the conductor plug 26.

配線３２ａをＣＭＰ法により形成する際に、空き領域に配された複数のダミーパターン３２ｂも形成するため、ディッシング等が発生するのを防止することができる。   When the wiring 32a is formed by the CMP method, a plurality of dummy patterns 32b arranged in the empty area are also formed, so that dishing and the like can be prevented from occurring.

なお、配線３２ａ、ダミーパターン３２ｂ及びヒューズ３２ｃを、必ずしも一体に形成しなくてもよい。例えば、配線３２ａやダミーパターン３２ｂと別個にヒューズ３２ｃを形成するようにしてもよい。   Note that the wiring 32a, the dummy pattern 32b, and the fuse 32c are not necessarily formed integrally. For example, the fuse 32c may be formed separately from the wiring 32a and the dummy pattern 32b.

次に、例えばスピンコート法により、例えば膜厚１００〜５００ｎｍ程度の無機系ＳＯＧ膜の層間絶縁膜３４を形成する（図７（ａ）参照）。   Next, an interlayer insulating film 34 of an inorganic SOG film having a film thickness of, for example, about 100 to 500 nm is formed by, eg, spin coating (see FIG. 7A).

次に、フォトリソグラフィ技術を用い、配線３２ａ（図２参照）、ダミーパターン３２ｂに達するコンタクトホール３６をそれぞれ形成する。   Next, contact holes 36 reaching the wiring 32a (see FIG. 2) and the dummy pattern 32b are formed by using a photolithography technique.

次に、例えばスパッタリング法により、例えば膜厚１００〜３００ｎｍ程度のタングステンの導電膜を形成する。   Next, a conductive film of tungsten having a thickness of, for example, about 100 to 300 nm is formed by, eg, sputtering.

次に、ＣＭＰ法により、層間絶縁膜３４の表面が露出するまで導電膜を研磨する。これにより、コンタクトホール３６内に例えばタングステンの導体プラグ３８が埋め込まれる。   Next, the conductive film is polished by CMP until the surface of the interlayer insulating film 34 is exposed. As a result, for example, a tungsten conductor plug 38 is buried in the contact hole 36.

次に、例えばスピンコート法により、例えば膜厚１００〜５００ｎｍ程度の無機系ＳＯＧ膜の層間絶縁膜４０を形成する（図７（ｂ）参照）。   Next, an interlayer insulating film 40 of an inorganic SOG film having a film thickness of, for example, about 100 to 500 nm is formed by, eg, spin coating (see FIG. 7B).

次に、フォトリソグラフィ技術を用い、配線４４ａ（図２参照）を埋め込むための溝４２ａ（図２参照）と、ダミーパターン４４ｂを埋め込むための開口部４２ｂとを層間絶縁膜４０に形成する。   Next, a trench 42a (see FIG. 2) for embedding the wiring 44a (see FIG. 2) and an opening 42b for embedding the dummy pattern 44b are formed in the interlayer insulating film 40 by using a photolithography technique.

次に、全面に、例えばスパッタリング法により、例えば膜厚１０〜３００ｎｍ程度のタンタルのバリア膜（図示せず）を形成する。   Next, a tantalum barrier film (not shown) having a thickness of about 10 to 300 nm is formed on the entire surface by, eg, sputtering.

次に、全面に、例えばスパッタリング法により、例えば膜厚１０〜１００ｎｍ程度のＣｕのシード層（図示せず）を形成する。   Next, a Cu seed layer (not shown) having a thickness of about 10 to 100 nm is formed on the entire surface by, eg, sputtering.

次に、全面に、例えば電気めっき法により、例えば膜厚１００〜３００ｎｍ程度のＣｕ膜を形成する。   Next, a Cu film having a thickness of, for example, about 100 to 300 nm is formed on the entire surface by, eg, electroplating.

次に、例えばＣＭＰ法により、層間絶縁膜４０の表面が露出するまでＣｕ膜を研磨する
こうして、溝内４２ａにＣｕの配線４４ａが埋め込まれ、開口部４２ｂにＣｕのダミーパターン４４ｂが埋め込まれる（図７（ｃ）参照）。 Next, the Cu film is polished by, for example, CMP until the surface of the interlayer insulating film 40 is exposed. Thus, the Cu wiring 44a is embedded in the groove 42a, and the Cu dummy pattern 44b is embedded in the opening 42b (see FIG. (Refer FIG.7 (c)).

次に、例えばスピンコート法により、例えば膜厚１００〜５００ｎｍ程度の無機系ＳＯＧ膜の層間絶縁膜４６を形成する。   Next, an interlayer insulating film 46 of an inorganic SOG film having a film thickness of, for example, about 100 to 500 nm is formed by, eg, spin coating.

次に、フォトリソグラフィ技術を用い、ダミーパターン４４ｂに達するコンタクトホール４８を層間絶縁膜４６に形成する。   Next, a contact hole 48 reaching the dummy pattern 44b is formed in the interlayer insulating film 46 by using a photolithography technique.

次に、例えばスパッタリング法により、例えば膜厚１０〜３００ｎｍ程度のタングステンの導電膜を形成する。   Next, a tungsten conductive film having a thickness of, for example, about 10 to 300 nm is formed by, eg, sputtering.

次に、ＣＭＰ法により、層間絶縁膜４６の表面が露出するまで導電膜を研磨する。これにより、コンタクトホール４８内に例えばタングステンの導体プラグ５０が埋め込まれる（図８（ａ）参照）。   Next, the conductive film is polished by CMP until the surface of the interlayer insulating film 46 is exposed. Thereby, for example, a tungsten conductor plug 50 is buried in the contact hole 48 (see FIG. 8A).

次に、例えばスピンコート法により、例えば膜厚１００〜５００ｎｍ程度の無機系ＳＯＧ膜の層間絶縁膜５２を形成する（図８（ｂ）参照）。   Next, an interlayer insulating film 52 of an inorganic SOG film having a thickness of, for example, about 100 to 500 nm is formed by, eg, spin coating (see FIG. 8B).

次に、フォトリソグラフィ技術を用い、配線５６（図９参照）を埋め込むための溝５４を層間絶縁膜５２に形成する。   Next, a trench 54 for embedding the wiring 56 (see FIG. 9) is formed in the interlayer insulating film 52 by using a photolithography technique.

次に、全面に、例えばスパッタリング法により、例えば膜厚１０〜３００ｎｍ程度のタンタルのバリア膜（図示せず）を形成する。   Next, a tantalum barrier film (not shown) having a thickness of about 10 to 300 nm is formed on the entire surface by, eg, sputtering.

次に、全面に、例えばスパッタリング法により、例えば膜厚１０〜１００ｎｍ程度のＣｕのシード層（図示せず）を形成する。   Next, a Cu seed layer (not shown) having a thickness of about 10 to 100 nm is formed on the entire surface by, eg, sputtering.

次に、全面に、例えば電気めっき法により、例えば膜厚１００〜３００ｎｍ程度のＣｕ膜を形成する。   Next, a Cu film having a thickness of, for example, about 100 to 300 nm is formed on the entire surface by, eg, electroplating.

次に、例えばＣＭＰ法により、層間絶縁膜５２の表面が露出するまでＣｕ膜を研磨する
こうして、溝内５４にＣｕの配線５６が埋め込まれる（図９参照）。 Next, the Cu film is polished by, for example, CMP until the surface of the interlayer insulating film 52 is exposed. Thus, the Cu wiring 56 is embedded in the groove 54 (see FIG. 9).

こうして、本実施形態による半導体装置が製造される。   Thus, the semiconductor device according to the present embodiment is manufactured.

（設計装置）
まず、本実施形態による設計方法で用いられる設計装置について説明する。 (Design equipment)
First, the design apparatus used in the design method according to the present embodiment will be described.

本実施形態による半導体装置は、後述する本実施形態による半導体装置の設計方法により設計される。本実施形態による半導体装置の設計方法は、例えば、本実施形態による半導体装置の設計方法を実行するためのコンピュータプログラムがインストールされたＣＡＤ等の半導体設計装置（設計支援装置）を用いて、実行することが可能である。   The semiconductor device according to the present embodiment is designed by the semiconductor device design method according to the present embodiment described later. The semiconductor device design method according to the present embodiment is executed using, for example, a semiconductor design device (design support device) such as CAD in which a computer program for executing the semiconductor device design method according to the present embodiment is installed. It is possible.

本実施形態による半導体装置を設計する際に用いられる半導体設計装置について図１０を用いて説明する。図１０は、半導体設計装置を示すブロック図である。   The semiconductor design apparatus used when designing the semiconductor device according to the present embodiment will be explained with reference to FIG. FIG. 10 is a block diagram showing a semiconductor design apparatus.

図１０に示すように、半導体設計装置は、ＣＰＵ（Central Processing Unit）１１０と、ＲＯＭ（Read‐Only Memory）１１２と、ＲＡＭ（Random Access Memory）１１４と、磁気ディスクドライブ１１６と、磁気ディスク１１８と、光ディスクドライブ１２０と、光ディスク１２２と、ディスプレイ１２４と、Ｉ／Ｆ（Interface）１２６と、キーボード１２８と、マウス１３０と、スキャナ１３２と、プリンタ１３４とを備えている。また、各構成部はバス１３６によってそれぞれ接続されている。   As shown in FIG. 10, the semiconductor design apparatus includes a CPU (Central Processing Unit) 110, a ROM (Read-Only Memory) 112, a RAM (Random Access Memory) 114, a magnetic disk drive 116, and a magnetic disk 118. , An optical disk drive 120, an optical disk 122, a display 124, an I / F (Interface) 126, a keyboard 128, a mouse 130, a scanner 132, and a printer 134. Each component is connected by a bus 136.

ここで、ＣＰＵ（処理部）１１０は、半導体設計装置の全体の制御を司る。ＲＯＭ１１２は、ブートプログラムなどのプログラムを記憶している。ＲＡＭ１１４は、ＣＰＵ１１０のワークエリアとして使用される。磁気ディスクドライブ１１６は、ＣＰＵ１１０の制御にしたがって磁気ディスク１１８に対するデータのリード／ライトを制御する。   Here, the CPU (processing unit) 110 controls the entire semiconductor design apparatus. The ROM 112 stores a program such as a boot program. The RAM 114 is used as a work area for the CPU 110. The magnetic disk drive 116 controls the reading / writing of the data with respect to the magnetic disk 118 according to control of CPU110.

磁気ディスク１１８は、磁気ディスクドライブ１１６の制御で書き込まれたデータを記憶する。磁気ディスク１１８には、本実施形態による半導体装置の設計方法を実行するためのコンピュータプログラムがインストールされている。また、磁気ディスク１１８には、半導体装置の設計を行うことにより作成された半導体装置の設計データが記憶されている。本実施形態による半導体装置の設計方法を実行するためのコンピュータプログラムは、半導体装置の設計データに対し、後述するような所定のステップをコンピュータ（ＣＰＵ）に実行させる。   The magnetic disk 118 stores data written under the control of the magnetic disk drive 116. A computer program for executing the semiconductor device design method according to the present embodiment is installed on the magnetic disk 118. The magnetic disk 118 stores design data of the semiconductor device created by designing the semiconductor device. The computer program for executing the semiconductor device design method according to the present embodiment causes a computer (CPU) to execute predetermined steps as will be described later on the design data of the semiconductor device.

光ディスクドライブ１２０は、ＣＰＵ１１０の制御にしたがって光ディスク１２２に対するデータのリード／ライトを制御する。光ディスク１２２は、光ディスクドライブ１２０の制御で書き込まれたデータを記憶したり、光ディスク１２２に記憶されたデータをコンピュータに読み取らせたりする。   The optical disc drive 120 controls reading / writing of data with respect to the optical disc 122 according to the control of the CPU 110. The optical disk 122 stores data written under the control of the optical disk drive 120, and causes the computer to read data stored on the optical disk 122.

ディスプレイ１２４は、カーソル、アイコンあるいはツールボックスをはじめ、文書、画像、機能情報などのデータを表示する。当該ディスプレイ１２４としては、例えば、ＣＲＴ、ＴＦＴ液晶ディスプレイ、プラズマディスプレイなどを採用することができる。   The display 124 displays data such as a document, an image, and function information as well as a cursor, an icon, or a tool box. As the display 124, for example, a CRT, a TFT liquid crystal display, a plasma display, or the like can be adopted.

Ｉ／Ｆ１２６は、通信回線を通じてＬＡＮ（Local Area Network）、ＷＡＮ（Wide Area Network）、インターネットなどのネットワーク１３６に接続され、このネットワーク１３６を介して他の装置に接続される。そして、Ｉ／Ｆ１２６は、ネットワーク１３８と内部のインターフェースを司り、外部装置からのデータの入出力を制御する。Ｉ／Ｆ１２６としては、例えばモデムやＬＡＮアダプタなどを採用することができる。   The I / F 126 is connected to a network 136 such as a LAN (Local Area Network), a WAN (Wide Area Network), and the Internet through a communication line, and is connected to other devices via the network 136. The I / F 126 controls an internal interface with the network 138 and controls input / output of data from an external device. As the I / F 126, for example, a modem or a LAN adapter can be employed.

キーボード１２８は、文字、数字、各種指示などの入力のためのキーを備え、データの入力を行う。また、タッチパネル式の入力パッドやテンキーなどであってもよい。マウス１３０は、カーソルの移動や範囲選択、あるいはウィンドウの移動やサイズの変更などを行う。ポインティングデバイスとして同様に機能を備えるものであれば、トラックボールやジョイスティックなどであってもよい。   The keyboard 128 includes keys for inputting characters, numbers, various instructions, and the like, and inputs data. Moreover, a touch panel type input pad or a numeric keypad may be used. The mouse 130 moves the cursor, selects a range, or moves or changes the size of a window. A trackball or a joystick may be used as long as they have the same function as a pointing device.

スキャナ１３２は、画像を光学的に読み取り、設計支援装置内に画像データを取り込む。なお、スキャナ１３２には、ＯＣＲ（Optical Character Reader）機能を持たせてもよい。また、プリンタ１３４は、画像データや文書データを印刷する。プリンタ１３４には、例えば、レーザプリンタやインクジェットプリンタを採用することができる。   The scanner 132 optically reads an image and takes in the image data into the design support apparatus. The scanner 132 may have an OCR (Optical Character Reader) function. The printer 134 prints image data and document data. For example, a laser printer or an ink jet printer can be adopted as the printer 134.

こうして、本実施形態による半導体装置の設計方法を実行する際に用いられる半導体設計装置が形成されている。   Thus, the semiconductor design apparatus used for executing the semiconductor device design method according to the present embodiment is formed.

（半導体装置の設計方法）
次に、本実施形態による半導体装置の設計方法を図１１乃至図１３を用いて説明する。図１１は、本実施形態による半導体装置の設計方法を示すフローチャートである。図１２及び図１３は、本実施形態による半導体装置の設計方法を示す平面図である。 (Semiconductor device design method)
Next, the semiconductor device design method according to the present embodiment will be explained with reference to FIGS. FIG. 11 is a flowchart illustrating the semiconductor device design method according to the present embodiment. 12 and 13 are plan views showing the method for designing the semiconductor device according to the present embodiment.

まず、設計データに対して論理合成処理を行い（ステップＳ１）、ネットリストを作成する（ステップＳ２）。   First, logic synthesis processing is performed on the design data (step S1), and a net list is created (step S2).

次に、ネットリストを用いて、レイアウト設計処理を行う（ステップＳ３）。   Next, layout design processing is performed using the net list (step S3).

次に、ダミーパターン３２ｂ、４４ｂを配置する（ステップＳ４）。ダミーパターン３２ｂ、４４ｂは、配線３２ａ、４４ａ等のデバイスパターンが形成される領域を除く領域に適宜配置される。   Next, dummy patterns 32b and 44b are arranged (step S4). The dummy patterns 32b and 44b are appropriately arranged in regions other than regions where device patterns such as the wirings 32a and 44a are formed.

次に、物理検証を行う（ステップＳ５）。こうして、例えばＧＤＳ形式の設計データが得られる。   Next, physical verification is performed (step S5). Thus, for example, design data in GDS format is obtained.

次に、デバイスパターンのうちから、チェック対象となるデバイスパターンを決定する（ステップＳ６）。換言すれば、半導体装置に含まれる電子回路のうちから、チェック対象となる配線パターンを決定する。例えば、上述したように、１段目のＣＭＯＳインバータ２１の出力信号線ＯＵＴ１を形成する配線３２ａをチェック対象とする。なお、チェック対象となるデバイスパターンは、上記に限定されるものではなく、適宜設定することができる。 Next, a device pattern to be checked is determined from the device patterns (step S6). In other words, a wiring pattern to be checked is determined from among the electronic circuits included in the semiconductor device. For example, as described above, the wiring 32a to form the output signal line OUT 1 of the first-stage CMOS inverters 21 and checked. The device pattern to be checked is not limited to the above, and can be set as appropriate.

次に、ネットリストを用いて、各デバイスパターンのレイアウト座標を算出する（ステップＳ７）。   Next, the layout coordinates of each device pattern are calculated using the net list (step S7).

次に、チェック対象のデバイスパターンのレイアウト座標上における位置を検出する（ステップＳ８）。   Next, the position of the device pattern to be checked on the layout coordinates is detected (step S8).

次に、ヒューズ３２ｃのパターンを配置する箇所を決定する（ステップＳ９）。例えば、チェック対象の配線パターン３２ａと、当該配線パターン３２ａの近傍に位置するダミーパターン３２ｂとの間に、ヒューズ３２ｂを配置することとする。   Next, the location where the pattern of the fuse 32c is arranged is determined (step S9). For example, the fuse 32b is arranged between the wiring pattern 32a to be checked and the dummy pattern 32b located in the vicinity of the wiring pattern 32a.

なお、ヒューズ３２ｃのパターンを配置する箇所は、上記に限定されるものではなく、適宜設定することが可能である。例えば、一のダミーパターン３２ｂと他のダミーパターン３２ｂとの間にヒューズを配置するようにしてもよい。この場合には、例えば一のダミーパターン３２ｂを接続パターン（図示せず）を用いてチェック対象となる配線パターン３２ａに接続し、他のダミーパターン３２を接地線５６に電気的に接続するようにしてもよい。   The location where the fuse 32c pattern is arranged is not limited to the above, and can be set as appropriate. For example, a fuse may be arranged between one dummy pattern 32b and another dummy pattern 32b. In this case, for example, one dummy pattern 32b is connected to the wiring pattern 32a to be checked using a connection pattern (not shown), and the other dummy pattern 32 is electrically connected to the ground line 56. May be.

次に、ヒューズ３２ｃに接続されるダミーパターン３２ｂを選択する（ステップＳ１０）。例えば、チェック対象の配線パターン３２ａの近傍に位置するダミーパターン３２ｂを、ヒューズ３２ｃに接続されるダミーパターン３２ｂとして選択することができる。   Next, the dummy pattern 32b connected to the fuse 32c is selected (step S10). For example, the dummy pattern 32b located near the wiring pattern 32a to be checked can be selected as the dummy pattern 32b connected to the fuse 32c.

次に、必要に応じて、選択されたダミーパターン３２ｂの変形や移動等を行う（ステップＳ１１）。   Next, the selected dummy pattern 32b is deformed or moved as necessary (step S11).

次に、選択されたダミーパターン３２ｂに接続される上層側のダミーパターン４４ｂを選択する（ステップＳ１２）。選択されたダミーパターン３２ｂにオーバーラップする上層側のダミーパターン４４ｂが存在する場合には、当該ダミーパターン４４ｂを選択することができる。   Next, the upper layer dummy pattern 44b connected to the selected dummy pattern 32b is selected (step S12). When there is an upper layer side dummy pattern 44b that overlaps the selected dummy pattern 32b, the dummy pattern 44b can be selected.

一方、選択されたダミーパターン３２ｂにオーバーラップする上層側のダミーパターン４４ｂが存在していない場合には、例えば以下のようにすることができる。   On the other hand, when there is no upper layer dummy pattern 44b that overlaps the selected dummy pattern 32b, the following can be performed, for example.

図１２及び図１３は、選択された下層側のダミーパターン３２ｂと上層側のダミーパターン４４ｂとがオーバーラップしていない場合の処理を示す平面図である。   FIGS. 12 and 13 are plan views showing processing when the selected lower layer dummy pattern 32b and upper layer dummy pattern 44b do not overlap.

図１２（ａ）に示すように、選択された下層側のダミーパターン３２ｂにオーバーラップしている上層側のダミーパターン４４ｂが存在していない。   As shown in FIG. 12A, there is no upper layer side dummy pattern 44b overlapping the selected lower layer side dummy pattern 32b.

この場合には、図１２（ｂ）に示すように、選択された下層側のダミーパターン３２ｂのサイズを所定値だけ大きく変化させるリサイズを行う。   In this case, as shown in FIG. 12B, resizing is performed to greatly change the size of the selected lower layer side dummy pattern 32b by a predetermined value.

そして、リサイズされた下層側のダミーパターン３２ｂ′と上層側のダミーパターン４４ｂとがオーバーラップするか否かを確認する。   Then, it is confirmed whether or not the resized lower layer side dummy pattern 32b 'and the upper layer side dummy pattern 44b overlap.

リサイズされた下層側のダミーパターン３２ｂ′にオーバーラップする上層側のダミーパターン４４ｂは、ダミーパターン３２ｂ、４４ｂの変形や移動等を行うことにより、下層側のダミーパターン３２ｂに接続することが可能と考えられる。   The upper dummy pattern 44b overlapping the resized lower dummy pattern 32b 'can be connected to the lower dummy pattern 32b by deforming or moving the dummy patterns 32b and 44b. Conceivable.

例えば、図１３（ａ）に示すように、リサイズされた下層側のダミーパターン３２ｂ′にオーバーラップする上層側のダミーパターン４４ｂのうちのいずれか１つを変形させる。変形させた上層側のダミーパターン４４ｂ′は、リサイズしていない下層側のダミーパターン３２ｂと部分的にオーバーラップし得る。このため、リサイズしていない下層側のダミーパターン３２ｂと変形された上層側のダミーパターン４４ｂ′とは、導体プラグ３８により接続することが可能である。   For example, as shown in FIG. 13A, any one of the upper layer side dummy patterns 44b overlapping the resized lower layer side dummy pattern 32b 'is deformed. The deformed upper layer side dummy pattern 44b 'may partially overlap the lower layer side dummy pattern 32b that has not been resized. Therefore, the lower-layer dummy pattern 32b that has not been resized and the deformed upper-layer dummy pattern 44b ′ can be connected by the conductor plug 38.

また、図１３（ｂ）に示すように、リサイズされた下層側のダミーパターン３２ｂ′にオーバーラップする上層側のダミーパターン４４ｂのうちのいずれか１つを移動させる。移動させた上層側のダミーパターン４４ｂ′は、リサイズしていない下層側のダミーパターン３２ｂと部分的にオーバーラップし得る。このため、リサイズしていない下層側のダミーパターン３２ｂと移動させた上層側のダミーパターン４４ｂ′とは、導体プラグ３８により接続することが可能である。   Further, as shown in FIG. 13B, any one of the upper layer side dummy patterns 44b overlapping the resized lower layer side dummy pattern 32b 'is moved. The moved upper layer dummy pattern 44b 'can partially overlap the lower layer dummy pattern 32b that has not been resized. Therefore, the lower dummy pattern 32b that has not been resized and the moved upper dummy pattern 44b 'can be connected by the conductor plug 38.

なお、ここでは、上層側のダミーパターン４４ｂを変形させたり、移動させたりする場合を例に説明したが、これに限定されるものではなく、下層側のダミーパターン３２ｂを変形させたり、移動させたりしてもよい。   Here, the case where the upper layer side dummy pattern 44b is deformed or moved has been described as an example, but the present invention is not limited to this, and the lower layer side dummy pattern 32b is deformed or moved. Or you may.

こうして、選択された下層側のダミーパターン３２ｂに接続される上層側のダミーパターン４４ｂが選択され（ステップＳ１２）、必要に応じて、下層側のダミーパターン３２ｂや上層側のダミーパターン４４ｂの変形や移動が行われる（ステップＳ１３）。   Thus, the upper layer side dummy pattern 44b connected to the selected lower layer side dummy pattern 32b is selected (step S12). If necessary, the lower layer side dummy pattern 32b or the upper layer side dummy pattern 44b can be The movement is performed (step S13).

次に、上層側のダミーパターン４４ｂに接続する更に上層の配線（接地線）５６を配置する（ステップＳ１４）。かかる配線５６は、接地されるものである。   Next, a further upper layer wiring (ground line) 56 connected to the upper layer side dummy pattern 44b is arranged (step S14). Such wiring 56 is grounded.

次に、下層側のダミーパターン３２ｂと上層側のダミーパターン４４ｂとを接続するためのビア（導体プラグ）３８を配置するとともに、上層側のダミーパターン４４ｂと更に上層の配線５８とを接続するためのビア５０を配置する（ステップＳ１５）。これにより、ヒューズ３２ｃの端部に電気的に接続されるダミーパターン３２ｂが導体プラグ３８を介してダミーパターン４４ｂと接続されるようになる。また、かかるダミーパターン４４ｂが導体プラグ５０を介して接地線５６と接続されるようになる。   Next, vias (conductor plugs) 38 for connecting the lower layer side dummy pattern 32b and the upper layer side dummy pattern 44b are disposed, and the upper layer side dummy pattern 44b and the upper layer wiring 58 are connected. Vias 50 are arranged (step S15). Thereby, the dummy pattern 32b electrically connected to the end of the fuse 32c is connected to the dummy pattern 44b via the conductor plug 38. Further, the dummy pattern 44b is connected to the ground line 56 through the conductor plug 50.

なお、ここでは、上層側のダミーパターン４４ｂを導体プラグ５０を介して接地線５６に接続する場合を例に説明したが、これに限定されるものではない。ダミーパターン４４ｂの上方に更にダミーパターン（図示せず）を配置し、当該ダミーパターンの上方に接地線（図示せず）を設けてもよい。この場合にも、上記と同様にして、ダミーパターンが選択され、ビアが配置される。   Here, the case where the upper dummy pattern 44b is connected to the ground line 56 via the conductor plug 50 has been described as an example, but the present invention is not limited to this. A dummy pattern (not shown) may be further arranged above the dummy pattern 44b, and a ground line (not shown) may be provided above the dummy pattern. Also in this case, a dummy pattern is selected and a via is arranged in the same manner as described above.

次に、ヒューズ３２ｃのパターンを配置する（ステップＳ１６）。ヒューズ３２ｃは、例えばチェック対象の配線３２ａとダミーパターン３２ｂとの間に配置される。これにより、ヒューズ３２ｃの一方の端部が配線３２ａに接続され、ヒューズ３２ｃの他方の端部がダミーパターン３２ｂに接続されるように、ヒューズ３２ｃが配置される。   Next, the pattern of the fuse 32c is arranged (step S16). The fuse 32c is disposed, for example, between the wiring 32a to be checked and the dummy pattern 32b. Thus, the fuse 32c is arranged so that one end of the fuse 32c is connected to the wiring 32a and the other end of the fuse 32c is connected to the dummy pattern 32b.

なお、上述したように、ヒューズ３２ｃのパターンを配置する箇所は、これに限定されるものではなく、適宜設定することが可能である。上述したように、例えば、一のダミーパターン３２ｂと他のダミーパターン３２ｂとの間にヒューズ３２ｃを配置するようにしてもよい。この場合には、例えばチェック対象となる配線パターン３２ａと一のダミーパターン３２ｂとを接続パターン３２ｄ（図１４参照）により接続し、他のダミーパターン３２ｂを接地線５６に電気的に接続するようにしてもよい。換言すれば、一のダミーパターン３２ｂと配線パターン３２ａとの間に位置する他のダミーパターン３２ｂを選択し、ヒューズ３２ｃの一方の端部が当該他のダミーパターン３２ｂを介して配線パターン３２ａに電気的に接続されるように、ヒューズ３２ｃを配置してもよい。この場合には、接続パターン３２ｄ（図１４参照）の配置も行われる。   As described above, the location where the pattern of the fuse 32c is arranged is not limited to this, and can be set as appropriate. As described above, for example, the fuse 32c may be disposed between one dummy pattern 32b and another dummy pattern 32b. In this case, for example, the wiring pattern 32a to be checked and one dummy pattern 32b are connected by the connection pattern 32d (see FIG. 14), and the other dummy pattern 32b is electrically connected to the ground line 56. May be. In other words, another dummy pattern 32b located between the one dummy pattern 32b and the wiring pattern 32a is selected, and one end of the fuse 32c is electrically connected to the wiring pattern 32a via the other dummy pattern 32b. The fuse 32c may be arranged so as to be connected to each other. In this case, the connection pattern 32d (see FIG. 14) is also arranged.

また、チェック対象の配線パターン３２ａと一のダミーパターン３２ｂとの間にヒューズ３２ｃを配置し、一のダミーパターン３２ｂと他のダミーパターン３２ｂとを接続パターン（図示せず）により接続し、他のダミーパターン３２ｂを接地するようにしてもよい。この場合には、一のダミーパターン３２ｂと他のダミーパターン３２ｂとを接続する接続パターンの配置が行われる。   Further, a fuse 32c is arranged between the wiring pattern 32a to be checked and the one dummy pattern 32b, the one dummy pattern 32b and another dummy pattern 32b are connected by a connection pattern (not shown), The dummy pattern 32b may be grounded. In this case, connection patterns are arranged to connect one dummy pattern 32b and another dummy pattern 32b.

こうして、配線パターン、ダミーパターン、ヒューズのパターン等を含むＧＤＳファイルが生成される。   Thus, a GDS file including a wiring pattern, a dummy pattern, a fuse pattern, and the like is generated.

こうして、本実施形態による半導体装置が設計される。   Thus, the semiconductor device according to the present embodiment is designed.

（半導体装置の検査方法）
次に、本実施形態による半導体装置の検査方法について説明する。 (Semiconductor device inspection method)
Next, the semiconductor device inspection method according to the present embodiment will be explained.

まず、上記のようにして得られた設計データに基づいて、レチクル（図示せず）を作製する。   First, a reticle (not shown) is produced based on the design data obtained as described above.

次に、レチクル等を用いてパターン等の露光等を行い、図６乃至図９を用いて上述した半導体装置の製造方法により半導体装置を製造する。   Next, exposure of a pattern or the like is performed using a reticle or the like, and a semiconductor device is manufactured by the semiconductor device manufacturing method described above with reference to FIGS.

次に、製造された半導体装置の電子回路に所定の電圧を印加することにより、半導体装置を検査する。具体的には、電源線に電源を接続し、接地線を接地する。また、信号線に信号を入力する。これにより、チェック対象のデバイスパターンに接続されたヒューズ３２ｃが溶断される。なお、定格電圧より高い電圧を半導体装置の電子回路に印加することにより、ヒューズ３２ｃを溶断させるようにしてもよい。   Next, the semiconductor device is inspected by applying a predetermined voltage to the electronic circuit of the manufactured semiconductor device. Specifically, a power source is connected to the power line, and the ground line is grounded. A signal is input to the signal line. As a result, the fuse 32c connected to the device pattern to be checked is melted. Note that the fuse 32c may be blown by applying a voltage higher than the rated voltage to the electronic circuit of the semiconductor device.

次に、ヒューズ３２ｃの溶断状態（溶融状態）をＳＥＭ（Scanning Electron Microscope、走査型電子顕微鏡）等を用いて観察する。ヒューズ３２ｃが溶断している場合には、当該ヒューズ３２ｃに接続された配線３２ａのパターンは導通している判断することができる。一方、ヒューズ３２ｃが溶断していない場合には、当該ヒューズ３２ｃに接続された配線３２ａのパターンは導通していないと判断することができる。溶断されるべきヒューズ３２ｃが溶断されていない場合には、当該ヒューズ３２ｃが接続されている箇所において製造不良等が生じていると判断し得る。   Next, the blown state (melted state) of the fuse 32c is observed using an SEM (Scanning Electron Microscope) or the like. When the fuse 32c is blown, it can be determined that the pattern of the wiring 32a connected to the fuse 32c is conductive. On the other hand, when the fuse 32c is not blown, it can be determined that the pattern of the wiring 32a connected to the fuse 32c is not conductive. When the fuse 32c to be blown is not blown, it can be determined that a manufacturing defect or the like has occurred at a location where the fuse 32c is connected.

こうして、本実施形態による半導体装置に対して検査が行われる。   Thus, the semiconductor device according to the present embodiment is inspected.

（変形例）
本実施形態の変形例による半導体装置を図１４及び図１５を用いて説明する。図１４は、本変形例による半導体装置を示す断面図である。図１５は、本変形例による半導体装置を示す平面図である。図１４は、図１５のＢ−Ｂ′線断面図である。 (Modification)
A semiconductor device according to a modification of the present embodiment will be described with reference to FIGS. FIG. 14 is a cross-sectional view showing a semiconductor device according to this modification. FIG. 15 is a plan view showing a semiconductor device according to this modification. 14 is a cross-sectional view taken along line BB ′ of FIG.

本実施形態による半導体装置は、一のダミーパターン３２ｂと他のダミーパターン３２ｂとの間にヒューズ３２ｃが形成されており、当該一のダミーパターン３２ｂが接続パターン３２ｄを介してチェック対象の配線３２ａに接続されていることに主な特徴がある。   In the semiconductor device according to the present embodiment, a fuse 32c is formed between one dummy pattern 32b and another dummy pattern 32b, and the one dummy pattern 32b is connected to the check target wiring 32a via the connection pattern 32d. The main feature is that it is connected.

図１４及び図１５に示すように、チェック対象の配線３２ａの近傍に位置する一のダミーパターン３２ｂと、当該一のダミーパターン３２ｂに隣接する他のダミーパターン３２ｂとの間には、ヒューズ３２ｃが形成されている。即ち、ヒューズ３２ｃの一方の端部は、一のダミーパターン３２ｂに接続されており、ヒューズ３２ｃの他方の端部は、他のダミーパターン３２ｂに接続されている。   As shown in FIGS. 14 and 15, a fuse 32c is provided between one dummy pattern 32b located near the wiring 32a to be checked and another dummy pattern 32b adjacent to the one dummy pattern 32b. Is formed. That is, one end of the fuse 32c is connected to one dummy pattern 32b, and the other end of the fuse 32c is connected to another dummy pattern 32b.

チェック対象の配線３２ａと、チェック対象の配線３２ａの近傍に位置する一のダミーパターン３２ｂとの間には、接続パターン３２ｄが形成されている。   A connection pattern 32d is formed between the check target wiring 32a and one dummy pattern 32b located in the vicinity of the check target wiring 32a.

配線３２ａの厚さ、ダミーパターン３２ｂの厚さ及び接続パターン３２ｄの厚さは、例えば０．３μｍ程度とする。ヒューズ３２ｃの厚さは、例えば０．１μｍ程度とする。配線３２ａの幅は、例えば０．２μｍ程度とする。ダミーパターン３２ｂの幅は、例えば０．５μｍ程度とする。ヒューズ３２ｃの幅は、例えば０．１μｍ程度とする。接続パターン３２ｄの幅は、例えば０．２μｍ程度とする。ヒューズ３２ｃの断面積は、例えば０．０１μｍ２程度である。接続パターン３２ｄの断面積は、例えば０．０６μｍ２程度である。ヒューズ３２ｃの断面積が接続パターン３２ｄの断面積に対して十分に小さいため、接続パターン３２ｄを溶断させることなく、ヒューズ３２ｃを溶断し得る。 The thickness of the wiring 32a, the thickness of the dummy pattern 32b, and the thickness of the connection pattern 32d are, for example, about 0.3 μm. The thickness of the fuse 32c is, for example, about 0.1 μm. The width of the wiring 32a is, for example, about 0.2 μm. The width of the dummy pattern 32b is, for example, about 0.5 μm. The width of the fuse 32c is, for example, about 0.1 μm. The width of the connection pattern 32d is about 0.2 μm, for example. The cross-sectional area of the fuse 32c is, for example, about 0.01 μm 2 . The cross-sectional area of the connection pattern 32d is, for example, about 0.06 μm 2 . Since the cross-sectional area of the fuse 32c is sufficiently smaller than the cross-sectional area of the connection pattern 32d, the fuse 32c can be blown without blowing the connection pattern 32d.

層間絶縁膜３４に埋め込まれた導体プラグ３８は、他のダミーパターン３２ｂに接続されている。   The conductor plug 38 embedded in the interlayer insulating film 34 is connected to another dummy pattern 32b.

上層側のダミーパターン４４ｂは、導体プラグ３８を介して下層側のダミーパターン３２ｂに電気的に接続されている。   The upper layer side dummy pattern 44 b is electrically connected to the lower layer side dummy pattern 32 b via the conductor plug 38.

接地線５６は、層間絶縁膜４６に埋め込まれた導体プラグ５０を介して醸造側のダミーパターン４４ｂに接続されている。   The ground line 56 is connected to the brew-side dummy pattern 44 b through a conductor plug 50 embedded in the interlayer insulating film 46.

このように、本変形例では、チェック対象となる配線３２ａが、接続パターン３２ｄ、一のダミーパターン３２ｂ、ヒューズ３２ｃ、他のダミーパターン３２ｂ、導体プラグ３８、ダミーパターン４４ｂ、導体プラグ５０及び配線５６を介して接地されている。このように、一のダミーパターン３２ｂと他のダミーパターン３２ｂとの間にヒューズ３２ｃを設けるようにしてもよい。本変形例においても、ダミーパターン３２ｂを用いてヒューズ３２ｃを接地線５６に電気的に接続するため、実デバイスのレイアウトに影響を及ぼすことなく、チェック対象の配線３２ａと接地線５６との間にヒューズ３２ｃを設けることができる。そして、本変形例によっても、上記と同様にしてヒューズ３２ｃの溶断状態を確認することにより、チェック対象の配線３２ａへの導通状態を確認することができる。   As described above, in this modification, the wiring 32a to be checked includes the connection pattern 32d, the one dummy pattern 32b, the fuse 32c, the other dummy pattern 32b, the conductor plug 38, the dummy pattern 44b, the conductor plug 50, and the wiring 56. Is grounded. In this manner, the fuse 32c may be provided between one dummy pattern 32b and another dummy pattern 32b. Also in this modification, since the fuse 32c is electrically connected to the ground line 56 using the dummy pattern 32b, the layout between the wiring 32a to be checked and the ground line 56 is not affected without affecting the layout of the actual device. A fuse 32c can be provided. Also in this modification, the conduction state to the wiring 32a to be checked can be confirmed by confirming the blown state of the fuse 32c in the same manner as described above.

［変形実施形態］
上記実施形態に限らず種々の変形が可能である。 [Modified Embodiment]
The present invention is not limited to the above embodiment, and various modifications are possible.

例えば、上記実施形態では、配線３２ａとダミーパターン３２ｂとヒューズ３２ｃとを一体的に形成する場合を例に説明したが、配線３２ａ、ダミーパターン３２ｂ及びヒューズ３２ｃを必ずしも一体的に形成しなくてもよい。例えば、配線３２ａやダミーパターン３２ｂと別個にヒューズ３２ｃを形成するようにしてもよい。この場合、例えば、ＦＩＢ（Focused Ion Beam、収束イオンビーム）堆積法によりヒューズ３２ｃを形成してもよい。   For example, in the above embodiment, the case where the wiring 32a, the dummy pattern 32b, and the fuse 32c are integrally formed has been described as an example. However, the wiring 32a, the dummy pattern 32b, and the fuse 32c are not necessarily formed integrally. Good. For example, the fuse 32c may be formed separately from the wiring 32a and the dummy pattern 32b. In this case, for example, the fuse 32c may be formed by a FIB (Focused Ion Beam) deposition method.

また、上記実施形態では、上層側のダミーパターン４４ｂの上層に接地線５６を設ける場合を例に説明したが、ヒューズ３２ｃを接地するために接続する接地線５６はこれに限定されるものではない。例えば、ヒューズ３２ｃの端部を、ヒューズ３２ｃと同じ層に設けられた接地線（図示せず）にダミーパターン３２ｂを介して接続するようにしてもよい。また、ヒューズ３２ｃの端部を、ダミーパターン４４ｂと同じ層に設けられた接地線（図示せず）に接続するようにしてもよい。   In the above embodiment, the case where the ground line 56 is provided on the upper layer of the dummy pattern 44b on the upper layer side is described as an example. However, the ground line 56 connected to ground the fuse 32c is not limited to this. . For example, the end of the fuse 32c may be connected to a ground line (not shown) provided in the same layer as the fuse 32c via a dummy pattern 32b. Further, the end of the fuse 32c may be connected to a ground line (not shown) provided in the same layer as the dummy pattern 44b.

また、上記実施形態では、ダミーパターン３２ｂと同じ層にヒューズ３２ｃを形成する場合を例に説明したが、これに限定されるものではない。ダミーパターン４４ｂと同じ層にヒューズを形成するようにしてもよい。即ち、チェック対象となるパターンが、ヒューズとダミーパターンとを介して接地線等の所定の電位に電気的に接続されていればよい。   In the above embodiment, the case where the fuse 32c is formed in the same layer as the dummy pattern 32b has been described as an example. However, the present invention is not limited to this. A fuse may be formed in the same layer as the dummy pattern 44b. That is, it is only necessary that the pattern to be checked is electrically connected to a predetermined potential such as a ground line via a fuse and a dummy pattern.

上記実施形態に関し、更に以下の付記を開示する。   Regarding the above embodiment, the following additional notes are disclosed.

（付記１）
配線パターンと、
ダミーパターンと、
一方の端部が前記配線パターンに電気的に接続され、他方の端部が前記ダミーパターンに電気的に接続されたヒューズと
を有することを特徴とする半導体装置。 (Appendix 1)
A wiring pattern;
A dummy pattern,
And a fuse having one end electrically connected to the wiring pattern and the other end electrically connected to the dummy pattern.

（付記２）
付記１記載の半導体装置において、
前記ヒューズの前記他方の端部は、前記ダミーパターンを介して接地線に電気的に接続されている
ことを特徴とする半導体装置。 (Appendix 2)
In the semiconductor device according to attachment 1,
The other end portion of the fuse is electrically connected to a ground line through the dummy pattern. A semiconductor device, wherein:

（付記３）
付記１又は２記載の半導体装置において、
前記ヒューズの前記一方の端部は、前記配線パターンに接しており、
前記ヒューズの前記他方の端部は、前記ダミーパターンに接している
ことを特徴とする半導体装置。 (Appendix 3)
In the semiconductor device according to attachment 1 or 2,
The one end of the fuse is in contact with the wiring pattern,
The other end of the fuse is in contact with the dummy pattern.

（付記４）
付記１乃至３のいずれかに記載の半導体装置において、
前記ヒューズの前記他方の端部は、他のダミーパターンを更に介して、前記接地線に電気的に接続されている
ことを特徴とする半導体装置。 (Appendix 4)
In the semiconductor device according to any one of appendices 1 to 3,
The other end portion of the fuse is electrically connected to the ground line through another dummy pattern. The semiconductor device.

（付記５）
付記１又は２記載の半導体装置において、
前記ヒューズの前記一方の端部は、他のダミーパターンを介して、前記配線パターンに電気的に接続されている
ことを特徴とする半導体装置。 (Appendix 5)
In the semiconductor device according to attachment 1 or 2,
The one end portion of the fuse is electrically connected to the wiring pattern through another dummy pattern. A semiconductor device, wherein:

（付記６）
付記１乃至５のいずれかに記載の半導体装置において、
前記ヒューズが溶断されている
ことを特徴とする半導体装置。 (Appendix 6)
In the semiconductor device according to any one of appendices 1 to 5,
The semiconductor device, wherein the fuse is blown.

（付記７）
電子回路の一部である配線パターンと、ダミーパターンと、一方の端部が前記配線パターンに電気的に接続され、他方の端部が前記ダミーパターンに電気的に接続されたヒューズとを有する半導体装置の検査方法であって、
前記電子回路に電圧を印加することにより、前記ヒューズを溶断するステップと、
前記ヒューズの溶断状態に基づいて、前記配線パターンへの導通を確認するステップと
を有することを特徴とする半導体装置の検査方法。 (Appendix 7)
A semiconductor having a wiring pattern that is a part of an electronic circuit, a dummy pattern, and a fuse having one end electrically connected to the wiring pattern and the other end electrically connected to the dummy pattern A method for inspecting a device,
Fusing the fuse by applying a voltage to the electronic circuit;
And a step of confirming conduction to the wiring pattern based on a blown state of the fuse.

（付記８）
付記７記載の半導体装置の検査方法において、
前記ヒューズの前記他方の端部は、前記ダミーパターンを介して接地線に電気的に接続されている
ことを特徴とする半導体装置の検査方法。 (Appendix 8)
In the semiconductor device inspection method according to attachment 7,
The semiconductor device inspection method, wherein the other end of the fuse is electrically connected to a ground line through the dummy pattern.

（付記９）
付記７又は８記載の半導体装置の検査方法において、
前記ヒューズの前記一方の端部は、前記配線パターンに接しており、
前記ヒューズの前記他方の端部は、前記ダミーパターンに接している
ことを特徴とする半導体装置の検査方法。 (Appendix 9)
In the inspection method of the semiconductor device according to attachment 7 or 8,
The one end of the fuse is in contact with the wiring pattern,
The semiconductor device inspection method, wherein the other end of the fuse is in contact with the dummy pattern.

（付記１０）
付記７乃至９のいずれかに記載の半導体装置の検査方法において、
前記ヒューズの前記他方の端部は、他のダミーパターンを更に介して、前記接地線に電気的に接続されている
ことを特徴とする半導体装置の検査方法。 (Appendix 10)
In the inspection method of the semiconductor device according to any one of appendices 7 to 9,
The semiconductor device inspection method, wherein the other end of the fuse is electrically connected to the ground line through another dummy pattern.

（付記１１）
付記７又は８記載の半導体装置の検査方法において、
前記ヒューズの前記一方の端部は、他のダミーパターンを介して、前記配線パターンに電気的に接続されている
ことを特徴とする半導体装置の検査方法。 (Appendix 11)
In the inspection method of the semiconductor device according to attachment 7 or 8,
The method of inspecting a semiconductor device, wherein the one end of the fuse is electrically connected to the wiring pattern through another dummy pattern.

（付記１２）
複数の配線パターンを配置するステップと、
複数のダミーパターンを配置するステップと、
前記複数の配線パターンのうちから一の配線パターンを選択するステップと、
前記複数のダミーパターンのうちから一のダミーパターンを選択するステップと、
一方の端部が前記一の配線パターンに電気的に接続され、他方の端部が前記一のダミーパターンに電気的に接続されるヒューズを配置するステップと
を有することを特徴とする半導体装置の設計方法。 (Appendix 12)
Arranging a plurality of wiring patterns;
Arranging a plurality of dummy patterns;
Selecting one wiring pattern from the plurality of wiring patterns;
Selecting one dummy pattern from the plurality of dummy patterns;
Disposing a fuse having one end electrically connected to the one wiring pattern and the other end electrically connected to the one dummy pattern. Design method.

（付記１３）
付記１２記載の半導体装置の設計方法において、
前記ヒューズを配置するステップでは、前記ヒューズの前記他方の端部が前記ダミーパターンを介して接地線に電気的に接続されるように、前記ヒューズを配置する
ことを特徴とする半導体装置の設計方法。 (Appendix 13)
In the method for designing a semiconductor device according to attachment 12,
In the step of arranging the fuse, the fuse is arranged so that the other end of the fuse is electrically connected to a ground line through the dummy pattern. .

（付記１４）
付記１２又は１３記載の半導体装置の設計方法において、
前記ヒューズを配置するステップでは、前記ヒューズの前記一方の端部が前記一の配線パターンに接し、前記ヒューズの前記他方の端部が前記一のダミーパターンに接するように、前記ヒューズを配置する
ことを特徴とする半導体装置の設計方法。 (Appendix 14)
In the method for designing a semiconductor device according to attachment 12 or 13,
In the step of arranging the fuse, the fuse is arranged so that the one end of the fuse is in contact with the one wiring pattern and the other end of the fuse is in contact with the one dummy pattern. A method for designing a semiconductor device.

（付記１５）
付記１２乃至１４のいずれかに記載の半導体装置の設計方法において、
前記一のダミーパターンに電気的に接続可能な他のダミーパターンを選択するステップを更に有し、
前記ヒューズを配置するステップでは、前記ヒューズの前記他方の端部が前記他のダミーパターンを更に介して前記接地線に電気的に接続されるように、前記ヒューズを配置する
ことを特徴とする半導体装置の設計方法。 (Appendix 15)
In the method for designing a semiconductor device according to any one of appendices 12 to 14,
Selecting another dummy pattern that can be electrically connected to the one dummy pattern;
In the step of arranging the fuse, the fuse is arranged so that the other end of the fuse is electrically connected to the ground line via the other dummy pattern. Device design method.

（付記１６）
付記１２又は１３記載の半導体装置の設計方法において、
前記一のダミーパターンと前記一の配線パターンとの間に位置する他のダミーパターンを選択するステップを更に有し、
前記ヒューズを配置するステップでは、前記ヒューズの前記一方の端部が前記他のダミーパターンを更に介して前記一の配線パターンに電気的に接続されるように、前記ヒューズパターンを配置する
ことを特徴とする半導体装置の設計方法。 (Appendix 16)
In the method for designing a semiconductor device according to attachment 12 or 13,
Further comprising the step of selecting another dummy pattern located between the one dummy pattern and the one wiring pattern;
In the step of arranging the fuse, the fuse pattern is arranged so that the one end of the fuse is electrically connected to the one wiring pattern via the other dummy pattern. A method for designing a semiconductor device.

１０…半導体基板
１２…素子領域
１４…素子分離領域
１５…ゲート絶縁膜
１６…ゲート配線、ゲート電極
１８ａ、１８ｂ…ソース／ドレイン拡散層
２０ａ…ＮＭＯＳトランジスタ
２０ｂ…ＰＭＯＳトランジスタ
２１…ＣＭＯＳインバータ
２２…層間絶縁膜
２３…ＣＭＯＳインバータ
２４…コンタクトホール
２６…導体プラグ
２８…層間絶縁膜
３０ａ…溝
３０ｂ…開口部
３０ｃ…溝
３２ａ…配線
３２ｂ、３２ｂ′…ダミーパターン
３２ｃ…ヒューズ
３２ｄ…接続パターン
３４…層間絶縁膜
３６…コンタクトホール
３８…導体プラグ
４０…層間絶縁膜
４２ａ…溝
４２ｂ…開口部
４４ａ…配線
４４ｂ、４４ｂ′…ダミーパターン
４６…層間絶縁膜
４８…コンタクトホール
５０…導体プラグ
５２…層間絶縁膜
５４…溝
５６…配線、接地線
１１０…ＣＰＵ
１１２…ＲＯＭ
１１４…ＲＡＭ
１１６…磁気ディスクドライブ
１１８…磁気ディスク
１２０…光ディスクドライブ
１２２…光ディスク
１２４…ディスプレイ
１２６…Ｉ／Ｆ
１２８…キーボード
１３０…マウス
１３２…スキャナ
１３４…プリンタ
１３６…バス
１３８…ネットワーク DESCRIPTION OF SYMBOLS 10 ... Semiconductor substrate 12 ... Element region 14 ... Element isolation region 15 ... Gate insulating film 16 ... Gate wiring, gate electrode 18a, 18b ... Source / drain diffused layer 20a ... NMOS transistor 20b ... PMOS transistor 21 ... CMOS inverter 22 ... Interlayer insulation Film 23 ... CMOS inverter 24 ... Contact hole 26 ... Conductor plug 28 ... Interlayer insulating film 30a ... Groove 30b ... Opening 30c ... Groove 32a ... Wiring 32b, 32b '... Dummy pattern 32c ... Fuse 32d ... Connection pattern 34 ... Interlayer insulating film 36 ... contact hole 38 ... conductor plug 40 ... interlayer insulating film 42a ... groove 42b ... opening 44a ... wiring 44b, 44b '... dummy pattern 46 ... interlayer insulating film 48 ... contact hole 50 ... conductor plug 52 ... interlayer insulating film 54 ... Groove 56 ... wiring, grounding wire 110 ... CP
112 ... ROM
114 ... RAM
116: Magnetic disk drive 118 ... Magnetic disk 120 ... Optical disk drive 122 ... Optical disk 124 ... Display 126 ... I / F
128 ... Keyboard 130 ... Mouse 132 ... Scanner 134 ... Printer 136 ... Bus 138 ... Network

Claims (5)

電子回路の一部である配線パターンと、ダミーパターンと、一方の端部が前記配線パターンに電気的に接続され、他方の端部が前記ダミーパターンに電気的に接続されたヒューズとを有する半導体装置の検査方法であって、
前記電子回路に電圧を印加することにより、前記ヒューズを溶断するステップと、
前記ヒューズの溶断状態に基づいて、前記配線パターンへの導通を確認するステップと
を有することを特徴とする半導体装置の検査方法。 A semiconductor having a wiring pattern that is a part of an electronic circuit, a dummy pattern, and a fuse having one end electrically connected to the wiring pattern and the other end electrically connected to the dummy pattern A method for inspecting a device,
Fusing the fuse by applying a voltage to the electronic circuit;
And a step of confirming conduction to the wiring pattern based on a blown state of the fuse. 請求項１記載の半導体装置の検査方法において、
前記ヒューズの前記他方の端部は、前記ダミーパターンを介して接地線に電気的に接続されている
ことを特徴とする半導体装置の検査方法。 The method for inspecting a semiconductor device according to claim 1,
The semiconductor device inspection method, wherein the other end of the fuse is electrically connected to a ground line through the dummy pattern. 請求項１又は２記載の半導体装置の検査方法において、
前記ヒューズの前記一方の端部は、前記配線パターンに接しており、
前記ヒューズの前記他方の端部は、前記ダミーパターンに接している
ことを特徴とする半導体装置の検査方法。 In the inspection method of the semiconductor device according to claim 1 or 2,
The one end of the fuse is in contact with the wiring pattern,
The semiconductor device inspection method, wherein the other end of the fuse is in contact with the dummy pattern. 請求項１乃至３のいずれか１項に記載の半導体装置の検査方法において、
前記ヒューズの前記他方の端部は、他のダミーパターンを更に介して、前記接地線に電気的に接続されている
ことを特徴とする半導体装置の検査方法。 In the inspection method of the semiconductor device according to any one of claims 1 to 3,
The semiconductor device inspection method, wherein the other end of the fuse is electrically connected to the ground line through another dummy pattern. 請求項１又は２記載の半導体装置の検査方法において、
前記ヒューズの前記一方の端部は、他のダミーパターンを介して、前記配線パターンに電気的に接続されている
ことを特徴とする半導体装置の検査方法。 In the inspection method of the semiconductor device according to claim 1 or 2,
The method of inspecting a semiconductor device, wherein the one end of the fuse is electrically connected to the wiring pattern through another dummy pattern.
JP2010175387A 2010-08-04 2010-08-04 Inspection method of semiconductor device Expired - Fee Related JP5678511B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2010175387A JP5678511B2 (en) 2010-08-04 2010-08-04 Inspection method of semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2010175387A JP5678511B2 (en) 2010-08-04 2010-08-04 Inspection method of semiconductor device

Publications (2)

Publication Number Publication Date
JP2012038804A JP2012038804A (en) 2012-02-23
JP5678511B2 true JP5678511B2 (en) 2015-03-04

Family

ID=45850515

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2010175387A Expired - Fee Related JP5678511B2 (en) 2010-08-04 2010-08-04 Inspection method of semiconductor device

Country Status (1)

Country Link
JP (1) JP5678511B2 (en)

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0563039A (en) * 1991-09-05 1993-03-12 Nec Commun Syst Ltd Semiconductor device
JP2006311579A (en) * 1997-02-26 2006-11-09 Toshiba Corp Detection circuit
JP2003031677A (en) * 2001-07-19 2003-01-31 Nec Microsystems Ltd Method for manufacturing semiconductor integrated circuit and method for designing the same, and semiconductor integrated circuit
JP2004342922A (en) * 2003-05-16 2004-12-02 Seiko Epson Corp Semiconductor device and method of manufacturing the same
JP2006013141A (en) * 2004-06-25 2006-01-12 Seiko Epson Corp Substrate and method for plasma charge evaluation and method for manufacturing semiconductor device
JP2009094212A (en) * 2007-10-05 2009-04-30 Fujitsu Microelectronics Ltd Test circuit, semiconductor wafer device, and test method
JP2009252806A (en) * 2008-04-01 2009-10-29 Elpida Memory Inc Semiconductor device, and its layout method

Also Published As

Publication number Publication date
JP2012038804A (en) 2012-02-23

Similar Documents

Publication Publication Date Title
US7424695B2 (en) Method of manufacturing a semiconductor integrated circuit, a program for a computer automated design system, and a semiconductor integrated circuit
JP5642799B2 (en) ESD / antenna diode for through silicon via
KR101730692B1 (en) Semiconductor device and method of designing semiconductor device
US7859111B2 (en) Computer implemented method for designing a semiconductor device, an automated design system and a semiconductor device
US9685395B2 (en) Wiring layout having differently shaped vias
US7774727B2 (en) Layout making equipment of semiconductor integrated circuit, method of making layout of semiconductor integrated circuit and process of manufacture of semiconductor device
US20050141764A1 (en) Pattern analysis method and pattern analysis apparatus
US7127694B2 (en) Computer implemented design system, a computer implemented design method, a reticle set, and an integrated circuit
US9263384B2 (en) Programmable devices and methods of manufacture thereof
US9786648B1 (en) Integrated circuit containing standard logic cells and library-compatible, NCEM-enabled fill cells, including at least chamfer-short-configured, AACNT-short-configured, GATECNT-short-configured, and TS-short-configured, NCEM-enabled fill cells
US20150097266A1 (en) High performance e-fuse fabricated with sub-lithographic dimension
US8330159B2 (en) Mask design elements to aid circuit editing and mask redesign
TWI794748B (en) Memory device, integrated circuit device and method
US10643006B2 (en) Semiconductor chip including integrated security circuit
US7553703B2 (en) Methods of forming an interconnect structure
JP5678511B2 (en) Inspection method of semiconductor device
JP6025190B2 (en) SRAM
TW202013612A (en) Method for forming metal interconnects in integrated circuit
CN116151177A (en) Method, system and computer program product for modifying a layout for an IC
JP2013038380A (en) Test circuit, integrated circuit, and layout method of test circuit
US20090121357A1 (en) Design structure for bridge of a seminconductor internal node
JP2009094212A (en) Test circuit, semiconductor wafer device, and test method
JP2008299259A (en) Method for determining photomask defect
Naoe et al. Via high resistance failure analysis of LSI devices induced by multiple factors related to process and design
JP2008053458A (en) Method for designing semiconductor device

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20130426

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20131028

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20140213

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140408

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140602

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20141209

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20141222

R150 Certificate of patent or registration of utility model

Ref document number: 5678511

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees