JP5677352B2 - Voltage switching circuit - Google Patents

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本発明は、複数の電源からエネルギーが供給される電子機器等において、１つの電源から他の電源に切り替えるときに用いられる電圧切り替え回路に関する。   The present invention relates to a voltage switching circuit used when switching from one power source to another power source in an electronic device or the like to which energy is supplied from a plurality of power sources.

複数の電源からエネルギーが供給される電子機器において、電子機器にエネルギーを供給している１つの電源の電圧が低下したとき、電子機器にエネルギーを供給し続けるためには、他の電源に切り替える必要がある。
例えば、ＵＳＢメモリ装置は、データの読み出し及び書き込みを行うために、パソコンに接続されたとき、パソコンからエネルギーが供給され、データの読み出し及び書き込みを行う。また、持ち運びを行うために、パソコンから切断されたとき、ＵＳＢメモリ装置の内部の電池からエネルギーが供給され、データの保持を行う。 In an electronic device to which energy is supplied from a plurality of power sources, when the voltage of one power source supplying energy to the electronic device drops, it is necessary to switch to another power source in order to continue supplying energy to the electronic device. There is.
For example, when a USB memory device is connected to a personal computer in order to read and write data, energy is supplied from the personal computer to read and write data. In order to carry it, when it is disconnected from the personal computer, energy is supplied from the battery inside the USB memory device to hold data.

ＵＳＢメモリ装置は、パソコンから切断される瞬間、パソコンから供給されるエネルギーが減少する。つまり、電圧が低下する。このとき、データの保持を行うために、ＵＳＢメモリ装置にエネルギーを供給し続けなければならない。そのため、ＵＳＢメモリ装置は、電圧切り替え回路により、電源をパソコンからＵＳＢメモリ装置の内部の電池に切り替えて、エネルギーを供給し続けている。   In the USB memory device, the energy supplied from the personal computer decreases at the moment of disconnection from the personal computer. That is, the voltage decreases. At this time, energy must be continuously supplied to the USB memory device in order to hold data. Therefore, the USB memory device continues to supply energy by switching the power source from the personal computer to the battery inside the USB memory device by the voltage switching circuit.

このように、電子機器にエネルギーを供給している１つの電源の電圧が低下したとき、電子機器にエネルギーを供給し続けるためには、他の電源に切り替える電圧切り替え回路が必要となる。
従来、２つの電源の電圧を切り替える回路として、２つのダイオードのカソードをワイヤードオア接続した電圧切り替え回路（ダイオードオア回路）が知られている（例えば、特許文献１参照）。 As described above, when the voltage of one power source that supplies energy to the electronic device decreases, a voltage switching circuit that switches to another power source is required in order to continue supplying energy to the electronic device.
Conventionally, a voltage switching circuit (diode OR circuit) in which the cathodes of two diodes are wired OR connected is known as a circuit for switching the voltages of two power supplies (see, for example, Patent Document 1).

図１１は、従来のダイオードを用いた電圧切り替え回路を示す回路図である。
図１１に示した従来の電圧切り替え回路は、ダイオードＤ１とダイオードＤ２からなり、入力端子２０１にダイオードＤ１のアノードが接続され、入力端子２０２にダイオードＤ２のアノードが接続され、ダイオードＤ１のカソードとダイオードＤ２のカソードが出力端子２０３に接続されている。出力端子２０３は、上述したＵＳＢメモリ装置等の電子機器の電源端子に接続される。 FIG. 11 is a circuit diagram showing a voltage switching circuit using a conventional diode.
The conventional voltage switching circuit shown in FIG. 11 includes a diode D1 and a diode D2, an anode of the diode D1 is connected to the input terminal 201, an anode of the diode D2 is connected to the input terminal 202, and a cathode and a diode of the diode D1. The cathode of D2 is connected to the output terminal 203. The output terminal 203 is connected to a power supply terminal of an electronic device such as the USB memory device described above.

図１１に示した従来の電圧切り替え回路は、入力端子２０１に１つの電源が接続され、電圧Ｖ１が与えられる。そして、入力端子２０２に他の電源が接続され、電圧Ｖ２が与えられる。
電圧Ｖ１が電圧Ｖ２よりも大きいとき、電圧Ｖ１からダイオードの閾値電圧Ｖｆを引いた電圧「Ｖ１−Ｖｆ」が、出力電圧Ｖｏｕｔとして出力端子２０３より出力される。ここで、Ｄ２には閾値電圧以下の順方向バイアスまたは逆方向バイアスがかかるので、電圧Ｖ２は、出力端子２０３に伝わらない。 In the conventional voltage switching circuit shown in FIG. 11, one power source is connected to the input terminal 201, and a voltage V1 is applied. Then, another power source is connected to the input terminal 202, and a voltage V2 is applied.
When the voltage V1 is higher than the voltage V2, a voltage “V1−Vf” obtained by subtracting the threshold voltage Vf of the diode from the voltage V1 is output from the output terminal 203 as the output voltage Vout. Here, since forward bias or reverse bias below the threshold voltage is applied to D2, the voltage V2 is not transmitted to the output terminal 203.

また、電圧Ｖ１が低下して、電圧Ｖ２よりも小さくなったとき、電圧Ｖ２からダイオードの閾値電圧Ｖｆを引いた電圧「Ｖ２−Ｖｆ」が、出力電圧Ｖｏｕｔとして出力端子２０３より出力される。ここで、出力端子２０３から入力端子２０１には逆方向バイアスがかかるので、電圧Ｖ１は、出力端子２０３に伝わらない。
このように、図１１に示した従来の電圧切り替え回路は、入力される２つの電圧のうち高い方の電圧を出力端子に伝える。 When the voltage V1 decreases and becomes smaller than the voltage V2, a voltage “V2−Vf” obtained by subtracting the threshold voltage Vf of the diode from the voltage V2 is output from the output terminal 203 as the output voltage Vout. Here, since a reverse bias is applied from the output terminal 203 to the input terminal 201, the voltage V <b> 1 is not transmitted to the output terminal 203.
As described above, the conventional voltage switching circuit shown in FIG. 11 transmits the higher one of the two input voltages to the output terminal.

また、図１１に示した従来の電圧切り替え回路において、ダイオードＤ１およびダイオードＤ２を、ゲートとソースとバルクとを短絡したＭＯＳトランジスタで置き換えた電圧切り替え回路が知られている（例えば、特許文献２参照）。
図１２は、従来のＮチャネルＭＯＳトランジスタを用いた電圧切り替え回路を示す図である。 Further, in the conventional voltage switching circuit shown in FIG. 11, there is known a voltage switching circuit in which the diode D1 and the diode D2 are replaced with a MOS transistor in which a gate, a source, and a bulk are short-circuited (see, for example, Patent Document 2). ).
FIG. 12 is a diagram showing a voltage switching circuit using a conventional N-channel MOS transistor.

図１２に示した従来の電圧切り替え回路は、ＮチャネルＭＯＳトランジスタＭ５とＮチャネルＭＯＳトランジスタＭ６とからなり、入力端子２０１にＮチャネルＭＯＳトランジスタＭ５のゲート、ソース、バルクが接続され、ドレインが出力端子２０３に接続されている。そして、入力端子２０２にＮチャネルＭＯＳトランジスタＭ６のゲート、ソース、バルクが接続され、ドレインが出力端子２０３に接続されている。   The conventional voltage switching circuit shown in FIG. 12 includes an N-channel MOS transistor M5 and an N-channel MOS transistor M6. The gate, source, and bulk of the N-channel MOS transistor M5 are connected to the input terminal 201, and the drain is the output terminal. 203. The gate, source, and bulk of the N-channel MOS transistor M6 are connected to the input terminal 202, and the drain is connected to the output terminal 203.

図１２において、ＮチャネルＭＯＳトランジスタＭ５及びＭ６の隣に図示したダイオードは、ドレイン基板間ダイオード、つまり、ドレインとバルクの間に形成されるダイオードの向きを示している。
図１３は、従来のＮチャネルＭＯＳトランジスタの代わりに、ＰチャネルＭＯＳトランジスタを用いた電圧切り替え回路を示す図である。 In FIG. 12, the diode shown next to the N-channel MOS transistors M5 and M6 indicates the direction of the drain-to-substrate diode, that is, the diode formed between the drain and the bulk.
FIG. 13 is a diagram showing a voltage switching circuit using a P-channel MOS transistor instead of a conventional N-channel MOS transistor.

図１３に示した従来の電圧切り替え回路は、ＰチャネルＭＯＳトランジスタＭ７とＰチャネルＭＯＳトランジスタＭ８とからなり、入力端子２０１にＰチャネルＭＯＳトランジスタＭ７のドレインが接続され、ゲート、ソース、バルクが出力端子２０３に接続されている。そして、入力端子２０２にＰチャネルＭＯＳトランジスタＭ８のドレインが接続され、ゲート、ソース、バルクが出力端子２０３に接続されている。   The conventional voltage switching circuit shown in FIG. 13 includes a P-channel MOS transistor M7 and a P-channel MOS transistor M8, the drain of the P-channel MOS transistor M7 is connected to the input terminal 201, and the gate, source, and bulk are output terminals. 203. The drain of the P-channel MOS transistor M8 is connected to the input terminal 202, and the gate, source, and bulk are connected to the output terminal 203.

図１３において、ＰチャネルＭＯＳトランジスタＭ７及びＭ８の隣に図示したダイオードは、ドレイン基板間ダイオード、つまり、ドレインとバルクの間に形成されるダイオードの向きを示している。
図１３に示した従来の電圧切り替え回路は、図１２に示した従来の電圧切り替え回路において、ＮチャネルＭＯＳトランジスタと極性が異なるＰチャネルＭＯＳトランジスタで置き換え、ゲート、ソース、バルクの接続を入力側から出力側に、ドレインの接続を出力側から入力側に入れ替えただけであるので、動作は図１２に示した従来の電圧切り替え回路と同じである。以下、図１２に示した従来の電圧切り替え回路の動作をする。 In FIG. 13, the diode shown next to the P-channel MOS transistors M7 and M8 indicates the direction of the drain-to-substrate diode, that is, the diode formed between the drain and the bulk.
The conventional voltage switching circuit shown in FIG. 13 is replaced with a P-channel MOS transistor having a polarity different from that of the N-channel MOS transistor in the conventional voltage switching circuit shown in FIG. Since only the drain connection is changed from the output side to the input side on the output side, the operation is the same as that of the conventional voltage switching circuit shown in FIG. Hereinafter, the operation of the conventional voltage switching circuit shown in FIG. 12 is performed.

図１２に示した従来の電圧切り替え回路は、入力端子２０１に１つの電源が接続され、電圧Ｖ１が与えられる。そして、入力端子２０２に他の電源が接続され、電圧Ｖ２が与えられる。電圧Ｖ１が電圧Ｖ２よりも大きいとき、電圧Ｖ１から閾値電圧Ｖｔｈを引いた電圧「Ｖ１−Ｖｔｈ」が、出力電圧Ｖｏｕｔとして、出力端子２０３より出力される。
ここで、ＮチャネルＭＯＳトランジスタＭ６のゲートとソース間、またはゲートとドレイン間には閾値電圧以下の電圧がかかり、ドレイン基板間ダイオードには閾値電圧以下の順方向バイアスまたは逆方向バイアスがかかるので、電圧Ｖ２は、出力端子２０３に伝わらない。 In the conventional voltage switching circuit shown in FIG. 12, one power source is connected to the input terminal 201, and the voltage V1 is applied. Then, another power source is connected to the input terminal 202, and a voltage V2 is applied. When the voltage V1 is larger than the voltage V2, a voltage “V1−Vth” obtained by subtracting the threshold voltage Vth from the voltage V1 is output from the output terminal 203 as the output voltage Vout.
Here, a voltage lower than the threshold voltage is applied between the gate and the source of the N-channel MOS transistor M6 or between the gate and the drain, and a forward bias or a reverse bias lower than the threshold voltage is applied to the drain-substrate diode. The voltage V2 is not transmitted to the output terminal 203.

また、電圧Ｖ１が低下して、電圧Ｖ２よりも小さくなったとき、電圧Ｖ２から閾値電圧Ｖｔｈを引いた電圧「Ｖ２−Ｖｔｈ」が、出力電圧Ｖｏｕｔとして、出力端子２０３より出力される。ここで、ＮチャネルＭＯＳトランジスタＭ５のゲートとソース間、ゲートとドレイン間には閾値電圧以下の電圧がかかり、ドレイン基板間ダイオードには閾値電圧以下の順方向バイアスまたは逆方向バイアスがかかるので、電圧Ｖ１は、出力端子２０３に伝わらない。   When the voltage V1 decreases and becomes smaller than the voltage V2, a voltage “V2−Vth” obtained by subtracting the threshold voltage Vth from the voltage V2 is output from the output terminal 203 as the output voltage Vout. Here, a voltage lower than the threshold voltage is applied between the gate and the source of the N-channel MOS transistor M5 and between the gate and the drain, and a forward bias or a reverse bias lower than the threshold voltage is applied to the drain-substrate diode. V 1 is not transmitted to the output terminal 203.

このように、図１２に示した従来の電圧切り替え回路は、入力される２つの電圧のうち高い方の電圧を出力端子に伝える。
さらに、図１２に示した従来の電圧切り替え回路は、ディプレッション型等の低閾値電圧のＭＯＳトランジスタを用いることで、閾値電圧Ｖｔｈによる電圧降下を小さくできる。 As described above, the conventional voltage switching circuit shown in FIG. 12 transmits the higher one of the two input voltages to the output terminal.
Furthermore, the conventional voltage switching circuit shown in FIG. 12 can reduce a voltage drop due to the threshold voltage Vth by using a depletion type low threshold voltage MOS transistor.

例えば、「Ｖｔｈ＝０」のＭＯＳトランジスタを用いれば、入力される２つの電圧のうち高い方の電圧をそのまま出力端子に出力することができる。   For example, if a MOS transistor of “Vth = 0” is used, the higher voltage of the two input voltages can be output as it is to the output terminal.

特開平６−７０４８６号公報JP-A-6-70486 特開２００１−２８８４５号公報JP 2001-28845 A

しかしながら、図１１、図１２に示した従来の電圧切り替え回路は、次のような問題があった。
図１１に示した従来の電圧切り替え回路は、出力電圧Ｖｏｕｔがダイオードの閾値電圧Ｖｆだけ電圧降下するという問題がある。すなわち、所望の出力電圧Ｖｏｕｔを出力しようとすれば、エネルギーが供給される電子機器が動作する電圧よりも閾値電圧Ｖｆだけ高い電圧を入力しなければならない。そのため、入力端子に接続される電源装置の大型化を招く。 However, the conventional voltage switching circuit shown in FIGS. 11 and 12 has the following problems.
The conventional voltage switching circuit shown in FIG. 11 has a problem that the output voltage Vout drops by the threshold voltage Vf of the diode. That is, if a desired output voltage Vout is to be output, a voltage that is higher by the threshold voltage Vf than the voltage at which the electronic device to which energy is supplied must be input. Therefore, the power supply device connected to the input terminal is increased in size.

また、図１２に示した従来の電圧切り替え回路は、ＭＯＳトランジスタを用いているため、ＭＯＳトランジスタのサイズによっては、図１２中に破線矢印で示したように、入力される２つの電圧の間に無視できない漏れ電流Ｉｌｅａｋが生じるという問題がある。
漏れ電流の経路は、オフしているＭＯＳトランジスタ、すなわち、弱反転領域で動作しているＭＯＳトランジスタのソースとドレインの間を通じて、高い方の電圧が入力される入力端子から低い方の電圧が入力される入力端子に流れる。 In addition, since the conventional voltage switching circuit shown in FIG. 12 uses a MOS transistor, depending on the size of the MOS transistor, as indicated by a dashed arrow in FIG. There is a problem that leakage current Ileak that cannot be ignored occurs.
The leakage current path is between the source and drain of the MOS transistor that is turned off, that is, the MOS transistor operating in the weak inversion region, and the lower voltage is input from the input terminal to which the higher voltage is input. To the input terminal.

ＭＯＳトランジスタの弱反転領域の電流式より、漏れ電流Ｉｌｅａｋは次式（１）で表すことができる。   From the current equation of the weak inversion region of the MOS transistor, the leakage current Ileak can be expressed by the following equation (1).

Figure 0005677352
Figure 0005677352

ただし、（１）式中のμは移動度、Ｃｏｘはゲート酸化膜容量、γは比例定数、Ｗはチャネル幅、Ｌはチャネル長、ＶＧＳはゲートソース間電圧、Ｖｔｈは閾値電圧、ＶＤＳはドレインソース間電圧、ｅは電子１個あたりの電荷量、ｋはボルツマン定数、Ｔは絶対温度である。
また、図１２において、「Ｖ２＝０」、「Ｖｔｈ＝０」とすると、漏れ電流Ｉｌｅａｋは次式で表すことができる。 In Equation (1), μ is mobility, Cox is gate oxide film capacity, γ is proportionality constant, W is channel width, L is channel length, VGS is gate-source voltage, Vth is threshold voltage, and VDS is drain. The source voltage, e is the charge amount per electron, k is the Boltzmann constant, and T is the absolute temperature.
In FIG. 12, when “V2 = 0” and “Vth = 0”, the leakage current Ileak can be expressed by the following equation.

Figure 0005677352
Figure 0005677352

つまり、式（１）及び式（２）よりチャネル幅Ｗとチャネル長Ｌの比が大きくなる程、大きな漏れ電流Ｉｌｅａｋが生じることがわかる。すなわち、大きな漏れ電流が生じると、低い方の電圧を与える電源に大きな電流が流れ、消費電力が大きくなるという問題が生じる。   That is, it can be seen from Equations (1) and (2) that the larger the ratio of channel width W to channel length L, the greater the leakage current Ileak. That is, when a large leakage current occurs, a large current flows through a power supply that applies a lower voltage, resulting in a problem that power consumption increases.

本発明の目的は、上記の点に鑑み、ダイオードによる電圧降下がなく漏れ電流が小さな電圧切り替え回路を提供することにある。   In view of the above points, an object of the present invention is to provide a voltage switching circuit in which there is no voltage drop due to a diode and leakage current is small.

上記の課題を解決して本発明の目的を達成するために、本発明は、以下のように構成される。
第１の発明は、第１及び第２の入力端子に第１及び第２の電圧をそれぞれ入力し、前記第１及び第２の電圧のうち高い方の電圧を出力端子に出力する電圧切り替え回路であって、前記第１の入力端子にドレインが接続され、前記第２の入力端子にゲートが接続される第１のＰチャネルＭＯＳトランジスタと、前記第１のＰチャネルＭＯＳトランジスタのソースにドレインが接続され、前記出力端子にゲートとソースが接続される第２のＰチャネルＭＯＳトランジスタと、前記出力端子にゲートとソースが接続される第３のＰチャネルＭＯＳトランジスタと、前記第２の入力端子にドレインが接続され、前記第１の入力端子にゲートが接続され、前記第３のＰチャネルＭＯＳトランジスタのドレインにソースが接続される第４のＰチャネルＭＯＳトランジスタと、を備え、前記第１のＰチャネルＭＯＳトランジスタのドレインとバルクとの間に形成されるダイオードの順方向が、前記第１の入力端子から前記出力端子への方向となり、前記第４のＰチャネルＭＯＳトランジスタのドレインとバルクとの間に形成されるダイオードの順方向が、前記第２の入力端子から前記出力端子への方向となっている。 In order to solve the above problems and achieve the object of the present invention, the present invention is configured as follows.
According to a first aspect of the present invention, there is provided a voltage switching circuit for inputting first and second voltages to the first and second input terminals, respectively, and outputting a higher voltage of the first and second voltages to the output terminal. A drain connected to the first input terminal and a gate connected to the second input terminal; and a drain connected to a source of the first P channel MOS transistor. A second P-channel MOS transistor having a gate and a source connected to the output terminal, a third P-channel MOS transistor having a gate and a source connected to the output terminal, and a second input terminal. A fourth P-channel MO having a drain connected, a gate connected to the first input terminal, and a source connected to the drain of the third P-channel MOS transistor A forward direction of a diode formed between the drain and bulk of the first P-channel MOS transistor is a direction from the first input terminal to the output terminal, and the fourth The forward direction of the diode formed between the drain and bulk of the P-channel MOS transistor is the direction from the second input terminal to the output terminal.

第２の発明は、第１の発明において、前記第１乃至第４のＰチャネルＭＯＳトランジスタのバルクは前記出力端子に接続されている。
第３の発明は、第１の発明において、前記第１のＰチャネルＭＯＳトランジスタのバルクは前記第１のＰチャネルＭＯＳトランジスタのソースに接続され、前記第２のＰチャネルＭＯＳトランジスタのバルクは前記第２のＰチャネルＭＯＳトランジスタのソースに接続され、前記第３のＰチャネルＭＯＳトランジスタのバルクは前記第３のＰチャネルＭＯＳトランジスタのソースに接続され、前記第４のＰチャネルＭＯＳトランジスタのバルクは前記第４のＰチャネルＭＯＳトランジスタのソースに接続されている。 According to a second invention, in the first invention, the bulks of the first to fourth P-channel MOS transistors are connected to the output terminal.
According to a third invention, in the first invention, the bulk of the first P-channel MOS transistor is connected to the source of the first P-channel MOS transistor, and the bulk of the second P-channel MOS transistor is the first Connected to the source of the second P-channel MOS transistor, the bulk of the third P-channel MOS transistor is connected to the source of the third P-channel MOS transistor, and the bulk of the fourth P-channel MOS transistor is the first 4 is connected to the source of the P-channel MOS transistor.

第４の発明は、第１及び第２の入力端子に第１及び第２の電圧をそれぞれ入力し、前記第１及び第２の電圧のうち高い方の電圧を出力端子に出力する電圧切り替え回路であって、前記第１の入力端子にドレインが接続され、前記第２の入力端子にゲートが接続される第１のＰチャネルＭＯＳトランジスタと、前記第１のＰチャネルＭＯＳトランジスタのソースにソースが接続され、前記出力端子にゲートとドレインが接続される第２のＰチャネルＭＯＳトランジスタと、前記出力端子にゲートとドレインが接続される第３のＰチャネルＭＯＳトランジスタと、前記第２の入力端子にドレインが接続され、前記第１の入力端子にゲートが接続され、前記第３のＰチャネルＭＯＳトランジスタのソースにソースが接続される第４のＰチャネルＭＯＳトランジスタと、を備え、前記第１のＰチャネルＭＯＳトランジスタのバルクは前記第１のＰチャネルＭＯＳトランジスタのソースに接続され、前記第２のＰチャネルＭＯＳトランジスタのバルクは前記第２のＰチャネルＭＯＳトランジスタのソースに接続され、前記第３のＰチャネルＭＯＳトランジスタのバルクは前記第３のＰチャネルＭＯＳトランジスタのソースに接続され、前記第４のＰチャネルＭＯＳトランジスタのバルクは前記第４のＰチャネルＭＯＳトランジスタのソースに接続されている。   According to a fourth aspect of the present invention, there is provided a voltage switching circuit that inputs the first and second voltages to the first and second input terminals, respectively, and outputs the higher one of the first and second voltages to the output terminal. A first P-channel MOS transistor having a drain connected to the first input terminal and a gate connected to the second input terminal; and a source connected to a source of the first P-channel MOS transistor. A second P-channel MOS transistor having a gate and a drain connected to the output terminal, a third P-channel MOS transistor having a gate and a drain connected to the output terminal, and a second input terminal A fourth P-channel MO having a drain connected, a gate connected to the first input terminal, and a source connected to the source of the third P-channel MOS transistor A bulk of the first P-channel MOS transistor is connected to a source of the first P-channel MOS transistor, and a bulk of the second P-channel MOS transistor is the second P-channel MOS transistor And the bulk of the third P-channel MOS transistor is connected to the source of the third P-channel MOS transistor, and the bulk of the fourth P-channel MOS transistor is the fourth P-channel MOS transistor Connected to the source.

第５の発明は、第１及び第２の入力端子に第１及び第２の電圧をそれぞれ入力し、前記第１及び第２の電圧のうち高い方の電圧を出力端子に出力する電圧切り替え回路であって、前記第１の入力端子にドレインが接続される第１のＰチャネルＭＯＳトランジスタと、前記第１のＰチャネルＭＯＳトランジスタのゲートとソースにドレインが接続され、前記出力端子にソースが接続され、前記第２の入力端子にゲートが接続される第２のＰチャネルＭＯＳトランジスタと、前記出力端子にソースが接続され、前記第１の入力端子にゲートが接続される第３のＰチャネルＭＯＳトランジスタと、前記第３のＰチャネルＭＯＳトランジスタのドレインにゲートとソースが接続され、前記第２の入力端子にドレインが接続される第４のＰチャネルＭＯＳトランジスタと、を備え、前記第２のＰチャネルＭＯＳトランジスタのドレインとバルクとの間に形成されるダイオードの順方向が、前記第１の入力端子から前記出力端子への方向となり、前記第３のＰチャネルＭＯＳトランジスタのドレインとバルクとの間に形成されるダイオードの順方向が、前記第２の入力端子から前記出力端子への方向となっている。   According to a fifth aspect of the present invention, there is provided a voltage switching circuit for inputting first and second voltages to the first and second input terminals, respectively, and outputting a higher one of the first and second voltages to the output terminal. A first P-channel MOS transistor having a drain connected to the first input terminal, a drain connected to the gate and source of the first P-channel MOS transistor, and a source connected to the output terminal. A second P-channel MOS transistor having a gate connected to the second input terminal, and a third P-channel MOS having a source connected to the output terminal and a gate connected to the first input terminal A fourth P-channel MO having a transistor connected to the drain of the third P-channel MOS transistor and a drain connected to the second input terminal; A forward direction of a diode formed between the drain and bulk of the second P-channel MOS transistor is a direction from the first input terminal to the output terminal, and the third The forward direction of the diode formed between the drain and bulk of the P-channel MOS transistor is the direction from the second input terminal to the output terminal.

第６の発明は、第５の発明において、前記第１乃至第４のＰチャネルＭＯＳトランジスタのバルクはそれぞれ前記出力端子に接続されている。
第７の発明は、第５の発明において、前記第１のＰチャネルＭＯＳトランジスタのバルクは前記第１のＰチャネルＭＯＳトランジスタのソースに接続され、前記第２のＰチャネルＭＯＳトランジスタのバルクは前記第２のＰチャネルＭＯＳトランジスタのソースに接続され、前記第３のＰチャネルＭＯＳトランジスタのバルクは前記第３のＰチャネルＭＯＳトランジスタのソースに接続され、前記第４のＰチャネルＭＯＳトランジスタのバルクは前記第４のＰチャネルＭＯＳトランジスタのソースに接続されている。 In a sixth aspect based on the fifth aspect, bulks of the first to fourth P-channel MOS transistors are respectively connected to the output terminals.
In a fifth aspect based on the fifth aspect, the bulk of the first P-channel MOS transistor is connected to the source of the first P-channel MOS transistor, and the bulk of the second P-channel MOS transistor is the first P-channel MOS transistor. Connected to the source of the second P-channel MOS transistor, the bulk of the third P-channel MOS transistor is connected to the source of the third P-channel MOS transistor, and the bulk of the fourth P-channel MOS transistor is the first 4 is connected to the source of the P-channel MOS transistor.

第８の発明は、第１及び第２の入力端子に第１及び第２の電圧をそれぞれ入力し、前記第１及び第２の電圧のうち高い方の電圧を出力端子に出力する電圧切り替え回路であって、前記第１の入力端子にソースが接続される第１のＰチャネルＭＯＳトランジスタと、前記第１のＰチャネルＭＯＳトランジスタのゲートとドレインにドレインが接続され、前記出力端子にソースが接続され、前記第２の入力端子にゲートが接続される第２のＰチャネルＭＯＳトランジスタと、前記出力端子にソースが接続され、前記第１の入力端子にゲートが接続される第３のＰチャネルＭＯＳトランジスタと、前記第３のＰチャネルＭＯＳトランジスタのドレインにゲートとドレインが接続され、前記第２の入力端子にソースが接続される第４のＰチャネルＭＯＳトランジスタと、を備え、前記第１のＰチャネルＭＯＳトランジスタのバルクは前記第１のＰチャネルＭＯＳトランジスタのソースに接続され、前記第２のＰチャネルＭＯＳトランジスタのバルクは前記第２のＰチャネルＭＯＳトランジスタのソースに接続され、前記第３のＰチャネルＭＯＳトランジスタのバルクは前記第３のＰチャネルＭＯＳトランジスタのソースに接続され、前記第４のＰチャネルＭＯＳトランジスタのバルクは前記第４のＰチャネルＭＯＳトランジスタのソースに接続されている。   According to an eighth aspect of the present invention, there is provided a voltage switching circuit for inputting the first and second voltages to the first and second input terminals, respectively, and outputting the higher one of the first and second voltages to the output terminal. A first P-channel MOS transistor having a source connected to the first input terminal, a drain connected to the gate and drain of the first P-channel MOS transistor, and a source connected to the output terminal. A second P-channel MOS transistor having a gate connected to the second input terminal, and a third P-channel MOS having a source connected to the output terminal and a gate connected to the first input terminal A fourth P-channel MO having a transistor connected to the drain of the third P-channel MOS transistor and a source connected to the second input terminal; A bulk of the first P-channel MOS transistor is connected to a source of the first P-channel MOS transistor, and a bulk of the second P-channel MOS transistor is the second P-channel MOS transistor And the bulk of the third P-channel MOS transistor is connected to the source of the third P-channel MOS transistor, and the bulk of the fourth P-channel MOS transistor is the fourth P-channel MOS transistor Connected to the source.

第９の発明は、第１及び第２の入力端子に第１及び第２の電圧をそれぞれ入力し、前記第１及び第２の電圧のうち高い方の電圧を出力端子に出力する電圧切り替え回路であって、前記第１の入力端子にドレインが接続され、前記第２の入力端子にゲートが接続される第１のＰチャネルＭＯＳトランジスタと、前記第１のＰチャネルＭＯＳトランジスタのソースにドレインが接続され、前記出力端子にゲートとソースが接続される第２のＰチャネルＭＯＳトランジスタと、前記出力端子にソースが接続され、前記第１の入力端子にゲートが接続される第３のＰチャネルＭＯＳトランジスタと、前記第３のＰチャネルＭＯＳトランジスタのドレインにゲートとソースが接続され、前記第２の入力端子にドレインが接続される第４のＰチャネルＭＯＳトランジスタと、を備え、前記第１のＰチャネルＭＯＳトランジスタのドレインとバルクとの間に形成されるダイオードの順方向が、前記第１の入力端子から前記出力端子への方向となり、前記第３のＰチャネルＭＯＳトランジスタのドレインとバルクとの間に形成されるダイオードの順方向が、前記第２の入力端子から前記出力端子への方向となっている。   According to a ninth aspect of the present invention, there is provided a voltage switching circuit for inputting the first and second voltages to the first and second input terminals, respectively, and outputting the higher one of the first and second voltages to the output terminal. A drain connected to the first input terminal and a gate connected to the second input terminal; and a drain connected to a source of the first P channel MOS transistor. A second P-channel MOS transistor having a gate and a source connected to the output terminal, and a third P-channel MOS having a source connected to the output terminal and a gate connected to the first input terminal A fourth P-channel MO having a transistor connected to the drain of the third P-channel MOS transistor and a drain connected to the second input terminal; A forward direction of a diode formed between the drain and bulk of the first P-channel MOS transistor is a direction from the first input terminal to the output terminal, and the third The forward direction of the diode formed between the drain and bulk of the P-channel MOS transistor is the direction from the second input terminal to the output terminal.

第１０の発明は、第９の発明において、前記第１乃至第４のＰチャネルＭＯＳトランジスタのバルクはそれぞれ出力端子に接続されている。
第１１の発明は、第９の発明において、前記第１のＰチャネルＭＯＳトランジスタのバルクは前記第１のＰチャネルＭＯＳトランジスタのソースに接続され、前記第２のＰチャネルＭＯＳトランジスタのバルクは前記第２のＰチャネルＭＯＳトランジスタのソースに接続され、前記第３のＰチャネルＭＯＳトランジスタのバルクは前記第３のＰチャネルＭＯＳトランジスタのソースに接続され、前記第４のＰチャネルＭＯＳトランジスタのバルクは前記第４のＰチャネルＭＯＳトランジスタのソースに接続されている。 In a tenth aspect based on the ninth aspect, the bulks of the first to fourth P-channel MOS transistors are each connected to an output terminal.
In an eleventh aspect based on the ninth aspect, the bulk of the first P-channel MOS transistor is connected to the source of the first P-channel MOS transistor, and the bulk of the second P-channel MOS transistor is the first P-channel MOS transistor. Connected to the source of the second P-channel MOS transistor, the bulk of the third P-channel MOS transistor is connected to the source of the third P-channel MOS transistor, and the bulk of the fourth P-channel MOS transistor is the first 4 is connected to the source of the P-channel MOS transistor.

第１２の発明は、第１及び第２の入力端子に第１及び第２の電圧をそれぞれ入力し、前記第１及び第２の電圧のうち高い方の電圧を出力端子に出力する電圧切り替え回路であって、前記第１の入力端子にドレインが接続され、前記第２の入力端子にゲートが接続される第１のＰチャネルＭＯＳトランジスタと、前記第１のＰチャネルＭＯＳトランジスタのソースにソースが接続され、前記出力端子にゲートとドレインが接続される第２のＰチャネルＭＯＳトランジスタと、前記出力端子にソースが接続され、前記第１の入力端子にゲートが接続される第３のＭＯＳトランジスタと、前記第３のＰチャネルＭＯＳトランジスタのドレインにゲートとドレインが接続され、前記第２の入力端子にソースが接続される第４のＰチャネルＭＯＳトランジスタと、を備え、前記第１のＰチャネルＭＯＳトランジスタのバルクは前記第１のＰチャネルＭＯＳトランジスタのソースに接続され、前記第２のＰチャネルＭＯＳトランジスタのバルクは前記第２のＰチャネルＭＯＳトランジスタのソースに接続され、前記第３のＰチャネルＭＯＳトランジスタのバルクは前記第３のＰチャネルＭＯＳトランジスタのソースに接続され、前記第４のＰチャネルＭＯＳトランジスタのバルクは前記第４のＰチャネルＭＯＳトランジスタのソースに接続されている。   A twelfth aspect of the present invention is a voltage switching circuit for inputting first and second voltages to the first and second input terminals, respectively, and outputting the higher one of the first and second voltages to the output terminal. A first P-channel MOS transistor having a drain connected to the first input terminal and a gate connected to the second input terminal; and a source connected to a source of the first P-channel MOS transistor. A second P-channel MOS transistor connected and having a gate and a drain connected to the output terminal; a third MOS transistor having a source connected to the output terminal and a gate connected to the first input terminal; A fourth P-channel MOS transistor having a gate and a drain connected to the drain of the third P-channel MOS transistor and a source connected to the second input terminal. And the bulk of the first P-channel MOS transistor is connected to the source of the first P-channel MOS transistor, and the bulk of the second P-channel MOS transistor is the second P-channel MOS transistor And the bulk of the third P-channel MOS transistor is connected to the source of the third P-channel MOS transistor, and the bulk of the fourth P-channel MOS transistor is the fourth P-channel MOS transistor Connected to the source.

本発明によれば、ダイオードによる電圧降下がなく漏れ電流が小さいので、入力端子に接続される電源装置の大型化を招くことなく、低消費電力であるという効果を奏する。   According to the present invention, since there is no voltage drop due to the diode and the leakage current is small, there is an effect of low power consumption without increasing the size of the power supply device connected to the input terminal.

本発明の第１実施形態の構成を示す回路図である。It is a circuit diagram which shows the structure of 1st Embodiment of this invention. 図１に示すＭＯＳトランジスタの構造の一例の断面図である。FIG. 2 is a cross-sectional view of an example of a structure of a MOS transistor shown in FIG. 本発明の第１実施形態の電圧切り替え回路の変形例である。It is a modification of the voltage switching circuit of 1st Embodiment of this invention. 本発明の第２実施形態の構成を示す回路図である。It is a circuit diagram which shows the structure of 2nd Embodiment of this invention. 本発明の第３実施形態の構成を示す回路図である。It is a circuit diagram which shows the structure of 3rd Embodiment of this invention. 本発明の第３実施形態の電圧切り替え回路の変形例である。It is a modification of the voltage switching circuit of 3rd Embodiment of this invention. 本発明の第４実施形態の構成を示す回路図である。It is a circuit diagram which shows the structure of 4th Embodiment of this invention. 本発明の第５実施形態の構成を示す回路図である。It is a circuit diagram which shows the structure of 5th Embodiment of this invention. 本発明の第５実施形態の電圧切り替え回路の変形例である。It is a modification of the voltage switching circuit of 5th Embodiment of this invention. 本発明の第６実施形態の構成を示す回路図である。It is a circuit diagram which shows the structure of 6th Embodiment of this invention. 従来のダイオードを用いた電圧切り替え回路を示す回路図である。It is a circuit diagram which shows the voltage switching circuit using the conventional diode. 従来のＮチャネルＭＯＳトランジスタを用いた電圧切り替え回路を示す回路図である。It is a circuit diagram which shows the voltage switching circuit using the conventional N channel MOS transistor. 従来のＰチャネルＭＯＳトランジスタを用いた電圧切り替え回路を示す回路図である。It is a circuit diagram which shows the voltage switching circuit using the conventional P channel MOS transistor.

以下、図面を参照して本発明の電圧切り替え回路の第１から第６実施形態について説明する。
なお、本願明細書中では、ＭＯＳトランジスタのソース及びドレインのうち、図面において、矢印を付した端子がソースであり、バルク電圧に近い電圧の端子がソースであると定義する。 Hereinafter, first to sixth embodiments of a voltage switching circuit of the present invention will be described with reference to the drawings.
In the present specification, of the source and drain of a MOS transistor, in the drawing, a terminal with an arrow is defined as a source, and a terminal having a voltage close to the bulk voltage is defined as a source.

（第１実施形態）
まず、本発明の第１実施形態に係る電圧切り替え回路の構成について、図１を参照して説明する。
本発明の第１実施形態に係る電圧切り替え回路は、入力端子１０１、１０２にそれぞれ電圧Ｖ１、Ｖ２が入力され、その電圧Ｖ１、Ｖ２のうち高い方の電圧を出力端子１０３に出力するものであって、ＰチャネルＭＯＳトランジスタＭ１、ＰチャネルＭＯＳトランジスタＭ２、ＰチャネルＭＯＳトランジスタＭ３、ＰチャネルＭＯＳトランジスタＭ４を備えている。 (First embodiment)
First, the configuration of the voltage switching circuit according to the first embodiment of the present invention will be described with reference to FIG.
In the voltage switching circuit according to the first embodiment of the present invention, the voltages V1 and V2 are input to the input terminals 101 and 102, respectively, and the higher one of the voltages V1 and V2 is output to the output terminal 103. And a P-channel MOS transistor M1, a P-channel MOS transistor M2, a P-channel MOS transistor M3, and a P-channel MOS transistor M4.

入力端子１０１には、ＰチャネルＭＯＳトランジスタＭ１のドレイン、およびＰチャネルＭＯＳトランジスタＭ４のゲートがそれぞれ接続されている。
入力端子１０２には、ＰチャネルＭＯＳトランジスタＭ４のドレイン、およびＰチャネルＭＯＳトランジスタＭ１のゲートがそれぞれ接続されている。
そして、ＰチャネルＭＯＳトランジスタＭ１のソースとＰチャネルＭＯＳトランジスタＭ２のドレインとが接続され、ＰチャネルＭＯＳトランジスタＭ３のドレインとＰチャネルＭＯＳトランジスタＭ４のソースとが接続されている。 The input terminal 101 is connected to the drain of the P-channel MOS transistor M1 and the gate of the P-channel MOS transistor M4.
The input terminal 102 is connected to the drain of the P-channel MOS transistor M4 and the gate of the P-channel MOS transistor M1.
The source of the P channel MOS transistor M1 and the drain of the P channel MOS transistor M2 are connected, and the drain of the P channel MOS transistor M3 and the source of the P channel MOS transistor M4 are connected.

また、出力端子１０３には、ＰチャネルＭＯＳトランジスタＭ１のバルク、ＰチャネルＭＯＳトランジスタＭ２のゲート、ソース、バルク、ＰチャネルＭＯＳトランジスタＭ３のゲート、ソース、バルク、ＰチャネルＭＯＳトランジスタＭ４のバルクがそれぞれ接続されている。
入力端子１０１には一の電源の電圧Ｖ１が与えられ、入力端子１０２には他の電源の電圧Ｖ２が与えられる。出力端子１０３は、ＵＳＢメモリ装置の内部のメモリなどの電子機器の電源端子と接続される。 Further, the bulk of the P channel MOS transistor M1, the gate, source and bulk of the P channel MOS transistor M2, the gate, source and bulk of the P channel MOS transistor M3, and the bulk of the P channel MOS transistor M4 are connected to the output terminal 103, respectively. Has been.
A voltage V1 of one power supply is applied to the input terminal 101, and a voltage V2 of another power supply is applied to the input terminal 102. The output terminal 103 is connected to a power supply terminal of an electronic device such as a memory inside the USB memory device.

図１において、ＰチャネルＭＯＳトランジスタＭ１〜Ｍ４の隣に図示したダイオードは、ドレイン基板間ダイオード、つまり、ドレインとバルクとの間に形成されるダイオードの向きを示している。
次に、図１に示すＰチャネルＭＯＳトランジスタＭ１〜Ｍ４の構造の概要の一例について、図２を参照して説明する。 In FIG. 1, the diodes shown next to the P-channel MOS transistors M1 to M4 indicate the direction of the drain-to-substrate diode, that is, the diode formed between the drain and the bulk.
Next, an example of the outline of the structure of the P-channel MOS transistors M1 to M4 shown in FIG. 1 will be described with reference to FIG.

ＰチャネルＭＯＳトランジスタＭ１〜Ｍ４は、図２に示すように、Ｐ型シリコン基板３０１上に形成されている。ＰチャネルＭＯＳトランジスタＭ１〜Ｍ４はそれぞれＮウェル領域内に形成され、ＰチャネルＭＯＳトランジスタＭ２はＮウェル領域３０２、ＰチャネルＭＯＳトランジスタＭ１はＮウェル領域３０３、ＰチャネルＭＯＳトランジスタＭ３はＮウェル領域３０４、ＰチャネルＭＯＳトランジスタＭ４はＮウェル領域３０５内に形成されている。   P-channel MOS transistors M1 to M4 are formed on a P-type silicon substrate 301 as shown in FIG. P channel MOS transistors M1 to M4 are respectively formed in an N well region, P channel MOS transistor M2 is an N well region 302, P channel MOS transistor M1 is an N well region 303, P channel MOS transistor M3 is an N well region 304, P channel MOS transistor M 4 is formed in N well region 305.

そして、ＰチャネルＭＯＳトランジスタが形成される各Ｎウェル領域に形成された、ソース領域およびドレイン領域となる高濃度のＰ型不純物が注入されたｐ＋領域のそれぞれにソース端子「Ｓ」およびドレイン端子「Ｄ」がそれぞれ接続され、バルク領域となる高濃度のＮ型の不純物が注入されたｎ＋領域にバルク端子「Ｂ」が接続されている。さらに、ゲートとゲート端子「Ｇ」とが接続されている。   Then, the source terminal “S” and the drain terminal “ D ”are connected to each other, and a bulk terminal“ B ”is connected to an n + region into which a high-concentration N-type impurity to be a bulk region is implanted. Further, the gate and the gate terminal “G” are connected.

次に、本発明の第１実施形態に係る電圧切り替え回路の動作について、図１および図２を参照して説明する。
説明を簡単にするために、電圧Ｖ１は電圧Ｖ２よりも高く、「Ｖ２＝０」であるとする。また、ＰチャネルＭＯＳトランジスタの閾値電圧Ｖｔｈは、「Ｖｔｈ＝０」であるとする。 Next, the operation of the voltage switching circuit according to the first embodiment of the present invention will be described with reference to FIG. 1 and FIG.
In order to simplify the description, it is assumed that the voltage V1 is higher than the voltage V2 and “V2 = 0”. The threshold voltage Vth of the P channel MOS transistor is assumed to be “Vth = 0”.

「Ｖｔｈ＝０」であるので、ＰチャネルＭＯＳトランジスタＭ１、Ｍ２、Ｍ３、Ｍ４は、ゲートソース間電圧ＶＧＳが負電圧である限り、オンする。
「Ｖｔｈ＝０」、「Ｖ１＞Ｖ２」より、ＰチャネルＭＯＳトランジスタＭ１のゲートドレイン間電圧ＶＧＤは負電圧となり、ＰチャネルＭＯＳトランジスタＭ２のゲートドレイン間電圧ＶＧＤは負電圧となり、ＰチャネルＭＯＳトランジスタＭ１およびＰチャネルＭＯＳトランジスタＭ２はオンする。 Since “Vth = 0”, the P-channel MOS transistors M1, M2, M3, and M4 are turned on as long as the gate-source voltage VGS is a negative voltage.
From “Vth = 0” and “V1> V2”, the gate-drain voltage VGD of the P-channel MOS transistor M1 becomes a negative voltage, the gate-drain voltage VGD of the P-channel MOS transistor M2 becomes a negative voltage, and the P-channel MOS transistor M1 And P-channel MOS transistor M2 is turned on.

一方、ＰチャネルＭＯＳトランジスタＭ４のゲートソース間電圧ＶＧＳは正電圧となり、ＰチャネルＭＯＳトランジスタＭ３のゲートソース間電圧ＶＧＳは「０〔Ｖ〕」となるので、ＰチャネルＭＯＳトランジスタＭ４およびＰチャネルＭＯＳトランジスタＭ３はオフする。よって、ＰチャネルＭＯＳトランジスタＭ１、Ｍ２のオン抵抗で僅かな漏れ電流により、電圧Ｖ１から僅かに電圧降下した電圧Ｖｏｕｔが出力端子１０３より出力される。   On the other hand, the gate-source voltage VGS of the P-channel MOS transistor M4 is a positive voltage, and the gate-source voltage VGS of the P-channel MOS transistor M3 is “0 [V]”, so that the P-channel MOS transistor M4 and the P-channel MOS transistor M3 turns off. Therefore, the voltage Vout slightly decreased from the voltage V1 due to a slight leakage current due to the on-resistance of the P-channel MOS transistors M1 and M2 is output from the output terminal 103.

ここで、漏れ電流Ｉｌｅａｋの解析を行う。
なお、図１において、Ｉｌｅａｋは漏れ電流を表し、Ｉｌｏａｄは、負荷に供給される電流である。
図１中に破線矢印で図示したように、漏れ電流Ｉｌｅａｋの経路は、オフしているＰチャネルＭＯＳトランジスタＭ３、Ｍ４、すなわち、弱反転領域で動作しているＰチャネルＭＯＳトランジスタのソースとドレインの間を通じて、高い方の電圧が入力される入力端子から低い方の電圧が入力される入力端子に流れる。 Here, the leakage current Ileak is analyzed.
In FIG. 1, Ileak represents a leakage current, and Iload is a current supplied to the load.
As shown by the broken line arrows in FIG. 1, the path of the leakage current Ileak is the P channel MOS transistors M3 and M4 that are turned off, that is, the source and drain of the P channel MOS transistor operating in the weak inversion region. Through the interval, the input voltage is input from the input terminal to which the higher voltage is input to the input terminal to which the lower voltage is input.

ＰチャネルＭＯＳトランジスタＭ４のドレイン電圧Ｖ４は、ＰチャネルＭＯＳトランジスタＭ３、Ｍ４について、それぞれ前記漏れ電流の式（１）を立てたとき、それぞれの漏れ電流の式が等しくなるようなソース電圧であり、「Ｖ１＞Ｖ４＞０」なる値となる。ＰチャネルＭＯＳトランジスタＭ４のゲートソース間電圧ＶＧＳは、「ＶＧＳ＝Ｖ１−Ｖ４」となる。上述した式（１）に「Ｖｔｈ＝０」を代入すると次式（３）となる。   The drain voltage V4 of the P-channel MOS transistor M4 is a source voltage that equalizes the respective leakage current equations when the leakage current equation (1) is established for the P-channel MOS transistors M3 and M4, respectively. The value is “V1> V4> 0”. The gate-source voltage VGS of the P-channel MOS transistor M4 is “VGS = V1−V4”. Substituting “Vth = 0” into the above equation (1) yields the following equation (3).

Figure 0005677352
Figure 0005677352

式（３）に「ＶＧＳ＝Ｖ１−Ｖ４」を代入すると、次式（４）となる。   Substituting “VGS = V1−V4” into Expression (3) yields the following Expression (4).

Figure 0005677352
Figure 0005677352

式（２）および式（４）の大小関係を比較すると、次式（５）が成立する。   Comparing the magnitude relations of the equations (2) and (4), the following equation (5) is established.

Figure 0005677352
Figure 0005677352

Ｖ４がＶ１と比較して十分に小さいとき、式（５）より、左辺は負の指数オーダーの項「ｅｘｐ（−γ（Ｖ１−Ｖ４））」がかかっているので、右辺よりも極めて小さいことがわかる。
したがって、本発明の実施形態１に係る電圧切り替え回路は、従来の電圧切り替え回路に比べて漏れ電流を極めて小さくすることができる。また、Ｖ４がＶ１と近い値をとるときは式（１）に示すように、ＰチャネルＭＯＳトランジスタＭ３を流れる電流が制限されるため、やはり従来の電圧切り替え回路に比べて漏れ電流Ｉｌｅａｋを極めて小さくすることができる。 When V4 is sufficiently small compared to V1, from Equation (5), the left side has a negative exponent order term “exp (−γ (V1−V4))”, which is much smaller than the right side. I understand.
Therefore, the voltage switching circuit according to Embodiment 1 of the present invention can significantly reduce the leakage current as compared with the conventional voltage switching circuit. Further, when V4 takes a value close to V1, the current flowing through the P-channel MOS transistor M3 is limited as shown in the equation (1), so that the leakage current Ileak is extremely small as compared with the conventional voltage switching circuit. can do.

以上のように、本発明の第１実施形態に係る電圧切り替え回路によれば、ダイオードによる電圧降下がなく、従来の電圧切り替え回路に比べて漏れ電流が小さいので、入力端子に接続される電源装置の大型化を招くことなく、低消費電力であるという効果を奏する。
また、図２に示すように、ＰチャネルＭＯＳトランジスタＭ１のドレイン基板間ダイオード、つまり、ｐ＋領域からなるドレイン領域とｎ＋領域からなるバルク領域との間に形成されるダイオードＤ１１の順方向は、入力端子１０１から出力端子１０３への方向となり、且つＰチャネルＭＯＳトランジスタＭ４のドレイン基板間ダイオード、つまり、ｐ＋領域からなるドレイン領域とｎ＋領域からなるバルク領域との間に形成されるダイオードＤ１２の順方向は、入力端子１０２から出力端子１０３への方向となる。そのため、基板を介して入力端子１０１から１０２または入力端子１０２から１０１に漏れ電流Ｉｌｅａｋが流れることを抑制することができる。 As described above, according to the voltage switching circuit of the first embodiment of the present invention, there is no voltage drop due to the diode, and the leakage current is smaller than that of the conventional voltage switching circuit, so that the power supply device connected to the input terminal There is an effect of low power consumption without causing an increase in size.
Further, as shown in FIG. 2, the forward direction of the diode between the drain substrates of the P-channel MOS transistor M1, that is, the diode D11 formed between the drain region composed of the p + region and the bulk region composed of the n + region is The forward direction of the diode D12 formed in the direction from the terminal 101 to the output terminal 103 and between the drain substrate of the P-channel MOS transistor M4, that is, between the drain region composed of the p + region and the bulk region composed of the n + region. Is the direction from the input terminal 102 to the output terminal 103. Therefore, it is possible to suppress the leakage current Ileak from flowing to the input terminals 101 to 102 or the input terminals 102 to 101 through the substrate.

なお、本発明の第１実施形態に係る電圧切り替え回路では、ＰチャネルＭＯＳトランジスタＭ１のバルクとＰチャネルＭＯＳトランジスタＭ２のバルクは共通の電圧とし、ＰチャネルＭＯＳトランジスタＭ４のバルクとＰチャネルＭＯＳトランジスタＭ３のバルクは共通の電圧としたが、ＰチャネルＭＯＳトランジスタＭ１のバルクをＰチャネルＭＯＳトランジスタＭ１のソースに接続し、ＰチャネルＭＯＳトランジスタＭ４のバルクをＰチャネルＭＯＳトランジスタＭ４のソースに接続してもよい。   In the voltage switching circuit according to the first embodiment of the present invention, the bulk of the P-channel MOS transistor M1 and the bulk of the P-channel MOS transistor M2 are the same voltage, and the bulk of the P-channel MOS transistor M4 and the P-channel MOS transistor M3. The bulk of P channel MOS transistor M1 may be connected to the source of P channel MOS transistor M1, and the bulk of P channel MOS transistor M4 may be connected to the source of P channel MOS transistor M4. .

このときの電圧切り替え回路を図３に示す。このとき、図３に示したドレイン基板間ダイオードの向きは、図１に示したドレイン基板間ダイオードの向きと同じであるので、図１に示すように、ＰチャネルＭＯＳトランジスタＭ１のバルクとＰチャネルＭＯＳトランジスタＭ２のバルク、ＰチャネルＭＯＳトランジスタＭ４のバルクとＰチャネルＭＯＳトランジスタＭ３のバルクをそれぞれ共通の電圧とした場合と同等の効果を奏する。   The voltage switching circuit at this time is shown in FIG. At this time, since the direction of the drain-to-substrate diode shown in FIG. 3 is the same as the direction of the drain-to-substrate diode shown in FIG. 1, the bulk of the P-channel MOS transistor M1 and the P-channel as shown in FIG. The same effect is obtained as when the bulk of the MOS transistor M2, the bulk of the P-channel MOS transistor M4, and the bulk of the P-channel MOS transistor M3 are set to a common voltage.

（第２実施形態）
次に、本発明の第２実施形態に係る電圧切り替え回路の構成について、図４を参照して説明する。
本発明の第２実施形態に係る電圧切り替え回路は、入力端子１０１、１０２にそれぞれ電圧Ｖ１、Ｖ２が入力され、その電圧Ｖ１、Ｖ２のうち高い方の電圧を出力端子１０３に出力するものであって、ＰチャネルＭＯＳトランジスタＭ１、ＰチャネルＭＯＳトランジスタＭ２、ＰチャネルＭＯＳトランジスタＭ３、およびＰチャネルＭＯＳトランジスタＭ４を備えている。 (Second Embodiment)
Next, the configuration of the voltage switching circuit according to the second embodiment of the present invention will be described with reference to FIG.
In the voltage switching circuit according to the second embodiment of the present invention, the voltages V1 and V2 are input to the input terminals 101 and 102, respectively, and the higher one of the voltages V1 and V2 is output to the output terminal 103. A P channel MOS transistor M1, a P channel MOS transistor M2, a P channel MOS transistor M3, and a P channel MOS transistor M4 are provided.

入力端子１０１には、ＰチャネルＭＯＳトランジスタＭ１のドレイン、およびＰチャネルＭＯＳトランジスタＭ４のゲートがそれぞれ接続されている。
入力端子１０２には、ＰチャネルＭＯＳトランジスタＭ４のドレイン、およびＰチャネルＭＯＳトランジスタＭ１のゲートがそれぞれ接続されている。
そして、ＰチャネルＭＯＳトランジスタＭ１のソース、バルク、およびＰチャネルＭＯＳトランジスタＭ２のソース、バルクがそれぞれ接続されている。また、ＰチャネルＭＯＳトランジスタＭ３のソース、バルク、およびとＰチャネルＭＯＳトランジスタＭ４のソース、バルクがそれぞれ接続されている。 The input terminal 101 is connected to the drain of the P-channel MOS transistor M1 and the gate of the P-channel MOS transistor M4.
The input terminal 102 is connected to the drain of the P-channel MOS transistor M4 and the gate of the P-channel MOS transistor M1.
The source and bulk of the P channel MOS transistor M1 and the source and bulk of the P channel MOS transistor M2 are connected to each other. The source and bulk of the P channel MOS transistor M3 and the source and bulk of the P channel MOS transistor M4 are connected to each other.

また、出力端子１０３には、ＰチャネルＭＯＳトランジスタＭ２のゲート、ドレイン、ＰチャネルＭＯＳトランジスタＭ３のゲート、ドレインがそれぞれ接続されている。
入力端子１０１、１０２および出力端子１０３の接続先などは、第１実施形態の場合と同様である。また、図４に示すダイオードの意味は、図１の場合のダイオードと同様である。 The output terminal 103 is connected to the gate and drain of a P-channel MOS transistor M2 and the gate and drain of a P-channel MOS transistor M3.
The connection destinations of the input terminals 101 and 102 and the output terminal 103 are the same as in the case of the first embodiment. The meaning of the diode shown in FIG. 4 is the same as that of the diode in FIG.

また、図４に示すＰチャネルＭＯＳトランジスタＭ１〜Ｍ４の構造は、第１実施形態の場合と同様であって、ＰチャネルＭＯＳトランジスタＭ１〜Ｍ４は、Ｐ型シリコン基板３０１の各Ｎウェル領域内に形成され、各Ｎウェル領域にソース領域およびドレイン領域となるｐ＋領域が形成され、且つバルク領域となるｎ＋領域が形成されている。
次に、本発明の第２実施形態に係る電圧切り替え回路の動作について、図４を参照して説明する。説明を簡単にするために、電圧Ｖ１は電圧Ｖ２よりも高く、「Ｖ２＝０」であるとする。また、ＰチャネルＭＯＳトランジスタの閾値電圧Ｖｔｈは、「Ｖｔｈ＝０」であるとする。 The structure of the P channel MOS transistors M1 to M4 shown in FIG. 4 is the same as that of the first embodiment, and the P channel MOS transistors M1 to M4 are provided in each N well region of the P type silicon substrate 301. A p + region serving as a source region and a drain region is formed in each N well region, and an n + region serving as a bulk region is formed.
Next, the operation of the voltage switching circuit according to the second embodiment of the present invention will be described with reference to FIG. In order to simplify the description, it is assumed that the voltage V1 is higher than the voltage V2 and “V2 = 0”. The threshold voltage Vth of the P channel MOS transistor is assumed to be “Vth = 0”.

「Ｖｔｈ＝０」であるので、ＰチャネルＭＯＳトランジスタＭ１、Ｍ２、Ｍ３、Ｍ４は、ゲートソース間電圧ＶＧＳが負電圧である限り、オンする。
「Ｖｔｈ＝０」、「Ｖ１＞Ｖ２」より、ＰチャネルＭＯＳトランジスタＭ１のゲートドレイン間電圧ＶＧＤは負電圧となり、ＰチャネルＭＯＳトランジスタＭ２のゲートソース間電圧ＶＧＳは負電圧となり、ＰチャネルＭＯＳトランジスタＭ１とＰチャネルＭＯＳトランジスタＭ２はオンする。一方、ＰチャネルＭＯＳトランジスタＭ４のゲートソース間電圧ＶＧＳは正電圧となり、ＰチャネルＭＯＳトランジスタＭ３のゲートドレイン間電圧ＶＧＤは「０〔Ｖ〕」となるので、ＰチャネルＭＯＳトランジスタＭ４とＰチャネルＭＯＳトランジスタＭ３はオフする。よって、ＰチャネルＭＯＳトランジスタＭ１、Ｍ２のオン抵抗で僅かな漏れ電流により電圧Ｖ１から僅かに電圧降下した電圧Ｖｏｕｔが出力端子１０３より出力される。 Since “Vth = 0”, the P-channel MOS transistors M1, M2, M3, and M4 are turned on as long as the gate-source voltage VGS is a negative voltage.
From “Vth = 0” and “V1> V2”, the gate-drain voltage VGD of the P-channel MOS transistor M1 becomes a negative voltage, the gate-source voltage VGS of the P-channel MOS transistor M2 becomes a negative voltage, and the P-channel MOS transistor M1. And the P-channel MOS transistor M2 is turned on. On the other hand, the gate-source voltage VGS of the P-channel MOS transistor M4 is a positive voltage, and the gate-drain voltage VGD of the P-channel MOS transistor M3 is “0 [V]”, so that the P-channel MOS transistor M4 and the P-channel MOS transistor M3 turns off. Therefore, the voltage Vout, which is a voltage drop slightly from the voltage V1 due to a slight leakage current due to the ON resistance of the P-channel MOS transistors M1 and M2, is output from the output terminal 103.

ここで、漏れ電流Ｉｌｅａｋの解析を行う。
図４中に破線矢印で図示したように、漏れ電流Ｉｌｅａｋの経路は、オフしているＰチャネルＭＯＳトランジスタＭ３、Ｍ４、すなわち、弱反転領域で動作しているＰチャネルＭＯＳトランジスタのソースとドレインの間を通じて、高い方の電圧が入力される入力端子から低い方の電圧が入力される入力端子に流れる。 Here, the leakage current Ileak is analyzed.
As shown by the broken line arrows in FIG. 4, the path of the leakage current Ileak is the P channel MOS transistors M3 and M4 that are turned off, that is, the source and drain of the P channel MOS transistor operating in the weak inversion region. Through the interval, the input voltage is input from the input terminal to which the higher voltage is input to the input terminal to which the lower voltage is input.

ＰチャネルＭＯＳトランジスタＭ４のソース電圧Ｖ４は、ＰチャネルＭＯＳトランジスタＭ３、Ｍ４について、それぞれ前記漏れ電流の式（１）を立てたとき、それぞれの漏れ電流の式が等しくなるようなソース電圧であり、「Ｖ１＞Ｖ４＞０」なる値となる。ＰチャネルＭＯＳトランジスタＭ４のゲートソース間電圧ＶＧＳは、「ＶＧＳ＝Ｖ１−Ｖ４」となる。   The source voltage V4 of the P-channel MOS transistor M4 is a source voltage such that the respective leakage current equations are equal when the leakage current equation (1) is established for the P-channel MOS transistors M3 and M4, respectively. The value is “V1> V4> 0”. The gate-source voltage VGS of the P-channel MOS transistor M4 is “VGS = V1−V4”.

式（１）に「Ｖｔｈ＝０」を代入すると、本発明の第１実施形態に係る電圧切り替え回路の説明における式（３）と同じ式となり、式（３）に「ＶＧＳ＝Ｖ１−Ｖ４」を代入するとＰチャネルＭＯＳトランジスタＭ４の漏れ電流は本発明の第１実施形態に係る電圧切り替え回路の説明における式（４）と同じ式となる。
よって、本発明の第１実施形態に係る電圧切り替え回路の説明における式（５）より、Ｖ４がＶ１より十分小さいとき、左辺は負の指数オーダーの項「ｅｘｐ（−γ（Ｖ１−Ｖ４））」がかかっているので、右辺よりも極めて小さい。 When “Vth = 0” is substituted into Expression (1), the same expression as Expression (3) in the description of the voltage switching circuit according to the first embodiment of the present invention is obtained. In Expression (3), “VGS = V1−V4”. Is substituted, the leakage current of the P-channel MOS transistor M4 is the same as the expression (4) in the description of the voltage switching circuit according to the first embodiment of the present invention.
Therefore, from the expression (5) in the description of the voltage switching circuit according to the first embodiment of the present invention, when V4 is sufficiently smaller than V1, the left side is a negative exponent order term “exp (−γ (V1−V4))”. ”Is much smaller than the right side.

したがって、本発明の第２実施形態に係る電圧切り替え回路は、従来の電圧切り替え回路に比べて漏れ電流を極めて小さくすることができる。また、Ｖ４がＶ１と近い値をとるときは式（１）に示すように、ＰチャネルＭＯＳトランジスタＭ３を流れる電流が制限されるため、やはり従来の電圧切り替え回路に比べて漏れ電流を極めて小さくすることができる。   Therefore, the voltage switching circuit according to the second embodiment of the present invention can significantly reduce the leakage current as compared with the conventional voltage switching circuit. Further, when V4 takes a value close to V1, the current flowing through the P-channel MOS transistor M3 is limited as shown in the equation (1), so that the leakage current is extremely reduced as compared with the conventional voltage switching circuit. be able to.

以上のように、本発明の第２実施形態に係る電圧切り替え回路によれば、ダイオードによる電圧降下がなく、従来の電圧切り替え回路に比べて漏れ電流が小さいので、入力端子に接続される電源装置の大型化を招くことなく、低消費電力であるという効果を奏する。
また、この第２実施形態においても、ＰチャネルＭＯＳトランジスタＭ１のドレイン基板間ダイオード、つまり、ｐ＋領域からなるドレイン領域とｎ＋領域からなるバルク領域との間に形成されるダイオードの順方向は、入力端子１０１から出力端子１０３への方向となり、且つＰチャネルＭＯＳトランジスタＭ４のドレイン基板間ダイオード、つまり、ｐ＋領域からなるドレイン領域とｎ＋領域からなるバルク領域との間に形成されるダイオードの順方向は、入力端子１０２から出力端子１０３への方向となる。そのため、基板を介して入力端子１０１から１０２または入力端子１０２から１０１に漏れ電流Ｉｌｅａｋが流れることを抑制することができる。 As described above, according to the voltage switching circuit of the second embodiment of the present invention, there is no voltage drop due to the diode, and the leakage current is smaller than that of the conventional voltage switching circuit, so that the power supply device connected to the input terminal There is an effect of low power consumption without causing an increase in size.
Also in the second embodiment, the forward direction of the diode between the drain substrates of the P-channel MOS transistor M1, that is, the diode formed between the drain region composed of the p + region and the bulk region composed of the n + region is The forward direction of the diode formed between the terminal 101 and the output terminal 103 and between the drain substrate of the P-channel MOS transistor M4, that is, between the drain region composed of the p + region and the bulk region composed of the n + region is The direction is from the input terminal 102 to the output terminal 103. Therefore, it is possible to suppress the leakage current Ileak from flowing to the input terminals 101 to 102 or the input terminals 102 to 101 through the substrate.

（第３実施形態）
次に、本発明の第３実施形態に係る電圧切り替え回路の構成について、図５を参照して説明する。
本発明の第３実施形態に係る電圧切り替え回路は、入力端子１０１、１０２にそれぞれ電圧Ｖ１、Ｖ２が入力され、その電圧Ｖ１、Ｖ２のうち高い方の電圧を出力端子１０３に出力するものであって、ＰチャネルＭＯＳトランジスタＭ１、ＰチャネルＭＯＳトランジスタＭ２、ＰチャネルＭＯＳトランジスタＭ３、およびＰチャネルＭＯＳトランジスタＭ４を備えている。 (Third embodiment)
Next, the configuration of the voltage switching circuit according to the third embodiment of the present invention will be described with reference to FIG.
In the voltage switching circuit according to the third embodiment of the present invention, the voltages V1 and V2 are input to the input terminals 101 and 102, respectively, and the higher one of the voltages V1 and V2 is output to the output terminal 103. A P channel MOS transistor M1, a P channel MOS transistor M2, a P channel MOS transistor M3, and a P channel MOS transistor M4 are provided.

入力端子１０１には、ＰチャネルＭＯＳトランジスタＭ１のドレイン、およびＰチャネルＭＯＳトランジスタＭ３のゲートがそれぞれ接続されている。
入力端子１０２には、ＰチャネルＭＯＳトランジスタＭ４のドレイン、およびＰチャネルＭＯＳトランジスタＭ２のゲートがそれぞれ接続されている。
そして、ＰチャネルＭＯＳトランジスタＭ１のソース、ゲート、およびＰチャネルＭＯＳトランジスタＭ２のドレインがそれぞれ接続されている。また、ＰチャネルＭＯＳトランジスタＭ３のドレイン、およびＰチャネルＭＯＳトランジスタＭ４のソース、ゲートがそれぞれ接続されている。 The input terminal 101 is connected to the drain of the P-channel MOS transistor M1 and the gate of the P-channel MOS transistor M3.
The input terminal 102 is connected to the drain of the P-channel MOS transistor M4 and the gate of the P-channel MOS transistor M2.
The source and gate of the P channel MOS transistor M1 are connected to the drain of the P channel MOS transistor M2. The drain of the P channel MOS transistor M3 and the source and gate of the P channel MOS transistor M4 are connected to each other.

また、出力端子１０３には、ＰチャネルＭＯＳトランジスタＭ１のバルク、ＰチャネルＭＯＳトランジスタＭ２のソース、バルク、ＰチャネルＭＯＳトランジスタＭ３のソース、バルク、ＰチャネルＭＯＳトランジスタＭ４のバルクがそれぞれ接続されている。
入力端子１０１、１０２および出力端子１０３の接続先などは、第１実施形態の場合と同様である。また、図５に示すダイオードの意味は、図１の場合のダイオードと同様である。 The output terminal 103 is connected to the bulk of the P channel MOS transistor M1, the source of the P channel MOS transistor M2, the bulk, the source of the P channel MOS transistor M3, the bulk, and the bulk of the P channel MOS transistor M4.
The connection destinations of the input terminals 101 and 102 and the output terminal 103 are the same as in the case of the first embodiment. The meaning of the diode shown in FIG. 5 is the same as that of the diode in FIG.

また、図５に示すＰチャネルＭＯＳトランジスタＭ１〜Ｍ４の構造は、第１実施形態の場合と同様であって、ＰチャネルＭＯＳトランジスタＭ１〜Ｍ４は、Ｐ型シリコン基板３０１の各Ｎウェル領域内に形成され、各Ｎウェル領域にソース領域およびドレイン領域となるｐ＋領域が形成され、且つバルク領域となるｎ＋領域が形成されている。
次に、本発明の第３実施形態に係る電圧切り替え回路の動作について、図５を参照して説明する。説明を簡単にするために、電圧Ｖ１は電圧Ｖ２よりも高く、「Ｖ２＝０」であるとする。また、ＰチャネルＭＯＳトランジスタの閾値電圧Ｖｔｈは、「Ｖｔｈ＝０」であるとする。 The structure of the P channel MOS transistors M1 to M4 shown in FIG. 5 is the same as that of the first embodiment, and the P channel MOS transistors M1 to M4 are provided in each N well region of the P type silicon substrate 301. A p + region serving as a source region and a drain region is formed in each N well region, and an n + region serving as a bulk region is formed.
Next, the operation of the voltage switching circuit according to the third embodiment of the present invention will be described with reference to FIG. In order to simplify the description, it is assumed that the voltage V1 is higher than the voltage V2 and “V2 = 0”. The threshold voltage Vth of the P channel MOS transistor is assumed to be “Vth = 0”.

「Ｖｔｈ＝０」であるので、ＰチャネルＭＯＳトランジスタＭ１、Ｍ２、Ｍ３、Ｍ４は、ゲートソース間電圧ＶＧＳが負電圧である限り、オンする。
「Ｖｔｈ＝０」、「Ｖ１＞Ｖ２」より、ＰチャネルＭＯＳトランジスタＭ１のゲートドレイン間電圧ＶＧＤは負電圧となり、ＰチャネルＭＯＳトランジスタＭ２のゲートドレイン間電圧ＶＧＤは負電圧となり、ＰチャネルＭＯＳトランジスタＭ１とＰチャネルＭＯＳトランジスタＭ２はオンする。一方、ＰチャネルＭＯＳトランジスタＭ３のゲートソース間電圧ＶＧＳは正電圧となり、ＰチャネルＭＯＳトランジスタＭ４のゲートソース間電圧ＶＧＳは「０〔Ｖ〕」となるので、ＰチャネルＭＯＳトランジスタＭ４とＰチャネルＭＯＳトランジスタＭ３はオフする。よって、ＰチャネルＭＯＳトランジスタＭ１、Ｍ２のオン抵抗で漏れ電流により電圧Ｖ１から僅かに電圧降下した電圧Ｖｏｕｔが出力端子１０３より出力される。 Since “Vth = 0”, the P-channel MOS transistors M1, M2, M3, and M4 are turned on as long as the gate-source voltage VGS is a negative voltage.
From “Vth = 0” and “V1> V2”, the gate-drain voltage VGD of the P-channel MOS transistor M1 becomes a negative voltage, the gate-drain voltage VGD of the P-channel MOS transistor M2 becomes a negative voltage, and the P-channel MOS transistor M1 And the P-channel MOS transistor M2 is turned on. On the other hand, the gate-source voltage VGS of the P-channel MOS transistor M3 is a positive voltage, and the gate-source voltage VGS of the P-channel MOS transistor M4 is “0 [V]”, so that the P-channel MOS transistor M4 and the P-channel MOS transistor M3 turns off. Therefore, the voltage Vout, which is a slight voltage drop from the voltage V1 due to the leakage current due to the ON resistance of the P-channel MOS transistors M1 and M2, is output from the output terminal 103.

ここで、漏れ電流Ｉｌｅａｋの解析を行う。
図５中に破線矢印で図示したように、漏れ電流Ｉｌｅａｋの経路は、オフしているＰチャネルＭＯＳトランジスタＭ３、Ｍ４、すなわち、弱反転領域で動作しているＰチャネルＭＯＳトランジスタのソースとドレインの間を通じて、高い方の電圧が入力される入力端子から低い方の電圧が入力される入力端子に流れる。ＰチャネルＭＯＳトランジスタＭ３のゲートソース間電圧ＶＧＳは、「ＶＧＳ＝Ｖ１−Ｖｏｕｔ」となる。 Here, the leakage current Ileak is analyzed.
As shown by the broken line arrows in FIG. 5, the path of leakage current Ileak is the P channel MOS transistors M3 and M4 which are turned off, that is, the source and drain of the P channel MOS transistor operating in the weak inversion region. Through the interval, the input voltage is input from the input terminal to which the higher voltage is input to the input terminal to which the lower voltage is input. The gate-source voltage VGS of the P-channel MOS transistor M3 is “VGS = V1−Vout”.

前記式（１）に「Ｖｔｈ＝０」を代入すると本発明の第１実施形態に係る電圧切り替え回路の説明における式（３）となり、よって、漏れ電流Ｉｌｅａｋは、上述した本発明の実施形態１に係る電圧切り替え回路の説明と同様に、式（４）のＶ４をＶｏｕｔに置き換えた式（６）となる。   When “Vth = 0” is substituted into the equation (1), the equation (3) in the description of the voltage switching circuit according to the first embodiment of the present invention is obtained. Similarly to the description of the voltage switching circuit according to, Equation (6) is obtained by replacing V4 in Equation (4) with Vout.

Figure 0005677352
Figure 0005677352

式（２）と式（６）の大小関係を比較すると、次式（７）となる。   Comparing the magnitude relationship between the expressions (2) and (6), the following expression (7) is obtained.

Figure 0005677352
Figure 0005677352

式（７）からわかるように、左辺は負の指数オーダーの項「ｅｘｐ{−γ(Ｖ１−Ｖｏｕｔ)}」がかかっているので、右辺よりも極めて小さい。したがって、本発明の第３実施形態に係る電圧切り替え回路は、従来の電圧切り替え回路に比べて漏れ電流を極めて小さくすることができる。   As can be seen from equation (7), the left side is significantly smaller than the right side because the negative exponent order term “exp {−γ (V1−Vout)}” is applied. Therefore, the voltage switching circuit according to the third embodiment of the present invention can significantly reduce the leakage current as compared with the conventional voltage switching circuit.

以上のように、本発明の第３実施形態に係る電圧切り替え回路によれば、大きく電圧降下することなく、従来の電圧切り替え回路に比べて漏れ電流が小さい。そのため、入力端子に接続される電源装置の大型化を招くことなく、低消費電力であるという効果を奏する。
また、ＰチャネルＭＯＳトランジスタＭ２のドレイン基板間ダイオード、つまり、ｐ＋領域からなるドレイン領域とｎ＋領域からなるバルク領域との間に形成されるダイオードの順方向は、入力端子１０１から出力端子１０３への方向となり、且つＰチャネルＭＯＳトランジスタＭ３のドレイン基板間ダイオード、つまり、ｐ＋領域からなるドレイン領域とｎ＋領域からなるバルク領域との間に形成されるダイオードの順方向は、入力端子１０２から出力端子１０３への方向となる。そのため、基板を介して入力端子１０１から１０２または入力端子１０２から１０１に漏れ電流Ｉｌｅａｋが流れることを抑制することができる。 As described above, according to the voltage switching circuit of the third embodiment of the present invention, the leakage current is smaller than that of the conventional voltage switching circuit without causing a large voltage drop. Therefore, there is an effect of low power consumption without causing an increase in size of the power supply device connected to the input terminal.
The forward direction of the diode between the drain substrates of the P-channel MOS transistor M2, that is, the diode formed between the drain region composed of the p + region and the bulk region composed of the n + region is from the input terminal 101 to the output terminal 103. The forward direction of the diode between the drain substrates of the P-channel MOS transistor M3, that is, the diode formed between the drain region consisting of the p + region and the bulk region consisting of the n + region is from the input terminal 102 to the output terminal 103. The direction becomes. Therefore, it is possible to suppress the leakage current Ileak from flowing to the input terminals 101 to 102 or the input terminals 102 to 101 through the substrate.

なお、本発明の第３実施形態に係る電圧切り替え回路では、ＰチャネルＭＯＳトランジスタＭ１のバルクおよびＰチャネルＭＯＳトランジスタＭ２のバルクは共通の電圧とし、ＰチャネルＭＯＳトランジスタＭ４のバルクおよびＰチャネルＭＯＳトランジスタＭ３のバルクは共通の電圧としたが、ＰチャネルＭＯＳトランジスタＭ１のバルクをＰチャネルＭＯＳトランジスタＭ１のソースに接続し、ＰチャネルＭＯＳトランジスタＭ４のバルクをＰチャネルＭＯＳトランジスタＭ４のソースに接続してもよい。   In the voltage switching circuit according to the third embodiment of the present invention, the bulk of the P-channel MOS transistor M1 and the bulk of the P-channel MOS transistor M2 are the same voltage, and the bulk of the P-channel MOS transistor M4 and the P-channel MOS transistor M3. The bulk of P channel MOS transistor M1 may be connected to the source of P channel MOS transistor M1, and the bulk of P channel MOS transistor M4 may be connected to the source of P channel MOS transistor M4. .

このときの電圧切り替え回路を図６に示す。このとき、図６に示したドレイン基板間ダイオードの向きは、図５に示したドレイン基板間ダイオードの向きと同じであるので、ＰチャネルＭＯＳトランジスタＭ１のバルクおよびＰチャネルＭＯＳトランジスタＭ２のバルク、ＰチャネルＭＯＳトランジスタＭ４のバルクおよびＰチャネルＭＯＳトランジスタＭ３のバルクをそれぞれ共通の電圧とした場合と同等の効果を奏する。   The voltage switching circuit at this time is shown in FIG. At this time, since the direction of the drain-to-substrate diode shown in FIG. 6 is the same as the direction of the drain-to-substrate diode shown in FIG. 5, the bulk of P channel MOS transistor M1 and the bulk of P channel MOS transistor M2 The same effect is obtained as when the bulk of the channel MOS transistor M4 and the bulk of the P-channel MOS transistor M3 are set to a common voltage.

（第４実施形態）
次に、本発明の第４実施形態に係る電圧切り替え回路の構成について、図７を参照して説明する。
本発明の第４実施形態に係る電圧切り替え回路は、入力端子１０１、１０２にそれぞれ電圧Ｖ１、Ｖ２が入力され、その電圧Ｖ１、Ｖ２のうち高い方の電圧を出力端子１０３に出力するものであって、ＰチャネルＭＯＳトランジスタＭ１、ＰチャネルＭＯＳトランジスタＭ２、ＰチャネルＭＯＳトランジスタＭ３、およびＰチャネルＭＯＳトランジスタＭ４を備えている。 (Fourth embodiment)
Next, the configuration of the voltage switching circuit according to the fourth embodiment of the present invention will be described with reference to FIG.
In the voltage switching circuit according to the fourth embodiment of the present invention, the voltages V1 and V2 are input to the input terminals 101 and 102, respectively, and the higher one of the voltages V1 and V2 is output to the output terminal 103. A P channel MOS transistor M1, a P channel MOS transistor M2, a P channel MOS transistor M3, and a P channel MOS transistor M4 are provided.

入力端子１０１には、ＰチャネルＭＯＳトランジスタＭ１のソース、バルク、およびＰチャネルＭＯＳトランジスタＭ３のゲート、がそれぞれ接続されている。
入力端子１０２には、ＰチャネルＭＯＳトランジスタＭ４のソース、バルク、ＰチャネルＭＯＳトランジスタＭ２のゲートがそれぞれ接続されている。
そして、ＰチャネルＭＯＳトランジスタＭ１のドレイン、ゲート、とＰチャネルＭＯＳトランジスタＭ２のドレインとが接続され、ＰチャネルＭＯＳトランジスタＭ３のドレインとＰチャネルＭＯＳトランジスタＭ４のドレイン、ゲートが接続されている。 The input terminal 101 is connected to the source and bulk of the P-channel MOS transistor M1 and the gate of the P-channel MOS transistor M3.
The input terminal 102 is connected to the source of the P-channel MOS transistor M4, the bulk, and the gate of the P-channel MOS transistor M2.
The drain and gate of the P channel MOS transistor M1 are connected to the drain of the P channel MOS transistor M2, and the drain of the P channel MOS transistor M3 and the drain and gate of the P channel MOS transistor M4 are connected.

また、出力端子１０３には、ＰチャネルＭＯＳトランジスタＭ２のソース、バルク、ＰチャネルＭＯＳトランジスタＭ３のソース、バルクがそれぞれ接続されている。
入力端子１０１、１０２および出力端子１０３の接続先などは、第１実施形態の場合と同様である。また、図７に示すダイオードの意味は、図１の場合のダイオードと同様である。 The output terminal 103 is connected to the source and bulk of the P-channel MOS transistor M2 and the source and bulk of the P-channel MOS transistor M3.
The connection destinations of the input terminals 101 and 102 and the output terminal 103 are the same as in the case of the first embodiment. The meaning of the diode shown in FIG. 7 is the same as that of the diode in FIG.

また、図７に示すＰチャネルＭＯＳトランジスタＭ１〜Ｍ４の構造は、第１実施形態の場合と同様であって、ＰチャネルＭＯＳトランジスタＭ１〜Ｍ４は、Ｐ型シリコン基板３０１の各Ｎウェル領域内に形成され、各Ｎウェル領域にソース領域およびドレイン領域となるｐ＋領域が形成され、且つバルク領域となるｎ＋領域が形成されている。
次に、本発明の第４実施形態に係る電圧切り替え回路の動作について、図７を参照して説明する。説明を簡単にするために、電圧Ｖ１は電圧Ｖ２よりも高く、「Ｖ２＝０」であるとする。また、ＰチャネルＭＯＳトランジスタの閾値電圧Ｖｔｈは、「Ｖｔｈ＝０」であるとする。 The structure of the P channel MOS transistors M1 to M4 shown in FIG. 7 is the same as that of the first embodiment, and the P channel MOS transistors M1 to M4 are provided in each N well region of the P type silicon substrate 301. A p + region serving as a source region and a drain region is formed in each N well region, and an n + region serving as a bulk region is formed.
Next, the operation of the voltage switching circuit according to the fourth embodiment of the present invention will be described with reference to FIG. In order to simplify the description, it is assumed that the voltage V1 is higher than the voltage V2 and “V2 = 0”. The threshold voltage Vth of the P channel MOS transistor is assumed to be “Vth = 0”.

「Ｖｔｈ＝０」なので、ＰチャネルＭＯＳトランジスタＭ１、Ｍ２、Ｍ３、Ｍ４は、ゲートソース間電圧ＶＧＳが負電圧である限り、オンする。
「Ｖｔｈ＝０」、「Ｖ１＞Ｖ２」より、ＰチャネルＭＯＳトランジスタＭ１のゲートソース間電圧ＶＧＳは負電圧となり、ＰチャネルＭＯＳトランジスタＭ２のゲートドレイン間電圧ＶＧＤは負電圧となり、ＰチャネルＭＯＳトランジスタＭ１とＰチャネルＭＯＳトランジスタＭ２はオンする。一方、ＰチャネルＭＯＳトランジスタＭ３のゲートソース間電圧ＶＧＳは正電圧となり、ＰチャネルＭＯＳトランジスタＭ４のゲートドレイン間電圧ＶＧＤは「０〔Ｖ〕」となるので、ＰチャネルＭＯＳトランジスタＭ４およびＰチャネルＭＯＳトランジスタＭ３はオフする。よって、ＰチャネルＭＯＳトランジスタＭ１、Ｍ２のオン抵抗で僅かな漏れ電流により電圧Ｖ１から僅かに電圧降下した電圧Ｖｏｕｔが出力端子１０３より出力される。 Since “Vth = 0”, the P-channel MOS transistors M1, M2, M3, and M4 are turned on as long as the gate-source voltage VGS is a negative voltage.
From “Vth = 0” and “V1> V2”, the gate-source voltage VGS of the P-channel MOS transistor M1 becomes a negative voltage, the gate-drain voltage VGD of the P-channel MOS transistor M2 becomes a negative voltage, and the P-channel MOS transistor M1 And the P-channel MOS transistor M2 is turned on. On the other hand, the gate-source voltage VGS of the P-channel MOS transistor M3 becomes a positive voltage, and the gate-drain voltage VGD of the P-channel MOS transistor M4 becomes “0 [V]”, so that the P-channel MOS transistor M4 and the P-channel MOS transistor M3 turns off. Therefore, the voltage Vout, which is a voltage drop slightly from the voltage V1 due to a slight leakage current due to the ON resistance of the P-channel MOS transistors M1 and M2, is output from the output terminal 103.

ここで、漏れ電流Ｉｌｅａｋの解析を行う。
図７中に破線矢印で図示したように、漏れ電流Ｉｌｅａｋの経路は、オフしているＰチャネルＭＯＳトランジスタＭ３、Ｍ４、すなわち、弱反転領域で動作しているＰチャネルＭＯＳトランジスタのソースとドレインの間を通じて、高い方の電圧が入力される入力端子から低い方の電圧が入力される入力端子に流れる。ＰチャネルＭＯＳトランジスタＭ３のゲートソース間電圧ＶＧＳは、「ＶＧＳ＝Ｖ１−Ｖｏｕｔ」となる。 Here, the leakage current Ileak is analyzed.
As shown by the broken line arrows in FIG. 7, the path of the leakage current Ileak is the P channel MOS transistors M3 and M4 that are turned off, that is, the source and drain of the P channel MOS transistor operating in the weak inversion region. Through the interval, the input voltage is input from the input terminal to which the higher voltage is input to the input terminal to which the lower voltage is input. The gate-source voltage VGS of the P-channel MOS transistor M3 is “VGS = V1−Vout”.

前記式（１）に「Ｖｔｈ＝０」を代入すると本発明の第１実施形態に係る電圧切り替え回路の説明における式（３）と同じ式となり、よって、漏れ電流Ｉｌｅａｋは、上述した本発明の実施形態３に係る電圧切り替え回路の説明と同様に、式（６）で表される。
よって、本発明の第３実施形態に係る電圧切り替え回路の説明における式（７）からわかるように、左辺は負の指数オーダーの項「ｅｘｐ｛−γ（Ｖ１−Ｖｏｕｔ）｝」がかかっているので、右辺よりも極めて小さい。したがって、本発明の第４実施形態に係る電圧切り替え回路は、従来の電圧切り替え回路に比べて漏れ電流を極めて小さくすることができる。 By substituting “Vth = 0” into the equation (1), the equation becomes the same as the equation (3) in the description of the voltage switching circuit according to the first embodiment of the present invention. Therefore, the leakage current Ileak is the above-described equation of the present invention. Similar to the description of the voltage switching circuit according to the third embodiment, it is expressed by Expression (6).
Therefore, as can be seen from Expression (7) in the description of the voltage switching circuit according to the third embodiment of the present invention, the left-hand side has a negative exponent order term “exp {−γ (V1−Vout)}”. So it is much smaller than the right side. Therefore, the voltage switching circuit according to the fourth embodiment of the present invention can significantly reduce the leakage current as compared with the conventional voltage switching circuit.

以上のように、本発明の第４実施形態に係る電圧切り替え回路によれば、ダイオードによる電圧降下がなく、従来の電圧切り替え回路に比べて漏れ電流が小さいので、入力端子に接続される電源装置の大型化を招くことなく、低消費電力であるという効果を奏する。
また、この第４実施形態においても、ＰチャネルＭＯＳトランジスタＭ２のドレイン基板間ダイオード、つまり、ｐ＋領域からなるドレイン領域とｎ＋領域からなるバルク領域との間に形成されるダイオードの順方向は、入力端子１０１から出力端子１０３への方向となり、且つＰチャネルＭＯＳトランジスタＭ３のドレイン基板間ダイオード、つまり、ｐ＋領域からなるドレイン領域とｎ＋領域からなるバルク領域との間に形成されるダイオードの順方向は、入力端子１０２から出力端子１０３への方向となる。そのため、基板を介して入力端子１０１から１０２または入力端子１０２から１０１に漏れ電流Ｉｌｅａｋが流れることを抑制することができる。 As described above, according to the voltage switching circuit of the fourth embodiment of the present invention, there is no voltage drop due to the diode, and the leakage current is smaller than that of the conventional voltage switching circuit, so that the power supply device connected to the input terminal There is an effect of low power consumption without causing an increase in size.
Also in the fourth embodiment, the forward direction of the diode between the drain substrates of the P-channel MOS transistor M2, that is, the diode formed between the drain region composed of the p + region and the bulk region composed of the n + region is The forward direction of the diode formed between the terminal 101 and the output terminal 103 and between the drain substrate of the P-channel MOS transistor M3, that is, between the drain region composed of the p + region and the bulk region composed of the n + region is The direction is from the input terminal 102 to the output terminal 103. Therefore, it is possible to suppress the leakage current Ileak from flowing to the input terminals 101 to 102 or the input terminals 102 to 101 through the substrate.

（第５実施形態）
次に、本発明の第５実施形態に係る電圧切り替え回路の構成について、図８を参照して説明する。
本発明の第５実施形態に係る電圧切り替え回路は、入力端子１０１、１０２にそれぞれ電圧Ｖ１、Ｖ２が入力され、その電圧Ｖ１、Ｖ２のうち高い方の電圧を出力端子１０３に出力するものであって、ＰチャネルＭＯＳトランジスタＭ１、ＰチャネルＭＯＳトランジスタＭ２、ＰチャネルＭＯＳトランジスタＭ３、およびＰチャネルＭＯＳトランジスタＭ４を備えている。 (Fifth embodiment)
Next, the configuration of the voltage switching circuit according to the fifth embodiment of the present invention will be described with reference to FIG.
In the voltage switching circuit according to the fifth embodiment of the present invention, the voltages V1 and V2 are input to the input terminals 101 and 102, respectively, and the higher one of the voltages V1 and V2 is output to the output terminal 103. A P channel MOS transistor M1, a P channel MOS transistor M2, a P channel MOS transistor M3, and a P channel MOS transistor M4 are provided.

入力端子１０１には、ＰチャネルＭＯＳトランジスタＭ１のドレイン、ＰチャネルＭＯＳトランジスタＭ３のゲートがそれぞれ接続されている。
入力端子１０２には、ＰチャネルＭＯＳトランジスタＭ４のドレイン、およびＰチャネルＭＯＳトランジスタＭ１のゲート、がそれぞれ接続されている。
そして、ＰチャネルＭＯＳトランジスタＭ１のソースとＰチャネルＭＯＳトランジスタＭ２のドレインが接続されている。また、ＰチャネルＭＯＳトランジスタＭ３のドレインとＰチャネルＭＯＳトランジスタＭ４のゲート、ソースが接続されている。 The input terminal 101 is connected to the drain of the P-channel MOS transistor M1 and the gate of the P-channel MOS transistor M3.
The input terminal 102 is connected to the drain of the P-channel MOS transistor M4 and the gate of the P-channel MOS transistor M1.
The source of the P channel MOS transistor M1 and the drain of the P channel MOS transistor M2 are connected. Further, the drain of the P channel MOS transistor M3 and the gate and source of the P channel MOS transistor M4 are connected.

また、出力端子１０３には、ＰチャネルＭＯＳトランジスタＭ１のバルク、ＰチャネルＭＯＳトランジスタＭ２のソース、バルク、ＰチャネルＭＯＳトランジスタＭ３のソース、バルク、およびＰチャネルＭＯＳトランジスタＭ４のバルクがそれぞれ接続されている。
入力端子１０１、１０２および出力端子１０３の接続先などは、第１実施形態の場合と同様である。また、図８に示すダイオードの意味は、図１の場合のダイオードと同様である。 Further, the bulk of the P channel MOS transistor M1, the source of the P channel MOS transistor M2, the bulk, the source of the P channel MOS transistor M3, the bulk, and the bulk of the P channel MOS transistor M4 are connected to the output terminal 103, respectively. .
The connection destinations of the input terminals 101 and 102 and the output terminal 103 are the same as in the case of the first embodiment. The meaning of the diode shown in FIG. 8 is the same as that of the diode in FIG.

また、図８に示すＰチャネルＭＯＳトランジスタＭ１〜Ｍ４の構造は、第１実施形態の場合と同様であって、ＰチャネルＭＯＳトランジスタＭ１〜Ｍ４は、Ｐ型シリコン基板３０１の各Ｎウェル領域内に形成され、各Ｎウェル領域にソース領域およびドレイン領域となるｐ＋領域が形成され、且つバルク領域となるｎ＋領域が形成されている。
次に、本発明の第５実施形態に係る電圧切り替え回路の動作について、図８を参照して説明する。説明を簡単にするために、電圧Ｖ１は電圧Ｖ２よりも高く、「Ｖ２＝０」であるとする。また、ＰチャネルＭＯＳトランジスタの閾値電圧Ｖｔｈは、「Ｖｔｈ＝０」であるとする。 The structure of the P channel MOS transistors M1 to M4 shown in FIG. 8 is the same as that of the first embodiment, and the P channel MOS transistors M1 to M4 are formed in each N well region of the P type silicon substrate 301. A p + region serving as a source region and a drain region is formed in each N well region, and an n + region serving as a bulk region is formed.
Next, the operation of the voltage switching circuit according to the fifth embodiment of the present invention will be described with reference to FIG. In order to simplify the description, it is assumed that the voltage V1 is higher than the voltage V2 and “V2 = 0”. The threshold voltage Vth of the P channel MOS transistor is assumed to be “Vth = 0”.

「Ｖｔｈ＝０」であるので、ＰチャネルＭＯＳトランジスタＭ１、Ｍ２、Ｍ３、Ｍ４は、ゲートソース間電圧ＶＧＳが負電圧である限り、オンする。
「Ｖｔｈ＝０」、「Ｖ１＞Ｖ２」より、ＰチャネルＭＯＳトランジスタＭ１のゲートドレイン間電圧ＶＧＤは負電圧となり、ＰチャネルＭＯＳトランジスタＭ２のゲートドレイン間電圧ＶＧＤは負電圧となり、ＰチャネルＭＯＳトランジスタＭ１とＰチャネルＭＯＳトランジスタＭ２はオンする。一方、ＰチャネルＭＯＳトランジスタＭ３のゲートソース間電圧ＶＧＳは正電圧となり、ＰチャネルＭＯＳトランジスタＭ４のゲートソース間電圧ＶＧＳは「０〔Ｖ〕」となるので、ＰチャネルＭＯＳトランジスタＭ４とＰチャネルＭＯＳトランジスタＭ３はオフする。よって、ＰチャネルＭＯＳトランジスタＭ１、Ｍ２のオン抵抗で僅かな漏れ電流により電圧Ｖ１から僅かに電圧降下した電圧Ｖｏｕｔが出力端子１０３より出力される。 Since “Vth = 0”, the P-channel MOS transistors M1, M2, M3, and M4 are turned on as long as the gate-source voltage VGS is a negative voltage.
From “Vth = 0” and “V1> V2”, the gate-drain voltage VGD of the P-channel MOS transistor M1 becomes a negative voltage, the gate-drain voltage VGD of the P-channel MOS transistor M2 becomes a negative voltage, and the P-channel MOS transistor M1 And the P-channel MOS transistor M2 is turned on. On the other hand, the gate-source voltage VGS of the P-channel MOS transistor M3 is a positive voltage, and the gate-source voltage VGS of the P-channel MOS transistor M4 is “0 [V]”, so that the P-channel MOS transistor M4 and the P-channel MOS transistor M3 turns off. Therefore, the voltage Vout, which is a voltage drop slightly from the voltage V1 due to a slight leakage current due to the ON resistance of the P-channel MOS transistors M1 and M2, is output from the output terminal 103.

ここで、漏れ電流Ｉｌｅａｋの解析を行う。
図８中に破線矢印で図示したように、漏れ電流Ｉｌｅａｋの経路は、オフしているＰチャネルＭＯＳトランジスタＭ３、Ｍ４、すなわち、弱反転領域で動作しているＰチャネルＭＯＳトランジスタのソースとドレインの間を通じて、高い方の電圧が入力される入力端子から低い方の電圧が入力される入力端子に流れる。ＰチャネルＭＯＳトランジスタＭ３のゲートソース間電圧ＶＧＳは、「ＶＧＳ＝Ｖ１−Ｖｏｕｔ」となる。 Here, the leakage current Ileak is analyzed.
As shown by the broken line arrows in FIG. 8, the path of the leakage current Ileak is the P channel MOS transistors M3 and M4 which are turned off, that is, the source and drain of the P channel MOS transistor operating in the weak inversion region. Through the interval, the input voltage is input from the input terminal to which the higher voltage is input to the input terminal to which the lower voltage is input. The gate-source voltage VGS of the P-channel MOS transistor M3 is “VGS = V1−Vout”.

前記式（１）に「Ｖｔｈ＝０」を代入すると本発明の第１実施形態に係る電圧切り替え回路の説明における式（３）と同じ式となり、よって、漏れ電流Ｉｌｅａｋは、上述した本発明の実施形態３に係る電圧切り替え回路の説明と同様に、式（６）で表される。
よって、本発明の第３実施形態に係る電圧切り替え回路の説明における式（７）からわかるように、左辺は負の指数オーダーの項「ｅｘｐ｛−γ（Ｖ１−Ｖｏｕｔ）｝」がかかっているので、右辺よりも極めて小さい。 By substituting “Vth = 0” into the equation (1), the equation becomes the same as the equation (3) in the description of the voltage switching circuit according to the first embodiment of the present invention. Therefore, the leakage current Ileak is the above-described equation of the present invention. Similar to the description of the voltage switching circuit according to the third embodiment, it is expressed by Expression (6).
Therefore, as can be seen from Expression (7) in the description of the voltage switching circuit according to the third embodiment of the present invention, the left-hand side has a negative exponent order term “exp {−γ (V1−Vout)}”. So it is much smaller than the right side.

したがって、本発明の第５実施形態に係る電圧切り替え回路は、従来の電圧切り替え回路に比べて漏れ電流を極めて小さくすることができる。
次に、電圧Ｖ２は電圧Ｖ１よりも高く、「Ｖ１＝０」であるとする。
「Ｖｔｈ＝０」、「Ｖ２＞Ｖ１」より、ＰチャネルＭＯＳトランジスタＭ１のゲートドレイン間電圧ＶＧＤは正電圧となり、ＰチャネルＭＯＳトランジスタＭ２のゲートソース間電圧ＶＧＳは「０〔Ｖ〕」となり、ＰチャネルＭＯＳトランジスタＭ１とＰチャネルＭＯＳトランジスタＭ２はオフする。一方、ＰチャネルＭＯＳトランジスタＭ４のゲートドレイン間電圧ＶＧＤは負電圧となり、ＰチャネルＭＯＳトランジスタＭ３のゲートドレイン間電圧ＶＧＤは負電圧となるので、ＰチャネルＭＯＳトランジスタＭ４とＰチャネルＭＯＳトランジスタＭ３はオンする。よって、ＰチャネルＭＯＳトランジスタＭ４、Ｍ３のオン抵抗で僅かな漏れ電流により電圧Ｖ２から僅かに電圧降下した電圧Ｖｏｕｔが出力端子１０３より出力される。 Therefore, the voltage switching circuit according to the fifth embodiment of the present invention can significantly reduce the leakage current as compared with the conventional voltage switching circuit.
Next, it is assumed that the voltage V2 is higher than the voltage V1 and “V1 = 0”.
From “Vth = 0” and “V2> V1”, the gate-drain voltage VGD of the P-channel MOS transistor M1 becomes a positive voltage, the gate-source voltage VGS of the P-channel MOS transistor M2 becomes “0 [V]”, and P Channel MOS transistor M1 and P channel MOS transistor M2 are turned off. On the other hand, the gate-drain voltage VGD of the P-channel MOS transistor M4 becomes a negative voltage, and the gate-drain voltage VGD of the P-channel MOS transistor M3 becomes a negative voltage, so that the P-channel MOS transistor M4 and the P-channel MOS transistor M3 are turned on. . Therefore, a voltage Vout that is slightly lowered from the voltage V2 due to a slight leakage current due to the on-resistance of the P-channel MOS transistors M4 and M3 is output from the output terminal 103.

ここで、漏れ電流Ｉｌｅａｋの解析を行う。
漏れ電流Ｉｌｅａｋの経路は、オフしているＰチャネルＭＯＳトランジスタＭ１、Ｍ２、すなわち、弱反転領域で動作しているＰチャネルＭＯＳトランジスタのソースとドレインの間を通じて、高い方の電圧が入力される入力端子から低い方の電圧が入力される入力端子に流れる。ＰチャネルＭＯＳトランジスタＭ１のソース電圧Ｖ３は、ＰチャネルＭＯＳトランジスタＭ１、Ｍ２について、それぞれ前記漏れ電流の式（１）を立てたとき、それぞれの漏れ電流の式が等しくなるようなソース電圧であり、「Ｖ２＞Ｖ３＞０」なる値となる。ＰチャネルＭＯＳトランジスタＭ１のゲートソース間電圧ＶＧＳは、「ＶＧＳ＝Ｖ２−Ｖ３」となる。 Here, the leakage current Ileak is analyzed.
The path of the leakage current Ileak is an input through which the higher voltage is input through the source and drain of the P-channel MOS transistors M1 and M2 that are turned off, that is, the P-channel MOS transistor operating in the weak inversion region. The lower voltage flows from the terminal to the input terminal. The source voltage V3 of the P-channel MOS transistor M1 is a source voltage such that the respective leakage current equations are equal when the leakage current equation (1) is established for the P-channel MOS transistors M1 and M2, respectively. The value is “V2>V3> 0”. The gate-source voltage VGS of the P-channel MOS transistor M1 is “VGS = V2−V3”.

式（１）に「Ｖｔｈ＝０」を代入すると本発明の第１実施形態に係る電圧切り替え回路の説明における式（３）となり、漏れ電流Ｉｌｅａｋは、「ＶＧＳ＝Ｖ２−Ｖ３」を代入すると次式（８）となる。   Substituting “Vth = 0” into Equation (1) yields Equation (3) in the description of the voltage switching circuit according to the first embodiment of the present invention, and the leakage current Ileak is expressed as follows when “VGS = V2−V3” is substituted. Equation (8) is obtained.

Figure 0005677352
Figure 0005677352

式（２）と式（８）の大小関係を比較すると、次式（９）となる。   Comparing the magnitude relationship between Expression (2) and Expression (8), the following Expression (9) is obtained.

Figure 0005677352
Figure 0005677352

よって、式（９）からわかるように、Ｖ３がＶ２より十分小さいとき、左辺は負の指数オーダーの項「ｅｘｐ（−γ（Ｖ２−Ｖ３））」がかかっているので、右辺よりも極めて小さい。
したがって、本発明の第５実施形態に係る電圧切り替え回路は、従来の電圧切り替え回路に比べて漏れ電流を極めて小さくすることができる。また、Ｖ３がＶ２と近い値をとるときは式（１）からわかるように、ＰチャネルＭＯＳトランジスタＭ２を流れる電流が制限されるため、やはり従来の電圧切り替え回路に比べて漏れ電流を極めて小さくすることができる。 Therefore, as can be seen from the equation (9), when V3 is sufficiently smaller than V2, the left side has a negative exponent order term “exp (−γ (V2−V3))”, which is extremely smaller than the right side. .
Therefore, the voltage switching circuit according to the fifth embodiment of the present invention can significantly reduce the leakage current as compared with the conventional voltage switching circuit. Further, when V3 takes a value close to V2, as can be seen from the equation (1), the current flowing through the P-channel MOS transistor M2 is limited, so that the leakage current is extremely reduced as compared with the conventional voltage switching circuit. be able to.

以上のように、本発明の第５実施形態に係る電圧切り替え回路によれば、ダイオードによる電圧降下がなく、従来の電圧切り替え回路に比べて漏れ電流が小さいので、入力端子に接続される電源装置の大型化を招くことなく、低消費電力であるという効果を奏する。
また、ＰチャネルＭＯＳトランジスタＭ１のドレイン基板間ダイオード、つまり、ｐ＋領域からなるドレイン領域とｎ＋領域からなるバルク領域との間に形成されるダイオードの順方向は、入力端子１０１から出力端子１０３への方向となり、且つＰチャネルＭＯＳトランジスタＭ３のドレイン基板間ダイオード、つまり、ｐ＋領域からなるドレイン領域とｎ＋領域からなるバルク領域との間に形成されるダイオードの順方向は、入力端子１０２から出力端子１０３への方向となる。そのため、基板を介して入力端子１０１から１０２または入力端子１０２から１０１に漏れ電流Ｉｌｅａｋが流れることを抑制することができる。 As described above, according to the voltage switching circuit of the fifth embodiment of the present invention, there is no voltage drop due to the diode, and the leakage current is smaller than that of the conventional voltage switching circuit, so that the power supply device connected to the input terminal There is an effect of low power consumption without causing an increase in size.
Further, the forward direction of the drain-to-substrate diode of the P-channel MOS transistor M 1, that is, the diode formed between the drain region composed of the p + region and the bulk region composed of the n + region is from the input terminal 101 to the output terminal 103. The forward direction of the diode between the drain substrates of the P-channel MOS transistor M3, that is, the diode formed between the drain region consisting of the p + region and the bulk region consisting of the n + region is from the input terminal 102 to the output terminal 103. The direction becomes. Therefore, it is possible to suppress the leakage current Ileak from flowing to the input terminals 101 to 102 or the input terminals 102 to 101 through the substrate.

なお、本発明の第５実施形態に係る電圧切り替え回路では、ＰチャネルＭＯＳトランジスタＭ１のバルクおよびＰチャネルＭＯＳトランジスタＭ２のバルクは共通の電圧とし、ＰチャネルＭＯＳトランジスタＭ４のバルクおよびＰチャネルＭＯＳトランジスタＭ３のバルクは共通の電圧としたが、ＰチャネルＭＯＳトランジスタＭ１のバルクをＰチャネルＭＯＳトランジスタＭ１のソースに接続し、ＰチャネルＭＯＳトランジスタＭ４のバルクをＰチャネルＭＯＳトランジスタＭ４のソースに接続してもよい。   In the voltage switching circuit according to the fifth embodiment of the present invention, the bulk of the P-channel MOS transistor M1 and the bulk of the P-channel MOS transistor M2 are common voltages, and the bulk of the P-channel MOS transistor M4 and the P-channel MOS transistor M3. The bulk of P channel MOS transistor M1 may be connected to the source of P channel MOS transistor M1, and the bulk of P channel MOS transistor M4 may be connected to the source of P channel MOS transistor M4. .

このときの電圧切り替え回路を図９に示す。このとき、図９に示したドレイン基板間ダイオードの向きは、図８に示したドレイン基板間ダイオードの向きと同じであるので、ＰチャネルＭＯＳトランジスタＭ１のバルクおよびＰチャネルＭＯＳトランジスタＭ２のバルクは共通の電圧とし、ＰチャネルＭＯＳトランジスタＭ４のバルクおよびＰチャネルＭＯＳトランジスタＭ３のバルクは共通の電圧とした場合と同等の効果を奏する。   A voltage switching circuit at this time is shown in FIG. At this time, since the direction of the drain-to-substrate diode shown in FIG. 9 is the same as the direction of the drain-to-substrate diode shown in FIG. 8, the bulk of the P-channel MOS transistor M1 and the bulk of the P-channel MOS transistor M2 are common. The bulk of the P-channel MOS transistor M4 and the bulk of the P-channel MOS transistor M3 have the same effect as the common voltage.

（第６実施形態）
次に、本発明の第６実施形態に係る電圧切り替え回路の構成について、図１０を参照して説明する。
本発明の第６実施形態に係る電圧切り替え回路は、入力端子１０１、１０２にそれぞれ電圧Ｖ１、Ｖ２が入力され、その電圧Ｖ１、Ｖ２のうち高い方の電圧を出力端子１０３に出力するものであって、ＰチャネルＭＯＳトランジスタＭ１、ＰチャネルＭＯＳトランジスタＭ２、ＰチャネルＭＯＳトランジスタＭ３、およびＰチャネルＭＯＳトランジスタＭ４を備えている。 (Sixth embodiment)
Next, the configuration of the voltage switching circuit according to the sixth embodiment of the present invention will be described with reference to FIG.
In the voltage switching circuit according to the sixth embodiment of the present invention, the voltages V1 and V2 are input to the input terminals 101 and 102, respectively, and the higher one of the voltages V1 and V2 is output to the output terminal 103. A P channel MOS transistor M1, a P channel MOS transistor M2, a P channel MOS transistor M3, and a P channel MOS transistor M4 are provided.

入力端子１０１には、ＰチャネルＭＯＳトランジスタＭ１のドレイン、ＰチャネルＭＯＳトランジスタＭ３のゲートがそれぞれ接続されている。
入力端子１０２には、ＰチャネルＭＯＳトランジスタＭ４のソース、バルク、ＰチャネルＭＯＳトランジスタＭ１のゲートがそれぞれ接続されている。
そして、ＰチャネルＭＯＳトランジスタＭ１のソース、バルク、ＰチャネルＭＯＳトランジスタＭ２のソース、バルクがそれぞれ接続されている。また、ＰチャネルＭＯＳトランジスタＭ３のドレインとＰチャネルＭＯＳトランジスタＭ４のドレイン、ゲートが接続されている。 The input terminal 101 is connected to the drain of the P-channel MOS transistor M1 and the gate of the P-channel MOS transistor M3.
The input terminal 102 is connected to the source of the P-channel MOS transistor M4, the bulk, and the gate of the P-channel MOS transistor M1.
The source and bulk of the P channel MOS transistor M1 are connected to the source and bulk of the P channel MOS transistor M2. The drain of the P channel MOS transistor M3 is connected to the drain and gate of the P channel MOS transistor M4.

また、出力端子１０３には、ＰチャネルＭＯＳトランジスタＭ２のゲート、ドレイン、ＰチャネルＭＯＳトランジスタＭ３のソース、バルクがそれぞれ接続されている。
入力端子１０１、１０２および出力端子１０３の接続先などは、第１実施形態の場合と同様である。また、図１０に示すダイオードの意味は、図１の場合のダイオードと同様である。 The output terminal 103 is connected to the gate and drain of the P-channel MOS transistor M2, and the source and bulk of the P-channel MOS transistor M3.
The connection destinations of the input terminals 101 and 102 and the output terminal 103 are the same as in the case of the first embodiment. The meaning of the diode shown in FIG. 10 is the same as that of the diode in FIG.

また、図１０に示すＰチャネルＭＯＳトランジスタＭ１〜Ｍ４の構造は、第１実施形態の場合と同様であって、ＰチャネルＭＯＳトランジスタＭ１〜Ｍ４は、Ｐ型シリコン基板３０１の各Ｎウェル領域内に形成され、各Ｎウェル領域にソース領域およびドレイン領域となるｐ＋領域が形成され、且つバルク領域となるｎ＋領域が形成されている。   The structure of the P channel MOS transistors M1 to M4 shown in FIG. 10 is the same as that of the first embodiment, and the P channel MOS transistors M1 to M4 are provided in each N well region of the P type silicon substrate 301. A p + region serving as a source region and a drain region is formed in each N well region, and an n + region serving as a bulk region is formed.

次に、本発明の第６実施形態に係る電圧切り替え回路の動作について、図１０を参照して説明する。説明を簡単にするために、電圧Ｖ１は電圧Ｖ２よりも高く、「Ｖ２＝０」であるとする。また、ＰチャネルＭＯＳトランジスタの閾値電圧Ｖｔｈは、「Ｖｔｈ＝０」であるとする。   Next, the operation of the voltage switching circuit according to the sixth embodiment of the present invention will be described with reference to FIG. In order to simplify the description, it is assumed that the voltage V1 is higher than the voltage V2 and “V2 = 0”. The threshold voltage Vth of the P channel MOS transistor is assumed to be “Vth = 0”.

「Ｖｔｈ＝０」であるので、ＰチャネルＭＯＳトランジスタＭ１、Ｍ２、Ｍ３、Ｍ４は、ゲートソース間電圧ＶＧＳが負電圧である限り、オンする。
「Ｖｔｈ＝０」、「Ｖ１＞Ｖ２」より、ＰチャネルＭＯＳトランジスタＭ１のゲートドレイン間電圧ＶＧＤは負電圧となり、ＰチャネルＭＯＳトランジスタＭ２のゲートソース間電圧ＶＧＳは負電圧となり、ＰチャネルＭＯＳトランジスタＭ１とＰチャネルＭＯＳトランジスタＭ２はオンする。一方、ＰチャネルＭＯＳトランジスタＭ３のゲートソース間電圧ＶＧＳは正電圧となり、ＰチャネルＭＯＳトランジスタＭ４のゲートドレイン間電圧ＶＧＤは「０〔Ｖ〕」となるので、ＰチャネルＭＯＳトランジスタＭ４とＰチャネルＭＯＳトランジスタＭ３はオフする。よって、ＰチャネルＭＯＳトランジスタＭ１、Ｍ２のオン抵抗で僅かな漏れ電流により電圧Ｖ１から僅かに電圧降下した電圧Ｖｏｕｔが出力端子１０３より出力される。 Since “Vth = 0”, the P-channel MOS transistors M1, M2, M3, and M4 are turned on as long as the gate-source voltage VGS is a negative voltage.
From “Vth = 0” and “V1> V2”, the gate-drain voltage VGD of the P-channel MOS transistor M1 becomes a negative voltage, the gate-source voltage VGS of the P-channel MOS transistor M2 becomes a negative voltage, and the P-channel MOS transistor M1. And the P-channel MOS transistor M2 is turned on. On the other hand, the gate-source voltage VGS of the P-channel MOS transistor M3 is a positive voltage, and the gate-drain voltage VGD of the P-channel MOS transistor M4 is “0 [V]”, so that the P-channel MOS transistor M4 and the P-channel MOS transistor M3 turns off. Therefore, the voltage Vout, which is a voltage drop slightly from the voltage V1 due to a slight leakage current due to the ON resistance of the P-channel MOS transistors M1 and M2, is output from the output terminal 103.

ここで、漏れ電流Ｉｌｅａｋの解析を行う。
図１０中に破線矢印で図示したように、漏れ電流Ｉｌｅａｋの経路は、オフしているＰチャネルＭＯＳトランジスタ、すなわち、弱反転領域で動作しているＰチャネルＭＯＳトランジスタのソースとドレインの間を通じて、高い方の電圧が入力される入力端子から低い方の電圧が入力される入力端子に流れる。ＰチャネルＭＯＳトランジスタＭ３のゲートソース間電圧ＶＧＳは、「ＶＧＳ＝Ｖ１−Ｖｏｕｔ」となる。 Here, the leakage current Ileak is analyzed.
As shown by a broken line arrow in FIG. 10, the path of the leakage current Ileak passes between the source and drain of the P channel MOS transistor that is turned off, that is, the P channel MOS transistor that operates in the weak inversion region. An input terminal to which a higher voltage is input flows from an input terminal to which a lower voltage is input. The gate-source voltage VGS of the P-channel MOS transistor M3 is “VGS = V1−Vout”.

前記式（１）に「Ｖｔｈ＝０」を代入すると本発明の第１実施形態に係る電圧切り替え回路の説明における式（３）と同じ式となり、よって、漏れ電流Ｉｌｅａｋは、上述した本発明の実施形態３に係る電圧切り替え回路の説明と同様に、式（６）で表される。
よって、本発明の第３実施形態に係る電圧切り替え回路の説明における式（７）からわかるように、左辺は負の指数オーダーの項「ｅｘｐ｛−γ（Ｖ１−Ｖｏｕｔ）｝」がかかっているので、右辺よりも極めて小さい。したがって、本発明の第６実施形態に係る電圧切り替え回路は、従来の電圧切り替え回路に比べて漏れ電流を極めて小さくすることができる。 By substituting “Vth = 0” into the equation (1), the equation becomes the same as the equation (3) in the description of the voltage switching circuit according to the first embodiment of the present invention. Therefore, the leakage current Ileak is the above-described equation of the present invention. Similar to the description of the voltage switching circuit according to the third embodiment, it is expressed by Expression (6).
Therefore, as can be seen from Expression (7) in the description of the voltage switching circuit according to the third embodiment of the present invention, the left-hand side has a negative exponent order term “exp {−γ (V1−Vout)}”. So it is much smaller than the right side. Therefore, the voltage switching circuit according to the sixth embodiment of the present invention can significantly reduce the leakage current as compared with the conventional voltage switching circuit.

以上のように、本発明の第６実施形態に係る電圧切り替え回路によれば、ダイオードによる電圧降下がなく、従来の電圧切り替え回路に比べて漏れ電流が小さいので、入力端子に接続される電源装置の大型化を招くことなく、低消費電力であるという効果を奏する。
また、ＰチャネルＭＯＳトランジスタＭ１のドレイン基板間ダイオード、つまり、ｐ＋領域からなるドレイン領域とｎ＋領域からなるバルク領域との間に形成されるダイオードの順方向は、入力端子１０１から出力端子１０３への方向となり、且つＰチャネルＭＯＳトランジスタＭ３のドレイン基板間ダイオード、つまり、ｐ＋領域からなるドレイン領域とｎ＋領域からなるバルク領域との間に形成されるダイオードの順方向は、入力端子１０２から出力端子１０３への方向となる。そのため、基板を介して入力端子１０１から１０２または入力端子１０２から１０１に漏れ電流Ｉｌｅａｋが流れることを抑制することができる。 As described above, according to the voltage switching circuit of the sixth embodiment of the present invention, there is no voltage drop due to the diode, and the leakage current is smaller than that of the conventional voltage switching circuit, so that the power supply device connected to the input terminal There is an effect of low power consumption without causing an increase in size.
Further, the forward direction of the drain-to-substrate diode of the P-channel MOS transistor M 1, that is, the diode formed between the drain region composed of the p + region and the bulk region composed of the n + region is from the input terminal 101 to the output terminal 103. The forward direction of the diode between the drain substrates of the P-channel MOS transistor M3, that is, the diode formed between the drain region consisting of the p + region and the bulk region consisting of the n + region is from the input terminal 102 to the output terminal 103. The direction becomes. Therefore, it is possible to suppress the leakage current Ileak from flowing to the input terminals 101 to 102 or the input terminals 102 to 101 through the substrate.

次に、電圧Ｖ２が電圧Ｖ１よりも高く、「Ｖ１＝０」であるとする。
「Ｖｔｈ＝０」、「Ｖ２＞Ｖ１」より、ＰチャネルＭＯＳトランジスタＭ１のゲートソース間電圧ＶＧＳは正電圧となり、ＰチャネルＭＯＳトランジスタＭ２のゲートドレイン間電圧ＶＧＤは「０〔Ｖ〕」となり、ＰチャネルＭＯＳトランジスタＭ１とＰチャネルＭＯＳトランジスタＭ２はオフする。一方、ＰチャネルＭＯＳトランジスタＭ４のゲートソース間電圧ＶＧＳは負電圧となり、ＰチャネルＭＯＳトランジスタＭ３のゲートドレイン間電圧ＶＧＤは負電圧となるので、ＰチャネルＭＯＳトランジスタＭ４とＰチャネルＭＯＳトランジスタＭ３はオンする。よって、ＰチャネルＭＯＳトランジスタＭ４、Ｍ３のオン抵抗で僅かな漏れ電流により電圧Ｖ２から僅かに電圧降下した電圧Ｖｏｕｔが出力端子１０３より出力される。 Next, it is assumed that the voltage V2 is higher than the voltage V1 and “V1 = 0”.
From “Vth = 0” and “V2> V1”, the gate-source voltage VGS of the P-channel MOS transistor M1 becomes a positive voltage, the gate-drain voltage VGD of the P-channel MOS transistor M2 becomes “0 [V]”, and P Channel MOS transistor M1 and P channel MOS transistor M2 are turned off. On the other hand, the gate-source voltage VGS of the P-channel MOS transistor M4 is a negative voltage, and the gate-drain voltage VGD of the P-channel MOS transistor M3 is a negative voltage, so that the P-channel MOS transistor M4 and the P-channel MOS transistor M3 are turned on. . Therefore, a voltage Vout that is slightly lowered from the voltage V2 due to a slight leakage current due to the on-resistance of the P-channel MOS transistors M4 and M3 is output from the output terminal 103.

ここで、漏れ電流Ｉｌｅａｋの解析を行う。
漏れ電流Ｉｌｅａｋの経路は、オフしているＰチャネルＭＯＳトランジスタ、すなわち、弱反転領域で動作しているＰチャネルＭＯＳトランジスタのソースとドレインの間を通じて、高い方の電圧が入力される入力端子から低い方の電圧が入力される入力端子に流れる。ＰチャネルＭＯＳトランジスタＭ１のソース電圧Ｖ３は、ＰチャネルＭＯＳトランジスタＭ１、Ｍ２について、それぞれ前記漏れ電流の式（１）を立てたとき、それぞれの漏れ電流の式が等しくなるようなソース電圧であり、「Ｖ２＞Ｖ３＞０」なる値となる。ＰチャネルＭＯＳトランジスタＭ１のゲートソース間電圧ＶＧＳは、「ＶＧＳ＝Ｖ２−Ｖ３」となる。 Here, the leakage current Ileak is analyzed.
The path of leakage current Ileak is low from the input terminal to which the higher voltage is input through the source and drain of the P-channel MOS transistor that is turned off, that is, the P-channel MOS transistor operating in the weak inversion region. The other voltage flows to the input terminal. The source voltage V3 of the P-channel MOS transistor M1 is a source voltage such that the respective leakage current equations are equal when the leakage current equation (1) is established for the P-channel MOS transistors M1 and M2, respectively. The value is “V2>V3> 0”. The gate-source voltage VGS of the P-channel MOS transistor M1 is “VGS = V2−V3”.

前記式（１）に「Ｖｔｈ＝０」を代入すると本発明の第１実施形態に係る電圧切り替え回路の説明における式（３）と同じ式となり、よって、漏れ電流Ｉｌｅａｋは、上述した本発明の実施形態５に係る電圧切り替え回路の説明と同様に、式（８）で表される。
よって、本発明の第５実施形態に係る電圧切り替え回路の説明における式（９）からわかるように、Ｖ３がＶ２より十分小さいとき、左辺は負の指数オーダーの項「ｅｘｐ（−γ（Ｖ２−Ｖ３））」がかかっているので、右辺よりも極めて小さい。したがって、本発明の第６実施形態に係る電圧切り替え回路は、従来の電圧切り替え回路に比べて漏れ電流を極めて小さくすることができる。 By substituting “Vth = 0” into the equation (1), the equation becomes the same as the equation (3) in the description of the voltage switching circuit according to the first embodiment of the present invention. Therefore, the leakage current Ileak is the above-described equation of the present invention. Similar to the description of the voltage switching circuit according to the fifth embodiment, it is expressed by Expression (8).
Therefore, as can be seen from Expression (9) in the description of the voltage switching circuit according to the fifth embodiment of the present invention, when V3 is sufficiently smaller than V2, the left side is a negative exponent order term “exp (−γ (V2− V3)) ”is applied, so it is much smaller than the right side. Therefore, the voltage switching circuit according to the sixth embodiment of the present invention can significantly reduce the leakage current as compared with the conventional voltage switching circuit.

また、Ｖ３がＶ２と近い値をとるときは式（１）からわかるように、ＰチャネルＭＯＳトランジスタＭ３を流れる電流が制限されるため、やはり従来の電圧切り替え回路に比べて漏れ電流を極めて小さくすることができる。
したがって、この場合もダイオードによる電圧降下が生じることなく、従来の電圧切り替え回路に比べて漏れ電流が小さいので、入力端子に接続される電源装置の大型化を招くことなく、低消費電力であるという効果を奏する。 Further, when V3 takes a value close to V2, as can be seen from the equation (1), the current flowing through the P-channel MOS transistor M3 is limited, so that the leakage current is extremely reduced as compared with the conventional voltage switching circuit. be able to.
Therefore, in this case as well, the voltage drop due to the diode does not occur, and the leakage current is small compared to the conventional voltage switching circuit, so that the power consumption connected to the input terminal is not increased and the power consumption is low. There is an effect.

また、ＰチャネルＭＯＳトランジスタＭ１のドレイン基板間ダイオード、つまり、ｐ＋領域からなるドレイン領域とｎ＋領域からなるバルク領域との間に形成されるダイオードの順方向は、入力端子１０１から出力端子１０３への方向となり、且つＰチャネルＭＯＳトランジスタＭ３のドレイン基板間ダイオード、つまり、ｐ＋領域からなるドレイン領域とｎ＋領域からなるバルク領域との間に形成されるダイオードの順方向は、入力端子１０２から出力端子１０３への方向となる。そのため、基板を介して入力端子１０１から１０２または入力端子１０２から１０１に漏れ電流Ｉｌｅａｋが流れることを抑制することができる。
また、上述したいずれの実施形態に係る電圧切り替え回路も、ＰチャネルＭＯＳトランジスタＭ１〜Ｍ４を同一のウェル上に形成することができるため、小面積で実現できるという効果も奏する。 Further, the forward direction of the drain-to-substrate diode of the P-channel MOS transistor M 1, that is, the diode formed between the drain region composed of the p + region and the bulk region composed of the n + region is from the input terminal 101 to the output terminal 103. The forward direction of the diode between the drain substrates of the P-channel MOS transistor M3, that is, the diode formed between the drain region consisting of the p + region and the bulk region consisting of the n + region is from the input terminal 102 to the output terminal 103. The direction becomes. Therefore, it is possible to suppress the leakage current Ileak from flowing to the input terminals 101 to 102 or the input terminals 102 to 101 through the substrate.
Further, the voltage switching circuit according to any of the above-described embodiments also has an effect that it can be realized with a small area because the P-channel MOS transistors M1 to M4 can be formed on the same well.

（その他の実施形態など）
（１）本発明の第１から第６実施形態に係る電圧切り替え回路では、入力端子１０１と出力端子１０３との間、また、入力端子１０２と出力端子１０３との間に、それぞれ１つのＰＭＯＳペアを接続した場合について説明をした。しかし、各実施形態において、ＰＭＯＳペアを複数用意して、入力端子と出力端子との間に、直列接続、並列接続、または、直列接続と並列接続を組み合わせた接続をしてもよい。
（２）本発明の第１から第６実施形態に係る電圧切り替え回路を構成するＰチャネルＭＯＳトランジスタの各々は、複数用意した同一極性、つまりＰチャネル型のＭＯＳトランジスタのゲート、ソース、ドレイン、バルクのそれぞれを共通接続、すなわち、並列接続をした１つの合成ＭＯＳトランジスタとしてもよい。また、ゲート、バルクのそれぞれを共通接続してソース、ドレインを互いに接続、すなわち、直列接続をした１つの合成ＭＯＳトランジスタとしてもよい。 (Other embodiments, etc.)
(1) In the voltage switching circuit according to the first to sixth embodiments of the present invention, one PMOS pair is provided between the input terminal 101 and the output terminal 103 and between the input terminal 102 and the output terminal 103, respectively. We explained the case of connecting. However, in each embodiment, a plurality of PMOS pairs may be prepared, and a connection that is a series connection, a parallel connection, or a combination of a series connection and a parallel connection may be provided between the input terminal and the output terminal.
(2) Each of the P-channel MOS transistors constituting the voltage switching circuit according to the first to sixth embodiments of the present invention has a plurality of the same polarity, that is, the gate, source, drain, and bulk of the P-channel MOS transistor. Each may be a common connection, that is, a single composite MOS transistor connected in parallel. Alternatively, the gate and the bulk may be commonly connected, and the source and drain may be connected to each other, that is, a single composite MOS transistor may be connected in series.

なお、上記各実施形態において、入力端子１０１が第１の入力端子に対応し、入力端子１０２が第２の入力端子に対応している。
また、第１のＰチャネルＭＯＳトランジスタＭ１が第１のＰチャネルＭＯＳトランジスタに対応し、第２のＰチャネルＭＯＳトランジスタＭ２が第２のＰチャネルＭＯＳトランジスタに対応し、第３のＰチャネルＭＯＳトランジスタＭ３が第３のＰチャネルＭＯＳトランジスタに対応し、第４のＰチャネルＭＯＳトランジスタＭ４が第４のＰチャネルＭＯＳトランジスタに対応している。 In each of the above embodiments, the input terminal 101 corresponds to the first input terminal, and the input terminal 102 corresponds to the second input terminal.
The first P channel MOS transistor M1 corresponds to the first P channel MOS transistor, the second P channel MOS transistor M2 corresponds to the second P channel MOS transistor, and the third P channel MOS transistor M3. Corresponds to the third P-channel MOS transistor, and the fourth P-channel MOS transistor M4 corresponds to the fourth P-channel MOS transistor.

本発明の電圧切り替え回路は、複数の電源からエネルギーが供給される電子機器等の分野で好適に利用できる。   The voltage switching circuit of the present invention can be suitably used in the field of electronic devices and the like to which energy is supplied from a plurality of power sources.

Ｍ１、Ｍ２、Ｍ３、Ｍ４ ＰチャネルＭＯＳトランジスタ
１０１、１０２ 入力端子
１０３ 出力端子 M1, M2, M3, M4 P-channel MOS transistors 101, 102 Input terminal 103 Output terminal

Claims (12)

第１及び第２の入力端子に第１及び第２の電圧をそれぞれ入力し、前記第１及び第２の電圧のうち高い方の電圧を出力端子に出力する電圧切り替え回路であって、
前記第１の入力端子にドレインが接続され、前記第２の入力端子にゲートが接続される第１のＰチャネルＭＯＳトランジスタと、
前記第１のＰチャネルＭＯＳトランジスタのソースにドレインが接続され、前記出力端子にゲートとソースが接続される第２のＰチャネルＭＯＳトランジスタと、
前記出力端子にゲートとソースが接続される第３のＰチャネルＭＯＳトランジスタと、
前記第２の入力端子にドレインが接続され、前記第１の入力端子にゲートが接続され、前記第３のＰチャネルＭＯＳトランジスタのドレインにソースが接続される第４のＰチャネルＭＯＳトランジスタと、
を備え、
前記第１のＰチャネルＭＯＳトランジスタのドレインとバルクとの間に形成されるダイオードの順方向が、前記第１の入力端子から前記出力端子への方向となり、
前記第４のＰチャネルＭＯＳトランジスタのドレインとバルクとの間に形成されるダイオードの順方向が、前記第２の入力端子から前記出力端子への方向となっていることを特徴とする電圧切り替え回路。 A voltage switching circuit for inputting a first voltage and a second voltage to the first and second input terminals, respectively, and outputting a higher voltage of the first and second voltages to the output terminal;
A first P-channel MOS transistor having a drain connected to the first input terminal and a gate connected to the second input terminal;
A second P-channel MOS transistor having a drain connected to the source of the first P-channel MOS transistor and a gate and a source connected to the output terminal;
A third P-channel MOS transistor having a gate and a source connected to the output terminal;
A fourth P-channel MOS transistor having a drain connected to the second input terminal, a gate connected to the first input terminal, and a source connected to the drain of the third P-channel MOS transistor;
With
The forward direction of the diode formed between the drain and bulk of the first P-channel MOS transistor is the direction from the first input terminal to the output terminal,
A voltage switching circuit, wherein a forward direction of a diode formed between a drain and a bulk of the fourth P-channel MOS transistor is a direction from the second input terminal to the output terminal. . 前記第１乃至第４のＰチャネルＭＯＳトランジスタのバルクは前記出力端子に接続されていることを特徴とする請求項１に記載の電圧切り替え回路。   2. The voltage switching circuit according to claim 1, wherein bulks of the first to fourth P-channel MOS transistors are connected to the output terminal. 前記第１のＰチャネルＭＯＳトランジスタのバルクは前記第１のＰチャネルＭＯＳトランジスタのソースに接続され、
前記第２のＰチャネルＭＯＳトランジスタのバルクは前記第２のＰチャネルＭＯＳトランジスタのソースに接続され、
前記第３のＰチャネルＭＯＳトランジスタのバルクは前記第３のＰチャネルＭＯＳトランジスタのソースに接続され、
前記第４のＰチャネルＭＯＳトランジスタのバルクは前記第４のＰチャネルＭＯＳトランジスタのソースに接続されていることを特徴とする請求項１に記載の電圧切り替え回路。 The bulk of the first P-channel MOS transistor is connected to the source of the first P-channel MOS transistor;
The bulk of the second P-channel MOS transistor is connected to the source of the second P-channel MOS transistor;
The bulk of the third P-channel MOS transistor is connected to the source of the third P-channel MOS transistor;
2. The voltage switching circuit according to claim 1, wherein the bulk of the fourth P-channel MOS transistor is connected to the source of the fourth P-channel MOS transistor. 第１及び第２の入力端子に第１及び第２の電圧をそれぞれ入力し、前記第１及び第２の電圧のうち高い方の電圧を出力端子に出力する電圧切り替え回路であって、
前記第１の入力端子にドレインが接続され、前記第２の入力端子にゲートが接続される第１のＰチャネルＭＯＳトランジスタと、
前記第１のＰチャネルＭＯＳトランジスタのソースにソースが接続され、前記出力端子にゲートとドレインが接続される第２のＰチャネルＭＯＳトランジスタと、
前記出力端子にゲートとドレインが接続される第３のＰチャネルＭＯＳトランジスタと、
前記第２の入力端子にドレインが接続され、前記第１の入力端子にゲートが接続され、前記第３のＰチャネルＭＯＳトランジスタのソースにソースが接続される第４のＰチャネルＭＯＳトランジスタと、
を備え、
前記第１のＰチャネルＭＯＳトランジスタのバルクは前記第１のＰチャネルＭＯＳトランジスタのソースに接続され、
前記第２のＰチャネルＭＯＳトランジスタのバルクは前記第２のＰチャネルＭＯＳトランジスタのソースに接続され、
前記第３のＰチャネルＭＯＳトランジスタのバルクは前記第３のＰチャネルＭＯＳトランジスタのソースに接続され、
前記第４のＰチャネルＭＯＳトランジスタのバルクは前記第４のＰチャネルＭＯＳトランジスタのソースに接続されていることを特徴とする電圧切り替え回路。 A voltage switching circuit for inputting a first voltage and a second voltage to the first and second input terminals, respectively, and outputting a higher voltage of the first and second voltages to the output terminal;
A first P-channel MOS transistor having a drain connected to the first input terminal and a gate connected to the second input terminal;
A second P-channel MOS transistor having a source connected to the source of the first P-channel MOS transistor and a gate and a drain connected to the output terminal;
A third P-channel MOS transistor having a gate and a drain connected to the output terminal;
A fourth P-channel MOS transistor having a drain connected to the second input terminal, a gate connected to the first input terminal, and a source connected to the source of the third P-channel MOS transistor;
With
The bulk of the first P-channel MOS transistor is connected to the source of the first P-channel MOS transistor;
The bulk of the second P-channel MOS transistor is connected to the source of the second P-channel MOS transistor;
The bulk of the third P-channel MOS transistor is connected to the source of the third P-channel MOS transistor;
A voltage switching circuit, wherein a bulk of the fourth P-channel MOS transistor is connected to a source of the fourth P-channel MOS transistor. 第１及び第２の入力端子に第１及び第２の電圧をそれぞれ入力し、前記第１及び第２の電圧のうち高い方の電圧を出力端子に出力する電圧切り替え回路であって、
前記第１の入力端子にドレインが接続される第１のＰチャネルＭＯＳトランジスタと、
前記第１のＰチャネルＭＯＳトランジスタのゲートとソースにドレインが接続され、前記出力端子にソースが接続され、前記第２の入力端子にゲートが接続される第２のＰチャネルＭＯＳトランジスタと、
前記出力端子にソースが接続され、前記第１の入力端子にゲートが接続される第３のＰチャネルＭＯＳトランジスタと、
前記第３のＰチャネルＭＯＳトランジスタのドレインにゲートとソースが接続され、前記第２の入力端子にドレインが接続される第４のＰチャネルＭＯＳトランジスタと、
を備え、
前記第２のＰチャネルＭＯＳトランジスタのドレインとバルクとの間に形成されるダイオードの順方向が、前記第１の入力端子から前記出力端子への方向となり、
前記第３のＰチャネルＭＯＳトランジスタのドレインとバルクとの間に形成されるダイオードの順方向が、前記第２の入力端子から前記出力端子への方向となっていることを特徴とする電圧切り替え回路。 A voltage switching circuit for inputting a first voltage and a second voltage to the first and second input terminals, respectively, and outputting a higher voltage of the first and second voltages to the output terminal;
A first P-channel MOS transistor having a drain connected to the first input terminal;
A second P-channel MOS transistor having a drain connected to the gate and source of the first P-channel MOS transistor, a source connected to the output terminal, and a gate connected to the second input terminal;
A third P-channel MOS transistor having a source connected to the output terminal and a gate connected to the first input terminal;
A fourth P-channel MOS transistor having a gate and a source connected to the drain of the third P-channel MOS transistor and a drain connected to the second input terminal;
With
The forward direction of the diode formed between the drain and bulk of the second P-channel MOS transistor is the direction from the first input terminal to the output terminal,
A voltage switching circuit, wherein a forward direction of a diode formed between the drain and bulk of the third P-channel MOS transistor is a direction from the second input terminal to the output terminal. . 前記第１乃至第４のＰチャネルＭＯＳトランジスタのバルクはそれぞれ前記出力端子に接続されていることを特徴とする請求項５に記載の電圧切り替え回路。   6. The voltage switching circuit according to claim 5, wherein bulks of the first to fourth P-channel MOS transistors are respectively connected to the output terminals. 前記第１のＰチャネルＭＯＳトランジスタのバルクは前記第１のＰチャネルＭＯＳトランジスタのソースに接続され、
前記第２のＰチャネルＭＯＳトランジスタのバルクは前記第２のＰチャネルＭＯＳトランジスタのソースに接続され、
前記第３のＰチャネルＭＯＳトランジスタのバルクは前記第３のＰチャネルＭＯＳトランジスタのソースに接続され、
前記第４のＰチャネルＭＯＳトランジスタのバルクは前記第４のＰチャネルＭＯＳトランジスタのソースに接続されていることを特徴とする請求項５に記載の電圧切り替え回路。 The bulk of the first P-channel MOS transistor is connected to the source of the first P-channel MOS transistor;
The bulk of the second P-channel MOS transistor is connected to the source of the second P-channel MOS transistor;
The bulk of the third P-channel MOS transistor is connected to the source of the third P-channel MOS transistor;
6. The voltage switching circuit according to claim 5, wherein the bulk of the fourth P-channel MOS transistor is connected to the source of the fourth P-channel MOS transistor. 第１及び第２の入力端子に第１及び第２の電圧をそれぞれ入力し、前記第１及び第２の電圧のうち高い方の電圧を出力端子に出力する電圧切り替え回路であって、
前記第１の入力端子にソースが接続される第１のＰチャネルＭＯＳトランジスタと、
前記第１のＰチャネルＭＯＳトランジスタのゲートとドレインにドレインが接続され、前記出力端子にソースが接続され、前記第２の入力端子にゲートが接続される第２のＰチャネルＭＯＳトランジスタと、
前記出力端子にソースが接続され、前記第１の入力端子にゲートが接続される第３のＰチャネルＭＯＳトランジスタと、
前記第３のＰチャネルＭＯＳトランジスタのドレインにゲートとドレインが接続され、前記第２の入力端子にソースが接続される第４のＰチャネルＭＯＳトランジスタと、
を備え、
前記第１のＰチャネルＭＯＳトランジスタのバルクは前記第１のＰチャネルＭＯＳトランジスタのソースに接続され、
前記第２のＰチャネルＭＯＳトランジスタのバルクは前記第２のＰチャネルＭＯＳトランジスタのソースに接続され、
前記第３のＰチャネルＭＯＳトランジスタのバルクは前記第３のＰチャネルＭＯＳトランジスタのソースに接続され、
前記第４のＰチャネルＭＯＳトランジスタのバルクは前記第４のＰチャネルＭＯＳトランジスタのソースに接続されていることを特徴とする電圧切り替え回路。 A voltage switching circuit for inputting a first voltage and a second voltage to the first and second input terminals, respectively, and outputting a higher voltage of the first and second voltages to the output terminal;
A first P-channel MOS transistor having a source connected to the first input terminal;
A second P-channel MOS transistor having a drain connected to the gate and drain of the first P-channel MOS transistor, a source connected to the output terminal, and a gate connected to the second input terminal;
A third P-channel MOS transistor having a source connected to the output terminal and a gate connected to the first input terminal;
A fourth P-channel MOS transistor having a gate and a drain connected to the drain of the third P-channel MOS transistor and a source connected to the second input terminal;
With
The bulk of the first P-channel MOS transistor is connected to the source of the first P-channel MOS transistor;
The bulk of the second P-channel MOS transistor is connected to the source of the second P-channel MOS transistor;
The bulk of the third P-channel MOS transistor is connected to the source of the third P-channel MOS transistor;
A voltage switching circuit, wherein a bulk of the fourth P-channel MOS transistor is connected to a source of the fourth P-channel MOS transistor. 第１及び第２の入力端子に第１及び第２の電圧をそれぞれ入力し、前記第１及び第２の電圧のうち高い方の電圧を出力端子に出力する電圧切り替え回路であって、
前記第１の入力端子にドレインが接続され、前記第２の入力端子にゲートが接続される第１のＰチャネルＭＯＳトランジスタと、
前記第１のＰチャネルＭＯＳトランジスタのソースにドレインが接続され、前記出力端子にゲートとソースが接続される第２のＰチャネルＭＯＳトランジスタと、
前記出力端子にソースが接続され、前記第１の入力端子にゲートが接続される第３のＰチャネルＭＯＳトランジスタと、
前記第３のＰチャネルＭＯＳトランジスタのドレインにゲートとソースが接続され、前記第２の入力端子にドレインが接続される第４のＰチャネルＭＯＳトランジスタと、
を備え、
前記第１のＰチャネルＭＯＳトランジスタのドレインとバルクとの間に形成されるダイオードの順方向が、前記第１の入力端子から前記出力端子への方向となり、
前記第３のＰチャネルＭＯＳトランジスタのドレインとバルクとの間に形成されるダイオードの順方向が、前記第２の入力端子から前記出力端子への方向となっていることを特徴とする電圧切り替え回路。 A voltage switching circuit for inputting a first voltage and a second voltage to the first and second input terminals, respectively, and outputting a higher voltage of the first and second voltages to the output terminal;
A first P-channel MOS transistor having a drain connected to the first input terminal and a gate connected to the second input terminal;
A second P-channel MOS transistor having a drain connected to the source of the first P-channel MOS transistor and a gate and a source connected to the output terminal;
A third P-channel MOS transistor having a source connected to the output terminal and a gate connected to the first input terminal;
A fourth P-channel MOS transistor having a gate and a source connected to the drain of the third P-channel MOS transistor and a drain connected to the second input terminal;
With
The forward direction of the diode formed between the drain and bulk of the first P-channel MOS transistor is the direction from the first input terminal to the output terminal,
A voltage switching circuit, wherein a forward direction of a diode formed between the drain and bulk of the third P-channel MOS transistor is a direction from the second input terminal to the output terminal. . 前記第１乃至第４のＰチャネルＭＯＳトランジスタのバルクはそれぞれ出力端子に接続されていることを特徴とする請求項９に記載の電圧切り替え回路。   10. The voltage switching circuit according to claim 9, wherein the bulks of the first to fourth P-channel MOS transistors are each connected to an output terminal. 前記第１のＰチャネルＭＯＳトランジスタのバルクは前記第１のＰチャネルＭＯＳトランジスタのソースに接続され、
前記第２のＰチャネルＭＯＳトランジスタのバルクは前記第２のＰチャネルＭＯＳトランジスタのソースに接続され、
前記第３のＰチャネルＭＯＳトランジスタのバルクは前記第３のＰチャネルＭＯＳトランジスタのソースに接続され、
前記第４のＰチャネルＭＯＳトランジスタのバルクは前記第４のＰチャネルＭＯＳトランジスタのソースに接続されていることを特徴とする請求項９に記載の電圧切り替え回路。 The bulk of the first P-channel MOS transistor is connected to the source of the first P-channel MOS transistor;
The bulk of the second P-channel MOS transistor is connected to the source of the second P-channel MOS transistor;
The bulk of the third P-channel MOS transistor is connected to the source of the third P-channel MOS transistor;
10. The voltage switching circuit according to claim 9, wherein the bulk of the fourth P-channel MOS transistor is connected to the source of the fourth P-channel MOS transistor. 第１及び第２の入力端子に第１及び第２の電圧をそれぞれ入力し、前記第１及び第２の電圧のうち高い方の電圧を出力端子に出力する電圧切り替え回路であって、
前記第１の入力端子にドレインが接続され、前記第２の入力端子にゲートが接続される第１のＰチャネルＭＯＳトランジスタと、
前記第１のＰチャネルＭＯＳトランジスタのソースにソースが接続され、前記出力端子にゲートとドレインが接続される第２のＰチャネルＭＯＳトランジスタと、
前記出力端子にソースが接続され、前記第１の入力端子にゲートが接続される第３のＭＯＳトランジスタと、
前記第３のＰチャネルＭＯＳトランジスタのドレインにゲートとドレインが接続され、前記第２の入力端子にソースが接続される第４のＰチャネルＭＯＳトランジスタと、
を備え、
前記第１のＰチャネルＭＯＳトランジスタのバルクは前記第１のＰチャネルＭＯＳトランジスタのソースに接続され、
前記第２のＰチャネルＭＯＳトランジスタのバルクは前記第２のＰチャネルＭＯＳトランジスタのソースに接続され、
前記第３のＰチャネルＭＯＳトランジスタのバルクは前記第３のＰチャネルＭＯＳトランジスタのソースに接続され、
前記第４のＰチャネルＭＯＳトランジスタのバルクは前記第４のＰチャネルＭＯＳトランジスタのソースに接続されていることを特徴とする電圧切り替え回路。 A voltage switching circuit for inputting a first voltage and a second voltage to the first and second input terminals, respectively, and outputting a higher voltage of the first and second voltages to the output terminal;
A first P-channel MOS transistor having a drain connected to the first input terminal and a gate connected to the second input terminal;
A second P-channel MOS transistor having a source connected to the source of the first P-channel MOS transistor and a gate and a drain connected to the output terminal;
A third MOS transistor having a source connected to the output terminal and a gate connected to the first input terminal;
A fourth P-channel MOS transistor having a gate and a drain connected to the drain of the third P-channel MOS transistor and a source connected to the second input terminal;
With
The bulk of the first P-channel MOS transistor is connected to the source of the first P-channel MOS transistor;
The bulk of the second P-channel MOS transistor is connected to the source of the second P-channel MOS transistor;
The bulk of the third P-channel MOS transistor is connected to the source of the third P-channel MOS transistor;
A voltage switching circuit, wherein a bulk of the fourth P-channel MOS transistor is connected to a source of the fourth P-channel MOS transistor.
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