JP5622284B2 - Interrupt monitoring circuit - Google Patents

Interrupt monitoring circuit Download PDF

Info

Publication number
JP5622284B2
JP5622284B2 JP2011288180A JP2011288180A JP5622284B2 JP 5622284 B2 JP5622284 B2 JP 5622284B2 JP 2011288180 A JP2011288180 A JP 2011288180A JP 2011288180 A JP2011288180 A JP 2011288180A JP 5622284 B2 JP5622284 B2 JP 5622284B2
Authority
JP
Japan
Prior art keywords
interrupt
signal
cpu
asserted
module
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2011288180A
Other languages
Japanese (ja)
Other versions
JP2013137651A (en
Inventor
匡史 堤
匡史 堤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kyocera Document Solutions Inc
Original Assignee
Kyocera Document Solutions Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kyocera Document Solutions Inc filed Critical Kyocera Document Solutions Inc
Priority to JP2011288180A priority Critical patent/JP5622284B2/en
Publication of JP2013137651A publication Critical patent/JP2013137651A/en
Application granted granted Critical
Publication of JP5622284B2 publication Critical patent/JP5622284B2/en
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/46—Multiprogramming arrangements

Landscapes

  • Engineering & Computer Science (AREA)
  • Software Systems (AREA)
  • Theoretical Computer Science (AREA)
  • Debugging And Monitoring (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Bus Control (AREA)

Description

本発明は、モジュールからの割り込みの取りこぼしを監視する割り込み監視回路に関するものである。   The present invention relates to an interrupt monitoring circuit for monitoring interruption of an interrupt from a module.

複写機や複合機等の情報処理装置において、不定期に発生する処理項目の制御に、割り込み制御が用いられている。図３を参照すると、モジュール３１〜３ｎは、タイマー、ＨＤＤコントローラー等の機能回路であり、モジュール３１〜３ｎにおいて割り込み要因が発生すると、モジュール３１〜３ｎから割り込みコントローラー２０への割り込み信号がアサートされる。割り込みコントローラー２０は、割り込み優先度の制御や、モジュール３１〜３ｎからの割り込みの禁止／許可を制御し、割り込みが許可されているモジュール３１〜３ｎからの割り込み信号がアサートされると、ＣＰＵ１０への割り込み信号もアサートする。ＣＰＵ１０は、割り込み信号がアサートされると、割り込みコントローラー２０の割り込み要因レジスタ（割り込み信号がアサートされたモジュール３１〜３ｎを示すレジスタ）にアクセスして、割り込み要因の処理を実行すると共に、割り込み信号をアサートしたモジュール３１〜３ｎの割り込み要因クリアレジスタにアクセスして、モジュール３１〜３ｎからの割り込み信号をネゲートさせる。   In an information processing apparatus such as a copying machine or a multifunction machine, interrupt control is used to control processing items that occur irregularly. Referring to FIG. 3, the modules 31 to 3n are functional circuits such as a timer and an HDD controller. When an interrupt factor occurs in the modules 31 to 3n, an interrupt signal from the modules 31 to 3n to the interrupt controller 20 is asserted. . The interrupt controller 20 controls the interrupt priority and controls the prohibition / permission of the interrupts from the modules 31 to 3n. When the interrupt signal from the modules 31 to 3n to which the interrupt is permitted is asserted, the interrupt controller 20 An interrupt signal is also asserted. When the interrupt signal is asserted, the CPU 10 accesses the interrupt factor register of the interrupt controller 20 (the register indicating the modules 31 to 3n where the interrupt signal is asserted), executes the interrupt factor process, and outputs the interrupt signal. The interrupt factor clear registers of the asserted modules 31 to 3n are accessed, and the interrupt signals from the modules 31 to 3n are negated.

ここで、割り込み信号をアサートしたモジュール３１〜３ｎにおいて、ＣＰＵ１０によって割り込み信号がネゲートされる前に、次の割り込み要因が発生した場合には、ＣＰＵ１０を動作させるソフトウェアが割り込みを取りこぼしてしまうことがある。この場合、ＣＰＵ１０を動作させるソフトウェアからみると割り込みを取りこぼしたのか、モジュール３１〜３ｎにおいて割り込み要因を発生しなかったのか、を切り分けるのは困難である。   Here, in the modules 31 to 3n that have asserted the interrupt signal, if the next interrupt factor occurs before the interrupt signal is negated by the CPU 10, software that operates the CPU 10 may miss the interrupt. . In this case, it is difficult to determine whether an interrupt has been missed or whether an interrupt factor has been generated in the modules 31 to 3n from the viewpoint of software that operates the CPU 10.

そこで、各モジュール３１〜３ｎをバスによって接続し、各モジュール３１〜３ｎで発生した割り込み要因を割り込み情報として集約してＣＰＵ１０に通知することで、割り込みの取りこぼしを防止する技術が提案されている（例えば、特許文献１参照）。   Therefore, a technique has been proposed in which the modules 31 to 3n are connected by a bus, interrupt factors generated in the modules 31 to 3n are aggregated as interrupt information, and notified to the CPU 10 to prevent interrupts from being missed ( For example, see Patent Document 1).

特開２００５−１８２１７７号公報JP 2005-182177 A

しかしながら、従来技術では、各モジュールに対して新たな機能の追加が必要となってしまうため、既存のモジュール構成の変更に多大な労力が必要となり、簡単に実現することができないという問題点があった。   However, in the conventional technology, it is necessary to add a new function to each module. Therefore, a large amount of labor is required to change the existing module configuration, and it cannot be easily realized. It was.

本発明の目的は、上記問題点に鑑み、従来技術の問題を解決し、既存のモジュール構成を変更せず、容易に割り込みの取りこぼしを検知することができる割り込み監視回路を提供することにある。   In view of the above problems, an object of the present invention is to provide an interrupt monitoring circuit capable of solving the problems of the prior art and easily detecting an interrupt miss without changing the existing module configuration.

本発明の割り込み監視回路は、検知対象モジュールと割り込みコントローラーとの間に接続され、前記検知対象モジュールからＣＰＵへの割り込みの取りこぼしを監視する割り込み監視回路であって、前記検知対象モジュールからの割り込み入力信号がアサートされると、前記割り込みコントローラーへの割り込み出力信号をアサートすると共に、モジュール割り込みクリア要求信号をアサートさせる割り込み信号制御回路と、前記モジュール割り込みクリア要求信号がアサートされると、前記検知対象モジュールの割り込み要因クリアレジスタにレジスタアクセスして、前記検知対象モジュールからの前記割り込み入力信号をネゲートさせる割り込み要因クリア制御回路と、前記ＣＰＵから前記検知対象モジュールの割り込み要因クリアレジスタへのレジスタアクセスが発生すると、前記ＣＰＵから前記検知対象モジュールへのレジスタアクセスをマスクして、ＣＰＵ割り込みクリア要求信号をアサートするＣＰＵレジスタアクセス制御回路とを具備し、前記割り込み信号制御回路は、前記ＣＰＵレジスタアクセス制御回路からの前記ＣＰＵ割り込みクリア要求信号がアサートされると、前記割り込み出力信号をネゲートすると共に、前記割り込み出力信号がアサートされている状態で、前記検知対象モジュールからの前記割り込み入力信号がアサートされると、割り込み取りこぼし検知信号をアサートすることを特微とする。
さらに、本発明の割り込み監視回路において、前記ＣＰＵからのレジスタアクセスによって、複数接続されたモジュールの中から前記検知対象モジュールを設定するレジスタ回路を具備しても良い。
さらに、本発明の割り込み監視回路において、前記レジスタ回路は、前記ＣＰＵからのレジスタアクセスによって前記検知対象モジュールが設定された時点を検知開始タイミングとしてカウントを開始するタイマー機能を有し、前記割り込み信号回路からの前記割り込み取りこぼし検知信号がアサートされると、前記検知対象モジュールのモジュール名と、前記タイマー機能のカウント値とを割り込み取りこぼし検知情報として保持するようにしても良い。 An interrupt monitoring circuit according to the present invention is an interrupt monitoring circuit that is connected between a detection target module and an interrupt controller and monitors interruption of an interrupt from the detection target module to the CPU, and includes an interrupt input from the detection target module When the signal is asserted, an interrupt output signal to the interrupt controller is asserted and a module interrupt clear request signal is asserted. When the module interrupt clear request signal is asserted, the detection target module An interrupt factor clear control circuit for negating the interrupt input signal from the detection target module, and an interrupt factor clear control signal for the detection target module from the CPU. A register access to the detection target module, the CPU register access control circuit that masks the register access from the CPU to the detection target module and asserts a CPU interrupt clear request signal, the interrupt signal control circuit, When the CPU interrupt clear request signal from the CPU register access control circuit is asserted, the interrupt output signal is negated and the interrupt input from the detection target module is in a state where the interrupt output signal is asserted. When the signal is asserted, it is characterized by asserting an interrupt miss detection signal.
Furthermore, the interrupt monitoring circuit of the present invention may comprise a register circuit for setting the detection target module from a plurality of connected modules by register access from the CPU.
Furthermore, in the interrupt monitoring circuit according to the present invention, the register circuit has a timer function that starts counting at a detection start timing when the detection target module is set by register access from the CPU, and the interrupt signal circuit When the interrupt miss detection signal from is asserted, the module name of the detection target module and the count value of the timer function may be held as interrupt miss detection information.

本発明によれば、検知対象モジュールからの割り込み入力信号がアサートされると、割り込みコントローラーへの割り込み出力信号をアサートすると共に、検知対象モジュールの割り込み要因クリアレジスタにレジスタアクセスして、検知対象モジュールからの割り込み入力信号をネゲートさせ、割り込み出力信号がアサートされている状態で、検知対象モジュールからの割り込み入力信号がアサートされると、割り込み取りこぼし検知信号をアサートするように構成することにより、既存のモジュール構成を変更せず、割り込み取りこぼし検知信号をアサートにより、容易に割り込みの取りこぼしを検知することができるという効果を奏する。   According to the present invention, when the interrupt input signal from the detection target module is asserted, the interrupt output signal to the interrupt controller is asserted, the register access to the interrupt factor clear register of the detection target module is performed, and the detection target module If the interrupt input signal from the detection target module is asserted while the interrupt input signal is asserted while the interrupt output signal is asserted, the existing module is configured to assert the interrupt miss detection signal. There is an effect that it is possible to easily detect the missed interrupt by asserting the missed interrupt detection signal without changing the configuration.

本発明に係る割り込み監視回路の実施の形態の構成を示すブロック図である。It is a block diagram which shows the structure of embodiment of the interrupt monitoring circuit which concerns on this invention. 図１に示す割り込み監視回路の動作を説明するためのタイミングチャートである。3 is a timing chart for explaining the operation of the interrupt monitoring circuit shown in FIG. 1. 割り込み制御を行う従来のシステム構成を示すブロック図である。It is a block diagram which shows the conventional system configuration which performs interruption control.

次に、本発明の実施の形態を、図面を参照して具体的に説明する。
本実施の形態の割り込み監視回路４０は、図１を参照すると、モジュール３１〜３ｎと割り込みコントローラー２０との間に接続されており、レジスタ部４１と、割り込み信号制御部４２と、割り込み要因クリア制御部４３と、ＣＰＵレジスタアクセス制御部４４とを備えている。 Next, embodiments of the present invention will be specifically described with reference to the drawings.
Referring to FIG. 1, the interrupt monitoring circuit 40 of this embodiment is connected between the modules 31 to 3n and the interrupt controller 20, and includes a register unit 41, an interrupt signal control unit 42, and interrupt factor clear control. Unit 43 and a CPU register access control unit 44.

レジスタ部４１は、ＣＰＵ１０からの割り込みの取りこぼしを検知するモジュール３１〜３ｎの設定を受け付け、当該設定を保持すると共に、検知対象に設定されたモジュール３１〜３ｎ（以下、検知対象モジュールと称す）を通知する検知モジュール通知信号（ａ）を割り込み信号制御部４２、割り込み要因クリア制御部４３及びＣＰＵレジスタアクセス制御部４４に出力する。また、レジスタ部４１は、ＣＰＵ１０から検知対象モジュールの設定を受け付けた時点を、割り込み取りこぼしの検知の開始をＣＰＵから指示された検知開始タイミングとしてカウントを開始するタイマー機能を有し、割り込み信号制御部４２からの割り込み取りこぼし検知信号（ｂ）がアサートされると、検知対象モジュールのモジュール名と、タイマーのカウント値（検知開始タイミングからの経過時間）とを割り込み取りこぼし検知情報として保持する。   The register unit 41 receives the settings of the modules 31 to 3n that detect the interruption of the interrupt from the CPU 10, holds the settings, and sets the modules 31 to 3n (hereinafter referred to as detection target modules) set as detection targets. The detection module notification signal (a) to be notified is output to the interrupt signal control unit 42, the interrupt factor clear control unit 43, and the CPU register access control unit 44. Further, the register unit 41 has a timer function that starts counting when the setting of the detection target module is received from the CPU 10 and the detection start timing instructed by the CPU as the start of detection of an interrupt miss, and the interrupt signal control unit When the interrupt miss detection signal (b) from 42 is asserted, the module name of the detection target module and the timer count value (elapsed time from the detection start timing) are held as interrupt miss detection information.

割り込み信号制御部４２は、モジュール３１〜３ｎからの割り込み信号をそれぞれ受け付け、割り込みコントローラー２０にモジュール３１〜３ｎ毎の割り込み信号をそれぞれ出力する。以下、モジュール３１〜３ｎから割り込み信号制御部４２に入力される割り込み信号を割り込み入力信号（ｃ）と称すると共に、割り込み信号制御部４２から割り込みコントローラー２０に出力される割り込み信号を割り込み出力信号（ｄ）と称する。なお、割り込み信号制御部４２は、検知対象モジュールに設定されていないモジュール３１〜３ｎからのそれぞれ割り込み入力信号は、そのまま割り込み出力信号としてそれぞれ出力する。   The interrupt signal control unit 42 receives the interrupt signals from the modules 31 to 3n and outputs the interrupt signals for the modules 31 to 3n to the interrupt controller 20, respectively. Hereinafter, an interrupt signal input from the modules 31 to 3n to the interrupt signal control unit 42 is referred to as an interrupt input signal (c), and an interrupt signal output from the interrupt signal control unit 42 to the interrupt controller 20 is referred to as an interrupt output signal (d). ). Note that the interrupt signal control unit 42 outputs the interrupt input signals from the modules 31 to 3n not set as the detection target modules as interrupt output signals as they are.

割り込み信号制御部４２は、検知対象モジュールからの割り込み入力信号（ｃ）がアサートされると、検知対象モジュールの割り込み出力信号（ｄ）をアサートすると共に、割り込み要因クリア制御部４３へのモジュール割り込みクリア要求信号（ｅ）を所定時間アサートさせる。また、ＣＰＵレジスタアクセス制御部４４からのＣＰＵ割り込みクリア要求信号（ｆ）が所定時間アサートされると、割り込み信号制御部４２は、検知対象モジュールの割り込み出力信号（ｄ）をネゲートする。   When the interrupt input signal (c) from the detection target module is asserted, the interrupt signal control unit 42 asserts the interrupt output signal (d) of the detection target module and clears the module interrupt to the interrupt factor clear control unit 43. The request signal (e) is asserted for a predetermined time. When the CPU interrupt clear request signal (f) from the CPU register access controller 44 is asserted for a predetermined time, the interrupt signal controller 42 negates the interrupt output signal (d) of the detection target module.

さらに、割り込み信号制御部４２は、検知対象モジュールの割り込み出力信号（ｄ）がアサートされている状態で、検知対象モジュールからの割り込み入力信号（ｃ）が立ち上がりアサートされると、ＣＰＵ１０が検知対象モジュールからの割り込みを取りこぼしたとみなし、割り込み取りこぼし検知信号（ｂ）をアサートする。   Further, when the interrupt input signal (c) from the detection target module rises and is asserted in a state where the interrupt output signal (d) of the detection target module is asserted, the interrupt signal control unit 42 causes the CPU 10 to detect the detection target module. It is assumed that the interrupt from is missed, and the interrupt miss detection signal (b) is asserted.

割り込み要因クリア制御部４３は、割り込み信号制御部４２からのモジュール割り込みクリア要求信号（ｅ）が所定時間アサートされると、検知対象モジュールの割り込み要因クリアレジスタにレジスタアクセスして、検知対象モジュールからの割り込み入力信号（ｃ）をネゲートさせる。   When the module interrupt clear request signal (e) from the interrupt signal control unit 42 is asserted for a predetermined time, the interrupt factor clear control unit 43 accesses the interrupt factor clear register of the detection target module to register and outputs from the detection target module. The interrupt input signal (c) is negated.

ＣＰＵレジスタアクセス制御部４４は、ＣＰＵ１０から検知対象モジュールの割り込み要因クリアレジスタへのレジスタアクセスが発生した場合、ＣＰＵ１０から検知対象モジュールへのレジスタアクセスをマスクして、割り込み信号制御部４２へのＣＰＵ割り込みクリア要求信号（ｆ）を所定時間アサートする。なお、ＣＰＵレジスタアクセス制御部４４は、ＣＰＵ１０からモジュール３１〜３ｎへのその他のレジスタアクセスについては、マスクすることなくそのまま通す。   When register access from the CPU 10 to the interrupt source clear register of the detection target module occurs, the CPU register access control unit 44 masks register access from the CPU 10 to the detection target module, and interrupts the CPU to the interrupt signal control unit 42. The clear request signal (f) is asserted for a predetermined time. Note that the CPU register access control unit 44 passes other register accesses from the CPU 10 to the modules 31 to 3n without masking.

次に、本実施の形態の割り込み監視回路４０の動作について図２を参照して詳細に説明する。
まずＣＰＵ１０は、レジスタ部４１へのレジスタアクセスによって検知対象モジュールを設定する（Ｓ１）。以下、検知対象モジュールとしてモジュール３１が設定される例について説明する。 Next, the operation of the interrupt monitoring circuit 40 of this embodiment will be described in detail with reference to FIG.
First, the CPU 10 sets a detection target module by register access to the register unit 41 (S1). Hereinafter, an example in which the module 31 is set as the detection target module will be described.

ＣＰＵ１０によって検知対象モジュールがモジュール３１に設定されると、レジスタ部４１は、検知対象モジュールがモジュール３１であることを通知する検知モジュール通知信号（ａ）を割り込み信号制御部４２、割り込み要因クリア制御部４３及びＣＰＵレジスタアクセス制御部４４に出力する（Ｓ２）、以下、割り込み監視回路４０は、モジュール３１からの割り込みの取りこぼしを検知する。また、レジスタ部４１のタイマー機能は、ＣＰＵ１０から検知対象モジュールの設定を受け付けた時点からカウントを開始する。   When the CPU 10 sets the detection target module to the module 31, the register unit 41 sends the detection module notification signal (a) for notifying that the detection target module is the module 31 to the interrupt signal control unit 42 and the interrupt factor clear control unit. 43 and the CPU register access control unit 44 (S2), hereinafter, the interrupt monitoring circuit 40 detects an interruption from the module 31. In addition, the timer function of the register unit 41 starts counting from the time when the setting of the detection target module is received from the CPU 10.

モジュール３１からの割り込み入力信号（ｃ）がアサートされると（Ｓ３）、割り込み信号制御部４２は、モジュール３１の割り込み出力信号（ｄ）をアサートすると共に、割り込み要因クリア制御部４３へのモジュール割り込みクリア要求信号（ｅ）を所定時間アサートさせる（Ｓ４）。   When the interrupt input signal (c) from the module 31 is asserted (S3), the interrupt signal control unit 42 asserts the interrupt output signal (d) of the module 31 and the module interrupt to the interrupt factor clear control unit 43. The clear request signal (e) is asserted for a predetermined time (S4).

モジュール割り込みクリア要求信号（ｅ）が所定時間アサートされると、割り込み要因クリア制御部４３は、モジュール３１の割り込み要因クリアレジスタにレジスタアクセスして（Ｓ５）、割り込み要因クリアレジスタをクリアすることで（Ｓ６）、モジュール３１からの割り込み入力信号（ｃ）をネゲートさせる（Ｓ７）。   When the module interrupt clear request signal (e) is asserted for a predetermined time, the interrupt factor clear control unit 43 accesses the interrupt factor clear register of the module 31 (S5), and clears the interrupt factor clear register ( S6) The interrupt input signal (c) from the module 31 is negated (S7).

次に、ＣＰＵ１０からモジュール３１の割り込み要因クリアレジスタへのレジスタアクセスが発生すると（Ｓ８）、ＣＰＵレジスタアクセス制御部４４は、ＣＰＵ１０からモジュール３１へのレジスタアクセスをマスクして、割り込み信号制御部４２へのＣＰＵ割り込みクリア要求信号（ｆ）を所定時間アサートする（Ｓ９）。   Next, when a register access from the CPU 10 to the interrupt factor clear register of the module 31 occurs (S8), the CPU register access control unit 44 masks the register access from the CPU 10 to the module 31 and sends it to the interrupt signal control unit 42. CPU interrupt clear request signal (f) is asserted for a predetermined time (S9).

ＣＰＵ割り込みクリア要求信号（ｆ）が所定時間アサートされると、割り込み信号制御部４２は、モジュール３１の割り込み出力信号（ｄ）をネゲートする（Ｓ１０）。これにより、ＣＰＵ１０によって、モジュール３１のーからの割り込みが受け付けられ、受け付けた割り込み処理が実行されることになる。   When the CPU interrupt clear request signal (f) is asserted for a predetermined time, the interrupt signal control unit 42 negates the interrupt output signal (d) of the module 31 (S10). As a result, the CPU 10 accepts an interrupt from the module 31 and executes the accepted interrupt process.

ここで、モジュール３１の割り込み出力信号（ｄ）がアサートされてから（Ｓ４）、ＣＰＵ１０からモジュール３１の割り込み要因クリアレジスタへのレジスタアクセスが発生するまでには（Ｓ８）、タイムラグＴ０があり、モジュール３１からの割り込みの取りこぼしが発生することがある。モジュール３１の割り込み出力信号（ｄ）がアサートされている状態で、モジュール３１からの割り込み入力信号（ｃ）が立ち上がりを検出してアサートされると（Ｓ１１）、割り込み信号制御部４２は、ＣＰＵ１０がモジュール３１からの割り込みを取りこぼしたとみなし、割り込み取りこぼし検知信号（ｂ）をアサートする（Ｓ１２）。割り込み取りこぼし検知信号（ｂ）がアサートされると、レジスタ部４１は、モジュール３１のモジュール名と、タイマーのカウント値（取りこぼし発生時間）とを割り込み取りこぼし検知情報として保持する。これにより、レジスタ部４１に保持された割り込み取りこぼし検知情報を検証することで、モジュール３１からの割り込みがどのようなタイミングでとりこぼされたかを把握することができる。   Here, there is a time lag T0 from the time when the interrupt output signal (d) of the module 31 is asserted (S4) until the register access from the CPU 10 to the interrupt factor clear register of the module 31 occurs (S8). An interruption from 31 may occur. When the interrupt output signal (d) of the module 31 is asserted and the interrupt input signal (c) from the module 31 is detected and asserted (S11), the interrupt signal control unit 42 is It is assumed that the interrupt from the module 31 has been missed, and the interrupt miss detection signal (b) is asserted (S12). When the interrupt miss detection signal (b) is asserted, the register 41 holds the module name of the module 31 and the timer count value (missing occurrence time) as interrupt miss detection information. As a result, by verifying the interrupt miss detection information held in the register unit 41, it is possible to grasp at what timing the interrupt from the module 31 was missed.

以上説明したように本実施の形態においては、検知対象モジュール３１からの割り込み入力信号（ｃ）がアサートされると、割り込みコントローラー２０への割り込み出力信号（ｄ）をアサートすると共に、モジュール割り込みクリア要求信号（ｅ）をアサートさせる割り込み信号制御部４２と、モジュール割り込みクリア要求信号（ｅ）がアサートされると、検知対象モジュール３１の割り込み要因クリアレジスタにレジスタアクセスして、検知対象モジュール３１からの割り込み入力信号（ｃ）をネゲートさせる割り込み要因クリア制御部４３と、ＣＰＵ１０から検知対象モジュール３１の割り込み要因クリアレジスタへのレジスタアクセスが発生すると、ＣＰＵ１０から検知対象モジュール３１へのレジスタアクセスをマスクして、ＣＰＵ割り込みクリア要求信号（ｆ）をアサートするＣＰＵレジスタアクセス制御部４４とを具備し、割り込み信号制御部４２は、ＣＰＵレジスタアクセス制御部４４からのＣＰＵ割り込みクリア要求信号（ｆ）がアサートされると、割り込み出力信号（ｄ）をネゲートすると共に、割り込み出力信号（ｄ）がアサートされている状態で、検知対象モジュール３１からの割り込み入力信号（ｃ）がアサートされると、割り込み取りこぼし検知信号（ｂ）をアサートするように構成されている。これにより、既存のモジュール構成を変更せず、割り込み取りこぼし検知信号のアサートで、容易に割り込みの取りこぼしを検知することができるという効果を奏する。   As described above, in this embodiment, when the interrupt input signal (c) from the detection target module 31 is asserted, the interrupt output signal (d) to the interrupt controller 20 is asserted and a module interrupt clear request is issued. When the interrupt signal controller 42 for asserting the signal (e) and the module interrupt clear request signal (e) are asserted, the interrupt access from the detection target module 31 is accessed by register access to the interrupt factor clear register of the detection target module 31. When register access from the interrupt factor clear control unit 43 that negates the input signal (c) and the interrupt factor clear register of the detection target module 31 from the CPU 10 occurs, the register access from the CPU 10 to the detection target module 31 is masked, C A CPU register access control unit 44 that asserts a U interrupt clear request signal (f). The interrupt signal control unit 42 asserts a CPU interrupt clear request signal (f) from the CPU register access control unit 44. When the interrupt input signal (c) from the detection target module 31 is asserted in a state where the interrupt output signal (d) is negated and the interrupt output signal (d) is asserted, the interrupt miss detection signal (b) ) Is asserted. As a result, there is an effect that it is possible to easily detect the interruption miss by asserting the interrupt miss detection signal without changing the existing module configuration.

さらに、本実施の形態においては、ＣＰＵ１０からのレジスタアクセスによって、複数接続されたモジュール３１〜３ｎの中から検知対象モジュール３１を設定するレジスタ部４１を具備している。これにより、割り込み取りこぼしを検知するモジュール３１〜３ｎを選択的に設定することができ、効率的な割り込み取りこぼしの検知を行うことができる。   Further, in the present embodiment, a register unit 41 that sets the detection target module 31 from among a plurality of connected modules 31 to 3n by register access from the CPU 10 is provided. This makes it possible to selectively set the modules 31 to 3n for detecting interrupt omission and to efficiently detect interrupt omission.

さらに、本実施の形態において、レジスタ部４１は、ＣＰＵ１０からのレジスタアクセスによって検知対象モジュール３１が設定された時点を検知開始タイミングとしてカウントを開始するタイマー機能を有し、割り込み信号制御部４２からの割り込み取りこぼし検知信号（ｂ）がアサートされると、検知対象モジュール３１のモジュール名と、タイマー機能のカウント値とを割り込み取りこぼし検知情報として保持するように構成されている。これにより、レジスタ部４１に保持された割り込み取りこぼし検知情報を検証することで、モジュール３１からの割り込みがどのようなタイミングでとりこぼされたかを把握することができる。   Further, in the present embodiment, the register unit 41 has a timer function that starts counting at the detection start timing when the detection target module 31 is set by register access from the CPU 10, and from the interrupt signal control unit 42 When the interrupt miss detection signal (b) is asserted, the module name of the detection target module 31 and the count value of the timer function are held as interrupt miss detection information. As a result, by verifying the interrupt miss detection information held in the register unit 41, it is possible to grasp at what timing the interrupt from the module 31 was missed.

なお、本発明が上記各実施の形態に限定されず、本発明の技術思想の範囲内において、各実施の形態は適宜変更され得ることは明らかである。また、上記構成部材の数、位置、形状等は上記実施の形態に限定されず、本発明を実施する上で好適な数、位置、形状等にすることができる。なお、各図において、同一構成要素には同一符号を付している。   Note that the present invention is not limited to the above-described embodiments, and it is obvious that the embodiments can be appropriately changed within the scope of the technical idea of the present invention. In addition, the number, position, shape, and the like of the constituent members are not limited to the above-described embodiment, and can be set to a number, position, shape, and the like that are suitable for implementing the present invention. In each figure, the same numerals are given to the same component.

１０ ＣＰＵ
２０ 割り込みコントローラー
３１〜３ｎ モジュール
４０ 割り込み監視回路
４１ レジスタ部
４２ 割り込み信号制御部
４３ 割り込み要因クリア制御部
４４ ＣＰＵレジスタアクセス制御部 10 CPU
20 interrupt controller 31 to 3n module 40 interrupt monitoring circuit 41 register unit 42 interrupt signal control unit 43 interrupt factor clear control unit 44 CPU register access control unit

Claims (3)

検知対象モジュールと割り込みコントローラーとの間に接続され、前記検知対象モジュールからＣＰＵへの割り込みの取りこぼしを監視する割り込み監視回路であって、
前記検知対象モジュールからの割り込み入力信号がアサートされると、前記割り込みコントローラーへの割り込み出力信号をアサートすると共に、モジュール割り込みクリア要求信号をアサートさせる割り込み信号制御回路と、
前記モジュール割り込みクリア要求信号がアサートされると、前記検知対象モジュールの割り込み要因クリアレジスタにレジスタアクセスして、前記検知対象モジュールからの前記割り込み入力信号をネゲートさせる割り込み要因クリア制御回路と、
前記ＣＰＵから前記検知対象モジュールの割り込み要因クリアレジスタへのレジスタアクセスが発生すると、前記ＣＰＵから前記検知対象モジュールへのレジスタアクセスをマスクして、ＣＰＵ割り込みクリア要求信号をアサートするＣＰＵレジスタアクセス制御回路とを具備し、
前記割り込み信号制御回路は、前記ＣＰＵレジスタアクセス制御回路からの前記ＣＰＵ割り込みクリア要求信号がアサートされると、前記割り込み出力信号をネゲートすると共に、前記割り込み出力信号がアサートされている状態で、前記検知対象モジュールからの前記割り込み入力信号がアサートされると、割り込み取りこぼし検知信号をアサートすることを特微とする割り込み監視回路。 An interrupt monitoring circuit that is connected between a detection target module and an interrupt controller and that monitors an interruption of an interrupt from the detection target module to the CPU,
When an interrupt input signal from the detection target module is asserted, an interrupt output signal to the interrupt controller is asserted, and an interrupt signal control circuit that asserts a module interrupt clear request signal;
When the module interrupt clear request signal is asserted, an interrupt factor clear control circuit for accessing the interrupt factor clear register of the detection target module and negating the interrupt input signal from the detection target module;
A CPU register access control circuit for masking register access from the CPU to the detection target module and asserting a CPU interrupt clear request signal when register access from the CPU to the interrupt source clear register of the detection target module occurs; Comprising
The interrupt signal control circuit negates the interrupt output signal when the CPU interrupt clear request signal from the CPU register access control circuit is asserted, and the detection is performed while the interrupt output signal is asserted. An interrupt monitoring circuit characterized by asserting an interrupt missing detection signal when the interrupt input signal from the target module is asserted. 前記ＣＰＵからのレジスタアクセスによって、複数接続されたモジュールの中から前記検知対象モジュールを設定するレジスタ回路を具備することを特徴とする請求項１記載の割り込み監視回路。   2. The interrupt monitoring circuit according to claim 1, further comprising a register circuit that sets the detection target module from a plurality of connected modules by register access from the CPU. 前記レジスタ回路は、前記ＣＰＵからのレジスタアクセスによって前記検知対象モジュールが設定された時点を検知開始タイミングとしてカウントを開始するタイマー機能を有し、前記割り込み信号制御回路からの前記割り込み取りこぼし検知信号がアサートされると、前記検知対象モジュールのモジュール名と、前記タイマー機能のカウント値とを割り込み取りこぼし検知情報として保持することを特徴とする請求項２記載の割り込み監視回路。 The register circuit has a timer function to start counting at a detection start timing when the detection target module is set by register access from the CPU, and the interrupt miss detection signal from the interrupt signal control circuit is asserted. 3. The interrupt monitoring circuit according to claim 2 , wherein the module name of the detection target module and the count value of the timer function are held as interrupt miss detection information.
JP2011288180A 2011-12-28 2011-12-28 Interrupt monitoring circuit Expired - Fee Related JP5622284B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2011288180A JP5622284B2 (en) 2011-12-28 2011-12-28 Interrupt monitoring circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2011288180A JP5622284B2 (en) 2011-12-28 2011-12-28 Interrupt monitoring circuit

Publications (2)

Publication Number Publication Date
JP2013137651A JP2013137651A (en) 2013-07-11
JP5622284B2 true JP5622284B2 (en) 2014-11-12

Family

ID=48913323

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2011288180A Expired - Fee Related JP5622284B2 (en) 2011-12-28 2011-12-28 Interrupt monitoring circuit

Country Status (1)

Country Link
JP (1) JP5622284B2 (en)

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4764893A (en) * 1985-04-26 1988-08-16 International Business Machines Corporation Noise-immune interrupt level sharing
JPH0743653B2 (en) * 1990-07-25 1995-05-15 株式会社東芝 Interrupt controller
JP2003162432A (en) * 2001-11-27 2003-06-06 Canon Inc Interrupt information recording apparatus

Also Published As

Publication number Publication date
JP2013137651A (en) 2013-07-11

Similar Documents

Publication Publication Date Title
US20100306602A1 (en) Semiconductor device and abnormality detecting method
JP2009111824A (en) High-frequency clock detection circuit
US20100299470A1 (en) Interrupt processing apparatus and method
JP2008021298A (en) Method and system for providing low latency and scalable interrupt collection
JP5622284B2 (en) Interrupt monitoring circuit
JP2009003711A (en) Stop detection apparatus of microcomputer
CN100557576C (en) The method and apparatus that operating system failure detects
JP5987723B2 (en) Slave for communication
JP6133614B2 (en) Fault log collection device, fault log collection method, and fault log collection program
JP2010118020A (en) Request order control system, request order control method, and request order control program
JP5768434B2 (en) Mutual monitoring system
CN104268081B (en) A kind of software operation state monitoring method and device
KR101570913B1 (en) Temperature sensor, and gas sensing system including the same
JP2008217419A (en) Interruption controller for automatically changing interruption level
JP2018005490A (en) Electronic controller
JP2011107939A (en) Redundant system information processor
JP6161105B2 (en) Information processing system
JP2007316815A (en) Clock abnormality detection method and clock abnormality detecting program
JP2009205276A (en) Watchdog timer control device, watchdog timer control method, program, and cpu system
JP2014178254A (en) Notification control device, notification device, electronic equipment, notification control method and program
CN106155953B (en) Information processing method and electronic equipment
JP2009258892A (en) Interruption control circuit
JP2004157662A (en) Dynamic stack overwrite monitoring method
JP2007201692A (en) Alarm signal control method and device, and electronic equipment employing same
JP5906807B2 (en) Arithmetic processing device and stall monitoring method

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20131125

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20140528

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140610

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140728

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20140819

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20140918

R150 Certificate of patent or registration of utility model

Ref document number: 5622284

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees