JP5609037B2 - Semiconductor package built-in wiring board and manufacturing method of semiconductor package built-in wiring board - Google Patents

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Description

本発明は、絶縁部材中に半導体パッケージを埋設してなる半導体パッケージ内蔵配線板において、前記半導体パッケージから発せられる熱を効果的に放熱することができる半導体パッケージ内蔵配線板、及びその製造方法に関する。   The present invention relates to a semiconductor package built-in wiring board in which a semiconductor package is embedded in an insulating member, which can effectively dissipate heat generated from the semiconductor package, and a method for manufacturing the same.

近年の電子機器の高性能化・小型化の流れの中、回路部品の高密度、高機能化が一層求められている。かかる観点より、回路部品を搭載したモジュールにおいても、高密度、高機能化への対応が要求されている。このような要求に応えるべく、現在では配線板を多層化することが盛んに行われている。   In recent years, electronic devices are required to have higher density and higher functionality in the trend of higher performance and smaller size. From this point of view, even modules with circuit components are required to support high density and high functionality. In order to meet such demands, multilayer wiring boards are now being actively performed.

このような多層化配線板においては、複数の配線パターンを互いに略平行となるようにして配置し、前記配線パターン間に絶縁部材を配し、半導体部品などの電子部品は前記絶縁部材中に前記配線パターンの少なくとも１つに電気的に接続するようにして埋設するとともに、前記絶縁部材間を厚さ方向に貫通した層間接続体（ビア）を形成し、前記複数の配線パターンを互いに電気的に接続するようにしている（例えば、特許文献１参照）。   In such a multilayer wiring board, a plurality of wiring patterns are arranged so as to be substantially parallel to each other, an insulating member is disposed between the wiring patterns, and an electronic component such as a semiconductor component is placed in the insulating member. It is embedded so as to be electrically connected to at least one of the wiring patterns, and an interlayer connection body (via) that penetrates between the insulating members in the thickness direction is formed, and the plurality of wiring patterns are electrically connected to each other. The connection is made (see, for example, Patent Document 1).

しかしながら、このような電子部品内蔵配線板においては、その絶縁部材中に埋設した電子部品、特に半導体部品などの場合においては、その発熱量が比較的大きくなる。一方、前記電子部品を埋設する前記絶縁部材は、樹脂などの熱伝導性に劣る部材から構成しているため、前記電子部品から発せられた熱を前記配線板の外方に効率良く放熱することができない。このため、前記配線板内部の温度が上昇し、その部品実装部分を破壊したり、前記配線板の接続部分にダメージを与えたりという問題が生じていた。さらには、温度上昇に伴って発煙、発火などの問題を生じる場合もあった。   However, in such an electronic component built-in wiring board, the amount of heat generated is relatively large in the case of an electronic component embedded in the insulating member, particularly a semiconductor component. On the other hand, since the insulating member for embedding the electronic component is composed of a member having poor thermal conductivity such as a resin, the heat generated from the electronic component is efficiently radiated to the outside of the wiring board. I can't. For this reason, the temperature inside the wiring board rises, resulting in problems such as destruction of the component mounting part and damage to the connection part of the wiring board. Furthermore, there are cases where problems such as smoke and ignition occur as the temperature rises.

一方、上記電子部品内蔵配線板を構成する絶縁部材に熱伝導性を付与することが試みられているが、そのような材料の入手が困難であるとともに、材料も高価であるため、前記配線板のコスト増につながるという問題があった。   On the other hand, it has been attempted to impart thermal conductivity to the insulating member that constitutes the electronic component built-in wiring board, but it is difficult to obtain such a material and the material is also expensive. There was a problem that led to an increase in costs.

かかる問題に鑑み、電子部品の主面上あるいはその上方に金属体を配置し、前記電子部品と前記金属体とを熱的に接続することによって、前記電子部品から発せられた熱を配線板の外方に放熱するという試みがなされている（例えば、特許文献２参照）。この方法によれば、電子部品から発せられた熱を効率良く外部に放熱することができるので、上述のような諸問題を回避することができる。   In view of such a problem, a metal body is disposed on or above the main surface of the electronic component, and the electronic component and the metal body are thermally connected to thereby generate heat generated from the electronic component of the wiring board. Attempts have been made to dissipate heat outward (see, for example, Patent Document 2). According to this method, the heat generated from the electronic component can be efficiently radiated to the outside, so that the above-described problems can be avoided.

しかしながら、現状においては、多層配線板中にベアの電子部品を内蔵させた場合における、前記電子部品の発熱の問題を回避したにすぎず、パッケージ化された電子部品を内蔵させた場合における、電子部品パッケージからの発熱の問題については何ら検討されていない。   However, at present, only the problem of heat generation of the electronic component in the case where the bare electronic component is incorporated in the multilayer wiring board has been avoided, and the electronic in the case where the packaged electronic component is incorporated. No consideration has been given to the problem of heat generation from the component package.

特開２００３−１９７８４９号JP 2003-197849 A 特開２００８−１７７５５２号JP 2008-177552 A

本発明は、絶縁部材中に半導体パッケージが埋設されてなる半導体パッケージ内蔵配線板において、前記半導体パッケージからの発熱を効果的に発散させ、前記半導体パッケージの発熱に起因した諸問題を解消することを目的とする。   The present invention relates to a semiconductor package built-in wiring board in which a semiconductor package is embedded in an insulating member, effectively dissipating heat generated from the semiconductor package, and solving various problems caused by heat generation of the semiconductor package. Objective.

上記目的を達成すべく、本発明は、
複数の第１の配線パターンと、
前記複数の第１の配線パターン間それぞれに位置する複数の第１の絶縁部材と、
前記複数の第１の絶縁部材の少なくとも一つの中に埋設された半導体パッケージと、
前記半導体パッケージを構成する半導体チップの非機能面側に位置する、前記半導体パッケージの主面と接触するようにして設けられた放熱部材と、
前記複数の第１の配線パターンの少なくとも一部同士及び前記複数の第１の配線パターンの少なくとも一部と前記半導体チップとを電気的に接続する複数の層間接続体とを具え、
前記放熱部材と前記複数の層間接続体の少なくとも一つとを熱的に接続したことを特徴とする、半導体パッケージ内蔵配線板に関する。 In order to achieve the above object, the present invention provides:
A plurality of first wiring patterns;
A plurality of first insulating members positioned between each of the plurality of first wiring patterns;
A semiconductor package embedded in at least one of the plurality of first insulating members;
A heat dissipating member located on the non-functional surface side of the semiconductor chip constituting the semiconductor package, provided in contact with the main surface of the semiconductor package;
A plurality of interlayer connectors for electrically connecting at least a part of the plurality of first wiring patterns and at least a part of the plurality of first wiring patterns to the semiconductor chip;
The semiconductor package-embedded wiring board, wherein the heat dissipation member and at least one of the plurality of interlayer connectors are thermally connected.

また、本発明は、
前記半導体パッケージを構成する半導体チップの非機能面側に位置する、前記半導体パッケージの主面と接触するようにして放熱部材を設ける工程と、
複数の第１の配線パターン間それぞれに複数の第１の絶縁部材を位置させる工程と、
前記複数の第１の絶縁部材の少なくとも一つの中に前記半導体パッケージを前記放熱部材とともに埋設する工程と、
前記複数の第１の配線パターンの少なくとも一部同士及び前記複数の第１の配線パターンの少なくとも一部と前記半導体チップとを、それぞれ複数の層間接続体で電気的に接続する工程と、
前記放熱部材と前記複数の層間接続体の少なくとも一つとを熱的に接続する工程と、
を具えることを特徴とする、半導体パッケージ内蔵配線板の製造方法に関する。 The present invention also provides:
Providing a heat dissipating member in contact with the main surface of the semiconductor package located on the non-functional surface side of the semiconductor chip constituting the semiconductor package;
A step of positioning a plurality of first insulating members between each of the plurality of first wiring patterns;
Burying the semiconductor package together with the heat dissipating member in at least one of the plurality of first insulating members;
Electrically connecting at least a part of the plurality of first wiring patterns and at least a part of the plurality of first wiring patterns and the semiconductor chip with a plurality of interlayer connectors, respectively,
Thermally connecting the heat dissipation member and at least one of the plurality of interlayer connectors;
It is related with the manufacturing method of the wiring board with a built-in semiconductor package characterized by comprising.

本発明者は、上記課題を解決すべく鋭意検討を実施した。その結果、複数の配線パターン、これら配線パターン間それぞれに位置する複数の絶縁部材、及び前記複数の配線パターンを電気的に接続する複数の層間接続体からなる多層配線板の、前記複数の絶縁部材の少なくとも一つの中に埋設された半導体パッケージの、この半導体パッケージを構成する半導体チップの非機能面側に位置する主面に対して放熱部材を設けるとともに、前記複数の層間接続体の少なくとも一つを熱的に接続することによって、前記半導体パッケージからの発熱を、前記放熱部材、前記配線パターン及び前記層間接続体を介して外部に放熱できることを見出した。   The present inventor has intensively studied to solve the above problems. As a result, the plurality of insulating members of a multilayer wiring board comprising a plurality of wiring patterns, a plurality of insulating members positioned between the wiring patterns, and a plurality of interlayer connectors that electrically connect the plurality of wiring patterns. A heat dissipating member is provided on the main surface of the semiconductor package embedded in at least one of the semiconductor chip that is located on the non-functional surface side of the semiconductor chip constituting the semiconductor package, and at least one of the plurality of interlayer connectors. It has been found that heat generated from the semiconductor package can be radiated to the outside through the heat radiating member, the wiring pattern, and the interlayer connector.

したがって、前記半導体パッケージ内蔵後の半導体が発する熱を効果的に基板外部に放散させることができ、半導体の動作安定性を高めることが可能となる。   Therefore, the heat generated by the semiconductor after the semiconductor package is incorporated can be effectively dissipated outside the substrate, and the operational stability of the semiconductor can be improved.

なお、“熱的接続”とは、上記半導体パッケージから発せられる熱が、前記複数の層間接続体の少なくとも一つに伝導するような状態の接続を意味するものであり、両者が必ずしも直接接触していることを要求するものではない。しかしながら、上記層間接続体は一般には金属から構成され、良好な熱伝導性を呈するものであるため、実際には、前記放熱部材と前記層間接続体とは互いに直接的に接続することが好ましい。   “Thermal connection” means a connection in a state where heat generated from the semiconductor package is conducted to at least one of the plurality of interlayer connectors, and the two are not necessarily in direct contact with each other. It does not require that However, since the interlayer connector is generally made of metal and exhibits good thermal conductivity, it is actually preferable that the heat dissipation member and the interlayer connector are directly connected to each other.

本発明の製造方法は、上述した工程を含む任意の方法で実施することができる。一例として、以下に示すよう製造方法を挙げることができる。   The production method of the present invention can be carried out by any method including the steps described above. As an example, a manufacturing method can be mentioned as follows.

すなわち、
半導体パッケージを構成する半導体チップの非機能面側に位置する、前記半導体パッケージの主面と接触するようにして放熱部材を形成する工程と、
第１の絶縁部材の両面に一対の第１の配線パターンが形成されてなる第１の両面基板上に、前記半導体パッケージを接合して、半導体パッケージ搭載配線層を形成する工程と、
少なくとも一対の第２の配線パターン及びこの第２の配線パターン間に位置する第２の絶縁部材からなり、前記少なくとも一対の第２の配線パターン間が第１の層間接続体で電気的に接続されてなる中間配線層を形成する工程と、
少なくとも一対の第３の配線パターン及びこの第３の配線パターン間に位置する第３の絶縁部材からなり、前記少なくとも一対の第３の配線パターン間が第２の層間接続体で電気的に接続されてなる外部配線層を形成する工程と、
前記半導体パッケージ搭載配線層の両側に前記中間配線層を配置し、前記半導体パッケージ搭載配線層の上側に、前記第２の層間接続体を介して前記半導体チップと電気的に接続するとともに、前記放熱部材が前記第２の層間接続体と熱的に接続するようにして前記外部配線層を配置するとともに、前記半導体パッケージ搭載配線層、前記中間配線層及び前記外部配線層を押圧する工程と、
を具えることを特徴とする、半導体パッケージ内蔵配線板の製造方法である。 That is,
Forming a heat radiating member so as to be in contact with the main surface of the semiconductor package located on the non-functional surface side of the semiconductor chip constituting the semiconductor package;
Bonding the semiconductor package onto a first double-sided substrate having a pair of first wiring patterns formed on both sides of the first insulating member to form a semiconductor package mounting wiring layer;
It comprises at least a pair of second wiring patterns and a second insulating member located between the second wiring patterns, and the at least one pair of second wiring patterns are electrically connected by a first interlayer connector. Forming an intermediate wiring layer comprising:
It comprises at least a pair of third wiring patterns and a third insulating member located between the third wiring patterns, and the at least one pair of third wiring patterns is electrically connected by a second interlayer connector. Forming an external wiring layer comprising:
The intermediate wiring layer is disposed on both sides of the semiconductor package mounting wiring layer, and is electrically connected to the semiconductor chip via the second interlayer connector on the upper side of the semiconductor package mounting wiring layer. Arranging the external wiring layer so that a member is thermally connected to the second interlayer connector, and pressing the semiconductor package mounting wiring layer, the intermediate wiring layer, and the external wiring layer;
A method of manufacturing a wiring board with a built-in semiconductor package.

なお、本発明のように、多層配線板に半導体チップを直接内蔵させる代わりに半導体パッケージを内蔵させることによる利点は、例えば、半導体チップが不良である場合、前記半導体チップを多層配線板に直接内蔵させる場合は、内蔵させた後にしか前記半導体チップが不良であることを認識できないが、前記半導体チップを予めパッケージ化した場合は、このパッケージの段階で前記半導体チップが不良であることを認識できる。   The advantage of incorporating a semiconductor package instead of directly incorporating a semiconductor chip in a multilayer wiring board as in the present invention is that, for example, if the semiconductor chip is defective, the semiconductor chip is incorporated directly in the multilayer wiring board. In this case, it is possible to recognize that the semiconductor chip is defective only after the semiconductor chip is incorporated. However, when the semiconductor chip is packaged in advance, it is possible to recognize that the semiconductor chip is defective at the stage of this packaging.

この結果、パッケージの段階で半導体チップが不良であることが認識できれば、あえて多層配線板に内蔵する必要がないので、半導体パッケージは不良品として扱われることになるが、半導体パッケージ内蔵配線板の不良品の度合いが減少する。したがって、半導体パッケージ内蔵配線板の歩留まりが向上し、製造コストの低減を図ることができる。   As a result, if it can be recognized that the semiconductor chip is defective at the package stage, it is not necessary to embed it in the multilayer wiring board, so that the semiconductor package is treated as a defective product. The degree of good products decreases. Therefore, the yield of the semiconductor package built-in wiring board is improved, and the manufacturing cost can be reduced.

以上、本発明によれば、絶縁部材中に半導体パッケージが埋設されてなる半導体パッケージ内蔵配線板において、前記半導体パッケージからの発熱を効果的に発散させ、前記半導体パッケージの発熱に起因した諸問題を解消することができる。   As described above, according to the present invention, in the semiconductor package built-in wiring board in which the semiconductor package is embedded in the insulating member, the heat generated from the semiconductor package is effectively dissipated, and various problems caused by the heat generated by the semiconductor package are solved. Can be resolved.

参考例における半導体パッケージ内蔵配線板を示す断面構成図である。It is a section lineblock diagram showing a semiconductor package built-in wiring board in a reference example . 第１の実施形態における半導体パッケージ内蔵配線板を示す断面構成図である。It is a section lineblock diagram showing a semiconductor package built-in wiring board in a 1st embodiment . 第２の実施形態における半導体パッケージ内蔵配線板を示す断面構成図である。It is a section lineblock diagram showing a semiconductor package built-in wiring board in a 2nd embodiment . 図２に示す半導体パッケージ内蔵配線板の製造工程を示す図である。It is a figure which shows the manufacturing process of the semiconductor package built-in wiring board shown in FIG. 同じく、図２に示す半導体パッケージ内蔵配線板の製造工程を示す図である。Similarly, it is a figure which shows the manufacturing process of the semiconductor package built-in wiring board shown in FIG. 同じく、図２に示す半導体パッケージ内蔵配線板の製造工程を示す図である。Similarly, it is a figure which shows the manufacturing process of the semiconductor package built-in wiring board shown in FIG. 同じく、図２に示す半導体パッケージ内蔵配線板の製造工程を示す図である。Similarly, it is a figure which shows the manufacturing process of the semiconductor package built-in wiring board shown in FIG.

以下、本発明の具体的特徴について、発明を実施するための形態に基づいて説明する。   Hereinafter, specific features of the present invention will be described based on embodiments for carrying out the invention.

（半導体パッケージ内蔵配線板）
（参考例）
図１は、本参考例における半導体パッケージ内蔵配線板を示す断面構成図である。図１に示す半導体パッケージ内蔵配線板１０は、下側から順に第１の配線パターン１１１、第２の配線パターン１１２、第３の配線パターン１１３、第４の配線パターン１１４、第５の配線パターン１１５、第６の配線パターン１１６、第７の配線パターン１１７及び第８の配線パターン１１８を有している。第１の配線パターン１１１は、配線板１０の下方に露出しているとともに、第８の配線パターン１１８は、配線板１０の上方に露出している。また、これらの配線パターン１１１から１１８は互いに略平行に配置されている。 (Semiconductor package built-in wiring board)
( Reference example )
FIG. 1 is a cross-sectional configuration diagram showing a semiconductor package built-in wiring board in this reference example . A wiring board 10 with a built-in semiconductor package shown in FIG. 1 includes a first wiring pattern 111, a second wiring pattern 112, a third wiring pattern 113, a fourth wiring pattern 114, and a fifth wiring pattern 115 in order from the bottom. The sixth wiring pattern 116, the seventh wiring pattern 117, and the eighth wiring pattern 118 are provided. The first wiring pattern 111 is exposed below the wiring board 10, and the eighth wiring pattern 118 is exposed above the wiring board 10. Also, these wiring patterns 111 to 118 are arranged substantially parallel to each other.

また、第１の配線パターン１１１から第８の配線パターン１１８における隣接する配線パターン間には、第１の絶縁部材１２１から第７の絶縁部材１２７がそれぞれ存在している。   The first insulating member 121 to the seventh insulating member 127 exist between the adjacent wiring patterns in the first wiring pattern 111 to the eighth wiring pattern 118, respectively.

具体的には、第１の配線パターン１１１及び第２の配線パターン１１２間には第１の絶縁部材１２１が存在し、第２の配線パターン１１２及び第３の配線パターン１１３間には第２の絶縁部材１２２が存在し、第３の配線パターン１１３及び第４の配線パターン１１４間には第３の絶縁部材１２３が存在している。さらに、第４の配線パターン１１４及び第５の配線パターン１１５間には第４の絶縁部材１２４が存在し、第５の配線パターン１１５及び第６の配線パターン１１６間には第５の絶縁部材１２５が存在し、第６の配線パターン１１６及び第７の配線パターン１１７間には第６の絶縁部材１２６が存在し、第７の配線パターン１１７及び第８の配線パターン１１８間には第７の絶縁部材１２７が存在している。   Specifically, the first insulating member 121 exists between the first wiring pattern 111 and the second wiring pattern 112, and the second insulating film 121 is interposed between the second wiring pattern 112 and the third wiring pattern 113. An insulating member 122 exists, and a third insulating member 123 exists between the third wiring pattern 113 and the fourth wiring pattern 114. Further, the fourth insulating member 124 exists between the fourth wiring pattern 114 and the fifth wiring pattern 115, and the fifth insulating member 125 is interposed between the fifth wiring pattern 115 and the sixth wiring pattern 116. There is a sixth insulating member 126 between the sixth wiring pattern 116 and the seventh wiring pattern 117, and a seventh insulation between the seventh wiring pattern 117 and the eighth wiring pattern 118. Member 127 is present.

さらに、第１の配線パターン１１１から第８の配線パターン１１８における隣接する配線パターン間は、第１の層間接続体１３１から第７の層間接続体１３７によって互いに電気的に接続されている。   Further, adjacent wiring patterns in the first wiring pattern 111 to the eighth wiring pattern 118 are electrically connected to each other by the first interlayer connection 131 to the seventh interlayer connection 137.

具体的には、第１の配線パターン１１１及び第２の配線パターン１１２間は第１の層間接続体１３１によって電気的に接続され、第２の配線パターン１１２及び第３の配線パターン１１３間は第２の層間接続体１３２によって電気的に接続され、第３の配線パターン１１３及び第４の配線パターン１１４間は第３の層間接続体１３３によって電気的に接続されている。さらに、第４の配線パターン１１４及び第５の配線パターン１１５間は第４の層間接続体１３４によって電気的に接続され、第５の配線パターン１１５及び第６の配線パターン１１６間は第５の層間接続体１３５によって電気的に接続され、第６の配線パターン１１６及び第７の配線パターン１１７間は第６の層間接続体１３６で電気的に接続され、第７の配線パターン１１７及び第８の配線パターン１１８間は第７の層間接続体１３７によって電気的に接続されている。   Specifically, the first wiring pattern 111 and the second wiring pattern 112 are electrically connected by the first interlayer connector 131, and the second wiring pattern 112 and the third wiring pattern 113 are connected between the first wiring pattern 111 and the third wiring pattern 113. The second interlayer connection 132 is electrically connected, and the third wiring pattern 113 and the fourth wiring pattern 114 are electrically connected by the third interlayer connection 133. Further, the fourth wiring pattern 114 and the fifth wiring pattern 115 are electrically connected by the fourth interlayer connector 134, and the fifth wiring pattern 115 and the sixth wiring pattern 116 are connected to the fifth interlayer. The sixth wiring pattern 116 and the seventh wiring pattern 117 are electrically connected by the sixth interlayer connector 136, and the seventh wiring pattern 117 and the eighth wiring are electrically connected by the connection body 135. The patterns 118 are electrically connected by a seventh interlayer connector 137.

これによって、図１に示す配線板１０は、いわゆる８層構造の多層配線板を構成している。但し、層数は必要に応じて任意に決定することができる。   Thereby, the wiring board 10 shown in FIG. 1 constitutes a so-called eight-layer multilayer wiring board. However, the number of layers can be arbitrarily determined as necessary.

なお、図１においては、第１の絶縁部材１２１から第７の絶縁部材１２７を識別可能に記載しているが、実際には互いに融着しているので、これら絶縁部材の識別は困難である。本参考例では、特徴を明確にすべく、便宜上、これら絶縁部材を識別可能に記載している。 In FIG. 1, the first insulating member 121 to the seventh insulating member 127 are described so as to be identifiable, but since they are actually fused to each other, it is difficult to identify these insulating members. . In this reference example, in order to clarify the features , these insulating members are described so as to be identifiable for convenience.

また、図１に示す配線板１０の、第３の絶縁部材１２３から第６の絶縁部材１２６に亘って半導体パッケージ２０が埋設されている。   Further, the semiconductor package 20 is embedded from the third insulating member 123 to the sixth insulating member 126 of the wiring board 10 shown in FIG.

半導体パッケージ２０は、半導体チップ２１がはんだ材２２を介して、パッケージを構成する支持基板である両面基板２３に対してフリップチップ接合されており、半導体チップ２１と両面基板２３との間にアンダーフィル樹脂２４が注入されるとともに、封止樹脂２５によって封止されている。   In the semiconductor package 20, a semiconductor chip 21 is flip-chip bonded to a double-sided substrate 23 that is a support substrate constituting the package via a solder material 22, and an underfill is provided between the semiconductor chip 21 and the double-sided substrate 23. Resin 24 is injected and sealed with sealing resin 25.

また、半導体パッケージ２０は、はんだ材３０によって、第１の絶縁部材１２１とその両面に第１の配線パターン１１１及び第２の配線パターン１１２が形成されてなる両面基板１１を支持基板として、この支持基板１１に対してはんだ材３０によって機械的に固定されているとともに、電気的に接続されている。具体的には、はんだ材３０を介して第２の配線パターン１１２に対して機械的に固定され、電気的に接続されている。   In addition, the semiconductor package 20 is supported by using the double-sided substrate 11 in which the first insulating member 121 and the first wiring pattern 111 and the second wiring pattern 112 are formed on the both surfaces by the solder material 30 as a supporting substrate. The substrate 11 is mechanically fixed to the substrate 11 by a solder material 30 and is electrically connected. Specifically, it is mechanically fixed and electrically connected to the second wiring pattern 112 via the solder material 30.

両面基板２３は、絶縁部材２２１の両面に一対の配線パターン２１１及び２１２が形成されてなる。図から明らかなように、本参考例では、両面基板２３の配線パターン２１１に対して半導体チップ２１がフリップチップ接合されている。配線パターン２１１及び２１２間は層間接続体２３５で電気的に接続され、配線パターン２１２及び第２の配線パターン１１２間ははんだ材３０で電気的に接続されている。これによって、半導体チップ２１は、配線板１０における総ての配線パターンと電気的に接合され、所定の外部回路によって電気的に制御可能となるとともに、半導体チップ２１で生成された電気信号を外部に取り出せるようになっている。 The double-sided board 23 has a pair of wiring patterns 211 and 212 formed on both sides of an insulating member 221. As is clear from the figure, in this reference example , the semiconductor chip 21 is flip-chip bonded to the wiring pattern 211 of the double-sided substrate 23. The wiring patterns 211 and 212 are electrically connected by an interlayer connector 235, and the wiring pattern 212 and the second wiring pattern 112 are electrically connected by a solder material 30. As a result, the semiconductor chip 21 is electrically joined to all the wiring patterns on the wiring board 10 and can be electrically controlled by a predetermined external circuit, and the electric signal generated by the semiconductor chip 21 is externally transmitted. It can be taken out.

また、図１から明らかなように、半導体パッケージ２０の、半導体チップ２１の非機能面側に位置する主面２０Ａには、放熱部材としての金属箔４０が全体に亘って設けられている。さらに、金属箔４０には第６の層間接続体１３６が接触している。したがって、半導体パッケージ２０からの発熱を、第６の層間接続体１３６、第７の配線パターン１１７及び第８の配線パターン１１８、並びに第６の層間接続体１３６及び第７の層間接続体１３７を介して外部に放熱することができる。このため、半導体パッケージ２０の発熱による自身の反り、結果として、半導体パッケージ内蔵配線板の使用時における発熱のみならず、前記半導体パッケージ内蔵配線板の製造時における熱負荷をも抑制することができ、接合部にかかる応力が減って、信頼性が向上する。   As is clear from FIG. 1, a metal foil 40 as a heat radiating member is provided over the entire main surface 20 </ b> A of the semiconductor package 20 located on the non-functional surface side of the semiconductor chip 21. Further, the sixth interlayer connector 136 is in contact with the metal foil 40. Therefore, the heat generated from the semiconductor package 20 is transmitted through the sixth interlayer connector 136, the seventh wiring pattern 117 and the eighth wiring pattern 118, and the sixth interlayer connector 136 and the seventh interlayer connector 137. To dissipate heat to the outside. Therefore, the warpage of the semiconductor package 20 due to heat generation, as a result, it is possible to suppress not only heat generation during use of the semiconductor package built-in wiring board, but also heat load during the manufacture of the semiconductor package built-in wiring board, The stress applied to the joint is reduced and the reliability is improved.

金属箔４０は、熱伝導性に優れた材料、例えば銅、アルミニウム、金、銀などの金属材料の他、金属粉末が樹脂中に分散し、金属的性質を有する導電性組成物などから構成することができる。また、その厚さは、例えば１μｍ〜４０μｍとすることができる。   The metal foil 40 is made of a material having excellent thermal conductivity, for example, a metal material such as copper, aluminum, gold, silver, or the like, and a conductive composition in which metal powder is dispersed in a resin and has metallic properties. be able to. Moreover, the thickness can be 1 micrometer-40 micrometers, for example.

また、金属箔４０は、半導体パッケージ２０の主面２０Ａに対して、図示しない導電性接着剤や導電性ペースト等を介して接着するようにして設けることができる。また、スパッタリング法やＣＶＤ法、プラズマ蒸着法などの汎用の膜形成手段を用い、金属箔４０を半導体パッケージ２０の主面２０Ａ上に直接形成するようにすることもできる。さらには、封止樹脂２５によって封止する際の圧着によって、樹脂封止と金属箔４０の形成とを同時に行うこともできる。   The metal foil 40 can be provided so as to adhere to the main surface 20A of the semiconductor package 20 via a conductive adhesive, a conductive paste, or the like (not shown). Further, the metal foil 40 can be directly formed on the main surface 20 </ b> A of the semiconductor package 20 by using a general-purpose film forming means such as a sputtering method, a CVD method, or a plasma deposition method. Furthermore, the resin sealing and the formation of the metal foil 40 can be simultaneously performed by pressure bonding when sealing with the sealing resin 25.

なお、本参考例では、半導体パッケージ２０の主面２０Ａの全体に亘って金属箔４０を設けるようにしているが、半導体パッケージ２０の実装時の反りに応じてその面積や厚さを変えることができる。 In this reference example, the metal foil 40 is provided over the entire main surface 20A of the semiconductor package 20. However, the area and thickness of the metal foil 40 may be changed according to the warp when the semiconductor package 20 is mounted. it can.

なお、図１に示す半導体パッケージ内蔵配線板１０においては、総ての層間接続体が、該当する絶縁部材の厚さ方向に一致する軸を有し、前記軸方向の径が前記絶縁部材の厚さ方向で変化するようになっている。これは、以下に説明するように、図１に示す半導体パッケージ内蔵配線板１０をＢ２ｉｔ（ビー・スクエア・イット：登録商標）を利用して製造したことに起因する。 In the semiconductor package built-in wiring board 10 shown in FIG. 1, all the interlayer connectors have axes that match the thickness direction of the corresponding insulating member, and the diameter in the axial direction is the thickness of the insulating member. It changes in the direction. As described below, this is because the semiconductor package built-in wiring board 10 shown in FIG. 1 is manufactured using B 2 it (B Square It: registered trademark).

（第１の実施形態）
図２は、第１の実施形態における半導体パッケージ内蔵配線板を示す断面構成図である。なお、図１に示す半導体パッケージ内蔵配線板と類似及び同一の構成要素に関しては、同一の参照数字を用いて表している。 ( First embodiment )
FIG. 2 is a cross-sectional configuration diagram showing the semiconductor package built-in wiring board according to the first embodiment . The same reference numerals are used for the same and similar components as those in the semiconductor package built-in wiring board shown in FIG.

本実施形態の半導体パッケージ内蔵配線板５０においては、放熱部材として、参考例に示す金属箔４０に代えて、ダミーの配線を形成した２層基板６０を用いている点で相違している。この２層基板６０は、絶縁部材６２１の両面に一対のダミー配線６１１及び６１２が形成されてなり、これらダミー配線６１１及び６１２が層間接続体６３１によって電気的に接続されてなることによって、半導体パッケージ２０を構成する支持基板２３と類似の構成を採っている。 The semiconductor package built-in wiring board 50 of the present embodiment is different in that a two-layer substrate 60 on which dummy wirings are formed is used as a heat dissipation member instead of the metal foil 40 shown in the reference example . In this two-layer substrate 60, a pair of dummy wirings 611 and 612 are formed on both surfaces of an insulating member 621, and these dummy wirings 611 and 612 are electrically connected by an interlayer connector 631, thereby providing a semiconductor package. The configuration similar to that of the support substrate 23 forming the configuration 20 is adopted.

なお、ダミー配線２層基板６０は、半導体パッケージ２０の主面２０Ａに対して、例えば導電性接着剤や導電性ペーストを用いて付着させる。また、封止樹脂２５で封止する際において、同時に圧着させて形成することもできる。   The dummy wiring two-layer substrate 60 is attached to the main surface 20A of the semiconductor package 20 using, for example, a conductive adhesive or a conductive paste. Further, when sealing with the sealing resin 25, it can be formed by pressure bonding at the same time.

したがって、半導体パッケージ２０の、半導体チップ２１を中心として見た場合、その下方において支持基板２３が形成されるとともに、その上方に支持基板２３と類似構成の２層基板６０が形成されていることになる。このため、２層基板６０を含めて半導体パッケージを捉えた場合、この半導体パッケージは、半導体チップ２１を中心として上下方向において略対称となる。   Accordingly, when the semiconductor package 20 is viewed with the semiconductor chip 21 as the center, the support substrate 23 is formed below the semiconductor chip 21, and the two-layer substrate 60 having a similar configuration to the support substrate 23 is formed above the support substrate 23. Become. For this reason, when a semiconductor package including the two-layer substrate 60 is captured, the semiconductor package is substantially symmetrical in the vertical direction with the semiconductor chip 21 as the center.

結果として、半導体パッケージ２０の動作時に発生した熱や、半導体パッケージ２０を支持基板１１に対してはんだ材３０で固定する際に負荷される熱（約２５０℃）に起因した、支持基板１１及び２層基板６０に生じる熱応力が略同一となるので、上述のような２層基板６０を含めた半導体パッケージに上下方向から負荷される熱応力が同一となり、前記半導体パッケージの反り、すなわち本来の半導体パッケージ２０の反りを低減することができる。結果として、半導体パッケージ内蔵配線板５０自体の反りを低減し、抑制することができる。   As a result, the support substrates 11 and 2 caused by heat generated during operation of the semiconductor package 20 or heat (about 250 ° C.) applied when the semiconductor package 20 is fixed to the support substrate 11 with the solder material 30. Since the thermal stress generated in the layer substrate 60 is substantially the same, the thermal stress applied from above and below to the semiconductor package including the two-layer substrate 60 is the same, and the warp of the semiconductor package, that is, the original semiconductor Warpage of the package 20 can be reduced. As a result, the warpage of the semiconductor package built-in wiring board 50 itself can be reduced and suppressed.

なお、支持基板１１及び２層基板６０に生じる熱応力が略同一となるように、２層基板６０を構成する配線６１１及び６１２の大きさ、すなわち絶縁部材６２１の表面被覆率を適宜に制御し、さらには、絶縁部材６２１の厚さ等をも適宜に制御する。   Note that the size of the wirings 611 and 612 constituting the two-layer substrate 60, that is, the surface coverage of the insulating member 621 is appropriately controlled so that the thermal stresses generated in the support substrate 11 and the two-layer substrate 60 are substantially the same. Furthermore, the thickness of the insulating member 621 and the like are also appropriately controlled.

また、２層基板６０は、上述のような構成を呈しているので、半導体パッケージ２０で生じた熱は、この基板を構成する配線６１１及び６１２、層間接続体６３１、並びに第７の配線パターン１１７及び第８の配線パターン１１８、第６の層間接続体１３６及び第７の層間接続体１３７を介して外部に放熱することができる。したがって、参考例同様に、２層基板６０による本来的な放熱作用によっても、半導体パッケージ２０の発熱による自身の反り、さらには半導体パッケージの反りに起因した半導体パッケージ内蔵配線板５０自体の反りを低減し、抑制することができる。 In addition, since the two-layer substrate 60 has the above-described configuration, the heat generated in the semiconductor package 20 causes the wirings 611 and 612, the interlayer connector 631, and the seventh wiring pattern 117 that configure this substrate. In addition, heat can be radiated to the outside through the eighth wiring pattern 118, the sixth interlayer connector 136, and the seventh interlayer connector 137. Therefore, as in the reference example , the inherent heat dissipation action of the two-layer substrate 60 also reduces the warpage of the semiconductor package 20 due to the heat generation of the semiconductor package 20 and the warpage of the semiconductor package built-in wiring board 50 itself due to the warpage of the semiconductor package. And can be suppressed.

なお、放熱部材を除くその他の構成に関しては、参考例における半導体パッケージ内蔵配線板１０と同様であるので、説明を省略する。 Since the configuration other than the heat dissipation member is the same as that of the semiconductor package built-in wiring board 10 in the reference example , the description thereof is omitted.

（第２の実施形態）
図３は、第２の実施形態における半導体パッケージ内蔵配線板を示す断面構成図である。なお、図１及び図２に示す半導体パッケージ内蔵配線板と類似及び同一の構成要素に関しては、同一の参照数字を用いて表している。 ( Second Embodiment )
FIG. 3 is a cross-sectional configuration diagram showing a semiconductor package built-in wiring board according to the second embodiment . Components similar to or identical to those in the semiconductor package built-in wiring board shown in FIGS. 1 and 2 are denoted by the same reference numerals.

図３に示す半導体パッケージ内蔵配線板７０は、配線パターンの数が６（第１の配線パターン１１１から第６の配線パターン１１６）であって６層構造の多層配線板を構成し、第３の配線パターン１１３と第４の配線パターン１１４とが、第３の絶縁部材１２３を貫通するようにして形成された金属導体１４３で電気的に接続されている点を除き、基本的な構造は図２に示す半導体パッケージ内蔵配線板５０と同様である。   The semiconductor package built-in wiring board 70 shown in FIG. 3 has a number of wiring patterns of six (first wiring pattern 111 to sixth wiring pattern 116) and constitutes a multilayer wiring board having a six-layer structure. The basic structure is the same as that shown in FIG. 2 except that the wiring pattern 113 and the fourth wiring pattern 114 are electrically connected by a metal conductor 143 formed so as to penetrate the third insulating member 123. The semiconductor package built-in wiring board 50 shown in FIG.

図３に示す場合においても、半導体パッケージ２０の動作時に発生した熱や、半導体パッケージ２０を支持基板１１に対してはんだ材３０で固定する際に負荷される熱（約２５０℃）に起因した、支持基板１１及び２層基板６０に生じる熱応力が略同一となるので、２層基板６０を含めた半導体パッケージに上下方向から負荷される熱応力が同一となり、前記半導体パッケージの反り、すなわち本来の半導体パッケージ２０の反りを低減することができる。結果として、半導体パッケージ内蔵配線板５０自体の反りを低減し、抑制することができる。   Also in the case shown in FIG. 3, the heat generated during the operation of the semiconductor package 20 and the heat applied when the semiconductor package 20 is fixed to the support substrate 11 with the solder material 30 (about 250 ° C.) Since the thermal stress generated in the support substrate 11 and the two-layer substrate 60 is substantially the same, the thermal stress applied to the semiconductor package including the two-layer substrate 60 from the vertical direction is the same, and the warpage of the semiconductor package, that is, the original Warpage of the semiconductor package 20 can be reduced. As a result, the warpage of the semiconductor package built-in wiring board 50 itself can be reduced and suppressed.

また、半導体パッケージ２０で生じた熱は、２層基板６０を構成する配線６１１及び６１２、層間接続体６３１、並びに第５の配線パターン１１５及び第６の配線パターン１１６、第４の層間接続体１３４及び第５の層間接続体１３５を介して外部に放熱することができる。したがって、参考例同様に、２層基板６０による本来的な放熱作用によっても、半導体パッケージ２０の発熱による自身の反り、さらには半導体パッケージの反りに起因した半導体パッケージ内蔵配線板７０自体の反りを低減し、抑制することができる。 Further, the heat generated in the semiconductor package 20 is caused by the wirings 611 and 612, the interlayer connection 631, the fifth wiring pattern 115 and the sixth wiring pattern 116, and the fourth interlayer connection 134 that constitute the two-layer substrate 60. In addition, heat can be radiated to the outside through the fifth interlayer connector 135. Therefore, as in the reference example , the inherent heat dissipation by the two-layer substrate 60 also reduces the warpage of the semiconductor package 20 due to the heat generation of the semiconductor package 20, and further the warpage of the semiconductor package built-in wiring board 70 itself due to the warpage of the semiconductor package. And can be suppressed.

なお、本実施形態においても、支持基板１１及び２層基板６０に生じる熱応力が略同一となるように、２層基板６０を構成する配線６１１及び６１２の大きさ、すなわち絶縁部材６２１の表面被覆率を適宜に制御し、さらには、絶縁部材６２１の厚さ等をも適宜に制御する。   Also in this embodiment, the size of the wirings 611 and 612 constituting the two-layer substrate 60, that is, the surface coating of the insulating member 621 so that the thermal stress generated in the support substrate 11 and the two-layer substrate 60 is substantially the same. The rate is appropriately controlled, and the thickness of the insulating member 621 is also appropriately controlled.

なお、図３に示す半導体パッケージ内蔵配線板７０においては、層間接続体（金属導体）１４３が、第３の絶縁部材１２３の厚さ方向に一致する軸を有し、前記軸方向の径が第３の絶縁部材１２３の厚さ方向で一定となっている。   In the semiconductor package built-in wiring board 70 shown in FIG. 3, the interlayer connector (metal conductor) 143 has an axis that matches the thickness direction of the third insulating member 123, and the diameter in the axial direction is the first. 3 is constant in the thickness direction of the insulating member 123.

（半導体パッケージ基板の製造方法）
次に 図２に示す半導体パッケージ内蔵配線板５０の製造方法について簡単に説明する。図４〜７は、前記製造方法における工程図である。 (Method for manufacturing semiconductor package substrate)
Next, a method for manufacturing the semiconductor package built-in wiring board 50 shown in FIG. 2 will be briefly described. 4 to 7 are process diagrams in the manufacturing method.

最初に、図４に示すように、半導体パッケージ２０の主面２０Ａ上に、放熱部材としての２層基板６０を形成する。２層基板６０は、例えば導電性接着剤及び導電性ペーストを用いて半導体パッケージ２０に対して固定する。   First, as shown in FIG. 4, a two-layer substrate 60 as a heat dissipation member is formed on the main surface 20 </ b> A of the semiconductor package 20. The two-layer substrate 60 is fixed to the semiconductor package 20 using, for example, a conductive adhesive and a conductive paste.

次いで、図５に示すように、２層基板６０が設けられた半導体パッケージ２０を、支持基板１１上にはんだ材３０で接続し、半導体パッケージ搭載配線層１２を形成する。なお、支持基板１１は、上述したように、第１の絶縁部材１２１の両面に第２の配線パターン１１２及び第１の配線パターン１１１が形成されてなる両面基板であって、本実施形態では、支持基板１１の、第２の配線パターン１１２に対して半導体パッケージ２０が接続される。   Next, as shown in FIG. 5, the semiconductor package 20 provided with the two-layer substrate 60 is connected to the support substrate 11 with the solder material 30 to form the semiconductor package mounting wiring layer 12. Note that, as described above, the support substrate 11 is a double-sided substrate in which the second wiring pattern 112 and the first wiring pattern 111 are formed on both surfaces of the first insulating member 121. The semiconductor package 20 is connected to the second wiring pattern 112 of the support substrate 11.

なお、支持基板（両面基板）１１は、上述したようにＢ２ｉｔによって形成する。具体的には、金属（例えば銅）箔上に例えばスクリーン印刷により、導電性材料からなる円錐状のバンプを形成し、次いで、前記バンプが貫通するようにして絶縁層を形成する。次いで、前記絶縁層上に金属（例えば銅）箔を配置し、その後、加熱加圧プレスを実施して前記絶縁層を硬化して得る。この場合、硬化後の絶縁層が第１の絶縁部材１２１を構成し、両面に形成された金属箔が第１の配線パターン１１１及び第２の配線パターン１１２を構成する。 The support substrate (double-sided substrate) 11 is formed by B 2 it as described above. Specifically, a conical bump made of a conductive material is formed on a metal (for example, copper) foil by, for example, screen printing, and then an insulating layer is formed so that the bump penetrates. Next, a metal (for example, copper) foil is disposed on the insulating layer, and then the insulating layer is cured by heating and pressing. In this case, the cured insulating layer constitutes the first insulating member 121, and the metal foil formed on both surfaces constitutes the first wiring pattern 111 and the second wiring pattern 112.

次いで、図６に示すように、同じくＢ２ｉｔによって形成した、第３の配線パターン１１３から第６の配線パターン１１６、これら配線パターン間等に存在する第２の絶縁部材１２２から第４の絶縁部材１２４、及び第３の配線パターン１１３から第６の配線パターン１１６等を電気的に接続する第２の層間接続体１３２から第５の層間接続体１３５を含む一対の中間配線層１３を形成する。 Next, as shown in FIG. 6, the third insulation pattern 113 to the sixth interconnection pattern 116, which are also formed by B 2 it, and the fourth insulation from the second insulation member 122 existing between these interconnection patterns, etc. A pair of intermediate wiring layers 13 including the member 124 and the second interlayer connection body 132 to the fifth interlayer connection body 135 that electrically connect the third wiring pattern 113 to the sixth wiring pattern 116 and the like are formed. .

同様に、Ｂ２ｉｔによって形成した、第７の配線パターン１１７から第８の配線パターン１１８、第６の絶縁部材１２６から第７の絶縁部材１２７、及び第７の配線パターン１１７及び第８の配線パターン１１８等を電気的に接続する第６の層間接続体１３６から第７の層間接続体１３７を含む外部配線層１４を形成する。 Similarly, the seventh wiring pattern 117 to the eighth wiring pattern 118, the sixth insulating member 126 to the seventh insulating member 127, and the seventh wiring pattern 117 and the eighth wiring formed by B 2 it. The external wiring layer 14 including the sixth interlayer connector 136 to the seventh interlayer connector 137 that electrically connects the pattern 118 and the like is formed.

次いで、半導体パッケージ搭載配線層１２の両側に中間配線層１３を配置し、半導体パッケージ搭載配線層１２の上側に、半導体チップ２１と第６の層間接続体１３６とが電気的に接続するようにして外部配線層１４を配置するとともに、これら配線層を加熱した状態で押圧し、図７に示すような、半導体パッケージ内蔵配線板１０の中間体を得る。この際、外部配線層１４を構成する第６の層間接続体１３６は、２層基板６０に接触させて、この基板６０と熱的に接続するとともに、半導体パッケージ２０の半導体チップ２１と電気的に接続するようにする。   Next, the intermediate wiring layer 13 is disposed on both sides of the semiconductor package mounting wiring layer 12, and the semiconductor chip 21 and the sixth interlayer connector 136 are electrically connected to the upper side of the semiconductor package mounting wiring layer 12. The external wiring layer 14 is disposed, and these wiring layers are pressed in a heated state to obtain an intermediate body of the semiconductor package built-in wiring board 10 as shown in FIG. At this time, the sixth interlayer connector 136 constituting the external wiring layer 14 is brought into contact with the two-layer substrate 60 and thermally connected to the substrate 60, and is electrically connected to the semiconductor chip 21 of the semiconductor package 20. Try to connect.

その後、外形加工等を施すことによって、図２に示す半導体パッケージ内蔵配線板５０を得る。   Thereafter, by performing external processing or the like, the semiconductor package built-in wiring board 50 shown in FIG. 2 is obtained.

なお、図１に示す半導体パッケージ内蔵配線板１０を製造する際には、図４に示す工程において、半導体パッケージ２０の主面２０Ａ上に、放熱部材としての２層基板６０の代わりに金属箔４０を形成する点で異なり、その他の工程、すなわち図５〜図７に示す工程は同様である。   When the semiconductor package built-in wiring board 10 shown in FIG. 1 is manufactured, in the step shown in FIG. 4, the metal foil 40 is formed on the main surface 20A of the semiconductor package 20 instead of the two-layer substrate 60 as a heat radiating member. The other steps, that is, the steps shown in FIGS. 5 to 7 are the same.

また、図３に示す半導体パッケージ内蔵配線板７０を製造するに際しても、中間配線層１３を形成する際に、第３の絶縁部材１２３においてＢ２ｉｔによって層間接続体を形成する代わりに、レーザ光照射によってスルーホールを形成した後、ビアフィルメッキを実施して金属導体１４３を形成する点で相違し、その他の工程について上記同様である。 Further, when the semiconductor package built-in wiring board 70 shown in FIG. 3 is manufactured, when forming the intermediate wiring layer 13, a laser beam is used instead of forming an interlayer connector by B 2 it in the third insulating member 123. After forming a through hole by irradiation, via fill plating is performed to form a metal conductor 143, and the other steps are the same as above.

以上、本発明を上記具体例に基づいて詳細に説明したが、本発明は上記具体例に限定されるものではなく、本発明の範疇を逸脱しない限りにおいて、あらゆる変形や変更が可能である。   The present invention has been described in detail based on the above specific examples. However, the present invention is not limited to the above specific examples, and various modifications and changes can be made without departing from the scope of the present invention.

１０、５０、７０ 半導体パッケージ内蔵配線板
１１ （半導体パッケージに対する）支持基板
１２ 半導体パッケージ搭載配線層
１３ 中間配線層
１４ 外部配線層
２０ 半導体パッケージ
２１ 半導体チップ
２２ はんだ材
２３ （半導体パッケージを構成する）支持基板
２４ アンダーフィル樹脂
２５ 封止樹脂
３０ はんだ材
４０ 金属箔
６０ ２層基板 10, 50, 70 Wiring board with built-in semiconductor package 11 Support substrate (for semiconductor package) 12 Wiring layer with semiconductor package 13 Intermediate wiring layer 14 External wiring layer 20 Semiconductor package 21 Semiconductor chip 22 Solder material 23 (constitutes semiconductor package) Substrate 24 Underfill resin 25 Sealing resin 30 Solder material 40 Metal foil 60 Two-layer substrate

Claims (9)

複数の第１の配線パターンと、
前記複数の第１の配線パターン間それぞれに位置する複数の第１の絶縁部材と、
前記複数の第１の絶縁部材の少なくとも一つの中に埋設された半導体パッケージと、
前記半導体パッケージを構成する半導体チップの非機能面側に位置する、前記半導体パッケージの主面と接触するようにして設けられた放熱部材と、
前記複数の第１の配線パターンの少なくとも一部同士及び前記複数の第１の配線パターンの少なくとも一部と前記半導体チップとを電気的に接続する複数の層間接続体とを具え、
前記半導体パッケージは、第２の絶縁部材と、この第２の絶縁部材の両面に形成されてなる一対の第２の配線パターンとから構成される第１の両面基板に対して、前記半導体チップがフリップチップ接合されてなり、
前記放熱部材は、ダミーの配線を形成した２層基板であって、前記複数の層間接続体の少なくとも一つが、前記２層基板と熱的に接続されていることを特徴とする、半導体パッケージ内蔵配線板。 A plurality of first wiring patterns;
A plurality of first insulating members positioned between each of the plurality of first wiring patterns;
A semiconductor package embedded in at least one of the plurality of first insulating members;
A heat dissipating member located on the non-functional surface side of the semiconductor chip constituting the semiconductor package, provided in contact with the main surface of the semiconductor package;
A plurality of interlayer connectors for electrically connecting at least a part of the plurality of first wiring patterns and at least a part of the plurality of first wiring patterns to the semiconductor chip;
In the semiconductor package, the semiconductor chip is mounted on a first double-sided board composed of a second insulating member and a pair of second wiring patterns formed on both sides of the second insulating member. Flip chip bonded,
The heat dissipating member is a two-layer substrate on which dummy wiring is formed, and at least one of the plurality of interlayer connectors is thermally connected to the two-layer substrate. Wiring board. 前記複数の層間接続体の少なくとも１つは、前記第１の絶縁部材の厚さ方向に一致する軸を有し、前記軸方向の径が前記第１の絶縁部材の厚さ方向で変化することを特徴とする、請求項１に記載の半導体パッケージ内蔵配線板。 At least one of the plurality of interlayer connectors has an axis coinciding with the thickness direction of the first insulating member, and the diameter in the axial direction varies in the thickness direction of the first insulating member. The wiring board with a built-in semiconductor package according to claim 1 . 前記複数の層間接続体の少なくとも１つは、前記第１の絶縁部材の厚さ方向に一致する軸を有し、前記軸方向の径が前記第１の絶縁部材の厚さ方向で一定であることを特徴とする、請求項１に記載の半導体パッケージ内蔵配線板。 At least one of the plurality of interlayer connectors has an axis that matches the thickness direction of the first insulating member, and the diameter in the axial direction is constant in the thickness direction of the first insulating member. The wiring board with a built-in semiconductor package according to claim 1 , wherein: 半導体パッケージを構成する半導体チップの非機能面側に位置する、前記半導体パッケージの主面と接触するようにして放熱部材を設ける工程と、
複数の第１の配線パターン間それぞれに複数の第１の絶縁部材を位置させる工程と、
前記複数の第１の絶縁部材の少なくとも一つの中に前記半導体パッケージを前記放熱部材とともに埋設する工程と、
前記複数の第１の配線パターンの少なくとも一部同士及び前記複数の第１の配線パターンの少なくとも一部と前記半導体チップとを、それぞれ複数の層間接続体で電気的に接続する工程と、
前記放熱部材と前記複数の層間接続体の少なくとも一つとを熱的に接続する工程と、を具え、
前記半導体パッケージは、第２の絶縁部材と、この第２の絶縁部材の両面に形成されてなる一対の第２の配線パターンとから構成される第１の両面基板に対して、前記半導体チップがフリップチップ接合されてなり、
前記放熱部材は、ダミーの配線を形成した２層基板であって、前記複数の層間接続体の少なくとも一つを、前記２層基板と熱的に接続することを特徴とする、半導体パッケージ内蔵配線板の製造方法。 Providing a heat dissipating member in contact with the main surface of the semiconductor package, located on the non-functional surface side of the semiconductor chip constituting the semiconductor package;
A step of positioning a plurality of first insulating members between each of the plurality of first wiring patterns;
Burying the semiconductor package together with the heat dissipating member in at least one of the plurality of first insulating members;
Electrically connecting at least a part of the plurality of first wiring patterns and at least a part of the plurality of first wiring patterns and the semiconductor chip with a plurality of interlayer connectors, respectively,
Thermally connecting the heat dissipation member and at least one of the plurality of interlayer connectors ,
In the semiconductor package, the semiconductor chip is mounted on a first double-sided board composed of a second insulating member and a pair of second wiring patterns formed on both sides of the second insulating member. Flip chip bonded,
The semiconductor package built-in wiring, wherein the heat dissipation member is a two-layer substrate on which dummy wiring is formed, and at least one of the plurality of interlayer connectors is thermally connected to the two-layer substrate. A manufacturing method of a board. 前記複数の層間接続体の少なくとも１つは、前記第１の絶縁部材の厚さ方向に一致する軸を有し、前記軸方向の径が前記第１の絶縁部材の厚さ方向で変化することを特徴とする、請求項４に記載の半導体パッケージ内蔵配線板の製造方法。 At least one of the plurality of interlayer connectors has an axis coinciding with the thickness direction of the first insulating member, and the diameter in the axial direction varies in the thickness direction of the first insulating member. The method for manufacturing a semiconductor package built-in wiring board according to claim 4 , wherein: 前記複数の層間接続体の少なくとも１つは、前記第１の絶縁部材の厚さ方向に一致する軸を有し、前記軸方向の径が前記第１の絶縁部材の厚さ方向で一定であることを特徴とする、請求項４に記載の半導体パッケージ内蔵配線板の製造方法。 At least one of the plurality of interlayer connectors has an axis that matches the thickness direction of the first insulating member, and the diameter in the axial direction is constant in the thickness direction of the first insulating member. The method for manufacturing a semiconductor package built-in wiring board according to claim 4 , wherein: 半導体パッケージを構成する半導体チップの非機能面側に位置する、前記半導体パッケージの主面と接触するようにして放熱部材を形成する工程と、
第１の絶縁部材の両面に一対の第１の配線パターンが形成されてなる第１の両面基板上に、前記半導体パッケージを接合して、半導体パッケージ搭載配線層を形成する工程と、
少なくとも一対の第２の配線パターン及びこの第２の配線パターン間に位置する第２の絶縁部材からなり、前記少なくとも一対の第２の配線パターン間が第１の層間接続体で電気的に接続されてなる中間配線層を形成する工程と、
少なくとも一対の第３の配線パターン及びこの第３の配線パターン間に位置する第３の絶縁部材からなり、前記少なくとも一対の第３の配線パターン間が第２の層間接続体で電気的に接続されてなる外部配線層を形成する工程と、
前記半導体パッケージ搭載配線層の両側に前記中間配線層を配置し、前記半導体パッケージ搭載配線層の上側に、前記第２の層間接続体を介して前記半導体チップと電気的に接続するとともに、前記放熱部材が前記第２の層間接続体と熱的に接続するようにして前記外部配線層を配置するとともに、前記半導体パッケージ搭載配線層、前記中間配線層及び前記外部配線層を押圧する工程と、を具え、
前記半導体パッケージは、第４の絶縁部材と、この第４の絶縁部材の両面に形成されてなる一対の第４の配線パターンとから構成される第２の両面基板に対して、前記半導体チップがフリップチップ接合されてなり、
前記放熱部材は、ダミーの配線が形成された２層基板であって、この２層基板を前記第２の層間接続体と熱的に接続することを特徴とする、半導体パッケージ内蔵配線板の製造方法。 Forming a heat radiating member so as to be in contact with the main surface of the semiconductor package located on the non-functional surface side of the semiconductor chip constituting the semiconductor package;
Bonding the semiconductor package onto a first double-sided substrate having a pair of first wiring patterns formed on both sides of the first insulating member to form a semiconductor package mounting wiring layer;
It comprises at least a pair of second wiring patterns and a second insulating member located between the second wiring patterns, and the at least one pair of second wiring patterns are electrically connected by a first interlayer connector. Forming an intermediate wiring layer comprising:
It comprises at least a pair of third wiring patterns and a third insulating member located between the third wiring patterns, and the at least one pair of third wiring patterns is electrically connected by a second interlayer connector. Forming an external wiring layer comprising:
The intermediate wiring layer is disposed on both sides of the semiconductor package mounting wiring layer, and is electrically connected to the semiconductor chip via the second interlayer connector on the upper side of the semiconductor package mounting wiring layer. Arranging the external wiring layer so that a member is thermally connected to the second interlayer connector, and pressing the semiconductor package mounting wiring layer, the intermediate wiring layer, and the external wiring layer; Prepared ,
In the semiconductor package, the semiconductor chip is mounted on a second double-sided substrate composed of a fourth insulating member and a pair of fourth wiring patterns formed on both surfaces of the fourth insulating member. Flip chip bonded,
The heat dissipation member is a two-layer board on which dummy wirings are formed, and the two-layer board is thermally connected to the second interlayer connector. Method. 前記第１の層間接続体及び第２の層間接続体の少なくとも１つは、前記第２の絶縁部材及び／又は前記第３の絶縁部材の厚さ方向に一致する軸を有し、前記軸方向の径が前記第２の絶縁部材及び／又は前記第３の絶縁部材の厚さ方向で変化することを特徴とする、請求項７に記載の半導体パッケージ内蔵配線板の製造方法。 At least one of the first interlayer connector and the second interlayer connector has an axis that coincides with the thickness direction of the second insulating member and / or the third insulating member, and the axial direction The method of manufacturing a wiring board with a built-in semiconductor package according to claim 7 , wherein the diameter of the semiconductor package changes in a thickness direction of the second insulating member and / or the third insulating member. 前記第１の層間接続体及び第２の層間接続体の少なくとも１つは、前記第２の絶縁部材及び／又は前記第３の絶縁部材の厚さ方向に一致する軸を有し、前記軸方向の径が前記第２の絶縁部材及び／又は前記第３の絶縁部材の厚さ方向で一定であることを特徴とする、請求項７に記載の半導体パッケージ内蔵配線板の製造方法。 At least one of the first interlayer connector and the second interlayer connector has an axis that coincides with the thickness direction of the second insulating member and / or the third insulating member, and the axial direction The method of manufacturing a wiring board with a built-in semiconductor package according to claim 7 , wherein a diameter of the semiconductor package is constant in a thickness direction of the second insulating member and / or the third insulating member.
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