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Description
本発明は、薄膜トランジスタに関する。 The present invention relates to a thin film transistor.
電界効果トランジスタの一種として、絶縁表面を有する基板上に形成された半導体層にチャネル形成領域が形成される薄膜トランジスタが知られている。薄膜トランジスタに用いられる半導体層として、非晶質シリコン、微結晶シリコンまたは多結晶シリコンを用いる技術が開示されている(特許文献1乃至5参照)。薄膜トランジスタの代表的な応用例は、液晶テレビジョン装置であり、表示画面を構成する各画素のスイッチングトランジスタとして実用化されている。
As a kind of field effect transistor, a thin film transistor in which a channel formation region is formed in a semiconductor layer formed over a substrate having an insulating surface is known. A technique using amorphous silicon, microcrystalline silicon, or polycrystalline silicon as a semiconductor layer used in a thin film transistor is disclosed (see
薄膜トランジスタは、ゲート電圧(ソースの電位を基準としたときのゲートの電位との電位差)がしきい値電圧以上となったときにオンする。しきい値電圧は薄膜トランジスタの構造、薄膜トランジスタを構成する各層の成膜条件などにより決定される。このような薄膜トランジスタのしきい値電圧を制御するために、ゲート電極と対向する位置に、更なるゲート電極(バックゲート電極という。)を設ける技術が知られている(例えば、非特許文献1を参照)。非特許文献1では、薄膜トランジスタを覆って絶縁膜が設けられ、該絶縁膜上のバックチャネルと重畳する領域にバックゲート電極が設けられている。バックゲート電極により、ドレイン電流(ソースとドレインの間に流れる電流)が増大しており、これに伴ってオン電流が増大している。
The thin film transistor is turned on when the gate voltage (potential difference from the gate potential with respect to the source potential) becomes equal to or higher than the threshold voltage. The threshold voltage is determined by the structure of the thin film transistor, the film forming conditions of each layer constituting the thin film transistor, and the like. In order to control the threshold voltage of such a thin film transistor, a technique of providing a further gate electrode (referred to as a back gate electrode) at a position facing the gate electrode is known (for example, see Non-Patent Document 1). reference). In Non-Patent
非晶質シリコン層でチャネル形成領域が形成される薄膜トランジスタは、電界効果移動度及びオン電流が低いといった問題がある。一方、微結晶シリコン層でチャネル形成領域が形成される薄膜トランジスタは、非晶質シリコンによる薄膜トランジスタと比較して、電界効果移動度が向上するもののオフ電流が高くなってしまい、十分なスイッチング特性が得られないといった問題がある。 A thin film transistor in which a channel formation region is formed using an amorphous silicon layer has a problem of low field-effect mobility and on-state current. On the other hand, a thin film transistor in which a channel formation region is formed using a microcrystalline silicon layer has improved field-effect mobility but higher off-state current than an amorphous silicon thin film transistor, and thus has sufficient switching characteristics. There is a problem that it is not possible.
多結晶シリコン層でチャネル形成領域が形成される薄膜トランジスタは、上記二種類の薄膜トランジスタよりも電界効果移動度が格段に高く、高いオン電流が得られるといった特性がある。この薄膜トランジスタは、前記した特性により、画素に設けられるスイッチング用のトランジスタのみならず、高速動作が要求されるドライバ回路をも構成することができる。 A thin film transistor in which a channel formation region is formed using a polycrystalline silicon layer has characteristics that field effect mobility is significantly higher than that of the above two types of thin film transistors, and a high on-state current can be obtained. Due to the above-described characteristics, this thin film transistor can constitute not only a switching transistor provided in a pixel but also a driver circuit that requires high-speed operation.
しかし、多結晶シリコン層でチャネル形成領域が形成される薄膜トランジスタは、非晶質シリコン層で薄膜トランジスタを形成する場合に比べ半導体層の結晶化工程が必要となり、製造コストが増大することが問題となっている。例えば、多結晶シリコン層の製造のために必要なレーザアニール技術は、レーザビームの照射面積が小さく大画面の液晶パネルを効率良く生産することができないといった問題がある。 However, a thin film transistor in which a channel formation region is formed of a polycrystalline silicon layer requires a semiconductor layer crystallization step as compared with a case where a thin film transistor is formed of an amorphous silicon layer, which increases the manufacturing cost. ing. For example, a laser annealing technique necessary for manufacturing a polycrystalline silicon layer has a problem that a large area liquid crystal panel cannot be efficiently produced with a small laser beam irradiation area.
ところで、表示パネルの製造に用いられているガラス基板は、第3世代(550mm×650mm)、第3.5世代(600mm×720mm、または620mm×750mm)、第4世代(680mm×880mm、または730mm×920mm)、第5世代(1100mm×1300mm)、第6世代(1500mm×1850mm)、第7世代(1870mm×2200mm)、第8世代(2200mm×2400mm)と年々大型化が進んでおり、今後は第9世代(2400mm×2800mm、2450mm×3050mm)、第10世代(2950mm×3400mm)へと大面積化が進むと予測されている。ガラス基板の大型化はコストミニマム設計の思想に基づいている。 By the way, the glass substrate used for manufacturing the display panel is the third generation (550 mm × 650 mm), the 3.5th generation (600 mm × 720 mm, or 620 mm × 750 mm), the fourth generation (680 mm × 880 mm, or 730 mm). × 920mm), 5th generation (1100mm × 1300mm), 6th generation (1500mm × 1850mm), 7th generation (1870mm × 2200mm), 8th generation (2200mm × 2400mm) It is predicted that the area will increase toward the ninth generation (2400 mm × 2800 mm, 2450 mm × 3050 mm) and the tenth generation (2950 mm × 3400 mm). The increase in size of the glass substrate is based on the idea of cost minimum design.
これに対して、第10世代(2950mm×3400mm)におけるような大面積のマザーガラス基板に、高速動作が可能な薄膜トランジスタを、生産性良く製造することができる技術は依然として確立されておらず、そのことが産業界の問題となっている。 On the other hand, a technology capable of manufacturing a thin film transistor capable of high-speed operation with high productivity on a mother glass substrate having a large area as in the 10th generation (2950 mm × 3400 mm) has not yet been established. This is a problem for industry.
そこで、しきい値電圧の制御が可能であり、且つオン電流が高く、オフ電流の低い薄膜トランジスタを提供することを課題の一とする。 Thus, an object is to provide a thin film transistor which can control a threshold voltage and has high on-state current and low off-state current.
更には、表示装置に適用可能であり、簡略な作製工程で上記特性の薄膜トランジスタを作製することを課題の一とする。 Further, an object is to manufacture a thin film transistor having the above characteristics by a simple manufacturing process, which can be applied to a display device.
本発明の例示的な一態様としては、ゲート電極と、ゲート電極上に形成される第1のゲート絶縁層と、第1のゲート絶縁層上に形成される微結晶半導体層と、微結晶半導体層上に形成される一対のバッファ層と、一対のバッファ層上に形成される不純物半導体層と、一対の不純物半導体層上に形成される配線と、微結晶半導体層及び配線上に形成される第2のゲート絶縁層と、第2のゲート絶縁層上に形成されるバックゲート電極を有する薄膜トランジスタであり、微結晶半導体層において、一対のバッファ層と接する側の面が凹凸状である。更には、ゲート電極、第1のゲート絶縁層、微結晶半導体層、第2のゲート絶縁層、及びバックゲート電極は重畳する。さらには、微結晶半導体層は、一対のバッファ層に接する面であって、一対のバッファ層が形成されない領域において絶縁層と接する。このため、薄膜トランジスタのオン電流を高めつつ、オフ電流を抑えることができる。 As an exemplary embodiment of the present invention, a gate electrode, a first gate insulating layer formed over the gate electrode, a microcrystalline semiconductor layer formed over the first gate insulating layer, and a microcrystalline semiconductor A pair of buffer layers formed over the layer, an impurity semiconductor layer formed over the pair of buffer layers, a wiring formed over the pair of impurity semiconductor layers, a microcrystalline semiconductor layer, and the wiring The thin film transistor includes a second gate insulating layer and a back gate electrode formed over the second gate insulating layer. In the microcrystalline semiconductor layer, a surface in contact with the pair of buffer layers is uneven. Further, the gate electrode, the first gate insulating layer, the microcrystalline semiconductor layer, the second gate insulating layer, and the back gate electrode overlap with each other. Further, the microcrystalline semiconductor layer is a surface in contact with the pair of buffer layers and is in contact with the insulating layer in a region where the pair of buffer layers is not formed. Therefore, the off current can be suppressed while increasing the on current of the thin film transistor.
本発明の例示的な一態様としては、ゲート電極と、ゲート電極上に形成される第1のゲート絶縁層と、第1のゲート絶縁層上に形成される第1の微結晶半導体層と、第1の微結晶半導体層上に形成される錐形状の突起を複数有する第2の微結晶半導体層と、第2の微結晶半導体層上に形成される一対のバッファ層とを有する。また、一対のバッファ層上に形成されるソース領域及びドレイン領域として機能する一対の不純物半導体層と、一対の不純物半導体層上に形成される配線と、第2の微結晶半導体層及び配線上に形成される第2のゲート絶縁層と、第2のゲート絶縁層上に形成されるバックゲート電極を有する薄膜トランジスタであり、ゲート電極、第1のゲート絶縁層、第1の微結晶半導体層、第2の微結晶半導体層、第2のゲート絶縁層、及びバックゲート電極は重畳する。さらには、前記第2の微結晶半導体層は、一対のバッファ層に接する面であって、一対のバッファ層が形成されない領域において第2のゲート絶縁層と接する。このため、薄膜トランジスタのオン電流を高めつつ、オフ電流を抑えることができる。 As an exemplary embodiment of the present invention, a gate electrode, a first gate insulating layer formed over the gate electrode, a first microcrystalline semiconductor layer formed over the first gate insulating layer, A second microcrystalline semiconductor layer having a plurality of conical protrusions formed on the first microcrystalline semiconductor layer; and a pair of buffer layers formed on the second microcrystalline semiconductor layer. In addition, a pair of impurity semiconductor layers functioning as a source region and a drain region formed over the pair of buffer layers, a wiring formed over the pair of impurity semiconductor layers, a second microcrystalline semiconductor layer, and the wiring A thin film transistor having a second gate insulating layer to be formed and a back gate electrode formed over the second gate insulating layer, the gate electrode, the first gate insulating layer, the first microcrystalline semiconductor layer, the first The two microcrystalline semiconductor layers, the second gate insulating layer, and the back gate electrode overlap with each other. Further, the second microcrystalline semiconductor layer is a surface in contact with the pair of buffer layers, and is in contact with the second gate insulating layer in a region where the pair of buffer layers is not formed. Therefore, the off current can be suppressed while increasing the on current of the thin film transistor.
なお、一対のバッファ層は、アモルファスシリコン層で形成される。 Note that the pair of buffer layers are formed of an amorphous silicon layer.
また、ソース領域及びドレイン領域として機能する不純物半導体層が、一導電型を付与する不純物元素が添加された微結晶半導体層で形成される場合、一対のバッファ層と、不純物半導体層の間に微結晶半導体層が形成されてもよい。 In the case where the impurity semiconductor layer functioning as a source region and a drain region is formed using a microcrystalline semiconductor layer to which an impurity element imparting one conductivity type is added, a microscopic semiconductor layer is interposed between the pair of buffer layers and the impurity semiconductor layer. A crystalline semiconductor layer may be formed.
また、オン電流とは、薄膜トランジスタがオン状態のときに、ソース電極とドレイン電極の間に流れる電流をいう。例えば、n型の薄膜トランジスタの場合には、ゲート電圧が薄膜トランジスタの閾値電圧よりも高いときにソース電極とドレイン電極との間に流れる電流である。 The on-state current refers to a current that flows between the source electrode and the drain electrode when the thin film transistor is on. For example, in the case of an n-type thin film transistor, the current flows between the source electrode and the drain electrode when the gate voltage is higher than the threshold voltage of the thin film transistor.
また、オフ電流とは、トランジスタがオフ状態のときに、ソース電極とドレイン電極の間に流れる電流をいう。例えば、n型の薄膜トランジスタの場合には、ゲート電圧が薄膜トランジスタのしきい値電圧よりも低いときにソース電極とドレイン電極との間に流れる電流である。 An off-state current is a current that flows between a source electrode and a drain electrode when a transistor is off. For example, in the case of an n-type thin film transistor, the current flows between the source electrode and the drain electrode when the gate voltage is lower than the threshold voltage of the thin film transistor.
しきい値電圧の制御が可能であり、且つ、非晶質半導体をチャネル形成領域に有する薄膜トランジスタと比較して、薄膜トランジスタのオン電流を高めると共に、微結晶半導体をチャネル形成領域に有する薄膜トランジスタと比較して、薄膜トランジスタのオフ電流を低減することができる。 Compared with a thin film transistor having an amorphous semiconductor in a channel formation region, the on-state current of the thin film transistor is increased and a thin film transistor having a microcrystalline semiconductor in a channel formation region can be controlled. Thus, the off-state current of the thin film transistor can be reduced.
以下、実施の形態について、図面を参照して以下に説明する。ただし、開示される発明は以下の説明に限定されるものではない。開示される発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解されるからである。したがって、開示される発明は、以下に示す実施の形態及び実施例の記載内容のみに限定して解釈されるものではない。なお、図面を用いて開示される発明の構成を説明するにあたり、同じものを指す符号は異なる図面間でも共通して用いる。 Hereinafter, embodiments will be described with reference to the drawings. However, the disclosed invention is not limited to the following description. Those skilled in the art will readily understand that various changes can be made in form and details without departing from the spirit and scope of the disclosed invention. Therefore, the disclosed invention is not construed as being limited to the description of the embodiments and examples below. Note that in describing the structure of the disclosed invention with reference to the drawings, the same portions are denoted by the same reference numerals in different drawings.
(実施の形態1)
本実施の形態では、薄膜トランジスタの形態の一例について、図面を参照して説明する。
(Embodiment 1)
In this embodiment, an example of a thin film transistor is described with reference to drawings.
図1は、本実施の形態にかかる薄膜トランジスタの断面図を示す。図1に示す薄膜トランジスタは、基板101上にゲート電極103を有し、ゲート電極103を覆う第1のゲート絶縁層107を有し、第1のゲート絶縁層107に接する第1の微結晶半導体層117a及び第2の微結晶半導体層117bが積層された微結晶半導体層117を有し、微結晶半導体層117上に一対のバッファ層135を有し、バッファ層135に接して、ソース領域及びドレイン領域として機能する不純物半導体層131を有する。また、不純物半導体層131に接して配線125、127を有する。配線125、127はソース電極及びドレイン電極として機能する。また、配線125、127は、微結晶半導体層117の側面及び一対のバッファ層135の側面に接する。また、第2の微結晶半導体層117bの表面には、第1の絶縁層136aが形成される。また、一対のバッファ層135及び不純物半導体層131には、第2の絶縁層136cが形成される。また、配線125、127には、第3の絶縁層136eが形成される。また、第1の絶縁層136a、第2の絶縁層136c、及び第3の絶縁層136eを覆う第2のゲート絶縁層137と、第2のゲート絶縁層137上に形成されるバックゲート電極145を有する。
FIG. 1 is a sectional view of a thin film transistor according to this embodiment. 1 includes a
基板101としては、ガラス基板、セラミック基板の他、本作製工程の処理温度に耐えうる程度の耐熱性を有するプラスチック基板等を用いることができる。また、基板に透光性を要しない場合には、ステンレス合金等の金属の基板の表面に絶縁層を設けたものを用いてもよい。ガラス基板としては、例えば、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス若しくはアルミノケイ酸ガラス等の無アルカリガラス基板を用いるとよい。また、基板101として、第3世代(550mm×650mm)、第3.5世代(600mm×720mm、または620mm×750mm)、第4世代(680mm×880mm、または730mm×920mm)、第5世代(1100mm×1300mm)、第6世代(1500mm×1850mm)、第7世代(1870mm×2200mm)、第8世代(2200mm×2400mm)、第9世代(2400mm×2800mm、2450mm×3050mm)、第10世代(2950mm×3400mm)等のガラス基板を用いることができる。
As the
ゲート電極103は、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材料を用いて、単層でまたは積層して形成することができる。また、リン等の不純物元素をドーピングした多結晶シリコンに代表される半導体層やAgPdCu合金を用いてもよい。
The
例えば、ゲート電極103の2層の積層構造としては、アルミニウム層上にモリブデン層が積層された二層の積層構造、または銅層上にモリブデン層を積層した二層構造、または銅層上に窒化チタン層若しくは窒化タンタル層を積層した二層構造、窒化チタン層とモリブデン層とを積層した二層構造とすることが好ましい。三層の積層構造としては、タングステン層または窒化タングステン層と、アルミニウムとシリコンの合金またはアルミニウムとチタンの合金と、窒化チタン層またはチタン層とを積層した積層とすることが好ましい。電気的抵抗が低い層上にバリア層として機能する金属層が積層されることで、電気的抵抗が低く、且つ金属層から半導体層への金属元素の拡散を防止することができる。
For example, a two-layer structure of the
第1のゲート絶縁層107は、CVD法またはスパッタリング法等を用いて、酸化シリコン層、窒化シリコン層、酸化窒化シリコン層または窒化酸化シリコン層を単層でまたは積層して形成することができる。また、第1のゲート絶縁層107を酸化シリコンまたは酸化窒化シリコンにより形成することで、薄膜トランジスタのしきい値電圧の変動を低減することができる。
The first
第1のゲート絶縁層107は、厚さ50nm以上550nm以下、好ましくは厚さ50nm以上300nm以下で形成する。特に、ゲート電極103をスパッタリング法により形成した場合には、その表面に凹凸を生じることが多い。このような厚さとすることで、ゲート電極103の凹凸による第1のゲート絶縁層107の被覆率の低減を緩和することが可能である。
The first
なお、本明細書中において、酸化窒化シリコンとは、その組成として、窒素よりも酸素の含有量が多いものであって、好ましくは、ラザフォード後方散乱法(RBS:Rutherford Backscattering Spectrometry)及び水素前方散乱法(HFS:Hydrogen Forward Scattering)を用いて測定した場合に、組成範囲として酸素が50〜70原子%、窒素が0.5〜15原子%、シリコンが25〜35原子%、水素が0.1〜10原子%の範囲で含まれるものをいう。また、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有量が多いものであって、好ましくは、RBS及びHFSを用いて測定した場合に、組成範囲として酸素が5〜30原子%、窒素が20〜55原子%、シリコンが25〜35原子%、水素が10〜30原子%の範囲で含まれるものをいう。ただし、酸化窒化シリコンまたは窒化酸化シリコンを構成する原子の合計を100原子%としたとき、窒素、酸素、シリコン及び水素の含有比率が上記の範囲内に含まれるものとする。 Note that in this specification, silicon oxynitride has a higher oxygen content than nitrogen as a composition, and preferably Rutherford Backscattering Spectroscopy (RBS) and hydrogen forward scattering. When measured by the method (HFS: Hydrogen Forward Scattering), the composition ranges from 50 to 70 atomic% for oxygen, 0.5 to 15 atomic% for nitrogen, 25 to 35 atomic% for silicon, and 0.1 for hydrogen. The thing contained in the range of -10 atomic%. In addition, silicon nitride oxide has a composition containing more nitrogen than oxygen, and preferably has a composition range of 5 to 30 atomic% when measured using RBS and HFS. Nitrogen is contained in the range of 20 to 55 atomic%, silicon is contained in the range of 25 to 35 atomic%, and hydrogen is contained in the range of 10 to 30 atomic%. However, when the total number of atoms constituting silicon oxynitride or silicon nitride oxide is 100 atomic%, the content ratio of nitrogen, oxygen, silicon, and hydrogen is included in the above range.
微結晶半導体層117は、第1のゲート絶縁層107に接する第1の微結晶半導体層117aと、錐形状の複数の突起(凸部)を有する第2の微結晶半導体層117bとを有する。
The
微結晶半導体層117は、微結晶半導体層で形成される。微結晶半導体とは、非晶質と結晶構造(単結晶、多結晶を含む)の中間的な構造の半導体である。微結晶半導体は、自由エネルギー的に安定な第3の状態を有する半導体であって、短距離秩序を持ち格子歪みを有する結晶質な半導体であり、結晶粒径が2nm以上200nm以下、好ましくは10nm以上80nm以下、より好ましくは、20nm以上50nm以下の柱状結晶または針状結晶が基板表面に対して法線方向に成長している。このため、柱状結晶または針状結晶の界面には、結晶粒界が形成される場合もある。
The
微結晶半導体層の代表例としては、微結晶シリコン層、微結晶ゲルマニウム層、微結晶シリコンゲルマニウム層等がある。 Typical examples of the microcrystalline semiconductor layer include a microcrystalline silicon layer, a microcrystalline germanium layer, and a microcrystalline silicon germanium layer.
微結晶半導体の代表例である微結晶シリコンは、そのラマンスペクトルが単結晶シリコンを示す520cm−1よりも低波数側に、シフトしている。即ち、単結晶シリコンを示す520cm−1とアモルファスシリコンを示す480cm−1の間に微結晶シリコンのラマンスペクトルのピークがある。また、未結合手(ダングリングボンド)を終端するため水素またはハロゲンを少なくとも1原子%またはそれ以上含ませている。さらに、ヘリウム、アルゴン、クリプトン、またはネオンなどの希ガス元素を含ませて格子歪みをさらに助長させることで、安定性が増し良好な微結晶半導体が得られる。このような微結晶半導体に関する記述は、例えば、米国特許4、409、134号で開示されている。 Microcrystalline silicon which is a typical example of a microcrystalline semiconductor has a Raman spectrum shifted to a lower wave number side than 520 cm −1 indicating single crystal silicon. That is, the peak of the Raman spectrum of microcrystalline silicon is between 520 cm −1 indicating single crystal silicon and 480 cm −1 indicating amorphous silicon. In addition, at least 1 atomic% or more of hydrogen or halogen is contained to terminate dangling bonds (dangling bonds). Further, by adding a rare gas element such as helium, argon, krypton, or neon to further promote the lattice distortion, the stability can be improved and a good microcrystalline semiconductor can be obtained. A description of such a microcrystalline semiconductor is disclosed, for example, in US Pat. No. 4,409,134.
また、微結晶半導体層117に含まれる酸素及び窒素の二次イオン質量分析法によって計測される濃度は、1×1018atoms/cm3未満とすることで、微結晶半導体層117の結晶性を高めることができるため好ましい。
The concentration of oxygen and nitrogen contained in the
一対のバッファ層135は、非晶質半導体層、またはハロゲンを有する非晶質半導体層、または窒素を有する非晶質半導体層で形成される。窒素を有する非晶質半導体層に含まれる窒素は、例えばNH基またはNH2基として存在していてもよい。非晶質半導体層としては、アモルファスシリコンを用いて形成する。 The pair of buffer layers 135 is formed using an amorphous semiconductor layer, an amorphous semiconductor layer containing halogen, or an amorphous semiconductor layer containing nitrogen. Nitrogen contained in the amorphous semiconductor layer containing nitrogen may exist as, for example, an NH group or an NH 2 group. The amorphous semiconductor layer is formed using amorphous silicon.
不純物半導体層131と第1の微結晶半導体層117aの間には、第1の微結晶半導体層117aに接する第2の微結晶半導体層117bと、第2の微結晶半導体層117bに接する一対のバッファ層135が設けられる。
Between the
一対のバッファ層135は、電気伝導度が低く抵抗率が高い、非晶質半導体層、ハロゲンを有する非晶質半導体層、窒素を有する非晶質半導体層で形成されるため、薄膜トランジスタのオフ電流を低減することができる。また、一対のバッファ層135を、窒素を有する非晶質半導体層で形成すると、非晶質半導体層のバンドギャップのバンドテールと比較して、傾斜が急峻となり、バンドギャップが広くなり、トンネル電流が流れにくくなる。この結果、薄膜トランジスタのオフ電流を低減することができる。 The pair of buffer layers 135 are formed using an amorphous semiconductor layer with low electrical conductivity and high resistivity, an amorphous semiconductor layer containing halogen, and an amorphous semiconductor layer containing nitrogen; Can be reduced. In addition, when the pair of buffer layers 135 are formed using an amorphous semiconductor layer containing nitrogen, the slope becomes steeper and the band gap becomes wider than the band tail of the band gap of the amorphous semiconductor layer. Becomes difficult to flow. As a result, the off-state current of the thin film transistor can be reduced.
第2の微結晶半導体層117bは、複数の錐形状の突起(凸部)を有する微結晶半導体層で形成される。ここでは、錐形状とは、第1のゲート絶縁層107から一対のバッファ層135へ向けて、先端が狭まる凸状のことであり、針状のものも含む。なお、錐形状の複数の突起(凸部)は、第1のゲート絶縁層107から一対のバッファ層135へ向けて幅が広がる凸状であってもよい。第2の微結晶半導体層117bは、錐形状の微結晶半導体層で形成されているため、薄膜トランジスタがオン状態での縦方向(膜厚方向)における抵抗、即ち、第1の微結晶半導体層117aと、ソース領域またはドレイン領域との間の抵抗を下げることが可能であり、薄膜トランジスタのオン電流を高めることが可能である。
The second
また、第2の微結晶半導体層117bは、窒素を有することが好ましい。これは、第2の微結晶半導体層117bに含まれる結晶粒の界面、第2の微結晶半導体層117bと一対のバッファ層135との界面において、窒素、代表的にはNH基またはNH2基が、シリコン原子のダングリングボンドと結合すると、欠陥が低減するためである。このため、第2の微結晶半導体層117bの窒素濃度を1×1019atoms/cm3以上1×1021atoms/cm3以下、1×1020atoms/cm3乃至1×1021atoms/cm3とすることで、シリコン原子のダングリングボンドを、窒素、好ましくはNH基で架橋しやすくなり、キャリアが流れやすくなる。または、上記した界面における半導体原子のダングリングボンドがNH2基で終端されて、欠陥準位が消失する。この結果、オン状態でソース電極及びドレイン電極の間に電圧が印加されたときの縦方向(厚さ方向)の抵抗が低減する。即ち、薄膜トランジスタの電界効果移動度とオン電流が増加する。
The second
なお、第1の微結晶半導体層117aと、第2の微結晶半導体層117bとは、窒素または水素の含有量が異なる場合がある。これは、第1の微結晶半導体層117aと、第2の微結晶半導体層117bとの成膜条件が異なるためであり、第2の微結晶半導体層117bに、より多くの窒素または水素が含有される場合がある。
Note that the first
第1の微結晶半導体層117a及び第2の微結晶半導体層117bの厚さの合計、即ち、第1のゲート絶縁層107の界面から、第2の微結晶半導体層117bの凸部の先端の距離は、3nm以上80nm以下、好ましくは5nm以上30nm以下とすることで、薄膜トランジスタのオフ電流を低減できる。
The sum of the thicknesses of the first
第1の絶縁層136aは、第2の微結晶半導体層117bを酸化した酸化物層、または第2の微結晶半導体層117bを窒化した窒化物層で形成される。
The first insulating
第2の絶縁層136cは、一対のバッファ層135及び不純物半導体層131を酸化した酸化物層、または一対のバッファ層135及び不純物半導体層131を窒化した窒化物層で形成される。
The second
第3の絶縁層136eは、配線125、127を酸化した酸化物層、または配線125、127を窒化した窒化物層で形成される。なお、第3の絶縁層136eは、ここでは、配線125、127の上面及び側面に形成されるが、配線125、127の側面にのみ形成され、配線125、127の上面には形成されない場合がある。
The third
非晶質半導体層は、弱いn型を帯びている。また、微結晶半導体層と比較して、密度が低い。このため、非晶質半導体層を酸化または窒化した第2の絶縁層136cは密度が低く、疎な絶縁層であり、絶縁性が低い。しかしながら、本実施の形態に示す薄膜トランジスタには、バックチャネル側に微結晶半導体層で形成される第2の微結晶半導体層117bを酸化した第1の絶縁層136aが形成される。微結晶半導体層は、非晶質半導体層と比較して密度が高いため、第1の絶縁層136aも密度が高く、絶縁性が高い。さらに、第2の微結晶半導体層117bは、錐形状の突起(凸部)を複数有するため、表面が凹凸状である。このため、ソース領域からドレイン領域までのリークパスの距離が長い。これらの結果から、薄膜トランジスタのリーク電流及びオフ電流を低減することができる。
The amorphous semiconductor layer has a weak n-type. In addition, the density is lower than that of the microcrystalline semiconductor layer. Therefore, the second insulating
不純物半導体層131は、リンが添加されたアモルファスシリコン、リンが添加された微結晶シリコン等で形成する。なお、薄膜トランジスタとして、pチャネル型薄膜トランジスタを形成する場合は、不純物半導体層131は、ボロンが添加された微結晶シリコン、ボロンが添加されたアモルファスシリコン等で形成する。なお、第2の微結晶半導体層117bまたは一対のバッファ層135と、配線125、127とがオーミックコンタクトをする場合は、不純物半導体層131を形成しなくともよい。
The
配線125、127は、アルミニウム、銅、チタン、ネオジム、スカンジウム、モリブデン、クロム、タンタル若しくはタングステン等により単層で、または積層して形成することができる。または、ヒロック防止元素が添加されたアルミニウム合金(ゲート電極103に用いることができるAl−Nd合金等)により形成してもよい。ドナーとなる不純物元素を添加した結晶性シリコンを用いてもよい。ドナーとなる不純物元素が添加された結晶性シリコンと接する側の層を、チタン、タンタル、モリブデン、タングステンまたはこれらの元素の窒化物により形成し、その上にアルミニウムまたはアルミニウム合金を形成した積層構造としても良い。更には、アルミニウムまたはアルミニウム合金の上面及び下面を、チタン、タンタル、モリブデン、タングステンまたはこれらの元素の窒化物で挟んだ積層構造としてもよい。
The
第2のゲート絶縁層137は、第1のゲート絶縁層107と同様に形成することができる。第2のゲート絶縁層137は、第1のゲート絶縁層107と同様に、厚さ50nm以上550nm以下、好ましくは厚さ50nm以上300nm以下で形成する。
The second
バックゲート電極145は、ゲート電極103及び配線125、127と同様に形成することができる。また、バックゲート電極145を、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物、インジウム亜鉛酸化物、または酸化シリコンを添加したインジウム錫酸化物等を用いて形成することができる。
The
ここで、本実施の形態に示す薄膜トランジスタの平面図である図2を用いて、バックゲート電極の形状を説明する。 Here, the shape of the back gate electrode is described with reference to FIG. 2 which is a plan view of the thin film transistor described in this embodiment.
図2(A)に示すように、バックゲート電極145は、ゲート電極103と平行に形成することができる。この場合、バックゲート電極145に印加する電位と、ゲート電極103に印加する電位とを、それぞれ任意に制御することが可能である。このため、薄膜トランジスタのしきい値電圧を制御することができる。
As shown in FIG. 2A, the
また、図2(B)に示すように、バックゲート電極145は、ゲート電極103接続させることができる。即ち、第1のゲート絶縁層107及び第2のゲート絶縁層137に形成した開口部149において、ゲート電極103及びバックゲート電極145が接続する構造とすることができる。この場合、バックゲート電極145に印加する電位と、ゲート電極103に印加する電位とは、等しい。この結果、微結晶半導体層において、キャリアが流れる領域、即ちチャネルが、第1のゲート絶縁層107側、及び第2のゲート絶縁層137側に形成されるため、薄膜トランジスタのオン電流を高めることができる。
In addition, as illustrated in FIG. 2B, the
さらには、図2(C)に示すように、バックゲート電極145は、配線125、127と第2のゲート絶縁層137を介して重畳してもよい。ここでは、図2(A)に示す構造のバックゲート電極145を用いて示したが、図2(B)に示すバックゲート電極145も同様に配線125、127と重畳してもよい。
Further, as illustrated in FIG. 2C, the
本実施の形態に示す薄膜トランジスタは、バックゲート電極145を有する。また、チャネル形成領域が錐形状の突起を複数有する微結晶半導体層で形成され、且つ微結晶半導体層に接して一対のバッファ層を有する。このため、しきい値電圧の制御が可能であり、且つ、非晶質半導体をチャネル形成領域に有する薄膜トランジスタと比較して、薄膜トランジスタのオン電流を高めると共に、微結晶半導体をチャネル形成領域に有する薄膜トランジスタと比較して、薄膜トランジスタのオフ電流を低減することができる。
The thin film transistor described in this embodiment includes a
(実施の形態2)
本実施の形態では、実施の形態1と異なる薄膜トランジスタの形態について、図3を参照して説明する。
(Embodiment 2)
In this embodiment, a mode of a thin film transistor, which is different from that in
図3は、本実施の形態にかかる薄膜トランジスタの断面図を示す。図3に示す薄膜トランジスタは、基板101上にゲート電極103を有し、ゲート電極103を覆う第1のゲート絶縁層107を有し、第1のゲート絶縁層107上に接する第1の微結晶半導体層153a及び微結晶半導体層153bが積層された微結晶半導体層153を有し、微結晶半導体層153上に一対のバッファ層171を有し、バッファ層171に接して、ソース領域及びドレイン領域として機能する不純物半導体層168を有する。また、不純物半導体層168上に接して配線165、167を有する。配線165、167はソース電極及びドレイン電極として機能する。また、配線165、167は、微結晶半導体層153の側面及び一対のバッファ層171の側面に接せず、不純物半導体層168の上面にのみ接する。また、第1の微結晶半導体層153a及び第2の微結晶半導体層153bの表面及び側面には、第1の絶縁層154aが形成される。また、一対のバッファ層171の側面及び不純物半導体層168の側面には、第2の絶縁層154cが形成される。また、配線165、167の側面には、第3の絶縁層154eが形成される。また、第1の絶縁層136a、第2の絶縁層136c、及び第3の絶縁層136eを覆う第2のゲート絶縁層137と、第2のゲート絶縁層137上に形成されるバックゲート電極145を有する。
FIG. 3 is a cross-sectional view of the thin film transistor according to this embodiment. 3 includes a
また、本実施の形態の薄膜トランジスタは、図12(A)に示すように上面形状において、配線165、167の外縁に不純物半導体層168及び第2の微結晶半導体層153bが露出していることを特徴とする。このような構造は、多階調マスクを用いたフォトリソグラフィ工程を用いることにより形成される。
In the thin film transistor of this embodiment, as illustrated in FIG. 12A, the
第1の微結晶半導体層153a、第2の微結晶半導体層153bは、それぞれ実施の形態1に示す第1の微結晶半導体層117a、第2の微結晶半導体層117bと同様の材料及び構造を適宜用いて形成することができる。一対のバッファ層171は、実施の形態1に示す一対のバッファ層135と同様の材料及び構造を適宜用いて形成することができる。不純物半導体層168は、実施の形態1に示す不純物半導体層131と同様の材料及び構造を適宜用いて形成することができる。配線165、167は、実施の形態1に示す配線125、127と同様の材料を適宜用いて形成することができる。絶縁層154a、154c、154eは、実施の形態1に示す絶縁層136a、136c、136eと同様の材料を適宜用いて形成することができる。
The first
本実施の形態に示す薄膜トランジスタは、バックゲート電極145を有する。また、チャネル形成領域として機能する微結晶半導体層153において、複数の錐形状の突起(凸部)を有する。第2の微結晶半導体層153bは、複数の錐形状の突起(凸部)を有する微結晶半導体層で形成されているため、薄膜トランジスタがオン状態での縦方向(膜厚方向)における抵抗、即ち、第1の微結晶半導体層153aと、ソース領域またはドレイン領域との間の抵抗を下げることが可能であり、薄膜トランジスタのオン電流を高めることが可能である。また、第2の微結晶半導体層153bの表面には、絶縁性の高い絶縁層154aが形成されると共に、表面が凹凸状であるため、リークパスの距離が長い。また、第2の微結晶半導体層153bと、不純物半導体層168の間には、一対のバッファ層が形成される。これらのため、薄膜トランジスタのオフ電流を低減することができる。
The thin film transistor described in this embodiment includes a
以上のことから、しきい値電圧の制御が可能であり、且つ、非晶質半導体をチャネル形成領域に有する薄膜トランジスタと比較して、薄膜トランジスタのオン電流を高めると共に、微結晶半導体をチャネル形成領域に有する薄膜トランジスタと比較して、薄膜トランジスタのオフ電流を低減することができる。 As described above, the threshold voltage can be controlled and the on-state current of the thin film transistor is increased and the microcrystalline semiconductor is used in the channel formation region as compared with the thin film transistor including an amorphous semiconductor in the channel formation region. The off-state current of the thin film transistor can be reduced as compared with the thin film transistor having the thin film transistor.
(実施の形態3)
本実施の形態では、実施の形態1及び2に適用可能な構造について、図4を参照して説明する。なお、本実施の形態では、実施の形態2に示す薄膜トランジスタを用いて説明するが、適宜実施の形態1に本実施の形態を適用することができる。
(Embodiment 3)
In this embodiment mode, structures applicable to
図4は、本実施の形態にかかる薄膜トランジスタの断面図を示す。図4に示す薄膜トランジスタは、実施の形態2に示す薄膜トランジスタと比較して、不純物半導体層168と、一対のバッファ層171の間に、微結晶半導体層173を有し、且つ不純物半導体層168が、一導電型を付与する不純物が添加された微結晶半導体で形成されることを特徴とする。
FIG. 4 is a cross-sectional view of the thin film transistor according to this embodiment. 4 has a
微結晶半導体層173としては、微結晶シリコン層、微結晶シリコンゲルマニウム層、微結晶ゲルマニウム層を形成することができる。また、微結晶半導体層173には、逆錐形の結晶粒、または、膜厚方向に伸びた柱状結晶粒が形成されていてもよい。または、結晶粒がランダムに配置されていてもよい。
As the
不純物半導体層168を形成する一導電型を付与する不純物が添加された微結晶半導体としては、リンが添加された微結晶シリコン、リンが添加された微結晶シリコンゲルマニウム、リンが添加された微結晶ゲルマニウム等がある。または、ボロンが添加された微結晶シリコン、ボロンが添加された微結晶シリコンゲルマニウム、ボロンが添加された微結晶ゲルマニウム等がある。
The microcrystalline semiconductor to which an impurity imparting one conductivity type is added to form the
当該構造にすることで、微結晶半導体層173の結晶を種結晶として不純物半導体層168の結晶成長が始まるため、不純物半導体層168の形成初期における低密度層を低減し、界面の特性を向上させることができる。このため、不純物半導体層168、及び微結晶半導体層173の界面に生じる抵抗を低減することができる。この結果、特にチャネル長の短い薄膜トランジスタにおいて、ソース領域、半導体層、及びドレイン領域を流れるオン電流及び電界効果移動度の増加が可能となる。
With this structure, crystal growth of the
(実施の形態4)
ここでは、図1に示す薄膜トランジスタの作製方法について、図5乃至図8を用いて示す。薄膜トランジスタは、p型よりもn型の方が、キャリアの移動度が高い。また、同一の基板上に形成する薄膜トランジスタを全て同じ極性に統一すると、工程数を抑えることができ、好ましい。そのため、本実施の形態では、n型の薄膜トランジスタの作製方法について説明する。
(Embodiment 4)
Here, a method for manufacturing the thin film transistor illustrated in FIGS. 1A to 1C is described with reference to FIGS. Thin film transistors have higher carrier mobility in the n-type than in the p-type. In addition, it is preferable that all thin film transistors formed over the same substrate have the same polarity because the number of steps can be reduced. Therefore, in this embodiment, a method for manufacturing an n-type thin film transistor is described.
まず、基板101上にゲート電極103、及び容量配線105を形成する(図5(A)を参照)。
First, the
基板101としては、実施の形態1に示す基板101を適宜用いることができる。
As the
ゲート電極103及び容量配線105は、実施の形態1に示すゲート電極103に示す材料を適宜用いて形成する。ゲート電極103及び容量配線105は、基板101上に、スパッタリング法または真空蒸着法を用いて上記した材料により導電層を形成し、該導電層上にフォトリソグラフィ法またはインクジェット法等によりマスクを形成し、該マスクを用いて導電層をエッチングして形成することができる。また、銀、金または銅等の導電性ナノペーストをインクジェット法により基板上に吐出し、焼成することで形成することもできる。なお、ゲート電極103及び容量配線105と、基板101との密着性向上として、上記の金属材料の窒化物層を、基板101と、ゲート電極103及び容量配線105との間に設けてもよい。ここでは、基板101上に導電層を形成し、フォトマスクを用いて形成したレジストマスクによりエッチングする。
The
なお、ゲート電極103及び容量配線105の側面は、テーパー形状とすることが好ましい。ゲート電極103上には、後の工程で、絶縁層、半導体層及び配線層を形成するので、これらに段差の箇所において切れを生じさせないためである。ゲート電極103及び容量配線105の側面をテーパー形状にするためには、レジストマスクを後退させつつエッチングを行えばよい。例えば、エッチングガスに酸素ガスを含ませることでレジストを後退させつつエッチングを行うことが可能である。
Note that side surfaces of the
また、ゲート電極103をゲート配線(走査線)と兼ねて形成することができる。なお、走査線とは画素を選択する配線をいい、容量配線とは画素の保持容量の一方の電極に接続された配線をいう。ただし、これに限定されず、ゲート配線及び容量配線の一方または双方と、ゲート電極103とは別に設けてもよい。
Further, the
次に、ゲート電極103を覆って第1のゲート絶縁層107、第1の微結晶半導体層109を形成する。
Next, a first
第1のゲート絶縁層107は、実施の形態1に示す第1のゲート絶縁層107の材料を適宜用いて形成することができる。第1のゲート絶縁層107は、CVD法またはスパッタリング法等を用いて形成することができる。また、第1のゲート絶縁層107は、高周波数(1GHz以上)のマイクロ波プラズマCVD装置を用いて形成してもよい。マイクロ波プラズマCVD装置を用いて高い周波数により第1のゲート絶縁層107を形成すると、ゲート電極と、ドレイン電極及びソース電極との間の耐圧を向上させることができるため、信頼性の高い薄膜トランジスタを得ることができる。また、第1のゲート絶縁層107として、有機シランガスを用いたCVD法により酸化シリコン層を形成することで、第1の第1のゲート絶縁層の水素含有量を低減することが可能であり、薄膜トランジスタのしきい値電圧の変動を低減することができる。有機シランガスとしては、珪酸エチル(TEOS:化学式Si(OC2H5)4)、テトラメチルシラン(TMS:化学式Si(CH3)4)、テトラメチルシクロテトラシロキサン(TMCTS)、オクタメチルシクロテトラシロキサン(OMCTS)、ヘキサメチルジシラザン(HMDS)、トリエトキシシラン(SiH(OC2H5)3)、トリスジメチルアミノシラン(SiH(N(CH3)2)3)等のシリコン含有化合物を用いることができる。
The first
第1の微結晶半導体層109としては、微結晶シリコン、微結晶シリコンゲルマニウム、微結晶ゲルマニウム等を用いて形成する。第1の微結晶半導体層109は、1nm以上20nm以下、好ましくは3nm以上10nm以下の厚さで形成する。
The first
第1の微結晶半導体層109は、プラズマCVD装置の反応室内において、シリコンまたはゲルマニウムを含む堆積性気体と、水素とを混合し、グロー放電プラズマにより形成する。または、シリコンまたはゲルマニウムを含む堆積性気体と、水素と、ヘリウム、ネオン、クリプトン等の希ガスとを混合し、グロー放電プラズマにより形成する。シリコンまたはゲルマニウムを含む堆積性気体の流量に対して、水素の流量を10〜2000倍、好ましくは10〜200倍に希釈して、微結晶シリコン、微結晶シリコンゲルマニウム、微結晶ゲルマニウム等を形成する。
The first
シリコンまたはゲルマニウムを含む堆積性気体の代表例としては、SiH4、Si2H6、GeH4、Ge2H6等がある。 Typical examples of the deposition gas containing silicon or germanium include SiH 4 , Si 2 H 6 , GeH 4 , and Ge 2 H 6 .
なお、第1の微結晶半導体層109を形成する前に、CVD装置の処理室内を排気しながら、シリコンまたはゲルマニウムを含む堆積性気体を導入して、処理室内の不純物元素を除去することで、後に形成される薄膜トランジスタの第1のゲート絶縁層107及び第1の微結晶半導体層109の界面における不純物元素を低減することが可能であり、薄膜トランジスタの電気特性を向上させることができる。
Note that before the first
次に、図5(B)に示すように、第1の微結晶半導体層109上に、第2の微結晶半導体層111及びバッファ層113を形成する。次に、バッファ層113上に、一導電型を付与する不純物が添加された半導体層(以下、不純物半導体層115と示す。)を形成する。
Next, as illustrated in FIG. 5B, the second
ここでは、第1の微結晶半導体層109から部分的に結晶成長しつつ、部分的に結晶成長を抑制する条件で、第2の微結晶半導体層111及びバッファ層113を形成する。なお、プラズマCVD装置の反応室内において、シリコンまたはゲルマニウムを含む堆積性気体と、水素とを混合し、グロー放電プラズマにより第2の微結晶半導体層111及びバッファ層113を形成する。このとき、第1の微結晶半導体層109の成膜条件よりも、シリコンまたはゲルマニウムを含む堆積性気体に対する水素の流量を減らす、即ち、結晶成長を低減する条件で成膜することで、堆積初期では、全体的に結晶成長するが、堆積中期では、徐々に結晶成長が抑制され、複数の錐形状の突起(凸部)が形成される。当該、複数の錐形状の突起(凸部)を有する層が第2の微結晶半導体層111となる。さらに、堆積後期では、微結晶半導体領域を含まないバッファ層113が形成される。ここでは、堆積後期で堆積される層を、バッファ層113とする。即ち、堆積後期を、バッファ層113を形成する期間とする。
Here, the second
また、プラズマCVD装置の反応室内において、シリコンまたはゲルマニウムを含む堆積性気体と、水素と、窒素を含むガスとを混合し、グロー放電プラズマにより第2の微結晶半導体層111及びバッファ層113を形成する。このとき、第1の微結晶半導体層109の成膜条件よりも、シリコンまたはゲルマニウムを含む堆積性気体に対する水素の流量を減らすと共に、窒素を含むガスを混合することで、第2の微結晶半導体層111における結晶成長が抑制され、堆積初期では、全体的に結晶成長するが、堆積中期では、徐々に結晶成長が抑制され、複数の錐形状の突起(凸部)を有する第2の微結晶半導体層111が形成される。さらに、堆積後期では、微結晶半導体領域を含まず、非晶質半導体層が形成される。ここでは、堆積後期で堆積される層を、バッファ層113とする。即ち、第2の微結晶半導体層111の堆積後期を、バッファ層113を形成する期間とする。
In addition, in the reaction chamber of the plasma CVD apparatus, a deposition gas containing silicon or germanium, hydrogen, and a gas containing nitrogen are mixed, and the second
なお、成膜条件を成膜途中で変えてもよい。例えば、第2の微結晶半導体層111を形成する際は、第1の微結晶半導体層109の成膜条件よりも、シリコンまたはゲルマニウムを含む堆積性気体に対する水素の流量を減らす条件(第1の条件)で、複数の錐形状の突起(凸部)を有する第2の微結晶半導体層111を形成する。次に、上記第1の条件よりも、更に、シリコンまたはゲルマニウムを含む堆積性気体に対する水素の流量を減らすことで、結晶成長が抑制され、非晶質半導体層で形成されるバッファ層113を形成することができる。または、上記第1の条件よりも、更に、シリコンまたはゲルマニウムを含む堆積性気体に対する水素の流量を減らすと共に、窒素を含むガスを混合することで、結晶成長が抑制され、非晶質半導体層で形成されるバッファ層113を形成することができる。
Note that the film formation conditions may be changed during film formation. For example, when the second
また、堆積初期においては、第1の微結晶半導体層109を種結晶として、全体的に膜が堆積される。この後、部分的に、結晶成長が抑制され、複数の錐形状の突起(凸部)を有する微結晶半導体領域が成長する(堆積中期)。さらに、錐形の微結晶半導体領域の結晶成長が抑制され、微結晶半導体領域を含まないバッファ層113(堆積後期)が形成される。なお、実施の形態1乃至3に示す第1の微結晶半導体層117a、153aは、第1の微結晶半導体層109に相当する。また、実施の形態1乃至3に示す第2の微結晶半導体層117b、153bは、堆積初期に形成される膜及び第2の微結晶半導体層111の堆積中期に形成される複数の錐形状の突起(凸部)を有する微結晶半導体領域に相当する。また、実施の形態1乃至3に示す一対のバッファ層135、171は、堆積後期に形成される非晶質半導体層であり、即ちバッファ層113に相当する。
Further, in the initial stage of deposition, the first
このように、第1の微結晶半導体層109を形成した後、成膜条件を制御することで、複数の錐形状の突起(凸部)を有する第2の微結晶半導体層111と、当該第2の微結晶半導体層の表面に非晶質半導体層を用いてバッファ層113を形成することができる。
In this manner, after the first
不純物半導体層115は、プラズマCVD装置の反応室内において、シリコンまたはゲルマニウムを含む堆積性気体と、水素と、フォスフィン(水素希釈またはシラン希釈)とを混合し、グロー放電プラズマにより形成する。シリコンまたはゲルマニウムを含む堆積性気体を水素で希釈して、リンが添加されたアモルファスシリコン、リンが添加された微結晶シリコン、リンが添加されたアモルファスシリコンゲルマニウム、リンが添加された微結晶シリコンゲルマニウム、リンが添加されたアモルファスゲルマニウムリンが添加された微結晶ゲルマニウム等を形成する。
The
次に、不純物半導体層115上にレジストを塗布した後、第2のフォトマスクを用いて露光した後現像して、レジストマスクを形成する。
Next, a resist is applied over the
次に、当該レジストマスクを用いて、第1の微結晶半導体層109、第2の微結晶半導体層111、バッファ層113、及び不純物半導体層115をエッチングして、第1の微結晶半導体層117a、第2の微結晶半導体層117b、バッファ層119、及び不純物半導体層121を形成する。その後、レジストマスクを除去する(図5(C)を参照)。
Next, the first
次に、第1の微結晶半導体層117a、第2の微結晶半導体層117b、バッファ層119、及び不純物半導体層121を覆う導電層123を形成する(図5(D)を参照)。
Next, a
導電層123は、実施の形態1に示す導電層123の材料及び積層構造を適宜用いることができる。導電層123は、CVD法、スパッタリング法または真空蒸着法を用いて形成する。また、導電層123は、銀、金または銅等の導電性ナノペーストを用いてスクリーン印刷法またはインクジェット法等を用いて吐出し、焼成することで形成しても良い。その後、導電層123上にレジストマスクを形成する。
For the
次に、レジストマスクを用いて導電層123をエッチングして、配線125、127、容量電極129を形成する(図6(A)を参照)。
Next, the
配線125、127は、ソース電極及びドレイン電極として機能する。導電層123のエッチングは、ウエットエッチングを用いることが好ましい。ウエットエッチングにより、導電層が等方的にエッチングされる。配線125、127は、ソース電極及びドレイン電極のみならず信号線としても機能する。ただし、これに限定されず、信号線と配線125、127とは別に設けてもよい。
The
次に、レジストマスクを用いて、不純物半導体層121の一部をエッチングする。ここでは、ドライエッチングを用いる。本工程までで、ソース領域及びドレイン領域として機能する不純物半導体層131が形成される。なお、当該工程において、バッファ層119の一部もエッチングされる。一部エッチングされたバッファ層119をバッファ層133と示す(図6(B)参照)。ここで、導電層123をウエットエッチングすることで、導電層はレジストマスクよりも内側に後退し、配線125、127が形成される。従って、配線125、127の側面と、エッチングされた不純物半導体層131の側面は一致せず、配線125、127の側面の外側に、ソース領域及びドレイン領域の側面が形成される。
Next, part of the
次に、バッファ層133をエッチングして、第2の微結晶半導体層117bを露出すると共に、一対のバッファ層135を形成する(図6(C)参照)。ここでは、ウエットエッチングまたはドライエッチングを用いてバッファ層133である非晶質半導体層を選択的にエッチングし、第2の微結晶半導体層117bを露出する条件を適宜用いる。代表的には、ウエットエッチングのエッチャントとしては、ヒドラジン、希フッ酸(DHF:dilute hydrofluoric acid)等がある。また、ドライエッチングとしては、水素を用いて、非晶質半導体層を選択的にエッチングすることができる。
Next, the
この後、レジストマスクを除去し、第2の微結晶半導体層117bの表面を酸化、または窒化するプラズマ処理140を行って、図1に示す絶縁層136a、絶縁層136c、136eを形成する。なお、図6(C)に示す断面図は、図8(A)で示す画素部の平面図におけるA−Bの断面図に相当する。
After that, the resist mask is removed, and
なお、ここでは、配線125、127を形成した後、バッファ層133をエッチングし、第2の微結晶半導体層117bを露出したが、配線125、127を形成した後、レジストマスクを除去し、不純物半導体層121、バッファ層119のそれぞれ一部をドライエッチングし、さらに第2の微結晶半導体層117bの表面を酸化または窒化するプラズマ処理140を行ってもよい。この場合、配線125、127をマスクとして、不純物半導体層121及びバッファ層119がエッチングされるため、配線125、127の側面と、ソース領域及びドレイン領域として機能する不純物半導体層131との側面が一致する形状となる。
Note that here, after the
上記したように、錐形状の凹凸を有する第2の微結晶半導体層117bを露出した後、プラズマ処理により第2の微結晶半導体層117bの表面に絶縁層を形成することで、ソース領域及びドレイン領域の間のリークパスの距離を長くすることが可能であると共に、絶縁性の高い絶縁層が形成される。このため、薄膜トランジスタのオフ電流を低減することができる。
As described above, after the second
次に、第2のゲート絶縁層137を形成する(図7(A)参照)。第2のゲート絶縁層137は、第1のゲート絶縁層107と同様に形成することができる。さらには、第2のゲート絶縁層137は、大気中に浮遊する有機物、金属または水蒸気等の汚染源となりうる不純物元素の侵入を防ぐことができるよう、緻密な窒化シリコンにより設けることが好ましい。
Next, a second
次に、配線127、容量電極129に達するように、第2のゲート絶縁層137に開口部139、141を形成する。この開口部139、141は、フォトリソグラフィ法により形成したレジストマスクを用いて、第2のゲート絶縁層137の一部をエッチングすることで形成できる。その後、当該開口部139、141を介して配線127及び容量電極129接続されるように、第2のゲート絶縁層137上に画素電極143を設ける。また、バックゲート電極145を形成する。このようにして図7(B)に示す表示装置の画素におけるスイッチングトランジスタを作製することができる。このときの図7(B)の平面図を図8(B)に示す。なお、本実施の形態においては、バックゲート電極145は、ゲート電極103と平行な形状であり、ゲート電極103と異なる電位を印加することが可能な形状で形成する。
Next,
画素電極143、バックゲート電極145は、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物、インジウム亜鉛酸化物、または酸化シリコンを添加したインジウム錫酸化物等を用いて形成することができる。
The
画素電極143、バックゲート電極145は、配線125、127等と同様に、フォトリソグラフィ法を用いて形成したレジストマスクを用いてエッチングを行い、パターン形成すればよい。
The
また、画素電極143、バックゲート電極145は、透光性を有する導電性高分子(導電性ポリマーともいう。)を含む導電性組成物を用いて形成することができる。画素電極143は、シート抵抗が10000Ω/□以下であって、且つ波長550nmにおける透光率が70%以上であることが好ましい。また、導電性組成物に含まれる導電性高分子の抵抗率が0.1Ω・cm以下であることが好ましい。
The
導電性高分子としては、いわゆるπ電子共役系導電性高分子を用いることができる。例えば、ポリアニリン若しくはその誘導体、ポリピロール若しくはその誘導体、ポリチオフェン若しくはその誘導体、またはこれらの2種以上の共重合体等が挙げられる。 As the conductive polymer, a so-called π-electron conjugated conductive polymer can be used. Examples thereof include polyaniline or a derivative thereof, polypyrrole or a derivative thereof, polythiophene or a derivative thereof, or a copolymer of two or more of these.
本実施の形態では、画素電極143と同時にバックゲート電極145を形成することができるため、フォトマスクの枚数を増やさずとも、バックゲート電極を有する薄膜トランジスタを作製することができる。
In this embodiment mode, since the
なお、図示していないが、第2のゲート絶縁層137上に、バックゲート電極145を形成し、第2のゲート絶縁層137及びバックゲート電極145と画素電極143との間に、スピンコーティング法等により形成した有機樹脂からなる絶縁層を有していても良い。
Although not illustrated, a
この後、VA(Vertical Alignment)方式の液晶表示装置においては、視野角拡大のために、画素を複数部分に分割し、分割された画素の各部分の液晶の配向を異ならせるマルチドメイン方式(いわゆるMVA方式)の場合、画素電極143上に所定の形状を有する突起物を形成することが好ましい。突起物は、絶縁層で形成する。
Thereafter, in a VA (Vertical Alignment) type liquid crystal display device, in order to expand the viewing angle, a pixel is divided into a plurality of parts, and the orientation of the liquid crystal of each part of the divided pixels is different (so-called so-called). In the case of the MVA method), it is preferable to form a protrusion having a predetermined shape on the
画素電極上に突起物が形成されると、画素電極の電圧がオフの時には、液晶が配向膜表面に対して垂直に配向するが、突起部近傍の液晶は基板面に対してわずかに傾斜した配向となる。画素電極の電圧がオンとなると、まず傾斜配向部の液晶が傾斜する。また、突起部近傍以外の液晶もこれらの液晶の影響を受け、順次同じ方向へと配列する。この結果、画素全体に対して安定した配向が得られる。即ち、突起物を起点として表示部全体の配向が制御される。 When protrusions are formed on the pixel electrode, when the pixel electrode voltage is off, the liquid crystal is aligned perpendicular to the alignment film surface, but the liquid crystal near the protrusion is slightly tilted with respect to the substrate surface. Orientation. When the voltage of the pixel electrode is turned on, the liquid crystal in the inclined alignment portion is first inclined. In addition, liquid crystals other than the vicinity of the protrusions are also affected by these liquid crystals and are sequentially arranged in the same direction. As a result, stable orientation can be obtained for the entire pixel. That is, the orientation of the entire display unit is controlled starting from the protrusion.
また、画素電極上に突起物を設ける代わりに、画素電極にスリットを設けてもよい。この場合、電圧を画素電極に印加すると、スリット近傍には電界の歪が生じ、突起物を画素電極上に設けた場合と同様の電界分布及び液晶配向の制御が可能である。 Further, instead of providing the protrusion on the pixel electrode, a slit may be provided in the pixel electrode. In this case, when a voltage is applied to the pixel electrode, an electric field distortion occurs in the vicinity of the slit, and the electric field distribution and liquid crystal alignment can be controlled in the same manner as when a protrusion is provided on the pixel electrode.
以上の工程により、しきい値電圧の制御が可能であり、且つ、非晶質半導体をチャネル形成領域に有する薄膜トランジスタと比較して、オン電流が高く、微結晶半導体をチャネル形成領域に有する薄膜トランジスタと比較して、オフ電流の低い薄膜トランジスタを有し、且つ表示装置に用いることが可能な素子基板を作製することができる。 Through the above steps, the threshold voltage can be controlled, and the on-state current is higher than that of a thin film transistor including an amorphous semiconductor in a channel formation region, and the thin film transistor including a microcrystalline semiconductor in a channel formation region In comparison, an element substrate that has a thin film transistor with low off-state current and can be used for a display device can be manufactured.
(実施の形態5)
本実施の形態では、実施の形態2に示す薄膜トランジスタの作製方法について、説明する。本実施の形態でも、n型の薄膜トランジスタの作製方法について説明する。
(Embodiment 5)
In this embodiment, a method for manufacturing the thin film transistor described in
基板101上にゲート電極103及び容量配線105を形成する。
A
次に、ゲート電極103を覆う第1のゲート絶縁層107、第1の微結晶半導体層109、第2の微結晶半導体層111、バッファ層113、不純物半導体層115、及び導電層123を形成する。その後、導電層123上にレジストマスク151を形成する(図9(A)を参照)。
Next, a first
レジストマスク151は厚さの異なる二の領域を有し、多階調マスクを用いて形成することができる。多階調マスクを用いることで、使用するフォトマスクの枚数が低減され、作製工程数が減少するため好ましい。本実施の形態において、第1の微結晶半導体層109、第2の微結晶半導体層111、バッファ層113、及び不純物半導体層115のパターンを形成する工程と、ソース領域とドレイン領域を形成する工程において、多階調マスクを用いることができる。
The resist
多階調マスクとは、多段階の光量で露光を行うことが可能なマスクであり、代表的には、露光領域、半露光領域及び未露光領域の3段階の光量で露光を行う。多階調マスクを用いることで、一度の露光及び現像工程によって、複数(代表的には二種類)の厚さを有するレジストマスクを形成することができる。そのため、多階調マスクを用いることで、フォトマスクの枚数を削減することができる。 A multi-tone mask is a mask that can be exposed with multiple levels of light, and typically, exposure is performed with three levels of light: an exposed area, a half-exposed area, and an unexposed area. By using a multi-tone mask, a resist mask having a plurality of thicknesses (typically two types) can be formed by one exposure and development process. Therefore, the number of photomasks can be reduced by using a multi-tone mask.
図13(A−1)及び図13(B−1)は、代表的な多階調マスクの断面図を示す。図13(A−1)にはグレートーンマスク180を示し、図13(B−1)にはハーフトーンマスク185を示す。
13A-1 and 13B-1 are cross-sectional views of typical multi-tone masks. 13A-1 shows a
図13(A−1)に示すグレートーンマスク180は、透光性を有する基板181上に遮光膜により形成された遮光部182、及び遮光膜のパターンにより設けられた回折格子部183で構成されている。
A gray-
回折格子部183は、露光に用いる光の解像度限界以下の間隔で設けられたスリット、ドットまたはメッシュ等を有することで、光の透過率を制御する。なお、回折格子部183に設けられるスリット、ドットまたはメッシュは周期的なものであってもよいし、非周期的なものであってもよい。
The
透光性を有する基板181としては、石英等を用いることができる。遮光部182及び回折格子部183を構成する遮光膜は、金属を用いて形成すればよく、好ましくはクロムまたは酸化クロム等により設けられる。
As the
グレートーンマスク180に露光するための光を照射した場合、図13(A−2)に示すように、遮光部182に重畳する領域における透光率は0%となり、遮光部182または回折格子部183が設けられていない領域における透光率は100%となる。また、回折格子部183における透光率は、概ね10〜70%の範囲であり、回折格子のスリット、ドットまたはメッシュの間隔等により調整可能である。
When the
図13(B−1)に示すハーフトーンマスク185は、透光性を有する基板186上に半透光膜により形成された半透光部187、及び遮光膜により形成された遮光部188で構成されている。
A
半透光部187は、MoSiN、MoSi、MoSiO、MoSiON、CrSi等の膜を用いて形成することができる。遮光部188は、グレートーンマスクの遮光膜と同様の金属を用いて形成すればよく、好ましくはクロムまたは酸化クロム等により設けられる。
The
ハーフトーンマスク185に露光するための光を照射した場合、図13(B−2)に示すように、遮光部188に重畳する領域における透光率は0%となり、遮光部188または半透光部187が設けられていない領域における透光率は100%となる。また、半透光部187における透光率は、概ね10〜70%の範囲であり、形成する材料の種類または形成する膜厚等により、調整可能である。
When light for exposure is applied to the
多階調マスクを用いて露光して現像を行うことで、膜厚の異なる領域を有するレジストマスクを形成することができる。 By performing exposure and development using a multi-tone mask, a resist mask having regions with different thicknesses can be formed.
次に、レジストマスク151を用いて、第1の微結晶半導体層109、第2の微結晶半導体層111、バッファ層113、不純物半導体層115、及び導電層123をエッチングする。この工程により、第1の微結晶半導体層109、第2の微結晶半導体層111、バッファ層113、不純物半導体層115、及び導電層123を素子毎に分離し、第1の微結晶半導体層153a、第2の微結晶半導体層153b、バッファ層155、不純物半導体層157、及び導電層159を形成する(図9(B)を参照)。
Next, using the resist
次に、レジストマスク151を後退させてレジストマスク163を形成する。レジストマスクの後退には、酸素プラズマによるアッシングを用いればよい。ここでは、ゲート電極上で分離するようにレジストマスク151をアッシングする。この結果、レジストマスク163は分離される(図10(A)参照)。
Next, the resist
次に、レジストマスク163を用いて導電層159をエッチングし、配線165、167を形成する(図10(B)を参照)。配線165、167は、ソース電極及びドレイン電極として機能する。導電層159のエッチングは、実施の形態4に示す導電層123のエッチングと同様に行うことが好ましい。
Next, the
次に、第2のレジストマスク163が形成された状態で、不純物半導体層157をエッチングして、不純物半導体層168を形成する。なお、当該工程において、バッファ層155の一部もエッチングされる。一部エッチングされたバッファ層155をバッファ層169と示す(図10(C)を参照)。
Next, with the second resist
次に、バッファ層169をエッチングして、第2の微結晶半導体層153bを露出すると共に、一対のバッファ層171を形成する(図11(A)参照)。ここでは、ウエットエッチングまたはドライエッチングを用いてバッファ層169である非晶質半導体層を選択的にエッチングし、第2の微結晶半導体層153bを露出する条件を適宜用いる。この後、レジストマスクを除去し、第2の微結晶半導体層153bの表面を酸化、または窒化するプラズマ処理を行って、図3に示す絶縁層154a、絶縁層154c、154eを形成する。なお、図11(A)に示す断面図は、図12(A)で示す画素部の平面図におけるA−Bの断面図に相当する。
Next, the
なお、ここでは、配線165、167を形成した後、バッファ層169をエッチングし、第2の微結晶半導体層153bを露出したが、配線165、167を形成した後、レジストマスクを除去し、不純物半導体層157、バッファ層155のそれぞれ一部をドライエッチングし、さらに第2の微結晶半導体層153bの表面を酸化または窒化するプラズマ処理を行ってもよい。この場合、配線165、167をマスクとして、不純物半導体層157及びバッファ層155がエッチングされるため、配線165、167の側面と、ソース領域及びドレイン領域として機能する不純物半導体層168の側面が一致する形状となる。
Note that here, after the
上記したように、錐形状の凹凸を有する第2の微結晶半導体層153bを露出した後、プラズマ処理により第2の微結晶半導体層153bの表面に絶縁層を形成することで、ソース領域及びドレイン領域の間のリークパスの距離を長くすることが可能であると共に、絶縁性の高い絶縁層が形成される。このため、薄膜トランジスタのオフ電流を低減することができる。
As described above, after the second
以上の工程により本実施の形態に係る薄膜トランジスタを作製することができる。本実施の形態に係る薄膜トランジスタは、実施の形態4にて説明した薄膜トランジスタと同様に、表示装置の画素におけるスイッチングトランジスタに適用することができる。そのため、この薄膜トランジスタを覆って、第2のゲート絶縁層137を形成する(図11(B)参照)。
Through the above process, the thin film transistor according to this embodiment can be manufactured. The thin film transistor according to this embodiment can be applied to a switching transistor in a pixel of a display device, similarly to the thin film transistor described in Embodiment 4. Therefore, a second
次に、配線167に達するように、第2のゲート絶縁層137に開口部139、173を形成する。この開口部139、173は、開口部139、141と同様に形成することができる。その後、当該開口部139、173を介して接続されるように、第2のゲート絶縁層137上に画素電極143を設ける。また、バックゲート電極145を形成する。このようにして、図11(C)に示す表示装置の画素におけるスイッチングトランジスタを作製することができる。このときの図11(C)の平面図を図12(B)に示す。なお、本実施の形態においては、バックゲート電極145は、ゲート電極103と平行な形状であり、ゲート電極103と異なる電位を印加することが可能な形状で形成する。
Next,
なお、図示していないが、第2のゲート絶縁層137上に、バックゲート電極145を形成し、第2のゲート絶縁層137及びバックゲート電極145と画素電極143との間に、スピンコーティング法等により形成した有機樹脂からなる絶縁層を有していても良い。
Although not illustrated, a
この後、実施の形態5と同様に、VA(Vertical Alignment)方式の液晶表示装置において、視野角拡大のために、画素を複数部分に分割し、分割された画素の各部分の液晶の配向を異ならせるマルチドメイン方式(いわゆるMVA方式)の場合、画素電極143上に突起物を形成することが好ましい。
Thereafter, as in the fifth embodiment, in a VA (Vertical Alignment) liquid crystal display device, a pixel is divided into a plurality of parts in order to increase the viewing angle, and the orientation of the liquid crystal in each part of the divided pixels is changed. In the case of a different multi-domain method (so-called MVA method), it is preferable to form a protrusion on the
以上の工程により、少ないマスク数で、しきい値電圧の制御が可能であり、且つ非晶質半導体をチャネル形成領域に有する薄膜トランジスタと比較して、オン電流が高く、微結晶半導体をチャネル形成領域に有する薄膜トランジスタと比較して、オフ電流の低い薄膜トランジスタを融資、且つ液晶表示装置に用いることが可能な素子基板を作製することができる。 Through the above process, the threshold voltage can be controlled with a small number of masks, and the on-state current is higher than that of a thin film transistor including an amorphous semiconductor in a channel formation region. As compared with the thin film transistor included in the above, an element substrate which can finance a thin film transistor having a low off-state current and can be used for a liquid crystal display device can be manufactured.
(実施の形態6)
本実施の形態では、実施の形態4及び実施の形態5に示す薄膜トランジスタのバックゲート電極の代わりに用いることが可能な、バックゲート電極の作製方法について、図14を用いて示す。なお、本実施の形態では、実施の形態4を用いて説明するが、適宜実施の形態5を適用することができる。
(Embodiment 6)
In this embodiment, a method for manufacturing a back gate electrode that can be used instead of the back gate electrode of the thin film transistor described in any of Embodiments 4 and 5 is described with reference to FIGS. Note that although this embodiment mode is described using Embodiment Mode 4, Embodiment Mode 5 can be applied as appropriate.
実施の形態4と同様の工程に図5乃至図7(A)までの工程を経て、ゲート電極103から第2のゲート絶縁層137まで形成する。
Through the steps similar to those in Embodiment Mode 4 through the steps from FIG. 5 to FIG. 7A, the
次に、ゲート電極103、第1のゲート絶縁層107、及び第2のゲート絶縁層137が積層する領域において、開口部147を形成する。
Next, an
次に、実施の形態4と同様に、画素電極143及びバックゲート電極145を形成する。ここでは、第1のゲート絶縁層107、及び第2のゲート絶縁層137に形成される開口部147において、ゲート電極103と接続するように、バックゲート電極145を形成する(図14参照)。なお、図14(A)のC−Dの断面図が図14(B)に相当する。
Next, as in Embodiment Mode 4, the
ここでは、画素電極と同時にバックゲート電極145を形成することができるため、従来の薄膜トランジスタと比較して、フォトマスク枚数を増やすことなく、バックゲート電極を有する薄膜トランジスタを作製することができる。
Here, since the
また、本実施の形態により、微結晶半導体層153において、第1のゲート電極103側と、第2のバックゲート電極145側とに、チャネルを形成することが可能な薄膜トランジスタを作製することができる。すなわち、オン電流の高い薄膜トランジスタを作製することができる。
In addition, according to this embodiment, a thin film transistor capable of forming a channel on the
(実施の形態7)
本実施の形態では、実施の形態1乃至実施の形態6に示す薄膜トランジスタのソース電極及びドレイン電極として機能する配線の上面形状において、適用可能な形態について、図15を用いて示す。
(Embodiment 7)
In this embodiment, applicable modes of top shapes of wirings functioning as a source electrode and a drain electrode of the thin film transistor described in any of
図8(A)に示す薄膜トランジスタのソース電極及びドレイン電極として機能する配線の上面形状は、不純物半導体層131の対向部分、即ちソース電極またはドレイン電極の一方として機能する配線125と、ソース電極またはドレイン電極の他方として機能する配線127とが対向する領域が、直線状である。
The top surface shape of the wirings functioning as the source electrode and the drain electrode of the thin film transistor illustrated in FIG. 8A is a portion facing the
また、図12(A)に示す薄膜トランジスタの上面形状は、不純物半導体層168の対向部分、即ちソース電極またはドレイン電極の一方として機能する配線165と、ソース電極またはドレイン電極の他方として機能する配線167とが対向する領域が、直線状である。
In addition, the top shape of the thin film transistor illustrated in FIG. 12A is a portion where the
また、図15に示すように、ゲート電極103上に第1のゲート絶縁層を介して、第1の微結晶半導体層及び第2の微結晶半導体層117bが形成され、第2の微結晶半導体層117b上に一対のバッファ層を介して、ソース領域及びドレイン領域が形成され、ソース領域及びドレイン領域上に、ソース電極またはドレイン電極の一方として機能する配線195と、ソース電極またはドレイン電極の他方として機能する配線197が形成される。また、第2の微結晶半導体層117b、及び配線195、197上に第2のゲート絶縁層が形成される。また、第2のゲート絶縁層の開口部において、ソース電極またはドレイン電極の他方として機能する配線197に画素電極199が接続される。また、第2のゲート絶縁層上であって、ソース電極またはドレイン電極の一方として機能する配線195と、ソース電極またはドレイン電極の他方として機能する配線197との間において、バックゲート電極145が形成される。また、ソース領域及びドレイン領域の対向部分、即ちソース電極またはドレイン電極の一方として機能する配線195と、ソース電極またはドレイン電極の他方として機能する配線197とが対向する領域が、U字状、またはC字状である。また、バックゲート電極145は、U字状またはC字状である。また、本形態において、画素電極199と同時にバックゲート電極145を形成することが可能であるため、従来の薄膜トランジスタ同様のフォトマスク数であり、フォトマスク枚数を増やすことなく、バックゲート電極を有する薄膜トランジスタを作製することができる。
As shown in FIG. 15, a first
また、図16(A)、(B)に示すように、ゲート電極103上に第1のゲート絶縁層107を介して、第1の微結晶半導体層117a及び第2の微結晶半導体層117bが形成され、第2の微結晶半導体層117b上に一対のバッファ層135を介して、ソース領域及びドレイン領域として機能する不純物半導体層131が形成され、ソース領域及びドレイン領域として機能する不純物半導体層131上に、ソース電極またはドレイン電極の一方として機能する配線175と、ソース電極またはドレイン電極の他方として機能する配線177が形成される。また、配線175、177上に第2のゲート絶縁層137が形成され、第2のゲート絶縁層137上にバックゲート電極176が形成される。また、第2のゲート絶縁層137及びバックゲート電極176上に絶縁層178が形成される。また、第2のゲート絶縁層137及び絶縁層178の開口部において、ソース電極またはドレイン電極の他方として機能する配線177に画素電極179が接続される。ここでは、ソース領域及びドレイン領域の対向部分、即ちソース電極またはドレイン電極の一方として機能する配線175と、ソース電極またはドレイン電極の他方として機能する配線177とが対向する領域が、環状である。
16A and 16B, the first
図15及び図16に示すように、ソース電極またはドレイン電極の一方として機能する配線と、ソース電極またはドレイン電極の他方として機能する配線とが対向する領域が、環状、U字状、またはC字状とすることで、図8(A)及び図12(A)に示す形状の薄膜トランジスタと比較して、チャネル幅を広げることが可能であるため、薄膜トランジスタの占有面積を低減しつつ、薄膜トランジスタのオン電流を高めることが可能である。また、当該形状の薄膜トランジスタを表示素子のスイッチング素子として用いる場合、画素における開口率を高めることができる。 As shown in FIGS. 15 and 16, the region where the wiring functioning as one of the source electrode or the drain electrode and the wiring functioning as the other of the source electrode or the drain electrode are in an annular shape, a U shape, or a C shape. 8A and 12A, the channel width can be increased as compared with the thin film transistor having the shape illustrated in FIGS. 8A and 12A, so that the area occupied by the thin film transistor can be reduced and the thin film transistor can be turned on. It is possible to increase the current. In addition, when the thin film transistor having the shape is used as a switching element of a display element, the aperture ratio in the pixel can be increased.
Claims (6)
前記第1のゲート電極上の第1の絶縁層と、
前記第1の絶縁層上の第1の半導体層と、
前記第1の半導体層上の第2の半導体層と、
前記第2の半導体層上の第3の半導体層と、
前記第2の半導体層上の第2の絶縁層と、
前記第2の絶縁層上の第3の絶縁層と
前記第3の絶縁層上の第2のゲート電極と、を有し、
前記第1の半導体層及び前記第2の半導体層は、微結晶半導体を有し、
前記第2の半導体層は、前記第2の絶縁層に接する領域と前記第3の半導体層に接する領域とを有し、
前記第2の半導体層は複数の錐形状の凸部を有し、
前記第2の絶縁層は前記複数の凸部に接する領域を有し、
前記第3の半導体層は前記複数の凸部に接する領域を有することを特徴とする表示装置。 A first gate electrode;
A first insulating layer on the first gate electrode;
A first semiconductor layer on the first insulating layer;
A second semiconductor layer on the first semiconductor layer;
A third semiconductor layer on the second semiconductor layer;
A second insulating layer on the second semiconductor layer;
A third insulating layer on the second insulating layer; and a second gate electrode on the third insulating layer;
The first semiconductor layer and the second semiconductor layer include a microcrystalline semiconductor,
The second semiconductor layer has a region in contact with the second insulating layer and a region in contact with the third semiconductor layer;
The second semiconductor layer has a plurality of cone-shaped projections,
The second insulating layer has a region in contact with the plurality of convex portions,
The display device, wherein the third semiconductor layer has a region in contact with the plurality of convex portions.
前記複数の錐形状の凸部は、針状の凸部を含むことを特徴とする表示装置。The display device characterized in that the plurality of cone-shaped convex portions include needle-shaped convex portions.
前記第2の半導体層は、窒素を有することを特徴とする表示装置。The display device, wherein the second semiconductor layer contains nitrogen.
前記第1の半導体層と前記第1の絶縁層との界面から、前記第2の半導体層が有する複数の凸部の先端までの距離は、3nm以上80nm以下であることを特徴とする表示装置。The distance from the interface between the first semiconductor layer and the first insulating layer to the tips of the plurality of convex portions of the second semiconductor layer is 3 nm to 80 nm. .
前記第1の半導体層と前記第1の絶縁層との界面から、前記第2の半導体層が有する複数の凸部の先端までの距離は、5nm以上30nm以下であることを特徴とする表示装置。The distance from the interface between the first semiconductor layer and the first insulating layer to the tips of the plurality of convex portions of the second semiconductor layer is 5 nm or more and 30 nm or less. .
前記第2の絶縁層は、前記第2の半導体層を酸化又は窒化することにより設けられたものであることを特徴とする表示装置。The display device, wherein the second insulating layer is provided by oxidizing or nitriding the second semiconductor layer.
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