JP5585221B2 - シミュレーション装置およびその方法 - Google Patents
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- 238000004088 simulation Methods 0.000 title claims description 151
- 238000000034 method Methods 0.000 title claims description 40
- 238000012545 processing Methods 0.000 claims description 80
- 238000004364 calculation method Methods 0.000 claims description 67
- 230000008569 process Effects 0.000 claims description 8
- 230000006870 function Effects 0.000 description 17
- 238000010586 diagram Methods 0.000 description 12
- 230000007613 environmental effect Effects 0.000 description 11
- 230000005855 radiation Effects 0.000 description 11
- 238000013461 design Methods 0.000 description 10
- 230000008054 signal transmission Effects 0.000 description 7
- 239000000470 constituent Substances 0.000 description 5
- 239000004065 semiconductor Substances 0.000 description 4
- 238000011161 development Methods 0.000 description 3
- 230000007257 malfunction Effects 0.000 description 3
- 230000007246 mechanism Effects 0.000 description 3
- 230000008859 change Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 150000002500 ions Chemical group 0.000 description 2
- 239000002245 particle Substances 0.000 description 2
- 230000004083 survival effect Effects 0.000 description 2
- 230000008901 benefit Effects 0.000 description 1
- 238000004422 calculation algorithm Methods 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- JJWKPURADFRFRB-UHFFFAOYSA-N carbonyl sulfide Chemical compound O=C=S JJWKPURADFRFRB-UHFFFAOYSA-N 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000012937 correction Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000011156 evaluation Methods 0.000 description 1
- 230000005281 excited state Effects 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 238000013507 mapping Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000000644 propagated effect Effects 0.000 description 1
- 230000002285 radioactive effect Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 238000005201 scrubbing Methods 0.000 description 1
- 239000011163 secondary particle Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
- 238000012795 verification Methods 0.000 description 1
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/36—Circuit design at the analogue level
- G06F30/367—Design verification, e.g. using simulation, simulation program with integrated circuit emphasis [SPICE], direct methods or relaxation methods
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/31816—Soft error testing; Soft error rate evaluation; Single event testing
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/32—Circuit design at the digital level
- G06F30/33—Design verification, e.g. functional simulation or model checking
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2117/00—Details relating to the type or aim of the circuit design
- G06F2117/02—Fault tolerance, e.g. for transient fault suppression
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- General Engineering & Computer Science (AREA)
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Description
従来のシステムの性能評価、検証を行う考え方として、待ち行列理論を応用した離散事象シミュレーションが非特許文献1(ネットワーク型待ち行列システムに対するシミュレータの開発)に開示されている。これは、離散事象モデルとして、1)窓口数と窓口配置、2)ネットワーク構成、3)分岐確率、4)確率分布を入力し、与えられたモデルに対してシミュレーションを行い、ボトルネックを検出し、系内人数変化、系内人数の時系列グラフを出力することで、多様なネットワーク型待ち行列モデルを容易に構築できるシミュレータである。
しかし、ソフトエラーの主要因である中性子線の遮蔽による対策は困難なため、出荷した製品のSERが高い場合、その削減は困難である。製品に使用するすべての部品をSERの発生しないものにすることは難しく、SERの低い製品を選択することは、製品機能の実現を困難にするとともに、所望の製品性能を達成することが難しい場合がある。
ここで、構成モデルとは、シミュレーション装置1によりシミュレーションが実行されてその構成が決められる対象であるシステム構成を指し、例えば、図3に示すプロセッサ21、22やメモリコントローラ24、1次メモリ25等の各構成要素が接続されたモデルを構成モデルを呼ぶ。また、プロセッサ21、22やメモリコントローラ24、1次メモリ25等の個々の構成を構成モデルの構成要素と呼ぶ。この構成モデルは例えばシミュレーション装置1の外部である構成モデル定義部66にて定義される。
離散事象パラメータとは、シミュレーション装置1内で実行されるシミュレーション計算に使用する各種計算用パラメータを指し、例えば、待ち行列理論におけるイベントの到着間隔、生成間隔、サービス時間、キュータイプ、キューサイズ、スイッチ、端子等のことである。
各種情報とは、離散事象パラメータに加えてSER、消費電力、部品サイズ、回路規模等の構成要素の部品情報を含む属性情報と、各構成要素間の接続情報であるdirection情報を合わせた情報を指す。
また、データベース4には属性情報が保存されているが、保存されている属性情報の中に、入力部2に入力された構成モデルの構成要素のSERが定義されていない場合には、該構成モデルの構成要素のSERを入力部2からデータベース4に送信する。
本願では、定義された構成モデルの構成毎のソフトエラー率を単純に加算するのではなく、離散事象シミュレーション部5にて算出した平均キュー使用率やサービス滞在時間等の構成モデル全体を考慮した値に基づき、各構成における処理時間との関係を考慮してソフトエラー率を算出する。また、ソフトエラー率としては、各構成要件の組み合わせによりなる構成モデル全体としてのソフトエラー率と、構成モデルの各構成要件のソフトエラー率の両方を求める。その後、ソフトエラー率計算処理部6は、算出したソフトエラー率を計算結果一時記憶部7に送信する。
図1では、構成モデル再定義要否判定部69からの出力を構成モデル定義部66に入力しているが、直接入力部2に入力しても良いし、各種情報保存部67に入力しても良い。
例えば、非特許文献2でも「キャッシュメモリやレジスタなどのハードウェア単体のソフトエラー率を単純に足し合わせることによって求めたソフトエラー率はしばしば悲観的な値となる」と開示されているように、各構成におけるソフトエラー率の単純加算では、構成モデル全体として考えたときのソフトエラー率とは大きく異なってしまうが、本願のように構成モデルの平均キュー使用率やサービス滞在時間等を用いることで、各構成での処理時間等を考慮し、ソフトエラー率を確率的に求めることが可能となる。これにより、ソフトエラー率シミュレーションによりシステム設計をより正確に行うことが可能となり、回路(特に論理回路)に対するソフトエラー耐性の高いシステム設計を実現することができる。
構成モデル定義部66では、システムに求められる機能等に基づき構成モデルを定義する。ここでは、設計すべきデバイスの機能等により例えばユーザが構成要素を決定し、各構成要素間の接続関係等を定義することで、構成モデルを生成する。構成モデルの定義はユーザが行うのではなく、ユーザが設定したシステム全体の要件(機能)を満たすように自動的に行われても良い。
各種情報記憶部67では、構成モデル定義部66により定義された構成モデルに関する情報を受信し、該定義された構成モデルの各種情報と定義された構成モデルとを、シミュレーション装置1の入力部2に入力する。これにより、シミュレーション装置1に定義された構成モデルと各種情報とを与えることができる。
ここで、構成モデル定義部66と各種情報記憶部67とを別の構成として記載したが、同一の入力装置として構成されていても良い。また、シミュレーション装置1の外部の装置として図1および図13には記載してあるが、図14のようにシミュレーション装置1の内部に組み込まれていてもよく、また、図15のように、シミュレーション装置1の入力部2が構成モデル定義部66および各種情報記憶部67の機能も果たすものであっても良い。
図13の表示部68では、計算結果出力制御部8から出力されたシミュレーション結果を例えばGUI等で表示し、例えばこれをユーザが見て処理性能とソフトエラー率との関係から、所定のソフトエラー率を満たしていれば定義されている構成モデルをシステム構成として決定し、満たしていなければシステム構成が有するべき所望の機能等に基づき新たな構成モデルを定義し直し、再定義した構成モデルを例えば構成モデル定義部66に送信する等する。
ここで、表示部68を見て処理性能とソフトエラー率との関係から構成モデルを再定義するか否かを決定するのはユーザでなくてもよく、構成モデルの再定義は、システム構成が有するべき所定の機能等に基づき自動的に行われるものであっても良い。また、予め定義した構成モデルの処理性能とソフトエラー率との関係により閾値を定めておき、該閾値に基づき判別を行ってもよい。
また、構成モデルの再定義が必要か否かの判断は、構成モデル再定義要否判定部69においてなされても良い。
また、構成モデルの再定義要否が自動的に決定される場合等は、表示部68の代わりに出力装置を備えていても良い。
また、表示部68は図13ではシミュレーション装置1の外部の装置として記載されているが、図14のようにシミュレーション装置1に内蔵されていても良く、また、図15のように、計算結果出力制御部8が表示部68や構成モデル再定義要否判定部69の機能を果たすものであっても良い。
また、図1において、入力部2やデータベース4から直接データを離散事象シミュレーション部5に入力する場合は、入力データ一時記憶部3はなくてもよい。
また、図1において、構成モデルの接続情報であるdirection情報は入力データ一時記憶部にて保存されているとしているが、他の各種情報等と同様にデータベース4に格納されていても良い。この場合、構成モデルの各種情報の入出力がデータベース4のみで行われることになり、装置の小型化および処理の簡便化が可能となる。
また、図1において、離散事象シミュレーション部5とソフトエラー率計算処理部6は同一の処理部において行われるものであっても良い。
ソフトエラー率計算処理部6から直接計算結果出力制御部8にシミュレーション結果を送信する場合は、計算結果一時記憶部はなくてもよい。
ステップ19の結果、否と判断された場合には、該定義されている構成モデルにて構成システム決定となり、シミュレーションが終了する。
ここでは、構成モデルの定義と、離散事象パラメータおよびSER定義を入力する例を示す。一般的なコンピュータでは、図5の表示例をディスプレイで、構成モデル定義、離散事象パラメータ定義等の入力をキーボードで実施する。入力する離散事象パラメータ例は、イベントの到着間隔、生成間隔、サービス時間、キュータイプ、キューサイズ、スイッチ、端子がある。他に離散事象シミュレーションに必要なパラメータも入力することもある。
また、SER、消費電力、部品サイズ、回路規模等の構成要素の部品情報も入力することができる。到着間隔と生成間隔については、確率分布計算式やテーブルに格納した結果から生成する方法や乱数を用いた間隔で生成する方法等で実現する。確率分布計算式やテーブルに格納した結果等は、図1のデータベース4や入力データ一時記憶部3に格納されていても良い。
ステップ104では、図1のデータベース4より構成要素毎のSER(Erと表記)を読み出し、ステップ104の数式により構成モデル全体としてのソフトエラー率を算出する。このソフトエラー率は、各構成要素の滞在時間等を考慮したものであり、構成要素のソフトエラー率の単純な加算結果ではない。
ステップ106による積算の結果得られたシミュレーション対象システム全体のシステムSER(Sser)もしくは一部のSERを算出し、計算結果一時記憶部7へ出力する(ステップ108)。
(数1)
性能 = 動作周波数 × IPC
(数2)
消費電力 ≒ Cd × 電圧 × 電圧 × 動作周波数
図12では、消費電力を削減するため、メモリコントローラの動作周波数を下げる例を示す。メモリコントローラの動作周波数を下げると、その”Service2”のイベント滞在時間が大きくなり、”Queue1”と”Queue2”の使用率の上昇が予想される。これらキュー容量がオーバーフローするとプロセッサ(図12では”Generator1”、”Generator2”)にアイドル時間が発生し、処理性能が下がる。しかし、キューサイズ(例えば、キャッシュをモデル化した”Queue1”、”Queue2”)の容量を増やすことで、プロセッサのアイドル時間を削減できれば、処理性能の下げ幅を小さくできるとともに、消費電力を下げることが可能となる。このようなシステム動作のバランスを離散事象シミュレーションと消費電力、物理サイズ、回路規模、SER等の部品情報で計算することで解決できる。
Claims (11)
- システムのソフトエラー率をシミュレーションするシミュレーション装置であって、
構成モデルの構成要素の離散型シミュレーションを行う離散事象シミュレーション部と、
前記離散事象シミュレーション部のシミュレーション結果と前記属性情報の中のソフトエラー率データとに基づいて、該定義された構成モデルのソフトエラー率を算出するソフトエラー率計算処理部と、
を備え、
前記構成モデルを、所望の確率でイベントを生成する構成要素をジェネレータ、記憶部位となる構成要素をキュー、前記キューの処理時間および処理時間を有する構成要素をサービス、と定義すると、
前記離散事象シミュレーション部は、前記構成モデルの前記各構成要素の部品情報である属性情報と前記各構成要素間の接続関係を示す接続情報とに基づき、イベントが前記ジェネレータで生成されてから前記キューおよび前記サービスを経由し、前記構成モデルから出力されるまでの時間を離散型シミュレーションで算出する、
シミュレーション装置。 - 請求項1記載のシミュレーション装置であって、
前記離散事象シミュレーション部では、前記ジェネレータで生成されたイベントが前記キューに受け渡された際の前記キューの使用率の平均である平均キュー使用率と、前記サービスでのイベントの滞在時間であるサービス滞在時間および前記サービスの処理速度である処理性能と、を算出し、
前記ソフトエラー率計算処理部では、前記離散事象シミュレーション部での算出された前記平均キュー使用率および前記サービス滞在時間に基づいて、前記構成モデルのソフトエラー率を算出することを特徴とするシミュレーション装置。 - 請求項2記載のシミュレーション装置であって、
さらに、前記構成モデルの前記各構成要素のソフトエラー率を含む属性情報を保存し、前記属性情報を前記離散事象シミュレーション部に送信するデータベースと、
前記各構成要素間の接続情報を記憶し、前記各構成要素の接続情報を前記離散事象シミュレーション部に送信する記憶部と、
を備えることを特徴とするシミュレーション装置。 - 請求項2記載のシミュレーション装置であって、
さらに、前記離散事象シミュレーション部において算出された処理性能と前記ソフトエラー率計算処理部にて算出されたソフトエラー率とに基づいて前記構成モデルを再定義するか否かを判断し、予め定めた基準を満たす構成モデルを算出する処理部を備えることを特徴とするシミュレーション装置。 - 請求項4記載のシミュレーション装置であって、
前記予め定めた基準は、構成モデルの処理性能とソフトエラー率との関係により決まる閾値であることを特徴とするシミュレーション装置。 - 請求項4記載のシミュレーション装置であって、
さらに、前記離散事象シミュレーション部および前記ソフトエラー率計算処理部の算出結果を表示する表示部を備えたことを特徴とするシミュレーション装置。 - 入力部と、シミュレーション部と、計算処理部を備える計算機でシミュレーションを行うシミュレーション方法であって、
前記入力部において、構成モデルを入力する工程と、
前記シミュレーション部において、前記入力する工程にて入力された前記構成モデルの構成要素の離散型シミュレーションを行う離散事象シミュレーション工程と、
前記計算処理部において、前記離散事象シミュレーション工程のシミュレーション結果と前記属性情報の中のソフトエラー率データとに基づいて、前記構成モデルのソフトエラー率を算出するソフトエラー率計算処理工程と、
を備え、
前記構成モデルを、所望の確率でイベントを生成する構成要素をジェネレータ、記憶部位となる構成要素をキュー、前記キューの処理時間および処理時間を有する構成要素をサービス、と定義すると、
前記離散事象シミュレーション工程は、前記構成モデルの前記各構成要素の部品情報である属性情報と前記各構成要素間の接続関係を示す接続情報とに基づき、イベントが前記ジェネレータで生成されてから前記キューおよび前記サービスを経由し、前記構成モデルから出力されるまでの時間を離散型シミュレーションで算出する、
たシミュレーション方法。 - 請求項7記載のシミュレーション方法であって、
前記プロセッサをジェネレータ、前記記憶部位をキュー、前記キューおよび前記共有バスをサービス、と定義すると、
前記離散事象シミュレーション工程では、前記ジェネレータで生成されたイベントが前記キューに受け渡された際の前記キューの使用率の平均である平均キュー使用率と、前記サービスでのイベントの滞在時間であるサービス滞在時間および前記サービスの処理速度である処理性能と、を算出し、
前記ソフトエラー率計算処理工程では、前記離散事象シミュレーション工程において算出された前記構成モデルの構成要素毎の平均キュー使用率および前記サービス滞在時間に基づいて、前記構成モデルのソフトエラー率を算出することを特徴とするシミュレーション方法。 - 請求項8記載のシミュレーション方法であって、
さらに、前記離散事象シミュレーション工程において算出された処理性能と前記ソフトエラー率計算処理工程にて算出されたソフトエラー率とに基づいて前記構成モデルを再定義するか否かを判断し、予め定めた基準を満たす構成モデルを算出する処理工程を備えることを特徴とするシミュレーション方法。 - 請求項9記載のシミュレーション方法であって、
前記予め定めた基準は、構成モデルの処理性能とソフトエラー率との関係により決まる閾値であることを特徴とするシミュレーション方法。 - 請求項9記載のシミュレーション方法であって、
さらに、前記離散事象シミュレーション工程および前記ソフトエラー率計算処理工程の算出結果を表示する表示工程を備えたことを特徴とするシミュレーション方法。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010130622A JP5585221B2 (ja) | 2010-06-08 | 2010-06-08 | シミュレーション装置およびその方法 |
US13/702,636 US9507895B2 (en) | 2010-06-08 | 2011-05-13 | Simulation apparatus and simulation method for determining soft error rates for a configured model |
PCT/JP2011/002662 WO2011155124A1 (ja) | 2010-06-08 | 2011-05-13 | シミュレーション装置およびその方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010130622A JP5585221B2 (ja) | 2010-06-08 | 2010-06-08 | シミュレーション装置およびその方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2011257898A JP2011257898A (ja) | 2011-12-22 |
JP5585221B2 true JP5585221B2 (ja) | 2014-09-10 |
Family
ID=45097746
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010130622A Expired - Fee Related JP5585221B2 (ja) | 2010-06-08 | 2010-06-08 | シミュレーション装置およびその方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US9507895B2 (ja) |
JP (1) | JP5585221B2 (ja) |
WO (1) | WO2011155124A1 (ja) |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20140046635A1 (en) * | 2012-08-13 | 2014-02-13 | Caterpillar Inc. | Facility Design and Management Systems Using Bi-Directional Cad-Des Interface |
US9645871B2 (en) | 2013-05-24 | 2017-05-09 | Hitachi, Ltd. | Soft-error-rate calculating device |
CN105930568B (zh) * | 2016-04-15 | 2018-12-14 | 河海大学 | 任意形状凸多面体骨料的颗粒簇离散元模型构建方法 |
WO2017199652A1 (ja) * | 2016-05-16 | 2017-11-23 | 株式会社日立製作所 | 診断システム及び電子制御装置 |
JP6580011B2 (ja) | 2016-09-12 | 2019-09-25 | 株式会社日立製作所 | 信号線ノイズ耐性評価方法及びその装置 |
KR102542723B1 (ko) | 2016-10-27 | 2023-06-12 | 삼성전자주식회사 | Ser 예측을 위한 시뮬레이션 방법 및 시스템 |
US10691572B2 (en) * | 2017-08-30 | 2020-06-23 | Nvidia Corporation | Liveness as a factor to evaluate memory vulnerability to soft errors |
CN109815104B (zh) * | 2019-02-02 | 2019-10-25 | 吉林大学 | 基于软错误感知的gpgpu程序近似分析系统及方法 |
US11880268B2 (en) * | 2021-12-10 | 2024-01-23 | Schneider Electric Systems Usa, Inc. | Soft error aggregation method for detection and reporting of risks in a safety instrumented system |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4041377B2 (ja) | 2002-10-18 | 2008-01-30 | 株式会社ルネサステクノロジ | 宇宙線中性子によるエラー解析方法 |
JP2006134938A (ja) | 2004-11-02 | 2006-05-25 | Renesas Technology Corp | 半導体デバイスのソフトエラー率の検証方法及び半導体デバイスの設計方法 |
JP2007004216A (ja) | 2005-06-21 | 2007-01-11 | Fuji Xerox Co Ltd | 情報管理装置及び情報管理方法、並びにコンピュータ・プログラム |
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-
2010
- 2010-06-08 JP JP2010130622A patent/JP5585221B2/ja not_active Expired - Fee Related
-
2011
- 2011-05-13 WO PCT/JP2011/002662 patent/WO2011155124A1/ja active Application Filing
- 2011-05-13 US US13/702,636 patent/US9507895B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
WO2011155124A1 (ja) | 2011-12-15 |
JP2011257898A (ja) | 2011-12-22 |
US20130132056A1 (en) | 2013-05-23 |
US9507895B2 (en) | 2016-11-29 |
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Legal Events
Date | Code | Title | Description |
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A621 | Written request for application examination |
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|
A131 | Notification of reasons for refusal |
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A521 | Request for written amendment filed |
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A02 | Decision of refusal |
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|
A521 | Request for written amendment filed |
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|
A911 | Transfer to examiner for re-examination before appeal (zenchi) |
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|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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|
R151 | Written notification of patent or utility model registration |
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