JP5584821B2 - 低電力メモリアクセスのためのバスアービトレーションの方法 - Google Patents

Description

同時係属特許出願の参照
本特許出願は、以下の同時係属米国特許出願に関する。
本出願の譲受人に譲渡され、参照により明白に本明細書に組み込まれる、本明細書と同時に出願された代理人整理番号092055のWang Fengによる「BUS ARBITRATION TECHNIQUES TO REDUCE ACCESS LATENCY」。

開示される実施形態は、バスアービトレーション技法に関する。特に、開示される実施形態は、共用メモリシステムにおけるメモリアクセス電力を低減する技法を対象とする。

共用メモリ構造を有するシステムアーキテクチャは、当技術分野でよく知られている。共用またはグローバルメモリ空間は、バスまたは相互接続システムを介して複数のプロセッサまたは処理要素によってアクセスされ得る。処理要素は概念的に、相互接続システムの「バスマスタ」と呼ばれ、共用メモリ構造は「スレーブ」側に存在する。バスマスタは、共用メモリリソースに対する読取り/書込み要求を行う。要求は、スレーブ側の「メモリコントローラ」によって対応される。一般に、メモリコントローラは、データの転送を容易にするために、相互接続システムにおけるバスマスタと共通メモリ空間との間の二地点間接続を完成させる。

メモリアクセス速度を上げるために、共用メモリ空間は、一般的にインターリーブされる。インターリーブされたメモリシステムは、2つ以上のメモリチャネルを含む。メモリチャネルとは、一般に、コンピュータシステムと周辺デバイスとの経路を意味する。異なるメモリチャネルにおけるデータワードが並行してアクセスされ得るように、メモリデータは、メモリチャネル中に分散される。

所与の時間にただ1つのアクセス要求がメモリコントローラによって対応可能であるので、共用メモリ空間へのアクセスにおいて複数のバスマスタが互いに競合することは、非常によくあることである。したがって、あるバスマスタは、別のバスマスタが対応されている間にはアクセス権を付与されないように、共用メモリへのアクセスが同期化される。競合を回避するために、様々なバスマスタからの要求を同期化し、スケジュールするスケジューリング機構または「アービトレーション方式」が用いられる。「バスアービタ」が、アービトレーションのタスクを実行する。

バスアービタは、所与の時間においてメモリへのアクセス権をどのバスマスタに付与できるかを判断する。2つ以上のバスマスタが同時に特定のメモリコントローラに直接要求したとき、1つのみがアクセス権を付与される一方で、他のマスタは待機しなければならない。アービタが直面する課題の1つは、特定のバスマスタを優先して当該バスマスタがメモリにアクセスできるようにすることによって、優先順位のより低いバスマスタがいつまでも締め出されること、またはアクセス権取得の不当な遅延に見舞われることがないようにすることである。エラーのないシステム挙動を確実にしながら、バスマスタによって被り得る最大の遅延は、一般に、バスマスタの「レイテンシ特性」または「レイテンシ要件」と呼ばれる。

1つの一般的なアービトレーション方式は、ラウンドロビンアービトレーション方式であり、この方式では、利用可能な帯域幅がすべてのバスマスタに均等に割り振られる。個々のバスマスタのレイテンシ要件にかかわらず、所定の順序に従ってメモリアクセス権が付与される。たとえば、音声通信を処理するデジタル信号プロセッサ(DSP)は、低レイテンシ通信を要求するが、基本的なラウンドロビン方式は、そのようなレイテンシ特性に対応するうえで非常に非効率的であることが判明し得る。

別のよく知られている手法は、トークンベースの手法であり、この手法では、「トークン」がネットワーク中で渡され、トークンを処理するバスマスタのみがアクセスを許可され得る。優先順位およびレイテンシ要件の概念が、そのような方式の実施態様に組み込まれている。トークンベースのアービトレーション方式は、バスマスタのレイテンシ特性に基づいて優先順位を割り振ることによって、レイテンシ要件を保証しようとしている。

しかしながら、これらおよび他のよく知られているアービトレーション方式は、アービトレーションプロセスにおけるバスマスタのレイテンシ要件しか考慮しておらず、相互接続システムのスレーブ側におけるトランザクションを考慮していない。これは、システムパフォーマンスの低下および消費電力の増加をもたらすことが多い。たとえば、消費電力を低減する一般的な技法は、所与の時間にアクティブに使用されないシステムの論理素子を「スリープ」または「パワーダウン」モード(powered down mode)で維持することであることを、当業者であれば認識されよう。「パワーダウン」モードは、アクティブ状態で維持される論理素子に印加される電力と比較して、論理素子に印加される電力が少ない、または論理素子に電力が印加されない状態で維持されるものとして定義され得る。したがって、メモリチャネルがアクセスされないとき、メモリチャネルをパワーダウンモードで維持するための周知の技法が使用される。しかしながら、メモリチャネルをパワーダウンし、その後パワーアップするプロセスは、それ自体費用がかかる。したがって、メモリチャネルが間断なくパワーダウンモードである持続時間を増加させ、「起動」操作の数を低減することによって、消費電力が減少する。

従来のアービトレーション方式では、バスアービタは、アクセス権をどのバスマスタに付与すべきかを判断する際に、パワーダウンされるメモリチャネルと現在アクセスされている(アクティブ)ものとの間を区別しない。したがって、通常、特定のバスマスタにアクセス権を付与することは、これまでパワーダウンモードであったメモリチャネルを起動させることを伴う状況に遭遇する。しかしながら、メモリシステムにおいて、バスマスタの小さいサブセットのみが低レイテンシ要件を有し、アクセス要求が直ちに満たされる必要があることもよくある。残りのバスマスタは、より大きいレイテンシ要件を有する。したがって、メモリチャネルは、対応される前により長く待つ余裕があるバスマスタからの要求に対応するために、頻繁に起動され得る。

特定のメモリチャネルはパワーダウンされることを考慮することによって、バスアービタは、高いレイテンシ特性を有するバスマスタからのそのメモリチャネルへのアクセス要求への対応を遅延させることができ、したがって、メモリチャネルは、対応を完了する前に、できるだけ長い持続時間の間、パワーダウンモードで維持される。当然の結果として、パワーダウンされたメモリチャネルよりもアクティブなメモリチャネルへのメモリアクセス要求を優先させることによって、すでにアクティブであるメモリチャネルにおけるアクティビティが最大化され得る。バスシステムのスレーブ側のメモリチャネルの「電力モード」を考慮するそのようなアービトレーション方式を使用することによって、かなりの節電が達成され得る。したがって、当技術分野でそのような技法が必要である。

例示的な実施形態は、メモリアクセスの消費電力を低減することに少なくとも部分的に基づいて、共用メモリシステムに対する要求をアービトレーションするためのシステムおよび方法を対象とする。

たとえば、例示的な実施形態は、処理システムにおける共用メモリへのアクセスを求めるバスマスタからの要求をアービトレーションする方法であって、共用メモリを複数のメモリチャネルに分けるステップと、メモリチャネルに関連付けられた電力モードを決定するステップと、電力モードに少なくとも部分的に基づいて要求に優先順位を割り当てるステップと、割り当てられた優先順位に基づいて要求をスケジュールするステップとを含む方法を対象とする。

別の例示的な実施形態は、複数のメモリチャネルに分けられた共用メモリシステムと、共用メモリシステムに対する要求を生成するように構成されたバスマスタと、メモリチャネルに関連付けられた電力モードを決定するように構成されたメモリコントローラと、電力モードに少なくとも部分的に基づいて要求に優先順位を割り当てるように構成されたバスアービタとを含む処理システムを対象とする。

さらに別の例示的な実施形態は、メモリチャネル手段によって分けられる共用メモリと、バスマスタ手段によって生成される共用メモリシステムに対する要求と、メモリチャネルに関連付けられた電力モードを決定するための手段と、電力モードに少なくとも部分的に基づいて要求に優先順位を割り当てるための手段と、割り当てられた優先順位に基づいて要求をスケジュールするための手段とを含む処理システムを対象とする。

別の例示的な実施形態は、処理システムにおける共用メモリへのアクセスを求めるバスマスタからの要求をアービトレーションする方法であって、共用メモリを複数のメモリチャネルに分けるためのステップと、メモリチャネルに関連付けられた電力モードを決定するためのステップと、電力モードに少なくとも部分的に基づいて要求に優先順位を割り当てるためのステップと、割り当てられた優先順位に基づいて要求をスケジュールするためのステップとを含む方法を対象とする。

添付の図面は、実施形態の説明を助けるために提示され、実施形態の限定ではなく実施形態の説明のためのみに提供される。

複数のバスマスタによる共用メモリシステムのアクセスを容易にするための従来のバス相互接続システムを示す図である。 アービトレーションが共用メモリシステムにおけるメモリチャネルの電力モードに少なくとも部分的に基づくバス相互接続システムの例示的な実施形態を示す図である。 アービトレーションが共用メモリシステムにおけるメモリチャネルの電力モードに少なくとも部分的に基づく例示的なバスアービトレーション方式のフローチャートである。

本発明の態様は、以下の説明および特定の実施形態を対象とする関連する図面において、開示される。本発明の範囲から逸脱することなく代替的な実施形態を考案することができる。さらに、様々な実施形態の関連する詳細を不明瞭にしないように、実施形態のよく知られている要素については詳細に説明しないか、または省略する。

「例示的な」という言葉は、「一例、実例または例として」を意味するために本明細書で使用される。「例示的」として本明細書で説明する任意の実施形態は、必ずしも他の実施形態よりも好ましいまたは有利であると解釈されない。同様に、「実施形態」または「本発明の実施形態」という用語は、すべての実施形態が、論じられた特徴、利点または動作モードを含むことを必要としない。

本明細書で使用する用語は、特定の実施形態について説明するためのものにすぎず、様々な実施形態を限定するものではない。本明細書で使用する単数形「a」、「an」、および「the」は、文脈が別段に明確に示すのでなければ、複数形をも含むものとする。さらに、本明細書で使用する「含む(comprises)」、「含んでいる(comprising)」、「含む(includes)」、および/または「含んでいる(including)」という用語は、述べられた特徴、整数、ステップ、動作、要素、および/または構成要素の存在を明示するが、1つまたは複数の他の特徴、整数、ステップ、動作、要素、構成要素、および/またはそれらのグループの存在または追加を排除しないことを理解されたい。

さらに、多くの実施形態については、たとえば、コンピューティングデバイスの要素によって実行すべき一連のアクションに関して説明する。本明細書で説明する様々なアクションは、特定の回路(たとえば、特定用途向け集積回路(ASIC))によって、1つまたは複数のプロセッサによって実行されるプログラム命令によって、あるいは両方の組合せによって実行できることを認識されよう。さらに、本明細書で説明するこれらの一連のアクションは、実行時に、関連するプロセッサに本明細書で説明する機能を実行させるコンピュータ命令の対応するセットを記憶した任意の形式のコンピュータ可読記憶媒体内で全体として実施すべきものと見なすことができる。したがって、本発明の様々な態様は、すべてが請求する主題の範囲内に入ることが企図されているいくつかの異なる形式で実施できる。さらに、本明細書で説明する実施形態ごとに、そのような実施形態の対応する形式を、たとえば、記載のアクションを実行する「ように構成された論理」として本明細書で説明することがある。

図1は、従来の共用メモリシステム100を示している。バスマスタM1〜MNは、相互接続102の媒体を介してメモリアクセス要求を行う。バスアービタA1およびA2は、ラウンドロビンまたはトークンベースのスケジューリングなどの従来の技法に従って、要求をスケジュールする。スレーブメモリコントローラMC1およびMC2は、ダブルデータレート(DDR)メモリ104などの共用メモリリソースと通信することによって、スケジュールされた要求に対応する。システム100は、メモリチャネルが特定のメモリアクセス要求に対応するためにパワーダウンモードから起動する必要があるかどうかは考慮に入れない。

図2は、様々な実施形態の技法が有利に使用される処理システム200の例示的な実施形態を示す。インターリーブドメモリ204は、メモリチャネルCh1およびCh2を含むように示される。チャネルCh1、Ch2は、少なくとも2つのモード、すなわち、スリープモード(またはパワーダウンモード)、およびアクティブモード(またはパワーアップモード(powered up mode))で動作可能である。

非限定的な例では、2つの電力モードでのメモリチャネルの動作を構成するために、クロックゲート機構が使用され得る。選択的なクロックゲートによって、特定のメモリチャネルによって使用されるクロックネットワークのセクションのスイッチがオフにされ、したがって、そのメモリチャネルの電源が事実上切られ得る。そのようなパワーダウン機能は、ハードウェアまたはソフトウェアで実行され得る。メモリチャネルは、パワーダウンされると、読取り/書込み動作のためにアクセス可能ではない可能性がある。メモリチャネルは、パワーダウンモードで静的電力を消費する可能性はあるが、消費電力はパワーアップモードでよりもかなり低い。

アクティブまたはパワーアップモードは、本質的に、そこに含まれるデータについての読取り/書込み要求を処理するために、メモリチャネルにアクセスすることができる動作モードである。メモリチャネルは、このモードで静的と動的の両方の電力を消費し、動的なまたは切替え電力は、一般的に、パワーダウンモードで消費される静的電力よりもかなり大きい。パワーアップからパワーダウンモードに、またはその逆に移行させるプロセスは、それ自体電力を消費しており、完了のためにいくつかのクロックサイクルも必要とし得る。したがって、節電を最大にするために、できるだけ長い間パワーダウンモードでメモリチャネルを維持することが望ましい。

例示的な実施形態によれば、各メモリチャネルの電力モードに関する情報は、特殊な論理によって追跡される。例示的な実施形態によれば、特殊な論理は、メモリコントローラに含まれ得る。図2は、メモリチャネルCh1、Ch2の各々の現在の電力モード(パワーダウン/パワーアップ)を維持する電力モードレジスタ206を示す。単一ビットは、レジスタにおいてメモリチャネルごとに維持され、2進値「0」はパワーダウンモードを表し、2進値「1」はそのチャネルのパワーアップモードを表す。対応メモリチャネルCh1、Ch2の電力モードがあるモードから別のモードに移行するたびに、メモリコントローラMC1、MC2は、レジスタ206を更新する。

電力モードレジスタ206は、バスアービタA1およびA2に各メモリチャネルの電力モード情報を伝える。バスアービタA1およびA2は、バスマスタM1〜MNのうちの1つからメモリアクセスについての要求を受信するたびに、数ある要因の中でも、バスマスタのレイテンシ要件、および要求に対応するためにアクセスすべきメモリチャネルの電力モードを考慮する。

例示的な例では、特定の瞬間に、チャネルCh2は、パワーダウンモードであり、チャネルCh1は、アクティブで、アービタA1によって割り当てられるメモリ要求を現在処理している。この時点で、バスマスタM5は、アービタA1に対して要求し、M3がすぐに続く。2つの要求に順番に対応することは、メモリチャネルCh2、続いてチャネルCh1のアクセスを必要とする。M3とM5の両方のレイテンシ要件は高いことがわかっている。このシナリオでは、アービタA1は、M3に対応することは、すでにアクティブであるメモリチャネルCh1にアクセスすることを必要とするので、M5よりもM3に対応することを優先するが、一方、M5に対応することは、パワーダウンモードであるCh2を起動させることを必要とする。M5のレイテンシが満了する前にチャネルCh1についてのバスマスタM2からのさらに別の要求がアービタA1に到着した場合、M5がかなり前に到着した場合であっても、アービタA1がM5よりもM2に対応することを優先し得る可能性がある。

したがって、メモリチャネルの現在の電力モードを考慮することによって、例示的な実施形態は、最大の持続時間の間、パワーダウンでメモリチャネルを維持する形でメモリアクセス要求への対応に優先順位を付ける。上記の例示的な例では、すべてのバスマスタM2、M3、およびM5が同一のレイテンシ要件を有する場合、バスアービタA1は、それらが受信された順序で要求に優先順位を付けたかもしれない。したがって、M5が最初に対応され、チャネルCh2を起動させたであろう。M5からの要求への対応中に非アクティブであった場合、これは、チャネルCh1をスリープモードにし得た。しかし、チャネルCh1は、M3からの要求に対応するために、すぐに起動しなければならない。この方法でのメモリチャネルの電力モード間の切替えは、消費電力を増加させる。本発明の技法は、有利には、チャネルCh1、Ch2の電力モードを追跡し、電力モードをアービトレーションプロセスに組み込むことによって、消費電力を減少させる。

図3のフローチャートに、本発明の技法の例示的な実施形態が示される。1つまたは複数のバスマスタは、ブロック302でメモリアクセス要求を行う。ブロック304で、要求が向けられるメモリチャネルに関連付けられたバスアービタは、メモリチャネルの電力モードに関して、電力モードレジスタからフィードバックを受信する。ブロック306で、アービタは、バスマスタのレイテンシ要件およびメモリチャネルの電力モードを考慮に入れて、所定のアルゴリズムに基づいて、メモリ要求に優先順位を割り当てる。バスマスタのレイテンシ要件を満たすために絶対に重要でない限り、所定のアルゴリズムは、スリープモードであるメモリチャネルが起動しないことを確実にする。ブロック308で、次に対応されると決定された要求がメモリチャネルの起動を伴うかどうかの決定が行われる。要求に対応するためにメモリチャネルが起動される必要がある場合、ブロック310で、起動操作が実行される。ブロック312で、要求に対応することが必要なメモリチャネルがアクティブでパワーアップ状態であり、関連するメモリコントローラは、要求に対応し始める。

本明細書で説明する技法は、本出願に組み込まれる同時係属出願に記載されている技法と容易に結合することができる。たとえば、同時係属出願は、バスアービタがメモリアクセス要求についてのページヒット率を最大にすることができる技法について記載する。ページヒット率を最大にすることは、消費電力の大きいプロセスである、新しいページを開く頻度を減らすので、節電に貢献する。例示的な実施形態のバスアービタは、優先順位をメモリアクセス要求に割り当てる際のバスマスタの電力モード情報およびレイテンシ特性とともに、ページヒット率を最大にするためのパラメータを含むように構成される。したがって、開示された実施形態は、従来の方式と比較して、低消費電力およびより高いパフォーマンスを特徴とする。

情報および信号は、多種多様な技術および技法のいずれかを使用して表すことができることを当業者は諒解されよう。たとえば、上記の説明全体にわたって言及され得るデータ、命令、コマンド、情報、信号、ビット、シンボル、およびチップは、電圧、電流、電磁波、磁界または磁性粒子、光場または光学粒子、あるいはそれらの任意の組合せによって表され得る。

本明細書で説明する処理システム200の実施形態は、携帯電話、ポータブルコンピュータ、手持ち式のパーソナル通信システム(PCS)ユニット、携帯情報端末(PDA)のようなポータブルデータユニット、GPS対応デバイス、ナビゲーションデバイス、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、メータ読取り機器のような固定位置データユニット、データもしくはコンピュータ命令を記憶しもしくは取り出す任意の他のデバイス、またはこれらの任意の組合せに含まれ得ることが、理解されよう。

さらに、本明細書で開示した実施形態に関連して説明した様々な例示的な論理ブロック、モジュール、回路、およびアルゴリズムステップは、電子ハードウェア、コンピュータソフトウェア、または両方の組合せとして実装できることを、当業者は諒解されよう。ハードウェアとソフトウェアのこの互換性を明確に示すために、様々な例示的な構成要素、ブロック、モジュール、回路、およびステップを、上記では概してそれらの機能に関して説明した。そのような機能をハードウェアとして実装するか、ソフトウェアとして実装するかは、特定の適用例および全体的なシステムに課される設計制約に依存する。当業者は、説明した機能を特定の適用例ごとに様々な方法で実装し得るが、そのような実装の決定は、様々な実施形態の範囲からの逸脱を生じるものと解釈すべきではない。

本明細書で開示した実施形態と関連して説明した方法、シーケンス、および/またはアルゴリズムは、ハードウェアで、プロセッサによって実行されるソフトウェアモジュールで、またはその2つの組合せで直接実施され得る。ソフトウェアモジュールは、RAMメモリ、フラッシュメモリ、ROMメモリ、EPROMメモリ、EEPROMメモリ、レジスタ、ハードディスク、リムーバブルディスク、CD-ROM、または当技術分野で知られている任意の他の形態の記憶媒体中に存在し得る。例示的な記憶媒体は、プロセッサが記憶媒体から情報を読み取り、記憶媒体に情報を書き込むことができるように、プロセッサに結合される。代替として、記憶媒体はプロセッサと一体であり得る。

したがって、実施形態は、メモリアクセス電力を低減するバスアービトレーションのための方法を実施するコンピュータ可読媒体を含むことができる。したがって、様々な実施形態は図示の例に限定されず、本明細書で説明した機能を実行するためのいかなる手段も様々な実施形態中に含まれる。

上記の開示は本発明の例示的な実施形態を示すが、添付の特許請求の範囲によって規定される様々な実施形態の範囲から逸脱することなく本明細書において様々な変更および修正を行うことができることに留意されたい。本明細書で説明した様々な実施形態による方法クレームの機能、ステップおよび/または動作は、特定の順序で実行される必要はない。さらに、様々な実施形態の要素は、単数形で説明または特許請求されていることがあるが、単数形に限定することが明示的に述べられていない限り、複数形が企図される。

100 共用メモリシステム
102 相互接続
104 ダブルデータレート(DDR)メモリ
200 処理システム
204 インターリーブドメモリ
206 電力モードレジスタ

Claims (18)

1. 処理システムにおける共用メモリへのアクセスを求めるバスマスタからの要求をアービトレーションする方法であって、
   前記共用メモリを複数のメモリチャネルに分けるステップと、
   前記メモリチャネルに関連付けられた電力モードを決定するステップと、
   前記電力モードとバスマスタに関するレイテンシ特性とに少なくとも部分的に基づいて前記要求に優先順位を割り当てるステップと、
   前記割り当てられた優先順位に基づいて前記要求をスケジュールするステップと
   を含む方法。
2. メモリチャネルに関連付けられた前記電力モードが、前記メモリチャネルのパワーアップモードおよびパワーダウンモードを含む、請求項1に記載の方法。
3. 前記電力モードに少なくとも部分的に基づいて前記要求に優先順位を割り当てるステップが、前記パワーダウンモードの持続時間を最大にするステップを含む、請求項2に記載の方法。
4. 前記共用メモリにおけるページを前記要求に関連付けるステップと、ページヒット率を最大にすることに基づいて前記要求に優先順位を割り当てるステップとをさらに含む、請求項1に記載の方法。
5. 前記処理システムが、
   前記バスマスタを前記メモリチャネルに結合するためのバス相互接続システムと、
   前記メモリチャネルへのアクセスを制御し、前記メモリチャネルの電力モードを監視するためのメモリコントローラと、
   前記メモリチャネルの電力モード情報を記憶するための、前記メモリチャネルに結合された電力モードレジスタと、
   前記電力モードに少なくとも部分的に基づいて前記要求に優先順位を割り当てるための、前記メモリコントローラおよび前記電力モードレジスタに結合されたバスアービタと
   をさらに含む、請求項1に記載の方法。
6. 複数のメモリチャネルに分けられた共用メモリシステムと、
   前記共用メモリシステムに対する要求を生成するように構成されたバスマスタと、
   前記メモリチャネルに関連付けられた電力モードを決定するように構成されたメモリコントローラと、
   前記電力モードとバスマスタに関するレイテンシ特性とに少なくとも部分的に基づいて前記要求に優先順位を割り当てるように構成されたバスアービタと
   を含む処理システム。
7. メモリチャネルに関連付けられた前記電力モードが、前記メモリチャネルのパワーアップモードおよびパワーダウンモードを含む、請求項6に記載の処理システム。
8. 前記電力モードに少なくとも部分的に基づいて前記要求に優先順位を割り当てるステップが、前記パワーダウンモードの持続時間を最大にするステップを含む、請求項7に記載の処理システム。
9. 前記電力モードに少なくとも部分的に基づいて前記要求に優先順位を割り当てるステップが、前記共用メモリシステムにおけるページを前記要求に関連付けるステップと、ページヒット率を最大にすることに基づいて前記要求に優先順位を割り当てるステップとをさらに含む、請求項6に記載の処理システム。
10. 前記メモリチャネルの電力モード情報を記憶するための、前記メモリチャネルおよびバスアービタに結合された電力モードレジスタをさらに含む請求項6に記載の処理システム。
11. メモリチャネル手段によって分けられる共用メモリと、
    前記共用メモリに対する要求を送るためのバスマスタ手段と、
    前記メモリチャネル手段に関連付けられた電力モードを決定するための手段と、
    前記電力モードとバスマスタに関するレイテンシ特性とに少なくとも部分的に基づいて前記要求に優先順位を割り当てるための手段と、
    前記割り当てられた優先順位に基づいて前記要求をスケジュールするための手段と
    を含む処理システム。
12. メモリチャネルに関連付けられた前記電力モードが、前記メモリチャネルのパワーアップモードおよびパワーダウンモードを含む、請求項11に記載の処理システム。
13. 前記電力モードに少なくとも部分的に基づいて前記要求に優先順位を割り当てるための手段が、前記パワーダウンモードの持続時間を最大にするための手段を含む、請求項12に記載の処理システム。
14. 前記共用メモリにおけるページを前記要求に関連付けるための手段と、ページヒット率を最大にすることに基づいて前記要求に優先順位を割り当てるための手段とをさらに含む、請求項11に記載の処理システム。
15. 処理システムにおける共用メモリへのアクセスを求めるバスマスタからの要求をアービトレーションする方法であって、
    前記共用メモリを複数のメモリチャネルに分けるためのステップと、
    前記メモリチャネルに関連付けられた電力モードを決定するためのステップと、
    前記電力モードとバスマスタに関するレイテンシ特性とに少なくとも部分的に基づいて前記要求に優先順位を割り当てるためのステップと、
    前記割り当てられた優先順位に基づいて前記要求をスケジュールするためのステップと
    を含む方法。
16. メモリチャネルに関連付けられた前記電力モードが、前記メモリチャネルのパワーアップモードおよびパワーダウンモードを含む、請求項15に記載の方法。
17. 前記電力モードに少なくとも部分的に基づいて前記要求に優先順位を割り当てるための前記ステップが、前記パワーダウンモードの持続時間を最大にするためのステップを含む、請求項16に記載の方法。
18. 前記共用メモリにおけるページを前記要求に関連付けるためのステップと、ページヒット率を最大にすることに基づいて前記要求に優先順位を割り当てるためのステップとをさらに含む請求項15に記載の方法。

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