JP5578355B2 - Substrate device including multilayer circuit board and abnormality determination method for multilayer circuit board - Google Patents

Substrate device including multilayer circuit board and abnormality determination method for multilayer circuit board Download PDF

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Description

本発明は、多層回路基板を含む基板装置および多層回路基板の異常判定方法に関する。 The present invention relates to a method of determining a failure of the substrate equipment Contact and multilayer circuit board including a multi-layer circuit board.

例えば、電動パワーステアリング装置は、電動モータを駆動するための回路基板としてのパワー回路を備えている。パワー回路は、基板と、基板上に配置されたＦＥＴ等のスイッチング素子とを含んでいる。基板として、小型化の観点等から、積層構造を有するプリント配線板が用いられることがある。このようなプリント配線板は、例えば特許文献１に開示されている。   For example, the electric power steering apparatus includes a power circuit as a circuit board for driving an electric motor. The power circuit includes a substrate and a switching element such as an FET disposed on the substrate. As the substrate, a printed wiring board having a laminated structure may be used from the viewpoint of miniaturization. Such a printed wiring board is disclosed in Patent Document 1, for example.

特開平９−１１６２６８JP-A-9-116268

多層構造の基板、すなわち多層回路基板は、絶縁層と導電層とが交互に積層され、隣り合う層同士が接着された構成を有している。このように、多層回路基板は、各部材の接合箇所が多い。このため、隣り合う層同士が熱により剥離等することがある。特に、ＦＥＴ等のスイッチング素子は、電動モータの大電流が流れるので、発熱量が多く、この熱により多層回路基板の剥離が生じ易い。また、ＦＥＴを含む半導体チップが直接多層回路基板に実装されたベアチップ実装の多層回路基板では、多層回路基板と半導体チップとの間で線膨張係数の差が大きい結果、半導体チップと多層回路基板とを接続する半田部材にクラックが入るおそれがある。   A substrate having a multilayer structure, that is, a multilayer circuit substrate, has a configuration in which insulating layers and conductive layers are alternately stacked and adjacent layers are bonded to each other. As described above, the multilayer circuit board has many joint portions of the respective members. For this reason, adjacent layers may be peeled off by heat. In particular, switching elements such as FETs generate a large amount of heat because a large current flows through the electric motor, and this heat easily causes the multilayer circuit board to peel off. In addition, in a bare chip-mounted multilayer circuit board in which a semiconductor chip including an FET is directly mounted on the multilayer circuit board, the difference in the linear expansion coefficient between the multilayer circuit board and the semiconductor chip is large. There is a risk of cracks in the solder member connecting the two.

上記の剥離やクラックが生じると、半導体チップから多層回路基板の表面、さらには多層回路基板の下面への放熱が上手くいかず、半導体チップで生じた熱が半導体チップ周辺にこもってしまう。半導体チップが高熱に曝されることは、半導体チップ内のＦＥＴの信頼性向上の観点から好ましくない。したがって、半導体チップが高熱に曝されているか否かを精度よく検出することで、多層回路基板の放熱性が低下している否かを精度よく検出する必要がある。このような課題は、多層回路基板に特有の課題といえる。   When the above peeling or cracking occurs, heat radiation from the semiconductor chip to the surface of the multilayer circuit board and further to the lower surface of the multilayer circuit board does not work well, and the heat generated in the semiconductor chip is trapped around the semiconductor chip. It is not preferable that the semiconductor chip is exposed to high heat from the viewpoint of improving the reliability of the FET in the semiconductor chip. Therefore, it is necessary to accurately detect whether or not the heat dissipation of the multilayer circuit board is deteriorated by accurately detecting whether or not the semiconductor chip is exposed to high heat. Such a problem is a problem peculiar to a multilayer circuit board.

しかしながら、特許文献１では、基板表面において、半導体チップとは別に温度センサを配置しており、半導体チップの温度の検出の精度の向上に余地がある。
本発明は、かかる背景のもとでなされたもので、スイッチング素子の駆動により生じる熱について精度よく検出することのできる多層回路基板を含む基板装置および多層回路基板の異常判定方法を提供することを目的とする。 However, in Patent Document 1, a temperature sensor is arranged separately from the semiconductor chip on the substrate surface, and there is room for improvement in the accuracy of detection of the temperature of the semiconductor chip.
The present invention has been made under such a background, and provides a substrate device including a multilayer circuit board and an abnormality determination method for the multilayer circuit board that can accurately detect heat generated by driving a switching element. Objective.

上記目的を達成するため、本発明は、積層された複数の絶縁層（１１，１２，１３）の間に導電層（２１，２２）が配置された構成を有する基板本体（１０）と、スイッチング素子（２８）を含み前記基板本体の上面（１０ａ）にベアチップ実装された半導体チップ（１５）と、前記半導体チップの内部に配置された温度センサとしての上温度センサ（２９）と、前記基板本体の前記上面よりも下方に配置された温度センサとしての下温度センサ（４５）と、を含む多層回路基板（４Ａ）と、前記スイッチング素子の発熱量（Ｑ２）に対する、前記上温度センサの検出温度（Ｔ１Ａ）と前記下温度センサの検出温度（Ｔ２）との温度差（ΔＴ２）を用いて前記多層回路基板の放熱性能に関する値としての熱抵抗（ＴＲ２）を演算する演算手段（７）と、演算された前記放熱性能に関する値に基づく所定値（｜ＴＲ２−ＴＲ２０｜）が所定の許容値（ＡＬ２）を超えているとき、前記多層回路基板に異常が生じていると判定する判定手段（７）と、を備えることを特徴とする、多層回路基板を含む基板装置（１）を提供する（請求項１）。 In order to achieve the above object, the present invention provides a substrate body (10) having a configuration in which conductive layers (21, 22) are disposed between a plurality of laminated insulating layers (11, 12, 13), and switching A semiconductor chip (15) that includes an element (28) and is bare-chip mounted on the upper surface (10a) of the substrate body; an upper temperature sensor (29) as a temperature sensor disposed inside the semiconductor chip; and the substrate body Detection of the upper temperature sensor for a multilayer circuit board ( 4A ) including a lower temperature sensor (45) as a temperature sensor disposed below the upper surface of the switching element, and a heating value (Q2) of the switching element Calculation means for calculating a thermal resistance (TR2) as a value relating to the heat radiation performance of the multilayer circuit board using a temperature difference (ΔT2) between a temperature (T1A) and a detection temperature (T2) of the lower temperature sensor 7) and a predetermined value (| TR2-TR20 |) based on the calculated value relating to the heat dissipation performance exceeds a predetermined allowable value (AL2), it is determined that an abnormality has occurred in the multilayer circuit board. A board device (1) including a multilayer circuit board, comprising: a judging means (7 ).

本発明によれば、スイッチング素子を含む半導体チップの内部に上温度センサを配置している。これにより、スイッチング素子と同じ半導体チップ内に温度センサを配置できる上、スイッチング素子と上温度センサとを極めて近い位置に配置できる。これにより、スイッチング素子の熱（温度）を、精度よく検出できる。したがって、多層回路基板の層同士の剥離や、半導体チップと基板本体との間の剥離等の基板異常に起因して、多層回路基板の放熱性能が低下したとき、スイッチング素子の温度が通常時よりも上昇していることを、迅速且つ精度よく検出できる。その結果、多層回路基板における異常判定を迅速且つ正確に行うことができ、スイッチング素子の故障を未然に抑制する処理を行うことが可能となる。   According to the present invention, the upper temperature sensor is arranged inside the semiconductor chip including the switching element. As a result, the temperature sensor can be arranged in the same semiconductor chip as the switching element, and the switching element and the upper temperature sensor can be arranged very close to each other. Thereby, the heat (temperature) of the switching element can be detected with high accuracy. Therefore, when the heat dissipation performance of the multilayer circuit board deteriorates due to substrate abnormalities such as peeling between layers of the multilayer circuit board or peeling between the semiconductor chip and the substrate body, the temperature of the switching element is higher than usual. Can be detected quickly and accurately. As a result, it is possible to quickly and accurately determine an abnormality in the multilayer circuit board, and to perform a process for suppressing a failure of the switching element.

また、前記基板本体の前記上面よりも下方に配置された温度センサとしての下温度センサ（４５）を備えているので、下記の利点である。すなわち、多層回路基板では、スイッチング素子で生じた熱の多くは、基板本体の上面から下面に向けて移動し、多層回路基板の外部に放出される。このため、基板本体の放熱性能が維持されることが重要である。そこで、本発明では、上温度センサでスイッチング素子の温度を検出することに加え、基板本体の上面よりも下方での温度を下温度センサで検出するようにしている。これにより、スイッチング素子からの熱が基板本体においてどの程度スムーズに移動しているかを、精度よく検出できる。これにより、前述の基板異常に起因して、スイッチング素子の温度が通常時よりも上昇することを、より精度よく検出できる。
また、単にスイッチング素子の温度を測定するだけでなく、多層回路基板に関する放熱性能を演算した上で、スイッチング素子の放熱状態の良否を判定している。これにより、基板異常を精度よく判定できる。その結果、多層回路基板における異常判定を正確に且つ速やかに行うことができ、スイッチング素子の故障を未然に抑制する処理を行うことが可能となる。
また、前記演算手段は、前記発熱量（Ｑ２）に対する前記上温度センサの検出温度（Ｔ１Ａ）と前記下温度センサの検出温度（Ｔ２）との温度差（ΔＴ２）を用いて前記放熱性能に関する値としての熱抵抗（ＴＲ２）を演算するので、下記の利点がある。すなわち、上温度センサと下温度センサの２つのセンサを用いることで、多層回路基板内での熱抵抗を精度よく検出できる。 Further, since Bei Eteiru under temperature sensor (45) as the temperature sensor located below the upper surface of the substrate main body, an advantage below. That is, in the multilayer circuit board, most of the heat generated in the switching element moves from the upper surface of the board body toward the lower surface and is released to the outside of the multilayer circuit board. For this reason, it is important that the heat dissipation performance of the substrate body is maintained. Therefore, in the present invention, in addition to detecting the temperature of the switching element with the upper temperature sensor, the temperature below the upper surface of the substrate body is detected with the lower temperature sensor. Thereby, it is possible to accurately detect how smoothly the heat from the switching element is moving in the substrate body. As a result, it is possible to detect with higher accuracy that the temperature of the switching element rises more than usual due to the above-mentioned substrate abnormality.
In addition to simply measuring the temperature of the switching element, the heat dissipation performance of the multilayer circuit board is calculated, and the quality of the heat dissipation state of the switching element is determined. Thereby, the substrate abnormality can be accurately determined. As a result, the abnormality determination in the multilayer circuit board can be performed accurately and promptly, and it is possible to perform a process for suppressing the failure of the switching element.
Further, the calculation means uses the temperature difference (ΔT2) between the detected temperature (T1A) of the upper temperature sensor and the detected temperature (T2) of the lower temperature sensor with respect to the calorific value (Q2). As the thermal resistance (TR2) is calculated, there are the following advantages. That is, by using two sensors, the upper temperature sensor and the lower temperature sensor, the thermal resistance in the multilayer circuit board can be accurately detected.

また、本発明において、前記下温度センサは、前記基板本体の下面（１０ｂ）に配置されている場合がある（請求項２）。この場合、多層構造を有する基板本体の上面からの熱が、滞りなく基板本体の下面にまで到達しているか否かを、上温度センサと下温度センサとの協働により精度よく検出できる。
また、本発明において、前記基板本体の下面に接続された放熱部材（１６）をさらに備え、前記下温度センサは、前記放熱部材の下面（１６ｂ）に配置されている場合がある（請求項３）。この場合、多層構造を有する基板本体の上面からの熱が、放熱部材の下面にまで滞りなく到達しているか否かを、上温度センサと下温度センサとの協働により精度よく検出できる。 In the present invention, the lower temperature sensor may be disposed on the lower surface (10b) of the substrate body (claim 2 ). In this case, it is possible to accurately detect whether the heat from the upper surface of the substrate body having a multilayer structure has reached the lower surface of the substrate body without delay by the cooperation of the upper temperature sensor and the lower temperature sensor.
Further, in the present invention, further comprising a lower surface connected to heat radiating member of the substrate body (16), wherein a temperature sensor, the may have been arranged on the lower surface (16b) of the heat radiating member (claim 3 ). In this case, whether the heat from the upper surface of the substrate body having the multilayer structure reaches the lower surface of the heat radiating member without delay can be accurately detected by the cooperation of the upper temperature sensor and the lower temperature sensor.

また、本発明において、前記上温度センサは、ダイオードである場合がある（請求項４）。この場合、温度変化に対して敏感に電圧が変化するダイオードを用いることで、スイッチング素子の温度を精度よく検出できる。また、半導体チップの製造工程において、スイッチング素子を形成する際にダイオードを一括して形成することができる。したがって、上温度センサを半導体チップと別工程で作成する必要がない。これにより、部品点数の低減と、製造コストの低減とを実現できる。 Further, in the present invention, the upper temperature sensor may be a diode (claim 4). In this case, the temperature of the switching element can be accurately detected by using a diode whose voltage changes sensitively to a temperature change. Further, in the semiconductor chip manufacturing process, the diodes can be collectively formed when forming the switching element. Therefore, it is not necessary to create the upper temperature sensor in a separate process from the semiconductor chip. Thereby, reduction of a number of parts and reduction of manufacturing cost are realizable.

また、本発明において、前記演算手段は、前記発熱量（Ｑ１）に対する前記上温度センサの検出温度の変化量（ΔＴ１）を用いて前記放熱性能に関する値（ＴＲ１）を演算する場合がある（請求項７）。この場合、１つの温度センサで基板異常を精度よく検出できる。その上、基板装置を、簡易な構成にできる。
また、本発明において、前記基板本体の前記上面よりも下方に配置された温度センサとしての下温度センサをさらに備え、前記演算手段は、前記発熱量（Ｑ２）に対する前記上温度センサの検出温度（Ｔ１Ａ）と前記下温度センサの検出温度（Ｔ２）との温度差（ΔＴ２）を用いて前記放熱性能に関する値としての熱抵抗（ＴＲ２）を演算する場合がある（請求項８）。この場合、上温度センサと下温度センサの２つのセンサを用いることで、多層回路基板内での熱抵抗を精度よく検出できる。 In the present invention, the calculation means may calculate a value (TR1) related to the heat dissipation performance using a change amount (ΔT1) of the temperature detected by the upper temperature sensor with respect to the heat generation amount (Q1). Item 7). In this case, the substrate abnormality can be accurately detected with one temperature sensor. In addition, the substrate device can be configured simply.
In the present invention, the apparatus further includes a lower temperature sensor as a temperature sensor disposed below the upper surface of the substrate body, and the calculation means detects the temperature detected by the upper temperature sensor (Q2) with respect to the heat generation amount (Q2). A thermal resistance (TR2) as a value related to the heat dissipation performance may be calculated using a temperature difference (ΔT2) between T1A) and a detected temperature (T2) of the lower temperature sensor (claim 8). In this case, by using two sensors, the upper temperature sensor and the lower temperature sensor, the thermal resistance in the multilayer circuit board can be accurately detected.

また、本発明は、積層された複数の絶縁層の間に導電層が配置された構成を有する基板本体と、スイッチング素子を含み前記基板本体の上面にベアチップ実装された半導体チップとを備える多層回路基板の異常判定方法において、前記スイッチング素子の発熱量（Ｑ２）に対する、前記スイッチング素子の温度（Ｔ１Ａ）と、前記基板本体の前記上面より下方での前記多層回路基板の温度（Ｔ２）との温度差（ΔＴ２）を用いて、前記多層回路基板の放熱性能に関する値としての熱抵抗（ＴＲ２）を演算し、この放熱性能に関する値としての熱抵抗に基づく所定値（｜ＴＲ２−ＴＲ２０｜）が所定の許容値（ＡＬ２）を超えているとき、前記多層回路基板に異常が生じていると判定することを特徴とする多層回路基板の異常判定方法を提供する（請求項５）。 The present invention also provides a multilayer circuit comprising a substrate body having a configuration in which a conductive layer is disposed between a plurality of laminated insulating layers, and a semiconductor chip including a switching element and mounted on the upper surface of the substrate body as a bare chip. In the substrate abnormality determination method, the temperature (T1A) of the switching element and the temperature (T2) of the multilayer circuit board below the upper surface of the board body with respect to the heat generation amount (Q2 ) of the switching element. temperature differences using the (Delta] T2), the calculated thermal resistance of the values for the heat radiation performance of the multilayer circuit board (TR2), a predetermined value based on the thermal resistance of the values for the radiation performance (| TR2-TR20 |) is when the difference exceeds a predetermined allowable value (a L2), it provides an abnormality determination method for a multilayer circuit board and judging an abnormality in the multi-layer circuit board has occurred That (claim 5).

本発明によれば、単にスイッチング素子の温度を測定するだけでなく、多層回路基板に関する放熱性能を演算した上で、スイッチング素子の放熱状態の良否を判定している。これにより、スイッチング素子の温度の検出について、精度を高めることができ、その結果、基板異常を精度よく判定できる。その結果、多層回路基板における異常判定を正確に行うことができ、スイッチング素子の故障を未然に抑制する処理を正確に行うことが可能となる。 According to the present invention, a single not only measures the temperature of the switching element, after calculating the heat radiation performance to a multilayer circuit board, and determine the quality of heat dissipation state of the switching device. Thereby, the accuracy of the detection of the temperature of the switching element can be increased, and as a result, the substrate abnormality can be accurately determined. As a result, it is possible to accurately determine an abnormality in the multilayer circuit board, and to accurately perform a process for suppressing a failure of the switching element.

また、前記発熱量（Ｑ２）に対する、前記スイッチング素子の温度（Ｔ１Ａ）と、前記基板本体の前記上面より下方での前記多層回路基板の温度（Ｔ２）との温度差（ΔＴ２）を用いて、前記放熱性能に関する値としての熱抵抗（ＴＲ２）を演算するので、下記の利点ある。すなわち、スイッチング素子の温度に加え、基板本体の上面よりも下方での温度を用いることで、多層回路基板内での熱抵抗を精度よく検出できる。 Also, before Symbol heating value for (Q2), using a temperature (T1A) of the switching element, the temperature difference between the temperature (T2) of the multilayer circuit board in the lower than the upper surface of the substrate main body (Delta] T2) Since the thermal resistance (TR2) as a value related to the heat dissipation performance is calculated , the following advantages are obtained. That is, in addition to the temperature of the switching element, the temperature at below the upper surface of the substrate body in the Mochiiruko can accurately detect the thermal resistance of a multilayer circuit board.

なお、上記において、括弧内の数字等は、後述する実施形態における対応構成要素の参照符号を表すものであるが、これらの参照符号により特許請求の範囲を限定する趣旨ではない。   In addition, in the above, the numbers in parentheses represent reference numerals of corresponding components in the embodiments described later, but the scope of the claims is not limited by these reference numerals.

本発明の一実施形態にかかる多層回路基板を備える基板装置としてのモータ制御装置の概略構成を示す模式的な一部断面図である。It is a typical partial sectional view showing a schematic structure of a motor control device as a substrate device provided with a multilayer circuit board concerning one embodiment of the present invention. 図１の半導体チップ周辺を上方から視た模式図である。FIG. 2 is a schematic view of the periphery of the semiconductor chip in FIG. 1 viewed from above. ＣＰＵによる制御の一例を説明するためのフローチャートである。It is a flowchart for demonstrating an example of control by CPU. 本発明の別の実施形態の主要部の模式的な一部断面図である。It is a typical fragmentary sectional view of the principal part of another embodiment of this invention. ＣＰＵによる制御の一例を説明するためのフローチャートである。It is a flowchart for demonstrating an example of control by CPU. 本発明のさらに別の実施形態の主要部の模式的な一部断面図である。It is a typical fragmentary sectional view of the principal part of further another embodiment of this invention.

本発明の好ましい実施形態を添付図面を参照しつつ説明する。
図１は、本発明の一実施形態にかかる多層回路基板を備える基板装置としてのモータ制御装置の概略構成を示す模式的な一部断面図である。図１を参照して、モータ制御装置１は、例えば、自動車等の車両用の電動パワーステアリング装置に備えられ、この電動パワーステアリング装置の操舵補助用の電動モータ６０を駆動するようになっている。 Preferred embodiments of the present invention will be described with reference to the accompanying drawings.
FIG. 1 is a schematic partial cross-sectional view showing a schematic configuration of a motor control device as a board device including a multilayer circuit board according to an embodiment of the present invention. Referring to FIG. 1, a motor control device 1 is provided in an electric power steering device for a vehicle such as an automobile, for example, and drives an electric motor 60 for assisting steering of the electric power steering device. .

モータ制御装置１は、ベース２と、制御基板３と、多層回路基板としてのパワー基板４とを含んでいる。ベース２は、アルミニウム合金等の熱伝導性に優れた金属材料で形成されている。ベース２から、複数の支柱５，６が上方に延びている。各支柱５，６は、制御基板３を支持している。各支柱５，６と制御基板３とは、図示しない固定ねじによって固定されている。   The motor control device 1 includes a base 2, a control board 3, and a power board 4 as a multilayer circuit board. The base 2 is formed of a metal material having excellent thermal conductivity such as an aluminum alloy. A plurality of support columns 5 and 6 extend upward from the base 2. Each support 5, 6 supports the control board 3. Each support | pillar 5,6 and the control board 3 are being fixed with the fixing screw which is not shown in figure.

制御基板３は、パワー基板４の駆動を制御するために設けられている。制御基板３は、制御手段としてのＣＰＵ７と、ＲＡＭおよびＲＯＭ（図示せず）とを含んでいる。ＣＰＵ７は、演算手段および判定手段としての機能を有している。制御基板３の下方にパワー基板４が配置されている。
パワー基板４は、電動モータ６０に駆動電力を供給するために設けられている。パワー基板４は、基板本体１０と、基板本体１０の上面１０ａに配置された半導体チップ１５と、基板本体１０の下面１０ｂに接続されたアルミニウム板等の金属板からなる放熱部材１６とを含んでいる。 The control board 3 is provided for controlling the driving of the power board 4. The control board 3 includes a CPU 7 as control means, a RAM, and a ROM (not shown). The CPU 7 has functions as a calculation unit and a determination unit. A power board 4 is disposed below the control board 3.
The power board 4 is provided to supply driving power to the electric motor 60. The power substrate 4 includes a substrate body 10, a semiconductor chip 15 disposed on the upper surface 10 a of the substrate body 10, and a heat dissipation member 16 made of a metal plate such as an aluminum plate connected to the lower surface 10 b of the substrate body 10. Yes.

基板本体１０は、複数（本実施形態において、３つ）の絶縁層１１，１２，１３が上下に積層され、且つ、隣り合う絶縁層１１，１２，１３間に導電層２１，２２が配置された多層回路基板である。各絶縁層１１，１２，１３は、例えば、ガラス繊維に絶縁性樹脂を含浸させた構成を有している。各導電層２１，２２は、銅等の、熱伝導性に優れた金属を用いて形成されている。   The substrate body 10 has a plurality (three in this embodiment) of insulating layers 11, 12, and 13 stacked vertically, and conductive layers 21 and 22 are disposed between adjacent insulating layers 11, 12, and 13. A multilayer circuit board. Each insulating layer 11, 12, 13 has a configuration in which, for example, glass fiber is impregnated with an insulating resin. Each of the conductive layers 21 and 22 is formed using a metal having excellent thermal conductivity such as copper.

最下層の絶縁層１３は、絶縁性の接着層１４と接着されている。この最下層の絶縁層１３と接着層１４との間には、導電層２３が配置されている。導電層２３は、導電層２１，２２と同様の材料で形成されている。最下層の導電層２３は、接着層１４を介して、放熱部材１６に接続されている。接着層１４は、絶縁層１３の下面、導電層２３の下面、および放熱部材１６の上面１６ａに接着されている。放熱部材１６の上面１６ａは、基板本体１０の下面１０ｂ、すなわち接着層１４の下面に接続されている。放熱部材１６は、ベース２の上面に配置されており、このベース２に図示しない固定ねじ等を用いて固定されている。   The lowermost insulating layer 13 is bonded to an insulating adhesive layer 14. A conductive layer 23 is disposed between the lowermost insulating layer 13 and the adhesive layer 14. The conductive layer 23 is formed of the same material as the conductive layers 21 and 22. The lowermost conductive layer 23 is connected to the heat radiating member 16 through the adhesive layer 14. The adhesive layer 14 is bonded to the lower surface of the insulating layer 13, the lower surface of the conductive layer 23, and the upper surface 16 a of the heat dissipation member 16. The upper surface 16 a of the heat radiating member 16 is connected to the lower surface 10 b of the substrate body 10, that is, the lower surface of the adhesive layer 14. The heat radiating member 16 is disposed on the upper surface of the base 2 and is fixed to the base 2 using a fixing screw (not shown) or the like.

パワー基板４は、最上層の絶縁層１１上に配置された導電層２４を含んでいる。導電層２４は、各導電層２１，２２，２３と同様の材料を用いて形成されている。導電層２４の上面には、金めっき層等のめっき層からなるパッドが形成されている。導電層２４は、互いに別体に形成され離隔して配置された複数の部分としての第１部分２４ａおよび第２部分２４ｂを含んでいる。   The power substrate 4 includes a conductive layer 24 disposed on the uppermost insulating layer 11. The conductive layer 24 is formed using the same material as each of the conductive layers 21, 22, and 23. A pad made of a plating layer such as a gold plating layer is formed on the upper surface of the conductive layer 24. The conductive layer 24 includes a first portion 24a and a second portion 24b as a plurality of portions that are separately formed and spaced apart from each other.

基板本体１０の上面１０ａは、最上層の絶縁層１１および導電層２４によって形成されている。導電層２４の第１部分２４ａには、半田部材２７を用いて半導体チップ１５が実装されている。すなわち、半導体チップ１５の下面１５ｂは、半田部材２７を用いて導電層２４の第１部分２４ａに直接実装されている。このように、半導体チップ１５は、パワー基板４にベアチップ実装されている。なお、この実施形態では、１つの半導体チップ１５について説明するけれども、半導体チップ１５は、複数（例えば、６個）設けられていてもよい。   The upper surface 10 a of the substrate body 10 is formed by the uppermost insulating layer 11 and the conductive layer 24. The semiconductor chip 15 is mounted on the first portion 24 a of the conductive layer 24 using the solder member 27. That is, the lower surface 15 b of the semiconductor chip 15 is directly mounted on the first portion 24 a of the conductive layer 24 using the solder member 27. Thus, the semiconductor chip 15 is mounted on the power substrate 4 as a bare chip. In this embodiment, one semiconductor chip 15 will be described. However, a plurality of (for example, six) semiconductor chips 15 may be provided.

半導体チップ１５は、スイッチング素子２８と、上温度センサ２９とを含んでいる。スイッチング素子２８および上温度センサ２９は、半導体チップ１５の内部に配置されている。
スイッチング素子２８は、例えば、ＭＯＳＦＥＴ（Metal Oxide SemiconductorField EffectTransistor）である。半導体チップ１５は、電動モータ６０に接続されており、電動モータ６０へ電力を供給している状態と、電動モータ６０への電力供給を遮断している状態とを切り替え可能なスイッチング素子である。 The semiconductor chip 15 includes a switching element 28 and an upper temperature sensor 29. The switching element 28 and the upper temperature sensor 29 are disposed inside the semiconductor chip 15.
The switching element 28 is, for example, a MOSFET (Metal Oxide Semiconductor Field Effect Transistor). The semiconductor chip 15 is connected to the electric motor 60 and is a switching element capable of switching between a state in which electric power is supplied to the electric motor 60 and a state in which electric power supply to the electric motor 60 is cut off.

図２は、図１の半導体チップ１５周辺を上方から視た模式図である。図１および図２を参照して、スイッチング素子２８は、ドレイン電極３１と、ソース電極３２と、ゲート電極３３とを含んでいる。電動モータ６０に流れる電流は、ドレイン電極３１からソース電極３２に流れるようになっている。
ドレイン電極３１のパッドは、半導体チップ１５の下面１５ｂに配置されており、半田部材２７を用いて導電層２４の第１部分２４ａに接合されている。ソース電極３２のパッド３２ａは、半導体チップ１５の上面１５ａに配置されている。このパッド３２ａは、ボンディングワイヤ３４を介して、導電層２４の第３部分２４ｃに電気的に接続されている。導電層２４の第３部分２４ｃは、電流センサとしてのシャント抵抗３６に電気的に接続されている。シャント抵抗３６は、ボンディングワイヤ３４のドレイン電極３１からソース電極３２に流れる電流を検出するために設けられている。 FIG. 2 is a schematic view of the periphery of the semiconductor chip 15 of FIG. 1 viewed from above. Referring to FIGS. 1 and 2, switching element 28 includes a drain electrode 31, a source electrode 32, and a gate electrode 33. The current flowing through the electric motor 60 flows from the drain electrode 31 to the source electrode 32.
The pad of the drain electrode 31 is disposed on the lower surface 15 b of the semiconductor chip 15 and joined to the first portion 24 a of the conductive layer 24 using the solder member 27. The pad 32 a of the source electrode 32 is disposed on the upper surface 15 a of the semiconductor chip 15. The pad 32 a is electrically connected to the third portion 24 c of the conductive layer 24 through the bonding wire 34. The third portion 24c of the conductive layer 24 is electrically connected to a shunt resistor 36 as a current sensor. The shunt resistor 36 is provided to detect a current flowing from the drain electrode 31 of the bonding wire 34 to the source electrode 32.

ゲート電極３３のパッド３３ａは、半導体チップ１５の上面１５ａに配置されている。このパッド３３ａは、ボンディングワイヤ３５を介して導電層２４の第２部分２４ｂに電気的に接続されている。
上温度センサ２９は、スイッチング素子２８の温度を検出するために設けられている。この上温度センサ２９は、例えば、ＰＮ接合のダイオードであり、温度変化に伴い順方向電圧が変化するようになっている。上温度センサ２９は、スイッチング素子２８に隣接して配置されており、スイッチング素子２８の熱をスイッチング素子２８に近い位置で検出できるようにされている。 The pad 33 a of the gate electrode 33 is disposed on the upper surface 15 a of the semiconductor chip 15. The pad 33 a is electrically connected to the second portion 24 b of the conductive layer 24 through the bonding wire 35.
The upper temperature sensor 29 is provided to detect the temperature of the switching element 28. The upper temperature sensor 29 is, for example, a PN junction diode, and the forward voltage changes with a change in temperature. The upper temperature sensor 29 is disposed adjacent to the switching element 28 so that the heat of the switching element 28 can be detected at a position close to the switching element 28.

上温度センサ２９のアノードのパッド２９ａおよびカソードのパッド２９ｂは、半導体チップ１５の上面１５ａに配置されている。パッド２９ａは、ボンディングワイヤ３７を介して、導電層２４の第４部分２４ｄに電気的に接続されている。パッド２９ｂは、ボンディングワイヤ３８を介して導電層２４の第５部分２４ｅに電気的に接続されている。第１部分２４ａ〜第５部分２４ｅは、互いに離隔して別体に配置されている。   The anode pad 29 a and the cathode pad 29 b of the upper temperature sensor 29 are disposed on the upper surface 15 a of the semiconductor chip 15. The pad 29 a is electrically connected to the fourth portion 24 d of the conductive layer 24 through the bonding wire 37. The pad 29 b is electrically connected to the fifth portion 24 e of the conductive layer 24 through the bonding wire 38. The first portion 24a to the fifth portion 24e are arranged separately from each other.

導電層２４の第２部分２４ｂ，第４部分２４ｄ，第５部分２４ｅおよびシャント抵抗３６は、それぞれ、導電性のピン３９等を介して、制御基板３のＣＰＵ７に電気的に接続されている。これにより、スイッチング素子２８のゲート電極３３、上温度センサ２９およびシャント抵抗３６は、ＣＰＵ７に電気的に接続されている。
図１を参照して、基板本体１０は、さらに、スイッチング素子２８の下方に配置された複数のビア４１，４１，４２を含んでいる。 The second portion 24b, the fourth portion 24d, the fifth portion 24e, and the shunt resistor 36 of the conductive layer 24 are electrically connected to the CPU 7 of the control board 3 via conductive pins 39 and the like, respectively. Thereby, the gate electrode 33, the upper temperature sensor 29, and the shunt resistor 36 of the switching element 28 are electrically connected to the CPU 7.
Referring to FIG. 1, substrate main body 10 further includes a plurality of vias 41, 41, 42 arranged below switching element 28.

各ビア４１は、基板本体２の最上層の導電層２４の第１部分２４ａと、他の導電層２１，２２，２３とを電気的に接続する層間接続部材として設けられている。また、各ビア４１は、スイッチング素子２８の熱を放熱部材１６に逃がす放熱部材として設けられている。
各ビア４１は、基板本体２に形成された孔部４１ａと、孔部４１ａの内周面に形成された導電部としてのめっき層４１ｂと、めっき層４１ｂ内に充填された充填部材４１ｃとを含んでいる。 Each via 41 is provided as an interlayer connection member that electrically connects the first portion 24 a of the uppermost conductive layer 24 of the substrate body 2 and the other conductive layers 21, 22, and 23. Each via 41 is provided as a heat radiating member that releases heat of the switching element 28 to the heat radiating member 16.
Each via 41 includes a hole 41a formed in the substrate body 2, a plating layer 41b as a conductive portion formed on the inner peripheral surface of the hole 41a, and a filling member 41c filled in the plating layer 41b. Contains.

孔部４１ａは、上下方向（基板本体２の厚み方向Ｘ１）に関して、最上層の絶縁層１１から接着層１４にかけて延びている。孔部４１ａは、放熱部材１６にまでは達していない。めっき層４１ｂは、上下方向に並ぶ導電層２４，２１，２２，２３を電気的に接続するために設けられている。めっき層４１ｂは、例えば、銅等の、導電性および熱伝導性に優れた金属のめっき層である。充填部材４１ｃは、スイッチング素子２８から放熱部材１６への熱の移動を促進するために設けられている。充填部材４１ｃは、例えば、合成樹脂の粉末や、導電性部材を固めた部材である。   The hole 41a extends from the uppermost insulating layer 11 to the adhesive layer 14 in the vertical direction (thickness direction X1 of the substrate body 2). The hole 41a does not reach the heat radiating member 16. The plating layer 41b is provided to electrically connect the conductive layers 24, 21, 22, and 23 arranged in the vertical direction. The plating layer 41b is a metal plating layer having excellent conductivity and thermal conductivity, such as copper. The filling member 41 c is provided to promote the transfer of heat from the switching element 28 to the heat radiating member 16. The filling member 41c is, for example, a synthetic resin powder or a member obtained by solidifying a conductive member.

ビア４２は、導電層２１〜２４を電気的に接続する機能は有さない態様で、スイッチング素子２８の熱を放熱部材１６に逃がすために設けられている。
ビア４２は、基板本体１０に形成された孔部４２ａと、孔部４２ａの内周面に形成されためっき層４２ｂと、めっき層４２ｂ内に充填された充填部材４２ｃとを含んでいる。
孔部４２ａは、各絶縁層１１，１２，１３および接着層１４を貫通しており、放熱部材１６に連通している。めっき層４２ｂの材料は、めっき層４１ｂの材料と同様であり、孔部４２ａ内に配置されている。充填部材４２ｃの材料は、充填部材４１ｃの材料と同様である。 The via 42 is provided in order to release heat of the switching element 28 to the heat radiating member 16 in a mode that does not have a function of electrically connecting the conductive layers 21 to 24.
The via 42 includes a hole 42a formed in the substrate body 10, a plating layer 42b formed on the inner peripheral surface of the hole 42a, and a filling member 42c filled in the plating layer 42b.
The hole 42 a passes through the insulating layers 11, 12, 13 and the adhesive layer 14, and communicates with the heat dissipation member 16. The material of the plating layer 42b is the same as the material of the plating layer 41b, and is disposed in the hole 42a. The material of the filling member 42c is the same as the material of the filling member 41c.

上記の構成により、スイッチング素子２８からの熱は、各ビア４１，４１，４２、放熱部材１６、ベース２の順に伝わる。このように、基板本体１０にビア４１，４１，４２を設け、さらに、基板本体１０の下方に放熱部材１６を設けることにより、パワー基板４の放熱性能が高くされている。
このモータ制御装置１は、スイッチング素子２８の発熱量と、スイッチング素子２８の温度とを用いて、パワー基板４に異常が生じているか否かを判定するようになっている。 With the above configuration, heat from the switching element 28 is transmitted in the order of the vias 41, 41, 42, the heat radiating member 16, and the base 2. As described above, the vias 41, 41, and 42 are provided in the substrate body 10, and the heat dissipation member 16 is provided below the substrate body 10, so that the heat dissipation performance of the power substrate 4 is enhanced.
The motor control device 1 is configured to determine whether or not an abnormality has occurred in the power board 4 using the amount of heat generated by the switching element 28 and the temperature of the switching element 28.

具体的には、ＣＰＵ７による制御の一例を説明するためのフローチャートである図３を参照して、例えば、電動モータ６０の制御の開始時等、半導体チップ１５が常温のとき、この制御が開始される。まず、ＣＰＵ７は、上温度センサ２９の温度検出信号を読み込む（ステップＳ１）とともに、シャント抵抗３６の両端の電位差を読み込む（ステップＳ２）。ステップＳ１，Ｓ２は、所定時間ＴＭ１（例えば、数十秒）経過するまでの間（ステップＳ３でＮＯ）繰り返される。   Specifically, referring to FIG. 3 which is a flowchart for explaining an example of control by CPU 7, this control is started when semiconductor chip 15 is at room temperature, for example, at the start of control of electric motor 60. The First, the CPU 7 reads the temperature detection signal of the upper temperature sensor 29 (step S1) and reads the potential difference between both ends of the shunt resistor 36 (step S2). Steps S1 and S2 are repeated until a predetermined time TM1 (for example, several tens of seconds) elapses (NO in step S3).

所定時間ＴＭ１が経過すると（ステップＳ３でＹＥＳ）、半導体チップ１５における疑似熱抵抗ＴＲ１が演算される（ステップＳ４）。疑似熱抵抗ＴＲ１は、多層回路基板４の放熱性能に関する値であり、発熱量あたりの温度上昇量である。具体的には、ステップＳ２で読み込まれたシャント抵抗３６の電位差と、ＲＯＭに記憶されているシャント抵抗３６の抵抗値とから、シャント抵抗３６に流れる電流Ａ１（スイッチング素子２８のドレイン電極３１からソース電極３２に流れる電流）が演算される。ＣＰＵ７は、さらに、この電流Ａ１を用いて、所定時間ＴＭ１の間におけるスイッチング素子２８の発熱量Ｑ１を演算する。そして、所定時間ＴＭ１の間における上温度センサ２９の検出温度Ｔ１の変化値ΔＴ１が、発熱量Ｑ１で除されることにより、疑似熱抵抗ＴＲ１が演算される。すなわち、疑似熱抵抗ＴＲ１は、発熱量Ｑ１に対する上温度センサ２９の検出温度Ｔ１の変化量ΔＴ１であり、ＴＲ１＝ΔＴ１／Ｑ１である。   When the predetermined time TM1 has elapsed (YES in step S3), the pseudo thermal resistance TR1 in the semiconductor chip 15 is calculated (step S4). The pseudo thermal resistance TR1 is a value related to the heat dissipation performance of the multilayer circuit board 4, and is a temperature rise amount per calorific value. Specifically, from the potential difference of the shunt resistor 36 read in step S2 and the resistance value of the shunt resistor 36 stored in the ROM, the current A1 flowing through the shunt resistor 36 (from the drain electrode 31 to the source of the switching element 28). Current flowing in the electrode 32) is calculated. Further, the CPU 7 uses the current A1 to calculate the heat generation amount Q1 of the switching element 28 during the predetermined time TM1. Then, the pseudo thermal resistance TR1 is calculated by dividing the change value ΔT1 of the detected temperature T1 of the upper temperature sensor 29 during the predetermined time TM1 by the calorific value Q1. That is, the pseudo thermal resistance TR1 is a change amount ΔT1 of the detected temperature T1 of the upper temperature sensor 29 with respect to the heat generation amount Q1, and TR1 = ΔT1 / Q1.

次いで、演算された疑似熱抵抗ＴＲ１と、所定の基準疑似熱抵抗ＴＲ１０との差｜ＴＲ１−ＴＲ１０｜が、所定の許容値ＡＬ１より高いか否かが判定される（ステップＳ５）。｜ＴＲ１−ＴＲ１０｜は、放熱性能に関する値（疑似熱抵抗ＴＲ１）に基づく所定値である。基準疑似熱抵抗ＴＲ１０および許容値ＡＬ１は、ＲＯＭに予め記憶されている。基準疑似熱抵抗ＴＲ１０は、例えば、モータ制御装置１の工場出荷時の疑似熱抵抗ＴＲ１（初期の熱抵抗）と同じに設定されている。許容値ＡＬ１は、電動モータ６０の出力等に応じて、適宜設定されている。   Next, it is determined whether or not the difference | TR1-TR10 | between the calculated pseudo thermal resistance TR1 and a predetermined reference pseudo thermal resistance TR10 is higher than a predetermined allowable value AL1 (step S5). | TR1-TR10 | is a predetermined value based on a value related to heat dissipation performance (pseudo thermal resistance TR1). The reference pseudo thermal resistance TR10 and the allowable value AL1 are stored in advance in the ROM. The reference pseudo thermal resistance TR10 is set to be the same as, for example, the pseudo thermal resistance TR1 (initial thermal resistance) when the motor control device 1 is shipped from the factory. The allowable value AL1 is appropriately set according to the output of the electric motor 60 and the like.

疑似熱抵抗ＴＲ１と、基準疑似熱抵抗ＴＲ１０との差、すなわち、疑似熱抵抗ＴＲ１に基づく所定値｜ＴＲ１−ＴＲ１０｜が、許容値ＡＬ１以下である場合（ステップＳ５でＮＯ）、半導体チップ１５の周辺における熱抵抗が低く、パワー基板４の放熱性能が良好な状態にあると判定され、ステップＳ１に戻る。
一方、疑似熱抵抗ＴＲ１基づく所定値｜ＴＲ１−ＴＲ１０｜が、許容値ＡＬ１を超えている場合（ステップＳ５でＹＥＳ）、ＣＰＵ７は、異常が生じていると判定し、フェール処理を実行する（ステップＳ６）。具体的には、ＣＰＵ７は、スイッチング素子２８のドレイン電極３１およびソース電極３２間に流れる電流を通常時よりも低くする制御を行う。なお、ＣＰＵ７は、フェール処理のときに、警告ランプや警告ブザー等の警告手段を動作させることにより、パワー基板４に異常が生じており、フェール処理が実行されている旨を報知するようにしてもよい。 When the difference between the pseudo thermal resistance TR1 and the reference pseudo thermal resistance TR10, that is, the predetermined value | TR1-TR10 | based on the pseudo thermal resistance TR1 is equal to or less than the allowable value AL1 (NO in step S5), the semiconductor chip 15 It is determined that the thermal resistance in the periphery is low and the heat dissipation performance of the power board 4 is in a good state, and the process returns to step S1.
On the other hand, if the predetermined value | TR1-TR10 | based on the pseudo thermal resistance TR1 exceeds the allowable value AL1 (YES in step S5), the CPU 7 determines that an abnormality has occurred and executes the fail process (step) S6). Specifically, the CPU 7 performs control to make the current flowing between the drain electrode 31 and the source electrode 32 of the switching element 28 lower than usual. Note that the CPU 7 operates a warning unit such as a warning lamp or a warning buzzer during the fail process, thereby notifying that an abnormality has occurred in the power board 4 and the fail process is being executed. Also good.

以上説明したように、本実施形態によれば、スイッチング素子２８を含む半導体チップ１５の内部に上温度センサ２９を配置している。これにより、スイッチング素子２８と同じ半導体チップ１５内に温度センサを配置できる上、スイッチング素子２８と上温度センサ２９とを極めて近い位置に配置できる。これにより、スイッチング素子２８の熱（温度）を、精度よく検出できる。したがって、基板本体１０の隣り合う層同士の剥離や、半導体チップ１５と、基板本体１０の導電層２４の第１部分２４ａとの間のクラックや剥離等の基板異常に起因して、パワー基板４の放熱性能が低下したとき、スイッチング素子２８の温度が通常時よりも上昇していることを、迅速且つ精度よく検出できる。その結果、パワー基板４における異常判定を迅速且つ正確に行うことができ、スイッチング素子２８の故障を未然に抑制するフェール処理（ステップＳ６）を行うことが可能となる。   As described above, according to the present embodiment, the upper temperature sensor 29 is arranged inside the semiconductor chip 15 including the switching element 28. Thereby, the temperature sensor can be arranged in the same semiconductor chip 15 as the switching element 28, and the switching element 28 and the upper temperature sensor 29 can be arranged very close to each other. Thereby, the heat (temperature) of the switching element 28 can be detected with high accuracy. Therefore, the power substrate 4 is caused by separation of adjacent layers of the substrate body 10 or substrate abnormality such as cracks or separation between the semiconductor chip 15 and the first portion 24a of the conductive layer 24 of the substrate body 10. When the heat dissipation performance decreases, it can be quickly and accurately detected that the temperature of the switching element 28 is higher than normal. As a result, the abnormality determination on the power board 4 can be performed quickly and accurately, and the fail process (step S6) for suppressing the failure of the switching element 28 can be performed.

また、温度変化に対して敏感に電圧が変化するダイオードを上温度センサ２９として用いることで、スイッチング素子２８の温度を精度よく検出できる。また、半導体チップ１５の製造工程において、スイッチング素子２８を形成する際にダイオードからなる上温度センサ２９を一括して形成することができる。したがって、上温度センサ２９を半導体チップ１５と別工程で作成する必要がない。これにより、部品点数の低減と、製造コストの低減とを実現できる。   Further, the temperature of the switching element 28 can be detected with high accuracy by using, as the upper temperature sensor 29, a diode whose voltage changes sensitively to a temperature change. Further, in the manufacturing process of the semiconductor chip 15, the upper temperature sensor 29 made of a diode can be collectively formed when the switching element 28 is formed. Therefore, it is not necessary to create the upper temperature sensor 29 in a separate process from the semiconductor chip 15. Thereby, reduction of a number of parts and reduction of manufacturing cost are realizable.

また、経年劣化等によって前述の基板異常が生じると、パワー基板４における熱の伝わりがスムーズにいかなくなる。そこで本実施形態では、発熱量Ｑ１と、上温度センサ２９によって精度よく検出されたスイッチング素子２８の温度（検出温度Ｔ１）とを用いて、疑似熱抵抗ＴＲ１が演算されるようになっている。そして、疑似熱抵抗ＴＲ１に基づく所定値｜ＴＲ１−ＴＲ１０｜が所定の基準値ＡＬ１を超えると、基板異常が生じていると判定されるようになっている。   Further, when the above-described substrate abnormality occurs due to aging or the like, the heat transfer in the power substrate 4 does not go smoothly. Therefore, in the present embodiment, the pseudo thermal resistance TR1 is calculated using the calorific value Q1 and the temperature of the switching element 28 (detected temperature T1) accurately detected by the upper temperature sensor 29. When the predetermined value | TR1-TR10 | based on the pseudo thermal resistance TR1 exceeds a predetermined reference value AL1, it is determined that a substrate abnormality has occurred.

このように、単にスイッチング素子２８の温度を測定するだけでなく、パワー基板４に関する放熱性能を演算した上で、スイッチング素子２８の放熱状態の良否を判定している。これにより、基板異常を精度よく判定できる。その結果、パワー基板４における異常判定を正確且つ速やかに行うことができ、スイッチング素子２８の故障を未然に抑制するフェール処理を正確且つ迅速に行うことが可能となる。   In this way, not only simply measuring the temperature of the switching element 28 but also calculating the heat dissipation performance related to the power board 4, the quality of the heat dissipation state of the switching element 28 is determined. Thereby, the substrate abnormality can be accurately determined. As a result, the abnormality determination in the power board 4 can be performed accurately and promptly, and the fail process for suppressing the failure of the switching element 28 can be performed accurately and promptly.

しかも、疑似熱抵抗ＴＲ１の演算に関して、必要な温度センサは上温度センサ２９の１つのみでよく、モータ制御装置１を、簡易な構成にできる。
図４は、本発明の別の実施形態の主要部の模式的な一部断面図である。なお、この実施形態では、主に、前述の実施形態と異なる点について説明し、同様の構成には図に同様の符号を付してその説明を省略する。 In addition, regarding the calculation of the pseudo thermal resistance TR1, only one upper temperature sensor 29 is required, and the motor control device 1 can be configured simply.
FIG. 4 is a schematic partial cross-sectional view of the main part of another embodiment of the present invention. In this embodiment, differences from the above-described embodiment will be mainly described, and the same components are denoted by the same reference numerals and the description thereof will be omitted.

図４を参照して、本実施形態のパワー基板４Ａは、基板本体１０の上面１０ａよりも下方に配置された温度センサとしての下温度センサ４５を備えている。下温度センサ４５は、例えば、サーミスタであり、放熱部材１６の下面１６ｂに配置されている。より具体的には、放熱部材１６の下面１６ｂに凹部１６ｃが形成されており、この凹部１６ｃ内に下温度センサ４５が配置されている。下温度センサ４５と、半導体チップ１５とは、基板本体１０の厚み方向Ｘ１に並んでいる。下温度センサ４５の温度検出信号は、図示しない配線などを介して、制御基板３のＣＰＵ７に入力されるようになっている。   Referring to FIG. 4, the power board 4 </ b> A of the present embodiment includes a lower temperature sensor 45 as a temperature sensor disposed below the upper surface 10 a of the board body 10. The lower temperature sensor 45 is, for example, a thermistor, and is disposed on the lower surface 16 b of the heat dissipation member 16. More specifically, a recess 16c is formed in the lower surface 16b of the heat radiating member 16, and a lower temperature sensor 45 is disposed in the recess 16c. The lower temperature sensor 45 and the semiconductor chip 15 are arranged in the thickness direction X1 of the substrate body 10. The temperature detection signal of the lower temperature sensor 45 is input to the CPU 7 of the control board 3 via a wiring (not shown).

この実施形態では、スイッチング素子２８の発熱量と、スイッチング素子２８の温度と、放熱部材１６の下面１６ｂの温度とを用いて、パワー基板４Ａに異常が生じているか否かを判定するようになっている。
具体的には、ＣＰＵ７による制御の一例を説明するためのフローチャートである図５を参照して、例えば、電動モータ６０の制御の開始時等、半導体チップ１５が常温のとき、この制御が開始される。まず、ＣＰＵ７は、シャント抵抗３６の両端の電位差を読み込む（ステップＳ１１）。ステップＳ１１は、所定時間ＴＭ２（例えば、数十秒）経過するまでの間（ステップＳ１２でＮＯ）、繰り返される。 In this embodiment, whether or not an abnormality has occurred in the power board 4A is determined using the amount of heat generated by the switching element 28, the temperature of the switching element 28, and the temperature of the lower surface 16b of the heat dissipation member 16. ing.
Specifically, referring to FIG. 5 which is a flowchart for explaining an example of control by CPU 7, this control is started when semiconductor chip 15 is at room temperature, for example, at the start of control of electric motor 60. The First, the CPU 7 reads the potential difference between both ends of the shunt resistor 36 (step S11). Step S11 is repeated until a predetermined time TM2 (for example, several tens of seconds) elapses (NO in step S12).

所定時間ＴＭ２が経過すると（ステップＳ１２でＹＥＳ）、上温度センサ２９の検出信号、すなわち検出温度Ｔ１Ａが読み込まれる（ステップＳ１３）とともに、下温度センサ４５の検出信号、すなわち検出温度Ｔ２が読み込まれる（ステップＳ１４）。
次に、パワー基板４の放熱性能に関する値としての熱抵抗ＴＲ２が演算される（ステップＳ１５）。具体的には、ステップＳ１１で読み込まれたシャント抵抗３６での電位差と、ＲＯＭに記憶されているシャント抵抗３６の抵抗値とから、シャント抵抗３６に流れる電流Ａ２が演算される。ＣＰＵ７は、さらに、この電流Ａ２を用いて、所定時間ＴＭ２の間におけるスイッチング素子２８の発熱量Ｑ２を演算する。そして、上温度センサ２９の検出温度Ｔ１Ａと下温度センサ４５の検出温度Ｔ２との温度差ΔＴ２が、発熱量Ｑ２で除されることにより、熱抵抗ＴＲ２が演算される。すなわち、ＴＲ２＝ΔＴ２／Ｑ２が演算される。 When the predetermined time TM2 has elapsed (YES in step S12), the detection signal of the upper temperature sensor 29, that is, the detection temperature T1A is read (step S13), and the detection signal of the lower temperature sensor 45, that is, the detection temperature T2 is read (step S13). Step S14).
Next, the thermal resistance TR2 as a value related to the heat dissipation performance of the power board 4 is calculated (step S15). Specifically, the current A2 flowing through the shunt resistor 36 is calculated from the potential difference at the shunt resistor 36 read in step S11 and the resistance value of the shunt resistor 36 stored in the ROM. Further, the CPU 7 uses the current A2 to calculate the heat generation amount Q2 of the switching element 28 during the predetermined time TM2. Then, the thermal difference TR2 is calculated by dividing the temperature difference ΔT2 between the detected temperature T1A of the upper temperature sensor 29 and the detected temperature T2 of the lower temperature sensor 45 by the calorific value Q2. That is, TR2 = ΔT2 / Q2 is calculated.

次いで、演算された熱抵抗ＴＲ２と、所定の基準熱抵抗ＴＲ２０との差｜ＴＲ２−ＴＲ２０｜が、所定の許容値ＡＬ２より高いか否かが判定される（ステップＳ１６）。｜ＴＲ２−ＴＲ２０｜は、放熱性能に関する値（熱抵抗ＴＲ２０）に基づく所定値である。基準熱抵抗ＴＲ２０および許容値ＡＬ２は、ＲＯＭに予め記憶されている。基準熱抵抗ＴＲ２０は、例えば、モータ制御装置１の工場出荷時の熱抵抗ＴＲ２（初期の熱抵抗）と同じに設定されている。許容値ＡＬ２は、電動モータ６０の出力等に応じて、適宜設定されている。   Next, it is determined whether or not the difference | TR2-TR20 | between the calculated thermal resistance TR2 and the predetermined reference thermal resistance TR20 is higher than a predetermined allowable value AL2 (step S16). | TR2-TR20 | is a predetermined value based on a value related to heat dissipation performance (thermal resistance TR20). The reference thermal resistance TR20 and the allowable value AL2 are stored in advance in the ROM. The reference thermal resistance TR20 is set to be the same as, for example, the thermal resistance TR2 (initial thermal resistance) when the motor control device 1 is shipped from the factory. The allowable value AL2 is appropriately set according to the output of the electric motor 60 and the like.

熱抵抗ＴＲ２と、基準熱抵抗ＴＲ２０との差、すなわち、熱抵抗ＴＲ２に基づく所定値｜ＴＲ２−ＴＲ２０｜が、許容値ＡＬ２以下である場合（ステップＳ１６でＮＯ）、パワー基板４Ａの基板本体１０における熱抵抗が低く、パワー基板４Ａの放熱性能が良好な状態にあると判定され、ステップＳ１１に戻る。
一方、熱抵抗ＴＲ２に基づく所定値｜ＴＲ２−ＴＲ２０｜が、許容値ＡＬ２を超えている場合（ステップＳ１６でＹＥＳ）、ＣＰＵ７は、異常が生じていると判定し、フェール処理を実行する（ステップＳ１７）。このフェール処理は、図３のステップＳ６のフェール処理と同様である。 If the difference between the thermal resistance TR2 and the reference thermal resistance TR20, that is, the predetermined value | TR2-TR20 | based on the thermal resistance TR2 is equal to or less than the allowable value AL2 (NO in step S16), the board body 10 of the power board 4A. It is determined that the heat resistance at is low and the heat dissipation performance of the power board 4A is in a good state, and the process returns to step S11.
On the other hand, when predetermined value | TR2-TR20 | based on thermal resistance TR2 exceeds allowable value AL2 (YES in step S16), CPU 7 determines that an abnormality has occurred and executes fail processing (step). S17). This fail process is the same as the fail process in step S6 of FIG.

以上説明したように、本実施形態によれば、基板本体１０の上面１０ａよりも下方に下温度センサ４５が配置されている。パワー基板４Ａでは、スイッチング素子２８で生じた熱の多くは、基板本体１０の上面１０ａから下面１０ｂに向けて移動し、さらに放熱部材１６およびベース２を介して外部に放出される。このため、パワー基板４Ａの内部の放熱性能が維持されることが重要である。   As described above, according to the present embodiment, the lower temperature sensor 45 is disposed below the upper surface 10 a of the substrate body 10. In the power substrate 4 </ b> A, most of the heat generated in the switching element 28 moves from the upper surface 10 a to the lower surface 10 b of the substrate body 10, and is released to the outside through the heat radiating member 16 and the base 2. For this reason, it is important that the heat dissipation performance inside the power substrate 4A is maintained.

そこで、本実施形態では、上温度センサ２９でスイッチング素子２８の温度を検出することに加え、基板本体１０よりも下方の放熱部材１６の下面１６ｂでの温度を下温度センサ４５で検出するようにしている。これにより、スイッチング素子２８からの熱が基板本体１０においてどの程度スムーズに移動しているかを、精度よく検出できる。これにより、前述の基板異常に起因して、スイッチング素子２８の温度が通常時よりも上昇することを、より精度よく検出できる。   Therefore, in the present embodiment, in addition to detecting the temperature of the switching element 28 with the upper temperature sensor 29, the temperature at the lower surface 16 b of the heat radiating member 16 below the substrate body 10 is detected with the lower temperature sensor 45. ing. Thereby, it can be accurately detected how smoothly the heat from the switching element 28 is moving in the substrate body 10. As a result, it is possible to detect with higher accuracy that the temperature of the switching element 28 is higher than normal due to the above-mentioned substrate abnormality.

すなわち、多層構造を有する基板本体１０の上面１０ａからの熱が、放熱部材１６の下面１６ｂにまで滞りなく到達しているか否かを、上温度センサ２９と下温度センサ４５との協働により精度よく検出できる。このように、上温度センサ２９と下温度センサ４５の２つのセンサを用いることで、パワー基板４Ａ内での熱抵抗ＴＲ２と、熱抵抗ＴＲ２に基づく所定値｜ＴＲ２−ＴＲ２０｜とを精度よく検出できる。   That is, whether or not the heat from the upper surface 10 a of the substrate body 10 having a multilayer structure reaches the lower surface 16 b of the heat radiating member 16 without delay is determined by the cooperation of the upper temperature sensor 29 and the lower temperature sensor 45. Can be detected well. Thus, by using the two sensors of the upper temperature sensor 29 and the lower temperature sensor 45, the thermal resistance TR2 in the power board 4A and the predetermined value | TR2-TR20 | based on the thermal resistance TR2 are accurately detected. it can.

なお、この実施形態では、放熱部材１６の下面１６ｂに下温度センサ４５を設ける構成としたけれども、これに限定されない。例えば、図６に示すように、放熱部材１６を廃止し、基板本体１０の下面１０ｂに下温度センサ４５を配置してもよい。この場合、基板本体１０の下面１０ｂは、ベース２に直接接触している。下温度センサ４５は、基板本体１０の下面１０ｂに形成された凹部１０ｃに収容されている。上温度センサ２９と下温度センサ４５とは、厚み方向Ｘ１に並んでいる。   In this embodiment, the lower temperature sensor 45 is provided on the lower surface 16b of the heat dissipation member 16, but the present invention is not limited to this. For example, as shown in FIG. 6, the heat dissipation member 16 may be eliminated, and the lower temperature sensor 45 may be disposed on the lower surface 10 b of the substrate body 10. In this case, the lower surface 10 b of the substrate body 10 is in direct contact with the base 2. The lower temperature sensor 45 is accommodated in a recess 10 c formed on the lower surface 10 b of the substrate body 10. The upper temperature sensor 29 and the lower temperature sensor 45 are arranged in the thickness direction X1.

この場合も、多層構造を有する基板本体１０の上面１０ａからの熱が、滞りなく基板本体１０の下面１０ｂにまで到達しているか否かを、上温度センサ２９と下温度センサ４５との協働により精度よく検出できる。
本発明は、以上の各実施形態の内容に限定されるものではなく、請求項記載の範囲内において種々の変更が可能である。 Also in this case, the cooperation of the upper temperature sensor 29 and the lower temperature sensor 45 determines whether or not the heat from the upper surface 10a of the substrate body 10 having a multilayer structure has reached the lower surface 10b of the substrate body 10 without delay. Can be detected with high accuracy.
The present invention is not limited to the contents of the above embodiments, and various modifications can be made within the scope of the claims.

例えば、上温度センサ２９は、ダイオードに限らず、サーミスタ等の他の温度センサであってもよい。同様に、下温度センサ４５は、サーミスタに限らず、他の温度センサであってもよい。
さらに、下温度センサ４５の配置場所は、各上記実施形態に例示した場所に限定されない。例えば、下温度センサ４５は、厚み方向Ｘ１に関する基板本体１０の中央部に配置されてもよいし、厚み方向Ｘ１に関する放熱部材１６の中央部に配置されてもよい。 For example, the upper temperature sensor 29 is not limited to a diode, and may be another temperature sensor such as a thermistor. Similarly, the lower temperature sensor 45 is not limited to the thermistor and may be another temperature sensor.
Furthermore, the location of the lower temperature sensor 45 is not limited to the locations illustrated in the above embodiments. For example, the lower temperature sensor 45 may be disposed at the center of the substrate body 10 with respect to the thickness direction X1, or may be disposed at the center of the heat dissipation member 16 with respect to the thickness direction X1.

また、疑似熱抵抗ＴＲ１と、基準疑似熱抵抗ＴＲ１０との差｜ＴＲ１−ＴＲ１０｜が、許容値ＡＬ１を超えたときに異常が生じていると判定する構成を説明したけれども、これに限定されない。例えば、疑似熱抵抗ＴＲ１自体が所定の基準値を超えたときに異常が生じていると判定してもよい。
また、熱抵抗ＴＲ２と基準熱抵抗ＴＲ２０との差｜ＴＲ２−ＴＲ２０｜が、許容値ＡＬ２を超えたときに異常が生じていると判定する構成を説明したけれども、これに限定されない。例えば、熱抵抗ＴＲ２自体が所定の基準値を超えたときに異常が生じていると判定してもよい。 Further, although the configuration has been described in which it is determined that an abnormality has occurred when the difference | TR1-TR10 | between the pseudo thermal resistance TR1 and the reference pseudo thermal resistance TR10 exceeds the allowable value AL1, it is not limited to this. For example, it may be determined that an abnormality has occurred when the pseudo thermal resistance TR1 itself exceeds a predetermined reference value.
Further, although the configuration is described in which it is determined that an abnormality has occurred when the difference | TR2-TR20 | between the thermal resistance TR2 and the reference thermal resistance TR20 exceeds the allowable value AL2, the present invention is not limited to this. For example, it may be determined that an abnormality has occurred when the thermal resistance TR2 itself exceeds a predetermined reference value.

さらに、半導体チップ１５を複数設けた場合には、各半導体チップ１５に上温度センサ２９を設けてもよいし、一部の半導体チップ１５にのみ上温度センサ２９を設けてもよい。また、複数の半導体チップ１５のそれぞれに上温度センサ２９を設けた場合には、少なくとも１つの半導体チップ１５について異常が判定されたされたときに、フェール処理が実行されてもよい。   Further, when a plurality of semiconductor chips 15 are provided, the upper temperature sensor 29 may be provided on each semiconductor chip 15, or the upper temperature sensor 29 may be provided only on a part of the semiconductor chips 15. Further, when the upper temperature sensor 29 is provided in each of the plurality of semiconductor chips 15, the fail process may be performed when an abnormality is determined for at least one semiconductor chip 15.

１…モータ制御装置（基板装置）、４，４Ａ…多層回路基板、７…ＣＰＵ（演算手段、判定手段）、１０…基板本体、１０ａ…基板本体の上面、１０ｂ…基板本体の下面、１１，１２，１３…絶縁層、１５…半導体チップ、１６…放熱部材、１６ｂ…放熱部材の下面、２１，２２…（絶縁層の間の）導電層、２８…スイッチング素子、２９…上温度センサ、４５…下温度センサ、ＡＬ１，ＡＬ２…許容値、Ｑ１，Ｑ２…スイッチング素子の発熱量、Ｔ１，Ｔ１Ａ…上温度センサの検出温度、Ｔ２…下温度センサの検出温度、ＴＲ１…疑似熱抵抗（放熱性能に関する値），ＴＲ２…熱抵抗（放熱性能に関する値）、｜ＴＲ１−ＴＲ１０｜，｜ＴＲ２−ＴＲ２０｜…放熱性能に関する値に基づく所定値、ΔＴ１…上温度センサの検出温度の変化量、ΔＴ２…温度差。   DESCRIPTION OF SYMBOLS 1 ... Motor control apparatus (board | substrate apparatus) 4, 4A ... Multi-layer circuit board, 7 ... CPU (calculation means, determination means), 10 ... Board | substrate main body, 10a ... Upper surface of a board | substrate body, 10b ... Lower surface of a board | substrate body, 11, DESCRIPTION OF SYMBOLS 12, 13 ... Insulating layer, 15 ... Semiconductor chip, 16 ... Heat dissipation member, 16b ... Lower surface of heat dissipation member, 21, 22 ... Conductive layer (between insulating layers), 28 ... Switching element, 29 ... Upper temperature sensor, 45 ... Low temperature sensor, AL1, AL2 ... Allowable value, Q1, Q2 ... Heat generation amount of switching element, T1, T1A ... Detected temperature of upper temperature sensor, T2 ... Detected temperature of lower temperature sensor, TR1 ... Pseudo thermal resistance (Heat dissipation performance ), TR2 ... thermal resistance (value related to heat dissipation performance), | TR1-TR10 |, | TR2-TR20 | ... predetermined value based on values related to heat dissipation performance, ΔT1 ... change amount of temperature detected by upper temperature sensor ΔT2 ... temperature difference.

Claims (5)

積層された複数の絶縁層の間に導電層が配置された構成を有する基板本体と、スイッチング素子を含み前記基板本体の上面にベアチップ実装された半導体チップと、前記半導体チップの内部に配置された温度センサとしての上温度センサと、前記基板本体の前記上面よりも下方に配置された温度センサとしての下温度センサと、を含む多層回路基板と、
前記スイッチング素子の発熱量に対する、前記上温度センサの検出温度と前記下温度センサの検出温度との温度差を用いて前記多層回路基板の放熱性能に関する値としての熱抵抗を演算する演算手段と、
演算された前記放熱性能に関する値に基づく所定値が所定の許容値を超えているとき、前記多層回路基板に異常が生じていると判定する判定手段と、を備えることを特徴とする、多層回路基板を含む基板装置。 A substrate body having a configuration in which a conductive layer is disposed between a plurality of stacked insulating layers, a semiconductor chip including a switching element and mounted on a top surface of the substrate body, and disposed inside the semiconductor chip A multilayer circuit board comprising: an upper temperature sensor as a temperature sensor; and a lower temperature sensor as a temperature sensor disposed below the upper surface of the substrate body ;
A calculation means for calculating a thermal resistance as a value related to a heat dissipation performance of the multilayer circuit board using a temperature difference between a detection temperature of the upper temperature sensor and a detection temperature of the lower temperature sensor with respect to a heat generation amount of the switching element,
And a determination unit that determines that an abnormality has occurred in the multilayer circuit board when a predetermined value based on the calculated value related to the heat dissipation performance exceeds a predetermined allowable value. A substrate device including a substrate. 請求項１において、前記下温度センサは、前記基板本体の下面に配置されていることを特徴とする基板装置。 2. The substrate device according to claim 1 , wherein the lower temperature sensor is disposed on a lower surface of the substrate body. 請求項１において、前記基板本体の下面に接続された放熱部材をさらに備え、
前記下温度センサは、前記放熱部材の下面に配置されていることを特徴とする基板装置。 In Claim 1 , further comprising a heat dissipation member connected to the lower surface of the substrate body,
Wherein a temperature sensor, a substrate device characterized by being arranged on the lower surface of the heat radiating member. 請求項１〜３の何れか１項において、前記上温度センサは、ダイオードであることを特徴とする基板装置。 In any one of claim 1 to 3, wherein the temperature sensor comprises a substrate and wherein the diodes. 積層された複数の絶縁層の間に導電層が配置された構成を有する基板本体と、スイッチング素子を含み前記基板本体の上面にベアチップ実装された半導体チップとを備える多層回路基板の異常判定方法において、
前記スイッチング素子の発熱量に対する、前記スイッチング素子の温度と、前記基板本体の前記上面より下方での前記多層回路基板の温度との温度差を用いて、前記多層回路基板の放熱性能に関する値としての熱抵抗を演算し、
この放熱性能に関する値としての熱抵抗に基づく所定値が所定の許容値を超えているとき、前記多層回路基板に異常が生じていると判定する異常判定方法。 In an abnormality determination method for a multilayer circuit board, comprising: a substrate body having a configuration in which a conductive layer is disposed between a plurality of stacked insulating layers; and a semiconductor chip including a switching element and mounted on a top surface of the substrate body in a bare chip manner. ,
To the heating amount of the switching element, and the temperature of the switching element, using said temperature difference between the temperature of the multilayer circuit board in the lower than the upper surface of the substrate main body, as the value related to the heat radiation performance of the multilayer circuit board Calculate the thermal resistance
An abnormality determination method for determining that an abnormality has occurred in the multilayer circuit board when a predetermined value based on a thermal resistance as a value relating to the heat dissipation performance exceeds a predetermined allowable value.
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