JP5577232B2 - Time digital converter - Google Patents
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Description
本発明は、時間をデジタル値に変換する変換装置(TDC:Time−to−Digital Converter)に関する。 The present invention relates to a time-to-digital converter (TDC) that converts time into a digital value.
時間デジタル変換器(以下「TDC」と言う。)は、スタート信号(基準信号)と、ストップ信号(比較信号)との時間差を、デジタルで計測するために用いられる。近年、TDCは、通信分野や計測分野において広く利用されている。特に、周波数シンセサイザ、ディレイ・ロック・ループ(DLL)、オンチップ・テスト回路、アナログ・ディジタル変換器(ADC)等に用いられる。例えば、非特許文献1には、TDCを用いた周波数シンセサイザに係る技術が開示されている。
A time digital converter (hereinafter referred to as “TDC”) is used to digitally measure a time difference between a start signal (reference signal) and a stop signal (comparison signal). In recent years, TDC has been widely used in the communication field and the measurement field. In particular, it is used for a frequency synthesizer, a delay lock loop (DLL), an on-chip test circuit, an analog / digital converter (ADC), and the like. For example, Non-Patent
図1は、TDCの原理を説明するための従来技術を示している。TDC100は、デジタル信号であるスタート信号とストップ信号の立ち上がり時刻の時間差tmを計測する。計測された時間差に対応する二進数ディジタルコードTDCoutが生成される。
FIG. 1 shows a conventional technique for explaining the principle of TDC. The
図1の動作は、以下の通りである。図1(b)のTDC100は、スタート信号が伝達されるスタート信号ライン110,ストップ信号が伝達されるストップ信号ライン120、及びスタート信号ライン110のノードの電圧とこれに対応するストップ信号ライン120のノードの電圧とを比較する比較器130(F1ないしFn)、を有している。比較器130は、それぞれフリップフロップで実現されている。比較器130の各々の入力端子にスタート信号ラインの各ノードが接続されている。また、比較器130の各々のクロック端子にストップ信号ラインが接続されている。
The operation of FIG. 1 is as follows. The TDC 100 in FIG. 1B includes a
スタート信号とストップ信号との時間差は、比較器130のそれぞれの出力Q1ないしQnから、エンコーダ140を介してTDCoutとして出力される。入力信号ライン110に存在する遅延素子D1ないしDnの各々は、遅延量t1で信号を伝達する機能を有している。この遅延素子は、例えばインバータを二段直列に接続することにより実現される。また、遅延量t1は、TDCの解像度(分解能)となる。
The time difference between the start signal and the stop signal is output as TDC out from the outputs Q 1 to Q n of the
遅延素子D1ないしDnの遅延によって、比較器F1ないしFnの入力には、所定の遅延量t1ずつ遅延したスタート信号が入力される。このため、ストップ信号120が「高(H)」となると、ある遅延素子Dkおよび遅延素子Dkよりも入力側(図1における左側)に近い遅延素子の出力は「高(H)」になるが、次の遅延素子Dk+1以降の出力は、「低(L)」状態である。この場合、Q1からQk+1までが「高(H)」であり、Qk+2(図示せず)以降は「低(L)」となる。したがって、kの値は、比較器の出力Q1ないしQnを観察し、その値が入力側から数えて何番目の出力まで「高(H)」であるか(この場合Qk+1)を調べることにより知ることができる。エンコーダ140により、比較器の出力Q1ないしQnの値を基にして、kの値を二進数に変換したTDCoutが、TDC100の出力として取り出される。
Due to the delay of the delay elements D 1 to D n , a start signal delayed by a predetermined delay amount t 1 is input to the inputs of the comparators F 1 to F n . For this reason, when the
図1(a)に、スタート信号110とストップ信号120のタイミングを示す。TDCoutの解像度(分解能)は、t1である。スタート信号とストップ信号の立ち上がりの時間差tmは、以下の計算式で求まる。
tm=t1×TDCout
ここで、図1(a)に示すように、スタート信号とストップ信号との正確な時間差taと、計測された時間差tmとの間には、量子化エラーteが存在する。
FIG. 1A shows the timing of the
tm = t1 × TDC out
Here, as shown in FIG. 1A, a quantization error te exists between the accurate time difference ta between the start signal and the stop signal and the measured time difference tm.
なお、出力Q1ないしQnの値からTDCoutを出力するエンコーダ140の動作は、当業者に周知であるので、本願明細書においては説明しない。 The operation of the encoder 140 that outputs TDC out from the values of the outputs Q 1 to Q n is well known to those skilled in the art and will not be described in this specification.
上述の量子化エラーte(te<=t1)を小さくするためには、遅延量t1を小さくすることが必要となる。図2は、解像度(分解能)を上げるために、ストップ信号ライン220にも遅延量t2の遅延素子Dv1ないしDvnを有するバーニア(Vernier)遅延ライン220を有する従来のTDC200を示す。図1のTDCと異なり、二つの遅延ラインを有する。第1の遅延ライン110に含まれた遅延素子(D1ないしDn)と、バーニア遅延ライン220に含まれた遅延素子(Dv1ないしDvn)の遅延量には差がある(t1<t2)。この場合ストップ信号も、スタート信号と相対的に遅延するため、量子化の解像度(分解能)は、t2−t1となる。例えば、t1の遅延量が45ピコ秒の遅延量を有し、t2の遅延量が50ピコ秒であれば、t2−t1=50−45=5ピコ秒の解像度(分解能)となる。このバーニア遅延ラインを利用したTDCは、非特許文献2に開示されている。
In order to reduce the quantization error te (te <= t1), it is necessary to reduce the delay amount t1. 2, in order to increase the resolution (resolution), to no delay element Dv 1 delay amount t2 to stop
また、図1及び図2に示した従来例は、何れも、遅延素子、比較器等が非常に多く必要となるため、時間領域で、逐次比較(Successive approximation)を利用したTDC(以下「逐次比較型TDC」と言う。)も提案されている(非特許文献3)。この逐次比較型TDCは、基本的にスタート信号の立ち上がり時刻から、ストップ信号の立ち上がり時刻を測定する際に二分探索(binary search)を用いたものである。時間領域のデータに対して二分探索を行うため、二つの独立したデジタル時間変換器(DTC:Digital−to−analog converter)のそれぞれの出力を入力にフィードバックさせつつ、ストップ信号の立ち上がり時刻の二分探索を行う。このTDCの出力は、二進数で表された計測値が、上位ビット(MSB)から下位ビット(LSB)へと順次シフトレジスタに出力される。このため、図1及び図2に示されるエンコーダ140は、不要となる。 1 and 2 both require a large number of delay elements, comparators, and the like, and therefore, in the time domain, TDC (hereinafter referred to as “sequential”) using successive approximation (successive approximation). "Comparative TDC" is also proposed (Non-Patent Document 3). This successive approximation type TDC basically uses a binary search when measuring the rise time of the stop signal from the rise time of the start signal. In order to perform a binary search on time domain data, a binary search of the rise time of the stop signal is performed while feeding back the outputs of two independent digital time converters (DTCs) to the input. I do. As for the output of this TDC, the measurement value expressed in binary number is sequentially output to the shift register from the upper bit (MSB) to the lower bit (LSB). For this reason, the encoder 140 shown in FIGS. 1 and 2 is not necessary.
図1に示した従来技術は、測定結果の精度を上げるために、非常に多くの素子を必要とする。例えば、10ビットの分解能を得るためには、少なくとも1024個の遅延素子と1024個の比較器が必要とされる。加えて、エンコーダ140が複雑化し、非常に大きな電力を消費する。 The prior art shown in FIG. 1 requires a large number of elements in order to increase the accuracy of measurement results. For example, to obtain 10-bit resolution, at least 1024 delay elements and 1024 comparators are required. In addition, the encoder 140 becomes complicated and consumes a very large amount of power.
また、図2に示した従来技術は、図1の従来技術に比較すると、少なくとも2倍の遅延素子を必要とする。測定の解像度が増加した分だけ、測定できる最大の時間(時間測定レンジ)が短くなるため、長い時間を測定するためには、更に段数を増加させる必要がある。このため、図1の従来技術よりも複雑度が増加し、更に大きな電力を消費することとなる。 The prior art shown in FIG. 2 requires at least twice as many delay elements as the prior art of FIG. Since the maximum time (time measurement range) that can be measured is shortened by the increase in measurement resolution, it is necessary to further increase the number of stages in order to measure a long time. For this reason, the complexity is higher than that of the prior art shown in FIG. 1, and more power is consumed.
また、図1及び図2の従来技術は、回路が複雑であるため、大きな面積を必要とする。 1 and 2 requires a large area because the circuit is complicated.
上述の逐次比較型TDCは、フィードバックを行いながら、二分探索を実行するため、必要なタイミングマージンを必要とし、測定に要する時間(変換時間)が長くかかる。 The successive approximation type TDC described above performs a binary search while performing feedback, and therefore requires a necessary timing margin and takes a long time (conversion time) for measurement.
TDCは、上述したように、例えば、高周波数帯域を利用した携帯端末の受信クロック同期などにも利用されている。このため、高速に、かつ低消費電力で動作し、加えて小さな面積に実装できることが望まれている。本発明は、上述の課題を解決し、高分解能、省電力、省スペースのTDCを実現することを目的とする。なお、ここに示した目的は、例示的なものであって、本発明の目的はこれらに限定されない。 As described above, TDC is also used, for example, for receiving clock synchronization of a mobile terminal using a high frequency band. For this reason, it is desired to operate at a high speed and with low power consumption and to be mounted in a small area. An object of the present invention is to solve the above-described problems and to realize a high-resolution, power-saving, and space-saving TDC. The object shown here is an example, and the object of the present invention is not limited thereto.
本発明は、n個の二分探索を行うモジュール(M1ないしMn)を直列に接続することにより、TDCを実現する。スタート信号とストップ信号の立ち上がり時刻の時間差TDCoutを、モジュール(M1ないしMn)の出力(tdc1ないしtdcn)から直接得ることができる。 The present invention realizes TDC by connecting n modules (M 1 to M n ) that perform binary search in series. The time difference TDC out between the rise time of the start signal and the stop signal can be obtained directly from the output (tdc 1 to tdc n ) of the module (M 1 to M n ).
より詳細には、本発明は、上記目的を達成するために、時間測定レンジTpの範囲内で、スタート信号とストップ信号との時間差を自然数nの分解能で測定する時間デジタルコンバータであって、
前記スタート信号に、直列に接続されたn個の第1遅延素子であって、入力から数えてk番目(1<=k<=n)の前記第1遅延素子は、Tp/2kの遅延量を有する、n個の第1遅延素子と、
前記ストップ信号に、各々がマルチプレクサを介して直列に接続されたn個の第2遅延素子であって、k番目の前記第2遅延素子は、Tp/2kの遅延量を有する、n個の第2遅延素子と、
n個の判定回路であって、k番目の前記判定回路は、k番目の前記第1遅延素子の出力信号の変化エッジを基準時刻として、k番目の前記第2遅延素子の入力信号の変化エッジが、時間的に前に発生しているかを判定し、k番目の判定結果信号として出力する、n個の判定回路と、
を有し、
k番目の前記第2遅延素子の出力に接続された前記マルチプレクサは、k番目の前記判定結果信号に基づいて、k番目の前記第2遅延素子を利用するかバイパスするかを決定し、
第1の前記判定結果信号ないし第nの前記判定結果信号を、前記時間差を表す信号として出力する、時間デジタルコンバータを実現するものである。
More specifically, the present invention is a time digital converter for measuring a time difference between a start signal and a stop signal with a resolution of a natural number n within the time measurement range T p in order to achieve the above object.
N first delay elements connected in series to the start signal, and the kth (1 <= k <= n) first delay elements counted from the input are T p / 2 k N first delay elements having a delay amount;
The stop signal includes n second delay elements connected in series via a multiplexer, and the kth second delay element has n delay amounts of T p / 2 k. A second delay element of
n determination circuits, wherein the kth determination circuit uses the change edge of the output signal of the kth first delay element as a reference time, and the change edge of the input signal of the kth second delay element N determination circuits that determine whether or not the error occurred before and output as the kth determination result signal;
Have
the multiplexer connected to the output of the kth second delay element determines whether to use or bypass the kth second delay element based on the kth determination result signal;
A time digital converter is provided which outputs the first determination result signal to the nth determination result signal as a signal representing the time difference.
本発明によれば、高分解能、低消費電力のTDCを小さな回路規模で実現することができる。 According to the present invention, TDC with high resolution and low power consumption can be realized with a small circuit scale.
図3は、本発明のTDCを示すブロック図である。スタート信号S1およびストップ信号P1が、モジュールM1に入力される。 FIG. 3 is a block diagram showing the TDC of the present invention. The start signal S 1 and the stop signal P 1 is input to the module M 1.
モジュールM1は、スタート信号S1とストップ信号P1の時間差をnビットの二進数で表した場合の、最上位ビット(MSB)であるtdc1を、レジスタ340に出力する。図3に示す実施例では、n段のモジュールで構成されているため、nビットのTDCデータ出力TDCout(tdc1ないしtdcn)が得られる。 The module M 1 outputs the most significant bit (MSB) tdc 1 to the register 340 when the time difference between the start signal S 1 and the stop signal P 1 is represented by an n-bit binary number. In the embodiment shown in FIG. 3, since it is composed of n-stage modules, an n-bit TDC data output TDC out (tdc 1 to tdc n ) can be obtained.
レジスタ340は、各モジュールM1ないしMnからの出力tdc1ないしtdcnを一時的に記憶し、TDCの二進数出力であるTDCoutを出力するためのものである。各モジュールM1ないしMnの動作は、パイプライン的に実行され、ステージ1ないしステージnにわけられる。レジスタ340は、tdc1ないしtdcnを一時的に記憶できるものであれば、どのような構成の記憶装置であってもよい。独立したレジスタがn個存在してもよく、あるいは、n段のシフトレジスタであってもよい。
Register 340, to output tdc no 1 from M n to each module M 1 without temporarily storing tdc n, it is for outputting a TDC out a TDC of binary output. The operations of the modules M 1 to M n are executed in a pipeline manner and are divided into
図4に、ステージkにおけるモジュールMkの回路構成の実施例を示す。モジュールM1ないしMnの回路構成は、モジュールMkと同様である。モジュールMkの前のステージから、スタート信号Sk及びストップ信号Pkが、モジュールMkに入力される。スタート信号Skは、Tp/2kの遅延量を有する遅延素子Ds(k)に入力され、遅延信号Sdkとなる。遅延信号Sdkは、サンプル/ホールド回路S/H(k)のホールド入力端子に入力される。また、遅延信号Sdkは、遅延素子d1(k)及びDc(k)を介して、次のステージのモジュールMk+1のスタート信号Sk+1となる。 Figure 4 shows an embodiment of a circuit configuration of a module M k at stage k. The circuit configuration of the modules M 1 to M n is the same as that of the module M k . From the previous stage of the module M k, the start signal S k and the stop signal P k is input to the module M k. The start signal S k is input to the delay element Ds having a delay amount of T p / 2 k (k) , the delayed signal Sd k. The delay signal Sd k is input to the hold input terminal of the sample / hold circuit S / H (k). Further, the delay signal Sd k becomes the start signal S k + 1 of the module M k + 1 of the next stage via the delay elements d1 (k) and Dc (k).
また、前のステージからのストップ信号Pkは、Tp/2kの遅延量を有する遅延素子Dp(k)に入力され、遅延素子d2(k)を介して、マルチプレクサM(k)の一方の入力端子に接続されている。また、ストップ信号Pkは、サンプル/ホールド回路S/H(k)の入力に接続される。加えて、ストップ信号Pkは、遅延素子d3(k)を介して、マルチプレクサM(k)の他方の入力端子に接続される。 The stop signal P k from the previous stage is input to the delay element Dp (k) having a delay amount of T p / 2 k , and one of the multiplexers M (k) is passed through the delay element d2 (k). Connected to the input terminal. The stop signal P k is connected to the input of the sample / hold circuit S / H (k). In addition, the stop signal P k is connected to the other input terminal of the multiplexer M (k) via the delay element d3 (k).
マルチプレクサM(k)は、図4に示すように、サンプル/ホールド回路S/H(k)の出力が"0"の場合には、遅延素子Dp(k)および遅延素子d2(k)を経由したストップ入力信号を、次のステージのストップ信号Pk+1として出力する。また、サンプル/ホールド回路S/H(k)の出力が"1"の場合には、遅延素子d3(k)を経由したストップ信号Pkを、次のステージのストップ信号Pk+1として出力する(遅延素子Dp(k)はバイパスされる)。 As shown in FIG. 4, the multiplexer M (k) passes through the delay element Dp (k) and the delay element d2 (k) when the output of the sample / hold circuit S / H (k) is “0”. The stop input signal thus output is output as a stop signal P k + 1 for the next stage. When the output of the sample / hold circuit S / H (k) is “1”, the stop signal P k passing through the delay element d3 (k) is output as the stop signal P k + 1 of the next stage ( The delay element Dp (k) is bypassed).
なお、遅延素子d1(k)、d2(k)及びd3(k)は、サンプル/ホールド回路S/H(k)の遅延量と同じ遅延量TS/Hを有する。これらの遅延素子は、それぞれのラインにサンプル/ホールド回路S/H(k)の遅延量と同じ遅延量TS/Hを加えることによって、以降の回路に対してサンプル/ホールド回路S/H(k)の遅延量TS/Hを補償するための役割を果たすものである。加えて、遅延素子Dc(k)は、マルチプレクサM(k)の遅延量と同じ遅延量TMを有する。遅延素子Dc(k)は、同じ遅延量TMをスタート信号ラインにも加えることによって、以降のステージにおける回路に対してマルチプレクサM(k)の遅延量TMを相殺し、補償するための役割を果たすものである。このように、d1(k)、d2(k)、d3(k)、及びDc(k)を挿入することによって、サンプル/ホールド回路S/H(k)及びマルチプレクサM(k)によって生じる遅延量が、次のステージへのスタート信号Sk+1及びストップ信号Pk+1に影響するのを防止することができる。 Note that the delay elements d1 (k), d2 (k), and d3 (k) have the same delay amount TS / H as the delay amount of the sample / hold circuit S / H (k). These delay elements add a delay amount T S / H equal to the delay amount of the sample / hold circuit S / H (k) to each line, so that the sample / hold circuit S / H ( It serves to compensate for the delay amount T S / H of k). In addition, the delay element Dc (k) has the same delay amount T M as the delay amount of the multiplexer M (k). The delay element Dc (k) serves to cancel and compensate the delay amount T M of the multiplexer M (k) for the circuits in the subsequent stages by adding the same delay amount T M to the start signal line. To fulfill. Thus, by inserting d1 (k), d2 (k), d3 (k), and Dc (k), the delay amount caused by the sample / hold circuit S / H (k) and the multiplexer M (k) Can be prevented from affecting the start signal S k + 1 and the stop signal P k + 1 to the next stage.
図5は、n=4の場合における本発明の動作を模式的に示したタイミング図である。なお、nは4に限られず、実際に使用される回路においては、n=10などの他のステージ数を有してもよい。したがって、図5に示す実施例は、本発明を限定するものではない。また、図5においては、説明をわかりやすくするために、各ステージにおいて、上述したd1(k)、d2(k)、d3(k)、及びDc(k)を挿入することによって生じる補償のための遅延量TS/H及びTMは考慮していない。また、以下の説明においても、補償のための遅延については、説明をわかりやすくするために省略する。 FIG. 5 is a timing diagram schematically showing the operation of the present invention when n = 4. Note that n is not limited to 4, and a circuit actually used may have other stages such as n = 10. Therefore, the embodiment shown in FIG. 5 does not limit the present invention. Also, in FIG. 5, in order to make the explanation easy to understand, at each stage, for compensation generated by inserting d1 (k), d2 (k), d3 (k), and Dc (k) described above. The delay amounts T S / H and T M are not considered. Also in the following description, the delay for compensation is omitted for easy understanding.
図5において、時間差の測定レンジをTpとする。そして、図5に示すスタート信号S1およびストップ信号P1が入力されたとする。以下、各ステージについて説明する。 5, the measurement range of the time difference between T p. Then, the start signal S 1 and the stop signal P 1 shown in FIG. 5 is input. Hereinafter, each stage will be described.
[ステージ1]
図5におけるステージ1のタイミング図は、モジュールM1におけるタイミングを示している。信号Sd1は、スタート信号S1をTp/21だけ遅延させた信号を示している。モジュールM1のサンプル/ホールド回路S/H(1)のホールド入力端子に信号Sd1が入力され、入力端子にはストップ入力信号P1が入力される。ステージ1では、信号Sd1の立ち上がりタイミング501で、ストップ信号P1の反転した値をホールドし、tdc1として出力する。図5におけるステージ1の場合、タイミング501において、ストップ信号P1は"1"となっているため、この反転した値"0"がtdc1として出力される。そして、マルチプレクサM(1)には、"0"が制御信号として入力される。このため、マルチプレクサM(1)は、Dp(1)を経由し、ストップ信号P1をTp/21だけ遅延させた信号を通過させ、ステージ2にストップ信号P2として伝達する。
[Stage 1]
The timing diagram of the
このように、サンプル/ホールド回路S/H(1)は、入力されたスタート信号S1の遅延信号Sd1の立ち上がり(すなわち変化エッジ)時刻501を基準として、入力されたストップ信号P1の立ち上がり時刻が、時間的に前に発生していたかどうかをチェックしていることになる。時間的に前に発生していた場合には、サンプル/ホールド回路S/H(1)は、tdc1として値"0"を出力し、それ以外の場合には、サンプル/ホールド回路S/H(1)は、tdc1として値"1"を出力することになる。
Thus, the sample / hold circuit S / H (1), based on the delay signal Sd 1 rising (i.e. changing edge)
[ステージ2]
図5におけるステージ2では、モジュールM2において、スタート信号S2は、遅延素子Ds(2)によって、Tp/22だけ遅延され、信号Sd2となる。また、ストップ信号P2は、上述のステージ1において、ストップ信号P1をTp/21だけ遅延した信号となっている。モジュールM2のサンプル/ホールド回路S/H(2)のホールド入力端子に信号Sd2が入力され、入力端子にはストップ信号P2が入力される。ステージ2では、信号Sd2の立ち上がりタイミング502で、ストップ信号P2の反転した値をホールドし、tdc2として出力する。図5におけるステージ2の場合、タイミング502において、ストップ信号P2は"0"となっているため、この反転した値"1"がtdc2として出力される。そして、マルチプレクサM(2)には、"1"が制御信号として入力される。このため、マルチプレクサM(2)は、ストップ信号P2を遅延させず、そのまま通過させ、ステージ3にストップ信号P3として伝達する。
[Stage 2]
In
[ステージ3]
図5におけるステージ3では、モジュールM3において、スタート信号S3は、遅延素子Ds(3)によって、Tp/23だけ遅延され、信号Sd3となる。また、ストップ信号P3は、上述のステージ2において、ストップ信号P2がそのまま通過した信号となっている。モジュールM3のサンプル/ホールド回路S/H(3)のホールド入力端子に信号Sd3が入力され、入力端子にはストップ信号P3が入力される。ステージ3では、信号Sd3の立ち上がりタイミング503で、ストップ信号P3の反転した値をホールドし、tdc3として出力する。図5におけるステージ3の場合、タイミング503において、ストップ信号P3は"0"となっているため、この反転した値"1"がtdc3として出力される。そして、マルチプレクサM(3)には、"1"が制御信号として入力される。このため、マルチプレクサM(3)は、ストップ信号P3を遅延させず、そのまま通過させ、ステージ4にストップ信号P4として伝達する。
[Stage 3]
In
[ステージ4]
図5におけるステージ4では、モジュールM4において、スタート信号S4は、遅延素子Ds(4)によって、Tp/24だけ遅延され、信号Sd4となる。また、ストップ信号P4は、上述のステージ3において、ストップ信号P3がそのまま通過した信号となっている。モジュールM4のサンプル/ホールド回路S/H(4)のホールド入力端子に信号Sd4が入力され、入力端子にはストップ入力信号P4が入力される。ステージ4では、信号Sd4の立ち上がりタイミング504で、ストップ信号P4の反転した値をホールドし、tdc4として出力する。図5におけるステージ4の場合、タイミング504において、ストップ信号P4は"1"となっているため、この反転した値"0"がtdc4として出力される。
[Stage 4]
In the stage 4 in FIG. 5, in the module M 4 , the start signal S 4 is delayed by T p / 2 4 by the delay element Ds (4) to become the signal Sd 4 . Further, the stop signal P 4, in
[出力DCTout]
以上のステージ1ないし4を経て、DCTout(すなわちtdc1、tdc2、tdc3、tdc4)として、二進数"0110"が出力される。なお、この値は、10進数に変換すれば6である。したがって、スタート信号S1とストップ信号P1との時間差は、Tp/TDCout=Tp/6として把握されることになる。
[Output DCT out ]
Through the
[遅延素子のキャリブレーション]
本発明には、種々の遅延素子が存在する。本発明の回路を集積回路に実装する際に、遅延素子には、誤差が発生する場合がある。このため、集積回路内の各遅延素子の遅延量を所望の値に調整するためのキャリブレーションが必要となる場合がある。キャリブレーションを行うことによって、高精度のTDCとして動作させることが可能である。
[Calibration of delay element]
There are various delay elements in the present invention. When the circuit of the present invention is mounted on an integrated circuit, an error may occur in the delay element. For this reason, calibration for adjusting the delay amount of each delay element in the integrated circuit to a desired value may be required. By performing calibration, it is possible to operate as a highly accurate TDC.
図6に、モジュールMkの遅延素子のキャリブレーションを行うためのブロック図を示す。図6は、図4のブロック図に加えて、スタート信号Skとストップ信号Pkとを比較するためのサンプル/ホールド回路S/H2(k)を設置する。このサンプル/ホールド回路S/H2(k)は、Align(k)を出力し、スタート信号Skとストップ信号Pkとのタイミングが一致しているかをチェックするために用いられる。また、遅延素子Ds(k)、Dp(k)及びDc(k)の遅延量は、外部からコントロールできるようになっている。 FIG. 6 is a block diagram for calibrating the delay element of the module Mk . 6 includes a sample / hold circuit S / H2 (k) for comparing the start signal S k and the stop signal P k in addition to the block diagram of FIG. The sample / hold circuit S / H2 (k) outputs Align (k) and is used to check whether the timings of the start signal Sk and the stop signal Pk coincide. The delay amounts of the delay elements Ds (k), Dp (k), and Dc (k) can be controlled from the outside.
遅延素子のキャリブレーションについては、種々の方法が考えられるが、以下、その一例について説明する。本発明は、以下のキャリブレーションに限定されるものではない。 Various methods can be considered for calibration of the delay element, and an example thereof will be described below. The present invention is not limited to the following calibration.
図6に示すように、遅延素子Ds(k)、Dp(k)及びDc(k)に対して、外部から遅延量をコントロールし、キャリブレーションが行えるようにする。図6を用いて、キャリブレーションの例を以下説明する。 As shown in FIG. 6, the delay amount of the delay elements Ds (k), Dp (k), and Dc (k) is controlled from the outside so that calibration can be performed. An example of calibration will be described below with reference to FIG.
(1)Align(k)信号をモニタリングすることにより、スタート信号Skとストップ信号Pkとのタイミングを合わせる。 (1) The timing of the start signal Sk and the stop signal Pk is matched by monitoring the Align (k) signal.
(2)ストップ信号PkをTp/2kだけ遅延させる。 (2) Delay the stop signal P k by T p / 2 k .
(3)tdckを見ながら、遅延素子Ds(k)の遅延量を調整し、スタート信号SkをTp/2kだけ遅延させる。これによって、信号SdkとPkのタイミングが一致する。 (3) While watching tdc k , the delay amount of the delay element Ds (k) is adjusted, and the start signal S k is delayed by T p / 2 k . As a result, the timings of the signals Sd k and P k coincide.
(4)次のステージのモジュールMk+1のAlign(k+1)をモニタリングすることにより、遅延素子Dc(k)を調整する。これによって、モジュールMkの出力であるスタート信号Sk+1とストップ信号Pk+1のタイミングを合わせることができる。この調整によって、サンプル/ホールド回路S/H(k)およびマルチプレクサM(k)の遅延が補償されることになる。 (4) The delay element Dc (k) is adjusted by monitoring Align (k + 1) of the module M k + 1 of the next stage. As a result, the timings of the start signal S k + 1 and the stop signal P k + 1 that are the outputs of the module M k can be matched. By this adjustment, the delay of the sample / hold circuit S / H (k) and the multiplexer M (k) is compensated.
(5)上記(2)において、遅延させたストップ信号Pkの遅延を解除し、スタート信号Skとストップ信号Pkのタイミングを合わせる。そして、Align(n+1)をモニタリングしながら、遅延素子Dp(k)を調整する。この結果、遅延素子Dp(k)の遅延量は、Tp/2kとなる。 (5) In the above (2), the delay of the delayed stop signal Pk is canceled, and the timings of the start signal Sk and the stop signal Pk are matched. Then, the delay element Dp (k) is adjusted while monitoring Align (n + 1). As a result, the delay amount of the delay element Dp (k) is T p / 2 k .
以上で、各遅延素子のキャリブレーションが終了する。 This completes the calibration of each delay element.
なお、遅延量が小さくなる後段のステージのモジュールにおける遅延素子は、バーニア遅延ラインを利用してもよい。これは、ストップ信号のライン(例えば、図4において401の位置)に遅延素子を挿入することによって実現できる。なお、バーニア遅延ラインの動作については、図2を用いて既に説明したとおりである。
Note that a vernier delay line may be used as the delay element in the module of the subsequent stage where the delay amount is small. This can be realized by inserting a delay element in the stop signal line (for example, the
また、本願明細書に記載された各実施例の構成は、排他的なものではなく、矛盾が生じない限り、各実施例の構成を自由に組み合わせることができる。 Further, the configurations of the respective embodiments described in the present specification are not exclusive, and the configurations of the respective embodiments can be freely combined as long as no contradiction occurs.
S1〜Sn スタート信号
P1〜Pn ストップ信号
M1〜Mn モジュール
M(k) モジュールMkにおけるマルチプレクサ
Tp 時間差の測定レンジ
S/H(k) モジュールMkにおけるサンプル/ホールド回路
S/H2(k) モジュールMkにおけるサンプル/ホールド回路
S 1 to S n start
Claims (6)
前記スタート信号に、直列に接続されたn個の第1遅延素子であって、入力から数えてk番目(1<=k<=n)の前記第1遅延素子は、Tp/2kの遅延量を有する、n個の第1遅延素子と、
前記ストップ信号に、各々がマルチプレクサを介して直列に接続されたn個の第2遅延素子であって、k番目の前記第2遅延素子は、Tp/2kの遅延量を有する、n個の第2遅延素子と、
n個の判定回路であって、k番目の前記判定回路は、k番目の前記第1遅延素子の出力信号の変化エッジを基準時刻として、k番目の前記第2遅延素子の入力信号の変化エッジが、時間的に前に発生しているかを判定し、k番目の判定結果信号として出力する、n個の判定回路と、
を有し、
k番目の前記第2遅延素子の出力に接続された前記マルチプレクサは、k番目の前記判定結果信号に基づいて、k番目の前記第2遅延素子を利用するかバイパスするかを決定し、
第1の前記判定結果信号ないし第nの前記判定結果信号を、前記時間差を表す信号として出力する、時間デジタルコンバータ。 Within the time measurement range T p, a time to digital converter to measure the time difference between the start signal and a stop signal at a resolution of natural numbers n,
N first delay elements connected in series to the start signal, and the kth (1 <= k <= n) first delay elements counted from the input are T p / 2 k N first delay elements having a delay amount;
The stop signal includes n second delay elements connected in series via a multiplexer, and the kth second delay element has n delay amounts of T p / 2 k. A second delay element of
n determination circuits, wherein the kth determination circuit uses the change edge of the output signal of the kth first delay element as a reference time, and the change edge of the input signal of the kth second delay element N determination circuits that determine whether or not the error occurred before and output as the kth determination result signal;
Have
the multiplexer connected to the output of the kth second delay element determines whether to use or bypass the kth second delay element based on the kth determination result signal;
A time digital converter that outputs the first determination result signal to the nth determination result signal as a signal representing the time difference.
請求項1記載の時間デジタルコンバータ。 The multiplexer connected to the output of the kth second delay element selects an output signal of the kth second delay element when the determination result signal of the kth is positive, and k If the determination result signal is negative, the input signal of the kth second delay element is selected and transmitted to the k + 1th second delay element;
The time digital converter according to claim 1.
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