JP5842017B2 - Signal analysis apparatus and signal analysis method - Google Patents

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Description

本発明は、信号の周波数やパワー等を解析する信号解析装置および信号解析方法に関する。   The present invention relates to a signal analysis apparatus and a signal analysis method for analyzing signal frequency, power, and the like.

一般に、無線機器等から出射される電波等の信号を受けて、その周波数成分やパワーを解析し、その時間経過の変化を測定する装置がある。例えば特許文献1に記載の信号分析装置(信号解析装置)は、利用者が希望する範囲内にある周波数成分を示すスペクトラムを表示部に表示させ、または、利用者が希望する範囲内にあるパワーについて、そのパワーの大きさの変化を示すスペクトログラムを表示部に表示させる表示制御部を備える(例えば、特許文献1の明細書段落[0008]、[0026]参照)。   In general, there is an apparatus that receives a signal such as a radio wave emitted from a wireless device, etc., analyzes its frequency component and power, and measures the change with time. For example, the signal analysis device (signal analysis device) described in Patent Document 1 displays a spectrum indicating a frequency component within a range desired by the user on the display unit, or power within the range desired by the user. Is provided with a display control unit that displays a spectrogram indicating a change in the magnitude of the power on the display unit (see, for example, paragraphs [0008] and [0026] of Patent Document 1).

ところで、上述のような信号解析装置は、例えば、この信号解析装置に入力される被測定信号(解析の対象となる信号)をデジタルデータに変換して表示部に表示する場合に、トリガ信号に基づいてデジタルデータに変換して表示部に信号を表示する。トリガ信号は、ファンクションジェネレータ等、信号解析装置に接続された信号発生装置により発生される。   By the way, the signal analyzing apparatus as described above, for example, uses a trigger signal when the signal under measurement (signal to be analyzed) input to the signal analyzing apparatus is converted into digital data and displayed on the display unit. Based on this, it is converted into digital data and a signal is displayed on the display unit. The trigger signal is generated by a signal generator connected to a signal analyzer such as a function generator.

特開2009−250719号公報JP 2009-250719 A

しかしながら、信号解析装置内のCPU(Central Processing Unit)やFPGA(Field Programmable Gate Array)等の制御部へのトリガ信号の入力タイミングと、そのトリガ信号をラッチするタイミングとにずれが生じる場合がある。このタイミングのずれの大きさは、制御部の動作クロックにより決まる。すなわち、制御部がトリガ信号をラッチするための時間分解能が低いほど、上記ずれは大きくなる。このようなずれが大きくなると、例えばユーザが想定した信号の測定開始時刻から実際の測定開始時刻が遅れる結果となる。   However, there may be a difference between the input timing of a trigger signal to a control unit such as a CPU (Central Processing Unit) or an FPGA (Field Programmable Gate Array) in the signal analyzer and the timing of latching the trigger signal. The magnitude of this timing shift is determined by the operation clock of the control unit. That is, as the time resolution for the control unit to latch the trigger signal is lower, the deviation becomes larger. When such a deviation becomes large, for example, the actual measurement start time is delayed from the measurement start time of the signal assumed by the user.

本発明の目的は、トリガ信号の入力タイミングとそのトリガ信号のラッチタイミングとのずれを小さくすることにより、被測定信号の測定開始時刻のずれを小さくすることができる信号解析装置および信号解析方法を提供することにある。   An object of the present invention is to provide a signal analysis apparatus and a signal analysis method capable of reducing the deviation of the measurement start time of the signal under measurement by reducing the deviation between the trigger signal input timing and the latch timing of the trigger signal. It is to provide.

上記目的を達成するため、請求項1に記載の信号解析装置は、被測定信号を受信するRF部10と、クロックを発生するクロック発生部41と、入力される入力トリガ信号を、前記クロックの周期より短い時間で遅延させることで遅延トリガ信号を発生する遅延部42と、前記入力トリガ信号および前記遅延トリガ信号を、前記クロックでラッチして得られるそれぞれのラッチトリガ信号を出力するラッチ部43と、前記出力されたラッチトリガ信号に基づき、前記入力トリガ信号の入力タイミングを判定する判定部44と、前記判定部により判定された前記入力トリガ信号の入力タイミングで、前記RF部で受信された被測定信号の測定を開始する解析処理部20とを備えることを特徴とする。   In order to achieve the above object, the signal analyzing apparatus according to claim 1 is configured such that an RF unit 10 that receives a signal under measurement, a clock generation unit 41 that generates a clock, and an input trigger signal that is input are input to the clock signal. A delay unit 42 that generates a delay trigger signal by delaying it by a time shorter than a cycle; and a latch unit 43 that outputs each latch trigger signal obtained by latching the input trigger signal and the delay trigger signal with the clock; The determination unit 44 for determining the input timing of the input trigger signal based on the output latch trigger signal, and the measured signal received by the RF unit at the input timing of the input trigger signal determined by the determination unit And an analysis processing unit 20 for starting signal measurement.

このような信号解装置では、遅延部が、入力されたトリガ信号をクロックの周期より短い時間で遅延させた遅延トリガ信号を発生するので、クロックより高い、遅延量分の分解能を持つラッチトリガ信号を生成することができる。これにより判定部は、その分解能で入力トリガ信号の入力タイミングを判定することができる。その結果、入力トリガ信号の入力タイミングとその入力トリガ信号のラッチタイミングとのずれを小さくすることができる。   In such a signal analysis device, the delay unit generates a delayed trigger signal obtained by delaying the input trigger signal by a time shorter than the clock cycle. Therefore, the latch trigger signal having a resolution equivalent to the delay amount higher than the clock is generated. Can be generated. Thereby, the determination part can determine the input timing of an input trigger signal with the resolution. As a result, the difference between the input trigger signal input timing and the input trigger signal latch timing can be reduced.

請求項2に記載の信号解析装置は、請求項1に記載の信号解析装置において、前記遅延部は、直列に接続された複数の遅延素子を有し、前記ラッチ部は、前記入力トリガ信号をラッチして得られるラッチトリガ信号を出力する第1のラッチ素子と、前記複数の遅延素子からそれぞれ出力される前記遅延トリガ信号をラッチして得られるラッチトリガ信号を出力する複数の第2のラッチ素子とを有することを特徴とする。
これにより、遅延素子の個数分、分解能を高めることができる。
The signal analysis device according to claim 2 is the signal analysis device according to claim 1, wherein the delay unit includes a plurality of delay elements connected in series, and the latch unit receives the input trigger signal. A first latch element that outputs a latch trigger signal obtained by latching, and a plurality of second latch elements that output a latch trigger signal obtained by latching the delay trigger signals respectively output from the plurality of delay elements; It is characterized by having.
As a result, the resolution can be increased by the number of delay elements.

請求項3に記載の信号解析装置は、請求項2に記載の信号解析装置において、前記判定部は、前記ラッチ部により前記クロックで得られる前記ラッチトリガ信号の個数に応じて、前記トリガ信号の入力タイミングを判定することを特徴とする。   The signal analysis device according to claim 3 is the signal analysis device according to claim 2, wherein the determination unit is configured to input the trigger signal according to the number of the latch trigger signals obtained by the clock by the latch unit. The timing is determined.

請求項4に記載の信号解析装置は、請求項3に記載の信号解析装置において、前記ラッチ部で得られるそれぞれのラッチトリガ信号のデジタルデータの値が、最小桁の値から最大桁の値までの間に2回以上変動する値である場合、前記判定部は、その値を最小桁の値から最大桁の値までの間に1回以下で変動する所定の値に置き換える補正を行う補正部を有することを特徴とする。
これにより、本来検出されるべきでない、最小桁側から最大桁までの間に2回以上変動する値を、本来検出すべき値に置き換えて、その検出された値を所定の許容誤差範囲内の値とすることができる。
The signal analysis device according to claim 4 is the signal analysis device according to claim 3, wherein the value of the digital data of each latch trigger signal obtained by the latch unit is from the value of the minimum digit to the value of the maximum digit. If the value fluctuates twice or more in the meantime, the determination unit includes a correction unit that performs correction to replace the value with a predetermined value that fluctuates once or less between the minimum digit value and the maximum digit value. It is characterized by having.
As a result, a value that should not be detected and fluctuates twice or more between the minimum digit side and the maximum digit is replaced with a value that should be detected, and the detected value falls within a predetermined allowable error range. Can be a value.

上記目的を達成するため、請求項5に記載の信号解析方法は、被測定信号を受信し、クロックを発生し、入力される入力トリガ信号を、前記クロックの周期より短い時間で遅延させることで遅延トリガ信号を発生し、前記入力トリガ信号および前記遅延トリガ信号を、前記クロックでラッチして得られるそれぞれのラッチトリガ信号を出力し、前記出力されたラッチトリガ信号に基づき、前記入力トリガ信号の入力タイミングを判定し、前記判定された前記入力トリガ信号の入力タイミングで、前記RF部で受信された被測定信号の測定を開始することを特徴とする。   In order to achieve the above object, the signal analysis method according to claim 5 receives the signal under measurement, generates a clock, and delays the input trigger signal to be input in a time shorter than the period of the clock. A delayed trigger signal is generated, and the latch trigger signal obtained by latching the input trigger signal and the delayed trigger signal with the clock is output. Based on the output latch trigger signal, the input trigger signal input timing is output. And measurement of the signal under measurement received by the RF unit is started at the input timing of the determined input trigger signal.

以上、本発明に係る信号解析装置および信号解析方法によれば、トリガ信号の入力タイミングとそのトリガ信号のラッチタイミングとのずれを小さくすることにより、被測定信号の測定開始時刻のずれを小さくすることができる。   As described above, according to the signal analysis device and the signal analysis method according to the present invention, the deviation in the measurement start time of the signal under measurement is reduced by reducing the deviation between the input timing of the trigger signal and the latch timing of the trigger signal. be able to.

図1は、本発明の第1の実施形態に係る信号解析装置の機能的な構成を示すブロック図である。FIG. 1 is a block diagram showing a functional configuration of the signal analyzing apparatus according to the first embodiment of the present invention. 図2は、本実施形態に係る信号解析装置のハードウェアの構成を示すブロック図である。FIG. 2 is a block diagram illustrating a hardware configuration of the signal analysis apparatus according to the present embodiment. 図3は、制御部が、トリガ信号に基づいてRF信号のデジタルデータを生成する時のサンプリングのタイミングを示す。FIG. 3 shows sampling timing when the control unit generates digital data of the RF signal based on the trigger signal. 図4は、制御部の機能的な構成を示すブロック図である。FIG. 4 is a block diagram illustrating a functional configuration of the control unit. 図5は、遅延素子の入力データおよび出力データの例を示す。FIG. 5 shows an example of input data and output data of the delay element. 図6は、制御部の処理を示すフローチャートである。FIG. 6 is a flowchart showing processing of the control unit. 図7は、入力トリガ信号の入力タイミングが、t1からの遅延時間90°より小さい場合に、ラッチ部により生成される信号を示す。FIG. 7 shows a signal generated by the latch unit when the input timing of the input trigger signal is smaller than the delay time 90 ° from t1. 図8は、入力トリガ信号の入力タイミングが、t1からの遅延時間180°より小さい場合に、ラッチ部により生成される信号を示す。FIG. 8 shows a signal generated by the latch unit when the input timing of the input trigger signal is smaller than the delay time 180 ° from t1. 図9は、入力トリガ信号の入力タイミングが、t1からの遅延時間270°より小さい場合に、ラッチ部により生成される信号を示す。FIG. 9 shows a signal generated by the latch unit when the input timing of the input trigger signal is smaller than the delay time 270 ° from t1. 図10は、入力トリガ信号の入力タイミングが、t1からの遅延時間360°より小さい場合に、ラッチ部により生成される信号を示す。FIG. 10 shows a signal generated by the latch unit when the input timing of the input trigger signal is smaller than the delay time 360 ° from t1. 図11は、本実施形態による効果を概念的に示すグラフである。FIG. 11 is a graph conceptually showing the effect of this embodiment. 図12AおよびBは、トリガ実入力時間とトリガずれ検出量との関係を示す。12A and 12B show the relationship between the trigger actual input time and the trigger deviation detection amount. 図13は、2つの遷移域による重なり領域が発生する図12Bの状態を表す別の図である。FIG. 13 is another diagram illustrating the state of FIG. 12B in which an overlapping region is generated by two transition regions. 図14は、3つの遷移域による重なり領域が発生する状態を示す。FIG. 14 shows a state where an overlapping region is generated by three transition regions. 図15は、ラッチ部からの出力が取り得る値を示す表である。FIG. 15 is a table showing possible values that the output from the latch unit can take.

以下、図面を参照しながら、本発明の実施形態を説明する。   Hereinafter, embodiments of the present invention will be described with reference to the drawings.

1.第1の実施形態   1. First embodiment

1)信号解析装置の構成
図1は、本発明の第1の実施形態に係る信号解析装置(SA:Signal(Spectrum) Analyzer)の機能的な構成を示すブロック図である。信号解析装置SAは、RF部10、A/D変換部21、解析処理部20、表示部30、および制御部40を筐体50内に備え、筐体50には、操作部45およびトリガ信号入力端子48が設けられている。
1) Configuration of Signal Analysis Device FIG. 1 is a block diagram showing a functional configuration of a signal analysis device (SA: Signal (Spectrum) Analyzer) according to the first embodiment of the present invention. The signal analysis apparatus SA includes an RF unit 10, an A / D conversion unit 21, an analysis processing unit 20, a display unit 30, and a control unit 40 in a casing 50. The casing 50 includes an operation unit 45 and a trigger signal. An input terminal 48 is provided.

RF部10は、掃引部11、ローカル信号発生部12、およびミキサ部13を有し、入力RF信号を受信する。   The RF unit 10 includes a sweep unit 11, a local signal generation unit 12, and a mixer unit 13, and receives an input RF signal.

ローカル信号発生部12は、制御部40から掃引部11を介して測定周波数の中心周波数fcの指示を受けて、ローカル周波数(fc+fIF)のローカル信号を発振してミキサ部13へ送るようになっている。 The local signal generation unit 12 receives an instruction of the center frequency f c of the measurement frequency from the control unit 40 via the sweep unit 11, oscillates a local signal of the local frequency (f c + f IF ), and sends it to the mixer unit 13. It is like that.

ミキサ部13は、入力された入力RF信号とローカル周波数(fc+fIF)のローカル信号(あるいは基準周波数信号)とをミキシングして中間周波数(fIF±ΔFMax/2)の信号に変換して、当該中間周波数信号をA/D変換部21へ送るようになっている。 The mixer unit 13 mixes the input RF signal and the local signal (or reference frequency signal) of the local frequency (f c + f IF ), and converts them to a signal of the intermediate frequency (f IF ± ΔF Max / 2). Thus, the intermediate frequency signal is sent to the A / D converter 21.

A/D変換部21は、RF部10から出力される中間周波数信号(周波数:fIF±ΔFMax/2)を制御部40からの所定のクロックでデジタルデータに変換するようになっている。 The A / D conversion unit 21 converts the intermediate frequency signal (frequency: f IF ± ΔF Max / 2) output from the RF unit 10 into digital data with a predetermined clock from the control unit 40.

制御部40は、信号解析装置SA全体を制御するようになっている。特に、制御部40は、後述するように、トリガ信号入力端子48から入力されたトリガ信号を受けて、RF部10および解析処理部20による、被測定信号の測定処理(解析処理)の開始のタイミングを制御するようになっている。制御部40は、信号解析結果の表示部30における表示タイミングを制御するようになっている。   The control unit 40 controls the entire signal analysis device SA. In particular, the control unit 40 receives a trigger signal input from the trigger signal input terminal 48 and starts measurement processing (analysis processing) of the signal under measurement by the RF unit 10 and the analysis processing unit 20 as will be described later. The timing is controlled. The control unit 40 controls the display timing of the signal analysis result on the display unit 30.

解析処理部20は、例えば、元データ記憶部22、処理部23、検波部24、ログ変換部25、および記憶部26を有し、入力RF信号に対して信号解析処理を行うものである。   The analysis processing unit 20 includes, for example, an original data storage unit 22, a processing unit 23, a detection unit 24, a log conversion unit 25, and a storage unit 26, and performs signal analysis processing on an input RF signal.

元データ記憶部22は、A/D変換部21から出力されるデジタルデータ(振幅値)を、測定周波数、クロックの経過時間をアドレスとしたメモリ領域に、ほぼクロックと同じタイミングの書き込み信号により記憶するようになっている。記憶されたデジタルデータは、いわば時間領域のデータである。   The original data storage unit 22 stores the digital data (amplitude value) output from the A / D conversion unit 21 in the memory area with the measurement frequency and the elapsed time of the clock as an address by using a write signal at almost the same timing as the clock. It is supposed to be. The stored digital data is so-called time domain data.

処理部23は、操作部45から受けた、測定周波数fv、測定時間tvを受けて、元データ記憶部22から該当する測定周波数、およびクロックの経過時間の時間領域データ(デジタルデータ)を読み出すようになっている。   The processing unit 23 receives the measurement frequency fv and the measurement time tv received from the operation unit 45, and reads the corresponding measurement frequency and time domain data (digital data) of the clock elapsed time from the original data storage unit 22. It has become.

そして、処理部23は、例えば、受けた時間領域データを所定時間間隔でFFT(Fast Fourier Transform)処理して周波数領域データに変換して、操作部45から指定された測定帯域幅ΔFの範囲で所望の分解能帯域幅(RBW)で各周波数成分とその大きさを算出するようになっている。   Then, the processing unit 23 performs, for example, FFT (Fast Fourier Transform) processing on the received time domain data at a predetermined time interval to convert it into frequency domain data, and within the measurement bandwidth ΔF specified by the operation unit 45. Each frequency component and its size are calculated with a desired resolution bandwidth (RBW).

このとき、処理部23は、FFT処理する処理のタイミングの時間間隔をΔtとすると、測定周波数の時間領域データから各処理タイミングで時間窓ΔT(ΔT≧Δt)だけの時間領域データを元データ記憶部22から読み出してFFT処理するようになっている。   At this time, the processing unit 23 stores, as original data, time domain data corresponding to the time window ΔT (ΔT ≧ Δt) at each processing timing from the time domain data of the measurement frequency, where Δt is the time interval of the timing of the FFT processing. The data is read from the unit 22 and subjected to FFT processing.

そして、処理部23は、処理タイミングを1間隔Δtだけ時間窓Tごとずらしながら、測定時間のtvになるまで繰り返しFFT処理を行うようになっている。つまり、FFT処理部23は、m×Δt(例えば、mは、1〜tv/Δt)のタイミングで時間位置(アドレス)m×Δtを中心とした±ΔT/2間の時間領域データを読み出してFFT演算し、これをm=tv/Δtになるまで繰り返すようになっている。   Then, the processing unit 23 repeatedly performs the FFT processing until the measurement time reaches tv while shifting the processing timing by the time interval T by one interval Δt. That is, the FFT processing unit 23 reads out time domain data between ± ΔT / 2 centered on the time position (address) m × Δt at a timing of m × Δt (for example, m is 1 to tv / Δt). The FFT calculation is repeated until m = tv / Δt.

時間窓ΔTは、時間領域データを周波数領域データに変換するのに十分な時間である。極端な例では、1周期にも満たない時間領域データを周波数領域データに変換してもその周波数が分解能良く特定できないおそれがある。なお、タイミングの時間間隔Δtは、A/D変換部21のクロックと同じ周期であってもよい。   The time window ΔT is a time sufficient to convert time domain data into frequency domain data. In an extreme example, even if time domain data that is less than one cycle is converted into frequency domain data, the frequency may not be specified with good resolution. Note that the timing time interval Δt may be the same cycle as the clock of the A / D converter 21.

図1に示した構成では、解析処理部20がFFT処理を行うとしているが、これはあくまで一例であり、解析処理部20の処理方法がFFT処理に限定されるものではない。例えば、解析処理部20は、変調解析を行うものでもよく、Power vs Time、Frequency vs Time、Phase vs Time等の処理を行うものであってもよい。つまり、これらの解析処理方法も本発明に適用可能である。なお、これらの解析処理方法は、信号解析装置の当業者であれば理解できる方法なので、それらの詳細は割愛する。   In the configuration illustrated in FIG. 1, the analysis processing unit 20 performs the FFT process. However, this is merely an example, and the processing method of the analysis processing unit 20 is not limited to the FFT process. For example, the analysis processing unit 20 may perform modulation analysis, or may perform processing such as Power vs Time, Frequency vs Time, Phase vs Time, and the like. That is, these analysis processing methods can also be applied to the present invention. Note that these analysis processing methods are methods that can be understood by those skilled in the art of signal analysis devices, and therefore their details are omitted.

検波部24は、各周波数成分の大きさを、実効値、平均値、もしくはピーク値に変換して出力するようになっている。以下、これを「パワー」と言う。ログ変換部25は、検波部24からの出力を対数に圧縮して記憶部26へ送るようになっている。   The detector 24 converts the magnitude of each frequency component into an effective value, an average value, or a peak value and outputs it. Hereinafter, this is referred to as “power”. The log conversion unit 25 compresses the output from the detection unit 24 logarithmically and sends it to the storage unit 26.

記憶部26は、例えば、一方のアドレスを測定周波数fv、他方のアドレスを測定時間tvの経過とするメモリ領域に、該当する周波数成分のパワーを記憶するようになっている。   For example, the storage unit 26 stores the power of the corresponding frequency component in a memory area in which one address is the measurement frequency fv and the other address is the elapse of the measurement time tv.

表示部30は、記憶部26に記憶された測定周波数各成分のパワーを、例えば測定周波数を縦軸、測定時間を横軸とする座標に色パラメータとして表示するようになっている。   The display unit 30 displays the power of each component of the measurement frequency stored in the storage unit 26 as a color parameter, for example, at coordinates with the measurement frequency as the vertical axis and the measurement time as the horizontal axis.

図2は、本実施形態に係る信号解析装置SAのハードウェアの構成を示すブロック図である。   FIG. 2 is a block diagram showing a hardware configuration of the signal analyzing apparatus SA according to the present embodiment.

信号解析装置SAは、RF/IF回路10'、ADC(AD変換器)21'、FPGA(Field Programmable Gate Array)65を主に備える。   The signal analyzing device SA mainly includes an RF / IF circuit 10 ′, an ADC (AD converter) 21 ′, and an FPGA (Field Programmable Gate Array) 65.

RF/IF回路10'は、主に上記RF部10を実現する回路である。また、RF/IF回路10'は、被測定信号としてのRF信号を受信する他、例えば有線接続により被測定信号を受信することも可能に構成されている。   The RF / IF circuit 10 ′ is a circuit that mainly realizes the RF unit 10. Further, the RF / IF circuit 10 ′ is configured to receive an RF signal as a signal under measurement and also to receive the signal under measurement, for example, by a wired connection.

ADC21'は、上記したAD変換部21を実現する回路である。FPGA65は、AD変換部21以外の解析処理部20の各要素および制御部40を実現する回路である。   The ADC 21 ′ is a circuit that realizes the above-described AD conversion unit 21. The FPGA 65 is a circuit that implements each element of the analysis processing unit 20 other than the AD conversion unit 21 and the control unit 40.

2)信号解析装置SAの内部経路による遅延時間
信号解析装置SAの内部経路に起因して、信号解析装置SAに入力されてから、FPGA65やADC21'が処理するまでに遅延時間が発生する。例えばRF信号がRF/IF回路10'に入力されて受信処理が行われ、ADC21'に入力されるまでに遅延時間taが発生する。一方、トリガ信号入力端子48を介して信号解析装置SAに入力されたトリガ信号がFPGA65に入力されるまでに遅延時間tbが発生する。
2) Delay time due to the internal path of the signal analyzer SA Due to the internal path of the signal analyzer SA, a delay time occurs between the input to the signal analyzer SA and the processing by the FPGA 65 and ADC 21 ′. For example RF signal RF / IF circuit 10 'reception processing is input to is performed, ADC 21' delay time t a before it is input to occur. On the other hand, the trigger signal input through the trigger signal input terminal 48 to the signal analyzer SA delay time t b until the input is generated in FPGA65.

ここで、図3に示すようなRF信号およびトリガ信号が、RF/IF回路10'およびトリガ信号入力端子48にそれぞれ入力されたとする。このとき、FPGA65のクロックによりADC21'がデジタルデータを生成する時のサンプリングのタイミングを考える。   Here, it is assumed that the RF signal and the trigger signal as shown in FIG. 3 are input to the RF / IF circuit 10 ′ and the trigger signal input terminal 48, respectively. At this time, the sampling timing when the ADC 21 ′ generates digital data by the clock of the FPGA 65 is considered.

このサンプリングのタイミングを、RF信号およびトリガ信号上に黒丸(サンプリング点)で示す。この図からわかるように、サンプリング点が各トリガ信号を捉える(ラッチする)タイミングが、トリガ信号の実際の立上がりのタイミングから遅れる場合がある。   The sampling timing is indicated by black circles (sampling points) on the RF signal and the trigger signal. As can be seen from this figure, the timing at which the sampling point captures (latches) each trigger signal may be delayed from the actual rise timing of the trigger signal.

tdは、トリガ信号の実際の立上がりのタイミングと、ラッチタイミングとの時間差を示す。このtdは、サンプリング周波数、つまりトリガをラッチするFPGA65のクロック周波数により決定される。例えばクロック周波数が100MHzである場合、最大Max(td)は、以下の式で表せる。 t d indicates the time difference between the actual rise timing of the trigger signal and the latch timing. This t d is determined by the sampling frequency, that is, the clock frequency of the FPGA 65 that latches the trigger. For example, when the clock frequency is 100 MHz, the maximum Max (t d ) can be expressed by the following equation.

Max(td)= (1/100M)+ts = 10[ns]+ts Max (t d ) = (1 / 100M) + t s = 10 [ns] + t s

tsは、セットアップタイムであり、トリガ信号の立上がり開始から立上がり終了までにかかる時間である。 t s is a set-up time, the time it takes to finish rising from the start of the rise of the trigger signal.

上記の式より、上記tdは、以下の範囲をとる。 From the above equation, the above t d takes the following range.

ts≦td<10[ns]+ts t s ≤t d <10 [ns] + t s

tdがこの範囲のうちどの値をとるかはトリガ信号が入力されるまでわからない。この値tdは、トリガ信号の時間的な精度によって決まり、ラッチ周波数(クロック周波数)が100MHzである場合、±5[ns]の誤差が発生する。この誤差の分布は平均値を5[ns]とした一様分布をとると考えられる。 It is not known which value t d takes in this range until the trigger signal is input. This value t d is determined by the temporal accuracy of the trigger signal. When the latch frequency (clock frequency) is 100 MHz, an error of ± 5 [ns] occurs. This error distribution is considered to be a uniform distribution with an average value of 5 [ns].

ラッチの周波数、つまりFPGA65のクロック周波数を変えることなく、トリガ信号の時間的な精度を向上させることができれば、tdを小さくすることができ、高精度に信号を測定できることが期待できる。 Frequency of the latch, i.e. without changing the clock frequency of the FPGA65, if it is possible to improve the temporal accuracy of the trigger signal, it is possible to reduce the t d, it can be expected to be able to measure signal with high accuracy.

なお、RF信号の信号解析装置SAの入力端からADC21'の入力端までの遅延時間taと、トリガ信号のトリガ信号入力端子48からFPGA65の入力端までの遅延時間tbとの差であるta-tbは、別途の手段で補正されるので、本明細書ではこれについては言及しない。 The difference between the delay time t a from the input end of the RF signal analyzer SA to the input end of the ADC 21 ′ and the delay time t b from the trigger signal input terminal 48 of the trigger signal to the input end of the FPGA 65. Since t a -t b is corrected by a separate means, this is not mentioned in this specification.

3)トリガ信号の高分解能を実現する手段および方法
図4は、上記制御部40の機能的な構成を示すブロック図である。図6は、制御部40の処理を示すフローチャートである。以下では、図6に示すフローチャートの各処理のステップの順に、制御部40の構成を説明する。
3) Means and Method for Realizing High Resolution of Trigger Signal FIG. 4 is a block diagram showing a functional configuration of the control unit 40. FIG. 6 is a flowchart showing processing of the control unit 40. Below, the structure of the control part 40 is demonstrated in order of the step of each process of the flowchart shown in FIG.

制御部40は、クロック発生部41、遅延部42、ラッチ部43、および判定部44を備える。   The control unit 40 includes a clock generation unit 41, a delay unit 42, a latch unit 43, and a determination unit 44.

クロック発生部41は、FPGA65の動作クロック(以下、クロックclkという。)を発生する(ステップ101)。クロックclkは、上記のように例えば100MHzなど、MHzオーダの周波数を有する。   The clock generator 41 generates an operation clock for the FPGA 65 (hereinafter referred to as a clock clk) (step 101). As described above, the clock clk has a frequency on the order of MHz, such as 100 MHz.

遅延部42は、直列に接続された複数の遅延素子を含む。本実施形態では例えば4つの遅延素子42a、42b、42c、42dが設けられる。遅延素子42a〜42dは、公知の種々の回路で実現され、例えば、PLL(Phase Locked Loop)回路、D−FF(Delay Flip-Flop)等のラッチ回路、あるいは、インバータ回路により構成される。   Delay unit 42 includes a plurality of delay elements connected in series. In the present embodiment, for example, four delay elements 42a, 42b, 42c, and 42d are provided. The delay elements 42a to 42d are realized by various known circuits, and include, for example, a PLL (Phase Locked Loop) circuit, a latch circuit such as a D-FF (Delay Flip-Flop), or an inverter circuit.

図5は、遅延素子の入力データおよび出力データの例を示す。遅延素子は、入力タイミングからm [s]遅れたタイミングで、データを出力する。   FIG. 5 shows an example of input data and output data of the delay element. The delay element outputs data at a timing delayed by m [s] from the input timing.

遅延素子42a〜42dは、入力トリガ信号trgを、クロックclkの周期より短い時間でそれぞれ遅延させることで、遅延トリガ信号s_1, s_2, s_3, s_4(図4参照)を発生する(ステップ102)。各遅延トリガ信号s_1, s_2, s_3, s_4は、入力トリガ信号trgからm、2m、3m、4m [s]それぞれ遅延することになる。ここで、nを遅延素子の個数とした場合、クロック周期より高い分解能を得るためには、以下の式(a)または(b)を満たす必要がある。   The delay elements 42a to 42d generate the delay trigger signals s_1, s_2, s_3, and s_4 (see FIG. 4) by delaying the input trigger signal trg by a time shorter than the cycle of the clock clk (step 102). The delay trigger signals s_1, s_2, s_3, and s_4 are delayed from the input trigger signal trg by m, 2m, 3m, and 4m [s], respectively. Here, when n is the number of delay elements, the following formula (a) or (b) needs to be satisfied in order to obtain a resolution higher than the clock cycle.

m×n≦1/clk・・・(a)
m≦1/clk、かつ、m×n≦1/clk・・・(b)
(n:自然数)
m × n ≦ 1 / clk (a)
m ≦ 1 / clk and m × n ≦ 1 / clk (b)
(N: natural number)

ラッチ部43は、入力トリガ信号trg、および遅延部42から出力された各遅延トリガ信号s_1, s_2, s_3, s_4を、クロックclkでラッチして得られるそれぞれのラッチトリガ信号trg_ltc0, trg_ltc1, trg_ltc2, trg_ltc3, trg_ltc4を出力する(ステップ103)   The latch unit 43 latches the input trigger signal trg and the delayed trigger signals s_1, s_2, s_3, and s_4 output from the delay unit 42 with the clock clk, respectively. , trg_ltc4 is output (step 103)

具体的には、ラッチ部43は、複数のラッチ素子を含む。ラッチ素子43a、43b、43c、43d、43eは、遅延素子42a〜42dの数より1つ多く、5つ設けられている。ラッチ素子として、例えばD−FF素子が用いられる。   Specifically, the latch unit 43 includes a plurality of latch elements. There are five latch elements 43a, 43b, 43c, 43d, 43e, one more than the number of delay elements 42a-42d. For example, a D-FF element is used as the latch element.

ラッチ素子43aのD端子には、入力トリガ信号trgが入力される。
ラッチ素子43bのD端子には、遅延素子42aからの遅延トリガ信号s_1が入力される。
ラッチ素子43cのD端子には、遅延素子42bからの遅延トリガ信号s_2が入力される。
ラッチ素子43dのD端子には、遅延素子42cからの遅延トリガ信号s_3が入力される。
ラッチ素子43eのD端子には、遅延素子42dからの遅延トリガ信号s_4が入力される。
各ラッチ素子43a〜43eのクロック入力端子には、クロックclkが入力される。
The input trigger signal trg is input to the D terminal of the latch element 43a.
The delay trigger signal s_1 from the delay element 42a is input to the D terminal of the latch element 43b.
The delay trigger signal s_2 from the delay element 42b is input to the D terminal of the latch element 43c.
The delay trigger signal s_3 from the delay element 42c is input to the D terminal of the latch element 43d.
The delay trigger signal s_4 from the delay element 42d is input to the D terminal of the latch element 43e.
The clock clk is input to the clock input terminals of the latch elements 43a to 43e.

ラッチ素子43a〜43eでラッチされて得られるそれぞれのラッチトリガ信号trg_ltc0, trg_ltc1, trg_ltc2, trg_ltc3, trg_ltc4は、被判定信号として判定部44に入力される。   Respective latch trigger signals trg_ltc0, trg_ltc1, trg_ltc2, trg_ltc3, trg_ltc4 obtained by latching by the latch elements 43a to 43e are input to the determination unit 44 as signals to be determined.

判定部44は、取得した被判定信号に基づき、トリガ信号trgの入力タイミングを判定する(ステップ104)。制御部40は、この判定部44により得られた高分解能の入力トリガ信号trgの入力タイミングで、解析処理部20による処理、つまり被測定信号の測定を開始する。   The determination unit 44 determines the input timing of the trigger signal trg based on the acquired determination target signal (step 104). The control unit 40 starts processing by the analysis processing unit 20, that is, measurement of the signal under measurement, at the input timing of the high-resolution input trigger signal trg obtained by the determination unit 44.

判定部44は、特にラッチ素子43aが最初の入力トリガ信号trgをラッチしたことを契機とし、残りの4つのラッチ素子43b〜43eから出力されるラッチトリガ信号trg_ltc1〜trg_ltc4を、被判定信号として取得する。   The determination unit 44 acquires the latch trigger signals trg_ltc1 to trg_ltc4 output from the remaining four latch elements 43b to 43e as signals to be determined, particularly when the latch element 43a latches the first input trigger signal trg. .

4)ラッチ部43により生成される信号
a)入力トリガ信号trgの入力タイミングtgが、クロックclkの立上がりタイミングt1以降であって、t1からの遅延時間90°より小さい場合
4) Signal generated by the latch unit 43 a) When the input timing tg of the input trigger signal trg is after the rising timing t1 of the clock clk and is smaller than the delay time 90 ° from t1

図7は、入力トリガ信号trgの入力タイミングtgが、クロックclkの立上がりタイミングt1以降であって、t1からの遅延時間90°より小さい場合に、ラッチ部43により生成される信号を示す。   FIG. 7 shows a signal generated by the latch unit 43 when the input timing tg of the input trigger signal trg is after the rising timing t1 of the clock clk and is smaller than the delay time 90 ° from t1.

図に示すように、遅延トリガ信号s_1, s_2, s_3, s_4は、入力トリガ信号trgから順に所定時間遅延した信号となる。ラッチ素子43a〜43eは、これら入力トリガ信号trg、および遅延トリガ信号s_1, s_2, s_3, s_4を、クロックclkのタイミングt1の次の立上がりt2でラッチする。そうすると、図7の下に示すようなラッチトリガ信号trg_ltc0, trg_ltc1, trg_ltc2, trg_ltc3, trg_ltc4が生成される。遅延トリガ信号s_4は、タイミングt1より遅れるため、タイミングt1ではラッチされない。これにより、「01111」という値が出力が被判定信号として出力される。   As shown in the figure, the delayed trigger signals s_1, s_2, s_3, and s_4 are signals that are sequentially delayed from the input trigger signal trg for a predetermined time. The latch elements 43a to 43e latch the input trigger signal trg and the delayed trigger signals s_1, s_2, s_3, and s_4 at the next rising t2 after the timing t1 of the clock clk. Then, latch trigger signals trg_ltc0, trg_ltc1, trg_ltc2, trg_ltc3, trg_ltc4 as shown in the lower part of FIG. 7 are generated. Since the delay trigger signal s_4 is delayed from the timing t1, it is not latched at the timing t1. As a result, the value “01111” is output as the signal to be determined.

ここで、ラッチトリガ信号trg_ltc0は、常にt2でラッチされるので、この最小桁は常に「1」となる。判定部44は、上4桁のみに着目し、「01111」を「0111」として、この被判定信号を例えばそれらの加算分「3」とする。   Here, since the latch trigger signal trg_ltc0 is always latched at t2, the minimum digit is always “1”. The determination unit 44 pays attention to only the first four digits, sets “01111” to “0111”, and sets this determination target signal to “3”, for example.

判定部44は、例えば図示しない論理回路により、「3」に対応する判定結果を生成する。「3」に対応する判定結果とは、つまり、入力トリガ信号trgの入力タイミングtgが、t1≦tg<t1+90°であるというものである。   The determination unit 44 generates a determination result corresponding to “3” using, for example, a logic circuit (not shown). The determination result corresponding to “3” means that the input timing tg of the input trigger signal trg is t1 ≦ tg <t1 + 90 °.

b)入力トリガ信号trgの入力タイミングtgが、クロックclkの立上がりタイミングt1からの遅延時間90°以上であって、180°より小さい場合   b) When the input timing tg of the input trigger signal trg is a delay time of 90 ° or more from the rising timing t1 of the clock clk and smaller than 180 °

図8は、入力トリガ信号trgの入力タイミングtgが、クロックclkの立上がりタイミングt1からの遅延時間90°以上であって、180°より小さい場合に、ラッチ部43により生成される信号を示す。   FIG. 8 shows a signal generated by the latch unit 43 when the input timing tg of the input trigger signal trg is 90 ° or more from the rising timing t1 of the clock clk and smaller than 180 °.

この場合、遅延トリガ信号s_3, s_4が、タイミングt1より遅れるため、タイミングt1ではラッチされない。したがって、「00111」という出力が得られる。上記同様、上4桁のみに着目して「0011」=「2」という被判定信号が出力される。   In this case, since the delay trigger signals s_3 and s_4 are delayed from the timing t1, they are not latched at the timing t1. Therefore, an output “00111” is obtained. As described above, the determination target signal “0011” = “2” is output by paying attention to only the first four digits.

判定部44は、「2」に対応する判定結果を生成する。「2」に対応する判定結果とは、つまり、入力トリガ信号trgの入力タイミングtgが、t1+90°≦tg<t1+180°であるというものである。   The determination unit 44 generates a determination result corresponding to “2”. The determination result corresponding to “2” means that the input timing tg of the input trigger signal trg is t1 + 90 ° ≦ tg <t1 + 180 °.

c)入力トリガ信号trgの入力タイミングtgが、クロックclkの立上がりタイミングt1からの遅延時間180°以上であって、270°より小さい場合   c) When the input timing tg of the input trigger signal trg is a delay time of 180 ° or more from the rising timing t1 of the clock clk and smaller than 270 °

この場合、図9に示すように、遅延トリガ信号s_2, s_3, s_4が、タイミングt1より遅れるため、タイミングt1ではラッチされない。したがって、「00011」という出力が得られる。上記同様、上4桁のみに着目して「0001」=「1」という被判定信号が出力される。   In this case, as shown in FIG. 9, since the delayed trigger signals s_2, s_3, and s_4 are delayed from the timing t1, they are not latched at the timing t1. Therefore, an output “00011” is obtained. As described above, the determination target signal “0001” = “1” is output by paying attention to only the first four digits.

判定部44は、「1」に対応する判定結果を生成する。「1」に対応する判定結果とは、つまり、入力トリガ信号trgの入力タイミングtgが、t1+180°≦tg<t1+270°であるというものである。   The determination unit 44 generates a determination result corresponding to “1”. The determination result corresponding to “1” means that the input timing tg of the input trigger signal trg is t1 + 180 ° ≦ tg <t1 + 270 °.

d)入力トリガ信号trgの入力タイミングtgが、クロックclkの立上がりタイミングt1からの遅延時間270°以上であって、360°より小さい場合   d) When the input timing tg of the input trigger signal trg is a delay time of 270 ° or more from the rising timing t1 of the clock clk and smaller than 360 °

この場合、図10に示すように、遅延トリガ信号s_1, s_2, s_3, s_4が、タイミングt1より遅れるため、タイミングt1ではラッチされない。したがって、「00001」という出力が得られる。上記同様、上4桁のみに着目して「0000」=「0」という被判定信号が出力される。   In this case, as shown in FIG. 10, since the delayed trigger signals s_1, s_2, s_3, and s_4 are delayed from the timing t1, they are not latched at the timing t1. Therefore, an output “00001” is obtained. Similar to the above, the determination signal “0000” = “0” is output by paying attention to only the first four digits.

判定部44は、「0」に対応する判定結果を生成する。「0」に対応する判定結果とは、つまり、入力トリガ信号trgの入力タイミングtgが、t1+270°≦tg<t1+360°であるというものである。   The determination unit 44 generates a determination result corresponding to “0”. The determination result corresponding to “0” means that the input timing tg of the input trigger signal trg is t1 + 270 ° ≦ tg <t1 + 360 °.

以上のように、本実施形態では、遅延部42が、入力されたトリガ信号をクロックclkの周期より短い時間で遅延させた遅延トリガ信号s_1, s_2, s_3, s_4を発生するので、クロックclkより高い、遅延量分の分解能を持つラッチトリガ信号を生成することができる。これにより判定部44は、その分解能で入力トリガ信号trgの入力タイミングを判定することができる。その結果、入力トリガ信号trgの入力タイミングとその入力トリガ信号trgのラッチタイミングとのずれを小さくすることができ、制御部40は、高分解能のトリガ信号trgの入力タイミングで、被測定信号の測定を開始することができる。すなわち、測定開始時刻の誤差を小さくすることができる。   As described above, in this embodiment, the delay unit 42 generates the delayed trigger signals s_1, s_2, s_3, and s_4 obtained by delaying the input trigger signal by a time shorter than the cycle of the clock clk. A latch trigger signal having a high resolution corresponding to the delay amount can be generated. Thereby, the determination part 44 can determine the input timing of the input trigger signal trg with the resolution. As a result, the difference between the input timing of the input trigger signal trg and the latch timing of the input trigger signal trg can be reduced, and the control unit 40 measures the signal under measurement at the input timing of the high-resolution trigger signal trg. Can start. That is, the error in the measurement start time can be reduced.

本実施形態では、GHzレベルの高速な動作クロックを持つ、高価なADCやFPGA等のデバイスを使用することなく、高い分解能を得ることができる。   In the present embodiment, high resolution can be obtained without using an expensive ADC or FPGA device having a high-speed operation clock of GHz level.

図11は、本実施形態による効果を概念的に示すグラフである。横軸がトリガの実入力時間(実際の入力タイミング)を示し、縦軸がトリガの検出時間を示す。このグラフは、破線で示す1クロックが入力されてトリガが検出される間に、4つのトリガが検出されることを示している。つまり、本実施形態ではn=4であるので、クロックclkによる分解能の4倍の分解能を得ることができる。遅延素子の数nを増やすことにより、さらに高い分解能を得ることができる。実製品が取り得るnとしては、例えばn=8〜16である。   FIG. 11 is a graph conceptually showing the effect of this embodiment. The horizontal axis indicates the actual trigger input time (actual input timing), and the vertical axis indicates the trigger detection time. This graph shows that four triggers are detected while one trigger indicated by a broken line is input and a trigger is detected. That is, since n = 4 in this embodiment, it is possible to obtain a resolution that is four times the resolution of the clock clk. By increasing the number n of delay elements, higher resolution can be obtained. As n which a real product can take, it is n = 8-16, for example.

特に、MIMO(Multiple-Input Multiple-Output)技術を利用する通信システムでは、2つの送信アンテナから送信されるそれぞれの送信タイミングの誤差が、65ns以下と規格で定められている。また、その信号を受信する測定装置(例えば本実施形態のような信号解析装置SA)が持つ誤差(測定誤差)は25nsと規格で定められている。上記のように、時間差tdを十分に小さくすることができれば、25nsという測定誤差範囲を十分にクリアすることができる。 In particular, in a communication system using MIMO (Multiple-Input Multiple-Output) technology, an error in transmission timing transmitted from two transmission antennas is defined as 65 ns or less. In addition, an error (measurement error) of a measurement device that receives the signal (for example, a signal analysis device SA as in the present embodiment) is defined by the standard as 25 ns. As described above, if the time difference t d can be sufficiently reduced, the measurement error range of 25 ns can be sufficiently cleared.

2.第2の実施形態   2. Second embodiment

次に、本発明の第2の実施形態について説明する。これ以降の説明では、上記第1の実施形態に係る信号解析装置SAが含むハードウェアや機能ブロック等について同様のものは説明を簡略化または省略し、異なる点を中心に説明する。   Next, a second embodiment of the present invention will be described. In the following description, the same hardware and functional blocks included in the signal analysis apparatus SA according to the first embodiment will be simplified or omitted, and different points will be mainly described.

図12Aは、上記第1の実施形態において、トリガ実入力時間とトリガずれ検出量との関係を示す。横軸は、入力トリガ信号の立上がりの形状に相当する。縦軸は、上記のように遅延素子の数n=4である場合に、ラッチ素子43b〜43eからの出力の加算値(被判定信号)に相当する。   FIG. 12A shows the relationship between the trigger actual input time and the trigger deviation detection amount in the first embodiment. The horizontal axis corresponds to the rising shape of the input trigger signal. The vertical axis corresponds to the added value (determined signal) of the outputs from the latch elements 43b to 43e when the number n of delay elements is 4 as described above.

ハッチングで示す遷移域Sは、トリガ信号の立上がりの急峻さを示す領域であり、急峻なほどその遷移域Sの横幅は短く表される。図12Bに示すように、トリガ信号の立上がりが遅いほど、遷移域Sは広がる。遷移域Sが広すぎると、遷移域S同士が重なる領域S'が発生する。この重なり領域S'では、得られるビットが不安定になる。例えば遷移域S1とS2の重なり領域S'では、縦の矢印の範囲内の値、つまり「0000」、「0001」、「0010」、「0011」の4つの値を取り得る。   The transition area S indicated by hatching is an area indicating the steepness of the rising edge of the trigger signal. The steeper the horizontal width of the transition area S is expressed. As shown in FIG. 12B, the slower the trigger signal rises, the wider the transition region S becomes. If the transition region S is too wide, a region S ′ where the transition regions S overlap is generated. In this overlapping region S ′, the obtained bit becomes unstable. For example, in the overlapping region S ′ where the transition regions S1 and S2 overlap, the value within the range of the vertical arrow, that is, four values “0000”, “0001”, “0010”, and “0011” can be taken.

図13は、図12Bの状態を表す別の図である。例えば本来検出されるべき値が「0001」であったとしても、遷移域S1〜S4では、0と1が確定しておらず、0と1のどちらにも判定され得る状態にある。したがって、縦破線で示したタイミングでは「0000」、「0001」、「0010」、「0011」の4つの値が検出される可能性がある。   FIG. 13 is another diagram showing the state of FIG. 12B. For example, even if the value that should be detected originally is “0001”, 0 and 1 are not fixed in the transition regions S1 to S4, and both 0 and 1 can be determined. Therefore, four values of “0000”, “0001”, “0010”, and “0011” may be detected at the timing indicated by the vertical broken line.

ここで、これら4つの値のうち、「0010」の「010」は、最小桁の値から最大桁の値までの間に2回変動する値となっている。これは、本実施形態のアルゴリズム上は検出されるべきではない値である。本来検出されるべき値は、「0011」、「0000」や、あるいは、遅延素子の数n=8の場合、「0011111」、「00000011」等のように、最小桁の値から最大桁の値までの間に1回以下で変動する値である。   Of these four values, “010” of “0010” is a value that fluctuates twice between the value of the minimum digit and the value of the maximum digit. This is a value that should not be detected in the algorithm of the present embodiment. The value that should be detected is “0011”, “0000”, or when the number of delay elements is n = 8, such as “0011111”, “00000011”, etc. It is a value that fluctuates once or less until.

図15は、各ラッチ素子43b〜43eからの出力が取り得る値を示す表である。ハッチングで示す部分が、本来検出されるべきでない値である。「0010」の場合、本来検出されるべきラッチ素子43dの出力値0が1に遷移し、本来検出されるべきラッチ素子43eの出力値1が0に遷移した結果である。この状況は、ラッチ素子43dおよび43eの出力値の両方が不安定になり、ビットが互いに反転している状況である。   FIG. 15 is a table showing values that the outputs from the latch elements 43b to 43e can take. The portion indicated by hatching is a value that should not be detected originally. In the case of “0010”, the result is that the output value 0 of the latch element 43d that should be detected transitions to 1, and the output value 1 of the latch element 43e that should be detected transitions to 0. This situation is a situation in which both the output values of the latch elements 43d and 43e are unstable and the bits are inverted from each other.

また、もちろんこれらのうち一方の出力値のビットが反転する場合もある。例えば、本来検出されるべき値が「0001」の場合において、ラッチ素子43dのみの出力値0が1に反転すると、検出される値は「0011」となる。ラッチ素子43eのみの出力値1が0に反転すると、検出される値は「0000」となる。   Of course, the bit of one of these output values may be inverted. For example, when the value to be detected is “0001” and the output value 0 of only the latch element 43d is inverted to 1, the detected value is “0011”. When the output value 1 of only the latch element 43e is inverted to 0, the detected value becomes “0000”.

以上より、本来検出されるべき値が例えば「0001」の場合、回路上では、「0010」を含め上記4つの値を取り得る。しかし、「0010」は本来検出されるべき値ではないので、判定部44は、これを3つの「0000」=「0」、「0001」=「1」、「0011」=「2」の範囲内にあると推定することができる。具体的には、図15に示す表では、「0010」=「1'」は、「0001」=「1」に置き換えられる。すなわち、「0010」が検出された場合、それは「1」±1の許容誤差範囲内にあるとする。   From the above, when the value to be detected is “0001”, for example, the above four values including “0010” can be taken on the circuit. However, since “0010” is not a value that should be detected originally, the determination unit 44 sets three ranges “0000” = “0”, “0001” = “1”, and “0011” = “2”. It can be estimated that Specifically, in the table shown in FIG. 15, “0010” = “1 ′” is replaced with “0001” = “1”. That is, when “0010” is detected, it is assumed that it is within an allowable error range of “1” ± 1.

なお、判定部44は「0010」を「0011」や「0000」に置き換えるようにしてもよい。   Note that the determination unit 44 may replace “0010” with “0011” or “0000”.

以上のように、判定部44は、本来検出されるべきでない値を、本来検出されるべき値のうちいずれか所定の1つに置き換える補正を行う。この場合、判定部44は「補正部」として機能する。この補正は、論理回路またはソフトウェアのどちらでも実現可能である。   As described above, the determination unit 44 performs correction to replace a value that should not be detected originally with any one of the values that should be detected. In this case, the determination unit 44 functions as a “correction unit”. This correction can be realized by either a logic circuit or software.

従来の技術の分解能をm [s](=1/clk)とする。また、あるタイミングで重なる遷移域Sの数をx(:正の整数)、nを遅延素子の数とすると、分解能を以下の式で表すことができる。以下の式において、n>xのとき、分解能を向上させることができる。   The resolution of the conventional technique is m [s] (= 1 / clk). Further, when the number of transition regions S overlapping at a certain timing is x (: positive integer) and n is the number of delay elements, the resolution can be expressed by the following equation. In the following formula, when n> x, the resolution can be improved.

m/n±x×m/2n [s]   m / n ± x × m / 2n [s]

上記の例では、m/4±2×m/(2×4) [s](=1/(clk×4)±1/(clk×4))の分解能を得ることができる。すなわち、従来に比べ分解能が向上する。   In the above example, a resolution of m / 4 ± 2 × m / (2 × 4) [s] (= 1 / (clk × 4) ± 1 / (clk × 4)) can be obtained. That is, the resolution is improved as compared with the conventional case.

図15に示したように、判定部44は、「0010」が検出される場合に限られず、「0101」または「1010」が検出された場合、「0101」=「2'」を「0011」=「2」に置き換え、「1010」=「3'」を「0111」=「3」に置き換える。   As illustrated in FIG. 15, the determination unit 44 is not limited to the case where “0010” is detected, and when “0101” or “1010” is detected, “0101” = “2 ′” is set to “0011”. = Replace with “2” and replace “1010” = “3 ′” with “0111” = “3”.

以上の例は、あるタイミングで重なる遷移域Sの数が2であった。しかし、例えば図14に示すように、あるタイミングで重なる遷移域Sの数が3の場合も想定される。破線で示したタイミングでは、「0001」、「0000」、「0011」、「0010」、「0111」、「0101」、「0110」、「0100」の8つのうち、ラッチ部43の出力値はどれでも取り得る状態にある。このような場合であっても、分解能は、m/4±3×m/(2×4) [s](=1/(clk×4)±3/(clk×8))となり、向上する。   In the above example, the number of transition areas S that overlap at a certain timing is two. However, for example, as illustrated in FIG. 14, a case where the number of transition areas S that overlap at a certain timing is three is also assumed. At the timing indicated by the broken line, the output value of the latch unit 43 among the eight of “0001”, “0000”, “0011”, “0010”, “0111”, “0101”, “0110”, “0100” is Anything is ready. Even in such a case, the resolution is improved to m / 4 ± 3 × m / (2 × 4) [s] (= 1 / (clk × 4) ± 3 / (clk × 8)). .

3.その他の実施形態   3. Other embodiments

本発明は、以上説明した実施形態に限定されず、他の種々の実施形態を実現することができる。   The present invention is not limited to the embodiment described above, and other various embodiments can be realized.

上記実施形態に係る信号解析装置SAでは、FPGAが用いられたが、これに代えて、他のPLD(Programmable Logic Device)が用いられてもよいし、CPU(Central Processing Unit)が用いられてもよい。   In the signal analysis device SA according to the above embodiment, an FPGA is used. However, instead of this, another PLD (Programmable Logic Device) may be used, or a CPU (Central Processing Unit) may be used. Good.

遅延素子として、上記実施形態で示した素子の他、例えば同軸遅延線路が用いられてもよい。また、トロンボーン方式の同軸遅延線路のように、遅延量が可変な方式のものも用いることもできる。   As the delay element, for example, a coaxial delay line may be used in addition to the element shown in the above embodiment. Also, a system having a variable delay amount such as a trombone coaxial delay line can be used.

上記実施形態では、遅延部42の各遅延素子による遅延量が等間隔であったが、遅延部は、少なくとも2つの遅延量が異なるような遅延素子を備えていてもよい。   In the above embodiment, the delay amount by each delay element of the delay unit 42 is equal, but the delay unit may include at least two delay elements having different delay amounts.

以上説明した各形態の特徴部分のうち、少なくとも2つの特徴部分を組み合わせることも可能である。   It is also possible to combine at least two feature portions among the feature portions of each embodiment described above.

10…RF部
10'…RF/IF回路
20…解析処理部
40…制御部
41…クロック発生部
42…遅延部
42a〜42d…遅延素子
43…ラッチ部
43a〜43e…ラッチ素子
44…判定部
48…トリガ信号入力端子
SA…信号解析装置
DESCRIPTION OF SYMBOLS 10 ... RF part 10 '... RF / IF circuit 20 ... Analysis processing part 40 ... Control part 41 ... Clock generation part 42 ... Delay part 42a-42d ... Delay element 43 ... Latch part 43a-43e ... Latch element 44 ... Determination part 48 ... Trigger signal input terminal SA ... Signal analysis device

Claims (2)

被測定信号を受信するRF部(10)と、
クロックを発生するクロック発生部(41)と、
直列に接続された複数の遅延素子を有し、入力される入力トリガ信号を、前記クロックの周期より短い時間で遅延させることで遅延トリガ信号を発生する遅延部(42)と、
前記入力トリガ信号を前記クロックでラッチして得られるラッチトリガ信号を出力する第1のラッチ素子と、前記複数の遅延素子からそれぞれ出力される前記遅延トリガ信号を前記クロックでラッチして得られるラッチトリガ信号を出力する複数の第2のラッチ素子とを有するラッチ部(43)と、
前記ラッチ部により前記クロックで得られる前記ラッチトリガ信号の個数に応じて、前記入力トリガ信号の入力タイミングを判定する判定部(44)と、
前記判定部により判定された前記入力トリガ信号の入力タイミングで、前記RF部で受信された被測定信号の測定を開始する解析処理部(20)とを備え
前記ラッチ部で得られるそれぞれのラッチトリガ信号のデジタルデータの値が、最小桁の値から最大桁の値までの間に2回以上変動する値である場合、前記判定部は、その値を最小桁の値から最大桁の値までの間に1回以下で変動する所定の値に置き換える補正を行う補正部を有する
信号解析装置。
An RF unit (10) for receiving a signal under measurement;
A clock generator (41) for generating a clock;
A delay unit (42) having a plurality of delay elements connected in series and generating an input trigger signal by delaying an input trigger signal by a time shorter than the period of the clock;
A first latch element that outputs a latch trigger signal obtained by latching the input trigger signal with the clock, and a latch trigger signal obtained by latching the delay trigger signal output from each of the plurality of delay elements with the clock. A latch unit (43) having a plurality of second latch elements that output
A determination unit (44) for determining an input timing of the input trigger signal according to the number of the latch trigger signals obtained by the clock by the latch unit ;
An analysis processing unit (20) for starting measurement of the signal under measurement received by the RF unit at the input timing of the input trigger signal determined by the determination unit ;
When the value of the digital data of each latch trigger signal obtained by the latch unit is a value that fluctuates twice or more between the minimum digit value and the maximum digit value, the determination unit sets the value to the minimum digit The signal analysis apparatus which has a correction | amendment part which performs correction | amendment substituted by the predetermined value which fluctuates 1 time or less between the value of 1 and the value of the largest digit
信号解析装置による信号解析方法であって、
被測定信号を受信し、
クロックを発生し、
直列に接続された複数の遅延素子により、入力される入力トリガ信号を、前記クロックの周期より短い時間で遅延させることで遅延トリガ信号を発生し、
第1のラッチ素子および複数の第2のラッチ素子を有するラッチ部のうち、前記第1のラッチ素子により、前記入力トリガ信号を前記クロックでラッチして得られるラッチトリガ信号を出力し、
前記ラッチ部のうち前記複数の第2のラッチ素子により、前記複数の遅延素子からそれぞれ出力される前記遅延トリガ信号を前記クロックでラッチして得られるラッチトリガ信号を出力し、
前記ラッチ部により前記クロックで得られる前記ラッチトリガ信号の個数に応じて、前記入力トリガ信号の入力タイミングを判定し、
前記判定された前記入力トリガ信号の入力タイミングで、前記受信された被測定信号の測定を開始し、
前記ラッチ部で得られるそれぞれのラッチトリガ信号のデジタルデータの値が、最小桁の値から最大桁の値までの間に2回以上変動する値である場合、前記判定のステップでは、その値を最小桁の値から最大桁の値までの間に1回以下で変動する所定の値に置き換える補正を行う
ことを特徴とする信号解析方法。
A signal analysis method using a signal analyzer,
Receive the signal under measurement,
Generate clock,
A delay trigger signal is generated by delaying an input trigger signal inputted by a plurality of delay elements connected in series in a time shorter than the cycle of the clock,
Of the latch unit having a first latch element and a plurality of second latch elements, the first latch element outputs a latch trigger signal obtained by latching the input trigger signal with the clock;
A latch trigger signal obtained by latching the delay trigger signal output from each of the plurality of delay elements with the clock by the plurality of second latch elements in the latch unit;
According to the number of latch trigger signals obtained by the clock by the latch unit , determine the input timing of the input trigger signal,
Wherein at the input timing of the determined the input trigger signal, to initiate the measurement of the received signal to be measured,
When the value of the digital data of each latch trigger signal obtained by the latch unit is a value that fluctuates twice or more between the value of the minimum digit and the value of the maximum digit, the value is minimized in the determination step. A signal analysis method, wherein correction is performed by replacing with a predetermined value that fluctuates once or less between a digit value and a maximum digit value .
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