JP5572959B2 - Semiconductor memory device, structure, and manufacturing method - Google Patents
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Description
本発明は、半導体記憶装置、構造、及び製造方法に関する。 The present invention relates to a semiconductor memory device, a structure, and a manufacturing method.
現在市場で主流となっている不揮発性メモリは、フラッシュメモリやSONOS(Silicon Oxide Nitride Oxide Semiconductor:シリコン窒化膜半導体)メモリに代表されるようにチャネル部の上方に配置された絶縁膜内部に蓄えた電荷により、半導体トランジスタの閾値電圧を変化させる技術を用いて実現されている。
大容量化を推進するためには微細化が不可欠であるが、近年電荷蓄積機能のない半導体トランジスタ単体の微細化でさえ困難になってきている。
Non-volatile memory, which is currently the mainstream in the market, is stored inside an insulating film placed above the channel, as represented by flash memory and SONOS (Silicon Oxide Nitride Oxide Semiconductor) memory. This is realized by using a technique for changing the threshold voltage of the semiconductor transistor by electric charge.
Miniaturization is indispensable for promoting the increase in capacity, but in recent years it has become difficult even to miniaturize a single semiconductor transistor having no charge storage function.
そこで、トランジスタは読み書きするメモリセルを選択するスイッチ機能だけを担い、DRAM(Dynamic Random Access Memory:一定クロックタイム後に記憶内容が消滅する、書き換え可能なメモリ)と同様に記憶素子は分離して、それぞれに微細化を進め大容量化を継続させる検討が進められている。 Therefore, the transistor is only responsible for the switching function to select the memory cell to be read and written, and the memory elements are separated in the same way as DRAM (Dynamic Random Access Memory: rewritable memory whose stored contents disappear after a certain clock time). In recent years, studies are underway to continue miniaturization by further miniaturization.
情報記憶機能を継続的に微細化するにあたっては、電気抵抗を何らかの電気的刺激によって2値以上切り替えられる電子素子を用いた抵抗変化素子を記憶素子として用いることが考えられる。DRAMのような容量(キャパシタンス)に電荷を蓄積する方式では、微細化による蓄積電荷量の減少に伴い信号電圧が低くなることが不可避であるが、電気抵抗は一般的に微細化しても有限の値をもつ場合が多く、抵抗値を変化させる原理と材料があれば微細化を継続するためには有利だと考えられているからである。
このような抵抗変化素子の動作は、低抵抗なオン状態と高抵抗なオフ状態とを切替えるスイッチング動作であり、例えば図3に示す配線1と配線2との相互接続を行うスイッチや、LSI(Large Scale Integration:大集積)回路内の配線構成の切替え機に適用することも原理的には可能である。
図3は、2つの配線を相互接続するスイッチを示す図である。
When the information storage function is continuously miniaturized, it is conceivable to use, as the storage element, a resistance change element using an electronic element whose electrical resistance can be switched by two or more values by some electrical stimulation. In a method of storing charges in a capacitance (capacitance) such as DRAM, it is inevitable that the signal voltage decreases as the amount of stored charges decreases due to miniaturization. This is because it is considered that it is advantageous to continue miniaturization if there is a principle and material that changes the resistance value.
Such an operation of the variable resistance element is a switching operation for switching between a low-resistance ON state and a high-resistance OFF state. For example, a switch for interconnecting the
FIG. 3 is a diagram illustrating a switch that interconnects two wirings.
電気抵抗を電気的刺激によって変化させる技術には、既存技術が複数挙げられる。その中でも最もよく研究されている技術は、カルコゲナイド半導体にパルス電流を流すことにより、結晶相(アモルファスか結晶)を切り替え、それぞれの結晶相の電気抵抗値に2〜3桁の差があることを利用した記憶装置で、一般的には相変化メモリと呼ばれている。 There are a plurality of existing techniques for changing the electrical resistance by electrical stimulation. Among these, the most well-studied technology is to switch the crystalline phase (amorphous or crystalline) by passing a pulse current through the chalcogenide semiconductor, and that there is a difference of 2 to 3 digits in the electrical resistance value of each crystalline phase. This is a storage device used and is generally called a phase change memory.
一方、金属酸化物を電極で挟んだ金属/金属酸化物/金属(以下、MIM型と呼ぶ)構造でも大きな電圧や電流を印加することにより抵抗変化をおこすことが知られている。本発明はこのMIM型素子に関するものである。 On the other hand, it is known that even when a metal / metal oxide / metal (hereinafter referred to as MIM type) structure in which a metal oxide is sandwiched between electrodes is applied, a resistance change is caused by applying a large voltage or current. The present invention relates to this MIM type element.
図4は、MIM型抵抗変化素子断面の模式図である。
同図は、材料内に形成される低抵抗な経路のイメージを示している。
同図において、1は上部の第1電極、2は結晶でもアモルファスでもよく、3は下部の第2電極、4は電流経路である。
例えば、ソリッド ステイト エレクトロニクス 第7巻、785〜797頁、(Solid State Electronics, Vol. 7 , P.785-797, 1964.)に、ニッケル酸化物(NiO)を用いた抵抗変化素子が報告されているように、1950年から1960年代にわたって既に電圧や電流で抵抗値が変化する現象が様々な材料について研究報告されている。
このMIM型の抵抗変化素子の電流電圧特性を図5(a)、(b)に示す。
FIG. 4 is a schematic view of a cross section of the MIM variable resistance element.
This figure shows an image of a low resistance path formed in the material.
In the figure, 1 may be an upper first electrode, 2 may be crystalline or amorphous, 3 is a lower second electrode, and 4 is a current path.
For example, a variable resistance element using nickel oxide (NiO) was reported in Solid State Electronics Vol. 7, pp. 785-797 (Solid State Electronics, Vol. 7, P.785-797, 1964.). As in the 1950s and 1960s, various materials have been reported to study the phenomenon of resistance changes with voltage and current.
The current-voltage characteristics of this MIM type resistance change element are shown in FIGS.
図5(a)は、オフからオンに変化する様子を示し、図5(b)は、オンからオフに変化する様子をそれぞれ示す。図5(a)、(b)において、横軸は電圧を示し、縦軸は電流を示す。
図5(a)、(b)に示す素子は、電源を切っても高抵抗なオフ状態または低抵抗なオン状態の特性を不揮発的に維持するが、必要に応じて所定の電圧・電流刺激を印加することにより抵抗状態を切替えることができる。
高抵抗なオフ状態の素子に対して閾値電圧Vt1より大きい電圧を印加すると低抵抗なオン状態に変化し、図5(b)の電気特性を示すようになる。
FIG. 5A shows a state of changing from OFF to ON, and FIG. 5B shows a state of changing from ON to OFF. 5A and 5B, the horizontal axis represents voltage, and the vertical axis represents current.
The elements shown in FIGS. 5 (a) and 5 (b) maintain the high resistance OFF state or the low resistance ON state characteristics in a nonvolatile manner even when the power is turned off. The resistance state can be switched by applying.
When a voltage higher than the threshold voltage V t1 is applied to an element in a high resistance off state, the element changes to a low resistance on state, and the electrical characteristics shown in FIG.
次に、図5(b)のオン状態の素子に対して閾値電圧Vt2より大きい電圧を印加すると高抵抗なオフ状態に変化し、図5(a)の電気特性に戻る。図5(a)に示した状態と図5(b)に示した状態との間を繰り返し切り替える動作が可能であり、この特性を回路切替え用の不揮発性メモリセルあるいは不揮発性スイッチとして利用することができる。 Next, when a voltage larger than the threshold voltage V t2 is applied to the on-state element of FIG. 5B, the state changes to a high-resistance off state, and the electrical characteristics of FIG. 5A are restored. It is possible to repeatedly switch between the state shown in FIG. 5A and the state shown in FIG. 5B, and use this characteristic as a nonvolatile memory cell or nonvolatile switch for circuit switching. Can do.
図5(a)では、高抵抗のオフ状態のときに閾値電圧Vt1より大きい電圧を印加すると低抵抗のオンに切り替わる様子を示し、図5(b)では、低抵抗のオン状態のときに閾値電圧Vt2より大きい電圧を印加すると高抵抗のオフに切り替わる様子を示している。
ここで、低抵抗とは例えば抵抗率が数Ωmのオーダーを意味し、高抵抗とは例えば、抵抗率が数MΩmのオーダーを意味する。
FIG. 5A shows a state in which a low resistance is turned on when a voltage higher than the threshold voltage V t1 is applied in a high resistance off state, and FIG. 5B shows a state in which the low resistance is in an on state. A state in which the high resistance is switched off when a voltage higher than the threshold voltage V t2 is applied is shown.
Here, low resistance means, for example, the order of resistivity of several Ωm, and high resistance means, for example, the order of resistivity of several MΩm.
金属酸化物を含むMIM型の抵抗変化素子において、低抵抗状態を担う電流経路を図6に模式的に示す。
図6に示したように、電極面内全体に形成されるわけではなく、およそ数nm、大きくても数十nm程度の直径の局所的な電流経路4によっている点に特徴がある。
FIG. 6 schematically shows a current path that assumes a low resistance state in a MIM type resistance change element including a metal oxide.
As shown in FIG. 6, it is not formed in the entire electrode surface, but is characterized by a local
図7は、電流経路抵抗変化材料として前述のソリッド ステート エレクトロニクスに記載された素子と同様に、NiOを用いて電極で挟んだ平行平板型素子の低抵抗状態の抵抗値の電極面積依存性を示す。
同図において、横軸は面積を示し、縦軸は抵抗値を示す(縦軸横軸共に対数軸である。)。
図7は、低抵抗状態の抵抗値は電極面積にほとんど依存しないことを示しており、低抵抗状態が局所的に形成された電流経路によって担われていることを明確に示している。
このような電流経路は、特定の結晶構造を有する箇所で優先的に生じる。これとは逆に、NiOのような材料の場合、酸化物薄膜全体が完全に一様な非結晶(アモルファス)相である場合、結晶化した薄膜に比べ電流経路が形成されにくい。特にNiOにおいて、電流経路が形成されにくい理由は、電荷担体の移動がホッピング伝導で支配されており、結晶性の乱れによりホッピング確率が全体として低下するためである。
FIG. 7 shows the electrode area dependency of the resistance value in the low resistance state of a parallel plate type element sandwiched between electrodes using NiO, as in the element described in the above-mentioned solid state electronics as a current path resistance change material. .
In the figure, the horizontal axis indicates the area, and the vertical axis indicates the resistance value (both the vertical axis and the horizontal axis are logarithmic axes).
FIG. 7 shows that the resistance value in the low resistance state hardly depends on the electrode area, and clearly shows that the low resistance state is carried by a locally formed current path.
Such a current path is preferentially generated at a portion having a specific crystal structure. On the contrary, in the case of a material such as NiO, when the whole oxide thin film is a completely uniform amorphous (amorphous) phase, it is difficult to form a current path as compared with a crystallized thin film. Particularly in NiO, the reason why a current path is difficult to form is that the movement of charge carriers is governed by hopping conduction, and the hopping probability decreases as a whole due to disorder of crystallinity.
また、スイッチ素子として用いる場合、素子の高抵抗状態は、メモリ素子に比べ1000倍以上の安定な高抵抗状態を実現する必要があり、経路形成される位置を空間的に限定することがより重要になる。 Also, when used as a switch element, the high resistance state of the element needs to realize a stable high resistance state more than 1000 times that of the memory element, and it is more important to spatially limit the position where the path is formed. become.
ここで、半導体記憶素子に関連する技術の一例が特許文献1〜5に記載されている。
特許文献1の強誘電体素子は、「絶縁膜上に形成された第一電極と、第一電極上に形成された強誘電体膜と、強誘電体膜上に形成された第二電極と、を備えた強誘電体素子であって、強誘電体膜の近傍に、強誘電体膜と同一組成であって結晶性が異なる膜が形成されて」ている。
Here,
The ferroelectric element disclosed in
特許文献1に記載の強誘電体素子によれば、強誘電体素子あるいは強誘電体メモリにおいてキャパシタ周縁のエッチングダメージによる特性劣化を防止し、かつキャパシタ周囲の強誘電体に電界が及ぶことによる悪影響を防止することができるとしている。
According to the ferroelectric element described in
特許文献2のメモリ素子は、「下部電極、上部電極、および上部電極と下部電極との間に位置し、多孔性物質を含み、金属ナノ粒子または金属イオンを含むナノチャンネルを有するメモリ層を備える」ものである。
The memory element of
特許文献2に記載のメモリ素子によれば、不揮発性特性を有し、集積度に優れて高容量の実現が可能であり、製造工程が単純であり、製造コストが低いうえ、ナノチャンネル内に金属ナノ粒子または金属イオンが存在するので電荷移動経路が相対的に規則的であって優れた再現性を有しかつ性能に一貫性があるという利点を持つとしている。
According to the memory element described in
特許文献3のメモリ素子は、「金属/半導体/金属(MSM)バイナリスイッチメモリ素子であって、抵抗メモリ下部電極と、上記抵抗メモリ下部電極上に設けられた抵抗メモリ物質と、上記抵抗メモリ物質上に設けられた抵抗メモリ上部電極と、上記抵抗メモリ上部電極上に設けられたMSM下部電極と、上記MSM下部電極上に設けられた半導体層と、上記半導体層上に設けられたMSM上部電極と、」で構成されている。
The memory element of
特許文献3に記載のメモリ素子によれば、クロスポイントメモリアレイにおける、回り込み電流に起因する読み取り障害を防止することができるとしている。
According to the memory element described in
特許文献4の非晶質合金酸化層を含む不揮発性メモリ素子は、「不揮発性半導体メモリ素子において、下部電極と、下部電極上に非晶質合金酸化物を含んで形成された酸化層と、酸化層上に形成された上部電極とを備える」ものである。
The non-volatile memory element including the amorphous alloy oxide layer of
特許文献4に記載の非晶質合金酸化層を含む不揮発性メモリ素子によれば、不揮発性メモリの構造が全体的に非常に簡単なので、これをアレイ構造により形成する場合、従来の一般的なDRAM製造工程など、一般的に周知の半導体製造工程を利用して容易に形成することができるとしている。
According to the non-volatile memory element including the amorphous alloy oxide layer described in
特許文献5の多層抵抗変化素子アレイは、「第1の面上に並ぶように配置されたK個(Kは自然数)の第1電極からなる第1電極群層と、第2の面上に並ぶように配置されたL個(Lは自然数)の第2電極からなる第2電極群層と、電気パルスの印加により電気抵抗値が変化する1以上の抵抗変化体と、K個の第1電極にそれぞれ電気的に接続されたK個の第1引き出しプラグからなる第1プラグ群と、L個の第2電極にそれぞれ電気的に接続されたL個の第2引き出しプラグからなる第2プラグ群と、アクセス機構と、を備え、K個の第1電極とL個の第2電極とが積層方向から見て互いにそれぞれ交差するようにして、第1電極群層と第2電極群層とが互いに間隔を有して交互に合計3以上積層され、K個の第1電極とL個の第2電極との積層方向から見た交点における第1電極と第2電極との間に抵抗変化体が形成され、合計3以上の第1電極群層及び第2電極群層に対応して合計3以上の第1プラグ群及び第2プラグ群が形成され、全ての第1引き出しプラグ及び第2引き出しプラグは多層抵抗変化素子アレイの表面に達するように形成され、アクセス機構は、全ての第1プラグ群に対し一部の第1プラグ群毎にアクセスしかつ一部の第1プラグ群の全ての第1引き出しプラグに対し同時に接触及び離隔して全ての第1引き出しプラグと個々に電気的に導通及び遮断することが可能であり、並びに全ての第2プラグ群に対し一部の第2プラグ群毎にアクセスしかつ一部の第2プラグ群の全ての第2引き出しプラグに対し同時に接触及び離隔して全ての第2引き出しプラグと個々に電気的に導通及び遮断することが可能であるように」構成されている。 The multi-layered variable resistance element array of Patent Document 5 is “a first electrode group layer made up of K (K is a natural number) first electrodes arranged on the first surface and a second surface. A second electrode group layer composed of L (L is a natural number) second electrodes arranged so as to be lined up, one or more resistance change bodies whose electric resistance values change by application of an electric pulse, and K first A first plug group comprising K first lead plugs electrically connected to the electrodes, respectively, and a second plug comprising L second lead plugs electrically connected to the L second electrodes, respectively. A first electrode group layer and an access mechanism, wherein the first electrode group layer and the second electrode group layer are arranged such that the K first electrodes and the L second electrodes intersect with each other when viewed from the stacking direction. Are alternately stacked with a space between each other, and a total of three or more K electrodes, L second electrodes, A resistance change body is formed between the first electrode and the second electrode at the intersection point when viewed from the stacking direction, and a total of three or more first electrodes corresponding to a total of three or more first electrode group layers and second electrode group layers. Plug groups and second plug groups are formed, all the first lead plugs and second lead plugs are formed so as to reach the surface of the multilayer variable resistance element array, and the access mechanism is identical to all the first plug groups. Access to each first plug group of the part, and simultaneously contact and separate all the first drawer plugs of some of the first plug groups to electrically connect and disconnect all the first drawer plugs individually. All the second plug groups can be accessed every part of the second plug group and all the second lead plugs of the part of the second plug group can be simultaneously contacted and separated from all the second plug groups. With the second drawer plug S to be so "configuration so it is possible to electrically conductive and blocking.
特許文献5に記載の多層抵抗変化素子アレによれば、アクセス機構が簡素でアクセス速度が速い、多層抵抗変化素子アレイ、抵抗変化装置、多層不揮発性記憶素子アレイ、及び不揮発性記憶装置を提供できるという効果を奏するとしている。 According to the multilayer variable resistance element array described in Patent Document 5, it is possible to provide a multilayer variable resistance element array, a variable resistance device, a multilayer nonvolatile memory element array, and a nonvolatile memory device with a simple access mechanism and high access speed. It is said that there is an effect.
一般に、金属酸化物層を含む抵抗変化型不揮発性記憶素子においては、酸化物層は一様なアモルファス膜か多結晶膜、あるいはそれらの積層構造のいずれかから構成されていた。抵抗変化現象は、特定の化学組成と結晶構造の両条件がそろった箇所で生じるが、そのような箇所を形成する空間的な位置や、その数を制御することは難しく、素子によってばらつくため、特性ばらつきが生じていた。特に素子をドライエッチ等で整形する際、抵抗変化材料層の加工端面に生じるダメージにより、スイッチ特性が劣化する問題があった。
特許文献1〜5に開示された技術でも同様の問題があった。
In general, in a variable resistance nonvolatile memory element including a metal oxide layer, the oxide layer is composed of either a uniform amorphous film, a polycrystalline film, or a laminated structure thereof. The resistance change phenomenon occurs in a place where both conditions of specific chemical composition and crystal structure are met, but it is difficult to control the spatial position and the number of such places and vary depending on the element. Variation in characteristics occurred. In particular, when the element is shaped by dry etching or the like, there is a problem that the switch characteristics are deteriorated due to damage generated on the processed end face of the variable resistance material layer.
The techniques disclosed in
そこで、本発明の目的は、抵抗変化型不揮発性記憶素子における、高い動作率を得ることができ素子間の特性ばらつきを抑制することができる半導体記憶装置、構造、及び製造方法を提供することにある。 Accordingly, an object of the present invention is to provide a semiconductor memory device, a structure, and a manufacturing method that can obtain a high operation rate and can suppress variation in characteristics between elements in a variable resistance nonvolatile memory element. is there.
本発明に係る装置は、第1の電極と、前記第1の電極に対向する第2の電極と、前記第1の電極及び前記第2の電極の間に設けられ抵抗変化を示す金属酸化物と、を備え、前記金属酸化物は、結晶相と前記結晶相の外周に位置するアモルファス相との両相を含み、前記アモルファス相と前記結晶相とに含まれる金属元素の体積密度が一致しており、前記結晶相は前記第1の電極および前記第2の電極に接触していることを特徴とする。 The apparatus according to the present invention includes a first electrode, a second electrode facing the first electrode, and a metal oxide provided between the first electrode and the second electrode and exhibiting a resistance change. And the metal oxide includes both a crystalline phase and an amorphous phase located on an outer periphery of the crystalline phase, and the volume densities of the metal elements contained in the amorphous phase and the crystalline phase are the same. The crystal phase is in contact with the first electrode and the second electrode.
本発明に係る構造は、結晶相と前記結晶相の外周に位置するアモルファス相との両相を含み、前記アモルファス相と前記結晶相とに含まれる金属元素の体積密度が一致し、抵抗変化を示す金属酸化物を、第1の電極と第1の電極に対向する第2の電極で挟んだことを特徴とする。
Structure according to the present invention includes both phases of the amorphous phase which is positioned on the outer periphery of the crystalline phase and the crystalline phase, the volume density of the metal elements contained in said crystal phase and the amorphous phase is matched, the resistance change The metal oxide shown is sandwiched between a first electrode and a second electrode facing the first electrode.
本発明に係る製造方法は、下部電極の上にアモルファス状態の抵抗変化材料を形成する工程、前記抵抗変化材料の抵抗変化素子を形成すべき箇所に電磁波もしくは粒子線を照射することにより前記抵抗変化素子を形成する工程、前記抵抗変化材料の上に上部電極を形成する工程、を備えたことを特徴とする。 The manufacturing method according to the present invention includes a step of forming an amorphous variable resistance material on a lower electrode, and irradiating a portion where the variable resistance element of the variable resistance material is to be formed with an electromagnetic wave or a particle beam to change the resistance. A step of forming an element; and a step of forming an upper electrode on the variable resistance material.
本発明によれば、抵抗変化型不揮発性記憶素子における、素子間の特性ばらつきを抑制することができる半導体記憶装置、構造、及び製造方法の提供を実現することができる。 ADVANTAGE OF THE INVENTION According to this invention, provision of the semiconductor memory device, structure, and manufacturing method which can suppress the characteristic dispersion | variation between elements in a resistance change type non-volatile memory element is realizable.
<構 成>
図1(a)は、本発明に係る半導体記憶装置の一実施の形態を示す側面断面図であり、図1(b)は、図1(a)のIb−Ib線断面図である。
図1(a)、(b)に示した半導体記憶装置は、アモルファス相と結晶相との両相を含み、アモルファス相と結晶相とに含まれる金属元素の密度が所定の範囲(例えば、±10%)で一致し、抵抗変化を示す金属酸化物からなる抵抗変化材料13を、第1の電極としての下部電極12と下部電極12に対向する第2の電極としての上部電極15で挟んだ構造を有している。図中、10は第1の層間絶縁膜を示し、11は配線の一部の金属を示す。
<Configuration>
1A is a side sectional view showing an embodiment of a semiconductor memory device according to the present invention, and FIG. 1B is a sectional view taken along line Ib-Ib in FIG.
The semiconductor memory device shown in FIGS. 1A and 1B includes both an amorphous phase and a crystalline phase, and the density of metal elements contained in the amorphous phase and the crystalline phase is within a predetermined range (for example, ± 10%), and a
アモルファス相は、結晶相の周囲を囲むように配置されている。
結晶相は、予め一様に形成されたアモルファス相に対して空間的に絞られた電磁波もしくは粒子線を照射することにより形成されたものである。
結晶相は、下部電極12および上部電極15に接している。
結晶相は、下部電極12に接しており、上部電極15との間に5nm以下の厚みでアモルファス相が配置されている。
The amorphous phase is arranged so as to surround the periphery of the crystal phase.
The crystal phase is formed by irradiating a spatially narrowed electromagnetic wave or particle beam to an amorphous phase that is uniformly formed in advance.
The crystal phase is in contact with the
The crystal phase is in contact with the
ここで、結晶相の厚みが5nm以下としたのは、5nmであればアモルファス相を最初の動作時に絶縁破壊することができ、それ以上であると高い電圧の電源が必要になるということである。下限値が0であってもよく、製造方法を鑑みてアモルファス相が残る点が特徴となるとしたためである。
結晶相の断面積は、30nm2以上であり、アモルファス相の断面積は、結晶相の断面積の2倍以上であるのが好ましい。
Here, the thickness of the crystal phase is set to 5 nm or less. If the thickness is 5 nm, the amorphous phase can be dielectrically broken during the first operation, and if it is more than that, a high voltage power source is required. . This is because the lower limit value may be 0, and the amorphous phase remains in view of the manufacturing method.
The cross-sectional area of the crystal phase is preferably 30 nm 2 or more, and the cross-sectional area of the amorphous phase is preferably at least twice the cross-sectional area of the crystal phase.
ここで、結晶相の断面積は、30nm2以上としたのは、低抵抗経路(図6の4)の断面積10nm2(推定値)より十分大きくという意味である。アモルファス相の断面積が結晶相の断面積の2倍以上である根拠は、結晶相を囲むアモルファス相を囲むアモルファス相が工程中のダメージ等から保護するために必要な厚みとして最低1nmは必要と考え、断面積が30nm2の結晶を囲むようにするためには、断面積としておよそ2倍の面積が必要という概算である。
Here, the fact that the cross-sectional area of the crystal phase is 30 nm 2 or more means that it is sufficiently larger than the
<製造方法>
次に本発明に係る半導体記憶装置の製造方法の一実施の形態について図を参照して説明する。
図2(a)〜(f)は、図1(a)、(b)に示した半導体記憶装置の製造方法の一例を示す工程図である。
配線の一部の金属11を第1の層間絶縁膜10で挟んだ基板上に、下部電極12用の金属薄膜12aを堆積する(図2(a))。
<Manufacturing method>
Next, an embodiment of a method of manufacturing a semiconductor memory device according to the present invention will be described with reference to the drawings.
2A to 2F are process diagrams showing an example of a method for manufacturing the semiconductor memory device shown in FIGS. 1A and 1B.
A metal
金属薄膜12aの上にアモルファス状態の抵抗変化材料13aを形成する(図2(b))。
ここで、例えば抵抗変化材料13aとしてNiOを用いる場合、アミド基が含まれる原料(プリカーサ)と酸化剤としてH2Oを用い、基板温度150℃から200℃でALD(atomic layer deposition)モードにて形成することができる。あるいは、PやFを含むプリカーサを用いて酸化剤として酸素を用いて気相化学反応法(CVD:Chemical Vapor Deposition)させてもよい。また、あるいは、Al、Ta等の異種金属をNiOに10mol%程度添加することにより、アモルファスを得てもよい。アモルファス相のNiOは高抵抗であり、抵抗変化現象を示す確率は結晶化NiOに比べて極めて低い。
An amorphous
Here, for example, when NiO is used as the
抵抗変化素子を形成すべき箇所に電磁波(もしくは粒子線)14を照射し、発生する熱、もしくは光化学反応を利用することにより抵抗変化をおこりやすい化学組成・結晶構造に調整する(図2(c)、(d))。 By applying electromagnetic waves (or particle beams) 14 to a portion where a resistance change element is to be formed and utilizing the generated heat or photochemical reaction, the chemical composition and crystal structure in which resistance change easily occurs are adjusted (FIG. 2 (c) ), (D)).
ここで、電磁波としては例えば、KrFエキシマレーザーを用いることができる。パルスレーザー光は一旦エクスパンダを通し、適当に強度を調整(アッテネート)し、顕微光学系をとおして、スポット径を0.5um以下に絞って照射するのが好ましい。電磁波(もしくは粒子線)14が照射された領域で短時間で加熱が起こり、焼きなまし効果によりNiOが結晶化する。このとき雰囲気として窒素と酸素との比、および全圧を最適化することにより、結晶化領域のNiとOとの比を数mol%Ni欠損に調整することもできる。 Here, for example, a KrF excimer laser can be used as the electromagnetic wave. The pulsed laser light is preferably irradiated through an expander, the intensity is appropriately adjusted (attenuated), and the spot diameter is reduced to 0.5 μm or less through a microscopic optical system. Heating occurs in a short time in the region irradiated with the electromagnetic wave (or particle beam) 14, and NiO crystallizes due to the annealing effect. At this time, the ratio of Ni and O in the crystallization region can be adjusted to several mol% Ni deficiency by optimizing the ratio of nitrogen and oxygen and the total pressure as the atmosphere.
上部電極16用の金属薄膜16aを堆積し(図2(e))、フォトリソグラフィ及びドライエッチングを用いて素子形状を整形して完成する(図2(f))。
A metal
本発明によれば、抵抗変化材料に含まれる元素と同じ元素を含み、高抵抗でアモルファス相からなる抵抗変化を示さない状態の薄膜を予め形成した後、紫外線、X線等の電磁波、または電子、イオン等の粒子線を、素子を形成したい特定箇所に絞って照射し、抵抗変化をおこす化学組成および結晶構造に変化させることにより、抵抗変化がおこる空間位置を規定した素子を実現できる。このとき、照射する電磁波もしくは粒子線のビーム径を少なくとも0.5μm以下にすることが重要である。 According to the present invention, after a thin film containing the same element as the element included in the resistance change material and having a high resistance and showing no resistance change composed of an amorphous phase is formed in advance, an electromagnetic wave such as an ultraviolet ray or an X-ray, or an electron By applying a particle beam of ions or the like to a specific portion where an element is to be formed and irradiating it to a chemical composition and a crystal structure that cause a resistance change, an element that defines a spatial position where the resistance change occurs can be realized. At this time, it is important that the beam diameter of the electromagnetic wave or particle beam to be irradiated is at least 0.5 μm or less.
<効 果>
抵抗変化を電極中央付近の結晶領域だけで起こすことができ、かつその空間的大きさを照射する電磁波の強度、波長、照射時間、その雰囲気によって制御することができる。
<Effect>
The resistance change can be caused only in the crystal region near the center of the electrode, and the spatial size can be controlled by the intensity, wavelength, irradiation time, and atmosphere of the electromagnetic wave that irradiates the space.
また、これらの工程によりリソグラフフィーの空間分解能に制限されない体積を結晶化することができる。 Moreover, the volume which is not restrict | limited to the spatial resolution of a lithographic fee can be crystallized by these processes.
さらには、ドライエッチングで素子形成をする際、素子側壁に露出するのは高抵抗で抵抗変化を示さないアモルファス相であるため、抵抗変化素子の電気特性に影響を及ぼしにくく、かつ素子間の特性ばらつきを抑制する効果がある。 Furthermore, when elements are formed by dry etching, it is the amorphous phase that does not show a change in resistance because of the high resistance that is exposed on the side walls of the element, and therefore has little influence on the electrical characteristics of the resistance change element, and the characteristics between the elements. There is an effect of suppressing variation.
追加工程は電磁波照射の1工程で追加PR(プロセス)数は0であり、製造コストを抑制するメリットもある。 The additional process is one process of electromagnetic wave irradiation, the number of additional PR (process) is 0, and there is an advantage of suppressing the manufacturing cost.
なお、上述した実施の形態は、本発明の好適な実施の形態の一例を示すものであり、本発明はそれに限定されることなく、その要旨を逸脱しない範囲内において、種々変形実施が可能である。 The above-described embodiment shows an example of a preferred embodiment of the present invention, and the present invention is not limited thereto, and various modifications can be made without departing from the scope of the invention. is there.
1 MIM型素子における上部の第1の電極
2 金属酸化物からなる抵抗変化材料
3 MIM型素子における下部の第2の電極
4 MIM型抵抗変化素子におけるオン状態を担う電流経路
10 第1の層間絶縁膜
11、17 配線の一部の金属
12 下部電極
13 アモルファス相の抵抗変化材料
14 電磁波、もしくは粒子線
15 上部電極
16 素子上部に配された配線
18 第2の層間絶縁膜
DESCRIPTION OF
Claims (5)
前記金属酸化物は、結晶相と前記結晶相の外周に位置するアモルファス相の両相を含み、前記アモルファス相と前記結晶相とに含まれる金属元素の体積密度が一致しており、前記結晶相は前記第1の電極および前記第2の電極に接触していることを特徴とする半導体記憶装置。 A first electrode, a second electrode facing the first electrode, and a metal oxide provided between the first electrode and the second electrode and exhibiting a resistance change,
It said metal oxide comprises two phases of an amorphous phase, located on the outer periphery of the crystalline phase and the crystalline phase, the volume density of the metal element contained in the amorphous phase and said crystalline phase has matched, the crystalline phase Is in contact with the first electrode and the second electrode.
前記抵抗変化材料の抵抗変化素子を形成すべき箇所に電磁波もしくは粒子線を照射するIrradiate an electromagnetic wave or particle beam to a portion where the variable resistance element of the variable resistance material is to be formed.
ことにより前記抵抗変化素子を形成する工程、Forming the variable resistance element by
前記抵抗変化材料の上に上部電極を形成する工程、Forming an upper electrode on the variable resistance material;
を備えたことを特徴とする半導体記憶装置の製造方法。A method of manufacturing a semiconductor memory device.
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