JP5567464B2 - Manufacturing method of semiconductor device - Google Patents
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Description
本発明は、半導体装置の製造方法に係り、特に、イオン注入法によって、抵抗値が調整可能で、抵抗値のバラツキの少ない抵抗素子を製造する方法に関する。 The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a resistance element having a resistance value that can be adjusted and reduced in resistance value by ion implantation.
半導体集積回路では、用途に応じて、様々な抵抗値の抵抗素子を搭載している。例えば、高い抵抗値の抵抗素子が必要であり、その占有面積を小さくしたい場合には、高いシート抵抗を有する抵抗体を用いる。また、抵抗値を精度良く形成したい場合には、低いシート抵抗を有する抵抗体を用いる。このように用途の違いによってシート抵抗の異なる抵抗素子を用意することは、回路設計、レイアウトの自由度を増すことになり好ましい。 In a semiconductor integrated circuit, resistance elements having various resistance values are mounted depending on applications. For example, when a resistance element having a high resistance value is necessary and it is desired to reduce the occupied area, a resistor having a high sheet resistance is used. Moreover, when it is desired to form the resistance value with high accuracy, a resistor having a low sheet resistance is used. Thus, it is preferable to prepare resistance elements having different sheet resistances depending on the use because it increases the degree of freedom in circuit design and layout.
一般的に、抵抗素子は、薄膜抵抗体を形成したり、半導体集積回路の一部を構成する半導体層、例えばチャネル層やコンタクト層や、それらの半導体層に不純物イオンを注入して形成される。 In general, a resistance element is formed by forming a thin film resistor, or by implanting impurity ions into a semiconductor layer that forms part of a semiconductor integrated circuit, such as a channel layer or a contact layer, or those semiconductor layers. .
本願出願人は、不純物イオンを注入することによって、導電性の半導体層を高抵抗化して抵抗素子を形成する技術を開示している（特許文献１）。 The applicant of the present application discloses a technique for forming a resistance element by increasing the resistance of a conductive semiconductor layer by implanting impurity ions (Patent Document 1).
ところで、半導体層に不純物イオンを注入して、高抵抗の抵抗素子を形成する場合、半導体層のキャリア濃度は非常に低くなる。また、不純物イオンが注入された領域には、表面準位が形成されることが知られている。その結果、表面に空乏層が形成され、その影響でシート抵抗がばらつくという問題があった。特に、キャリア濃度が低い、高抵抗の抵抗素子ほど、そのバラツキは大きくなってしまう。 By the way, when impurity ions are implanted into the semiconductor layer to form a high-resistance resistance element, the carrier concentration of the semiconductor layer becomes very low. Further, it is known that a surface state is formed in a region where impurity ions are implanted. As a result, a depletion layer is formed on the surface, and the sheet resistance varies due to the influence. In particular, the variation becomes larger as the resistance element has a lower carrier concentration and a higher resistance.
一方、異なるシート抵抗の抵抗素子を形成する場合、イオン注入工程を繰り返し行う必要があり、製造工程が長くなるという問題があった。 On the other hand, when forming resistance elements having different sheet resistances, it is necessary to repeatedly perform the ion implantation process, resulting in a problem that the manufacturing process becomes long.
本発明は、半導体層に不純物イオンを注入して抵抗素子を形成する場合であっても、シート抵抗のバラツキの少ない、さらに製造工程を短くすることができる製造方法を提供することを目的とする。 An object of the present invention is to provide a manufacturing method in which even when impurity elements are implanted into a semiconductor layer to form a resistance element, there is little variation in sheet resistance and the manufacturing process can be shortened. .
上記目的を達成するため、本願請求項１に係る発明は、半導体層を積層した半導体領域に不純物イオンを注入して、抵抗素子を形成する半導体装置の製造方法において、第１の半導体層上に積層された導電性の第２の半導体層と、該第２の半導体層上に積層された第３の半導体層とを備え、抵抗素子とアイソレーション領域を形成する半導体基板を用意する工程と、前記アイソレーション形成予定領域の前記第３の半導体層および前記第２の半導体層を除去し、前記第１の半導体層を露出させる工程と、前記アイソレーション形成予定領域の前記第１の半導体層にイオン注入し、前記第１の半導体層からなるアイソレーション領域を形成すると同時に、前記抵抗素子形成予定領域の前記第３の半導体層および前記第２の半導体層にイオン注入し、前記第３の半導体層および前記第２の半導体層からなる抵抗素子を形成する工程とを備え、前記第３の半導体層は、前記第２の半導体層に達する不純物イオンの量が、予め設定されたシート抵抗の前記抵抗素子とする厚さに設定され、前記アイソレーション形成予定領域の前記第１の半導体層上に前記第２の半導体層を残し、露出する前記第２の半導体層に前記イオン注入を行い、その後、前記第２の半導体層を除去して、前記アイソレーション領域を形成することを特徴とする。 In order to achieve the above object, according to the first aspect of the present invention, in a manufacturing method of a semiconductor device in which impurity ions are implanted into a semiconductor region in which semiconductor layers are stacked to form a resistance element , Providing a semiconductor substrate that includes a stacked conductive second semiconductor layer and a third semiconductor layer stacked on the second semiconductor layer, and forms a resistance element and an isolation region; Removing the third semiconductor layer and the second semiconductor layer in the isolation formation planned region to expose the first semiconductor layer; and forming the isolation layer in the first semiconductor layer in the isolation formation planned region Ion implantation is performed to form an isolation region composed of the first semiconductor layer, and at the same time, ion implantation is performed on the third semiconductor layer and the second semiconductor layer in the resistance element formation planned region. And a step of forming a resistance element including the third semiconductor layer and the second semiconductor layer, and the third semiconductor layer has a predetermined amount of impurity ions reaching the second semiconductor layer. The thickness of the sheet resistance is set as the resistance element, the second semiconductor layer is left on the first semiconductor layer in the isolation formation scheduled region, and the second semiconductor layer is exposed to the second semiconductor layer. Ion implantation is performed, and then the second semiconductor layer is removed to form the isolation region .
本願請求項２に係る発明は、半導体層を積層した半導体領域に不純物イオンを注入して、抵抗素子を形成する半導体装置の製造方法において、導電性の第４の半導体層上に積層された第５の半導体層と、該第５の半導体層上に積層された第６の半導体層とを備え、第１の抵抗素子と第２の抵抗素子を形成する半導体基板を用意する工程と、前記第１の抵抗素子形成予定領域の前記第６の半導体層を除去し、前記第５の半導体層を露出させる工程と、前記第１の抵抗素子形成予定領域の前記第５の半導体層および前記第４の半導体層にイオン注入し、前記第５の半導体層および前記第４の半導体層からなる第１の抵抗素子を形成すると同時に、前記第２の抵抗素子形成予定領域の前記第６の半導体層、前記第５の半導体層および前記第４の半導体層にイオン注入し、前記第６の半導体層、前記第５の半導体層および前記第４の半導体層からなり、前記第１の抵抗素子と抵抗値の異なる抵抗値の第２の抵抗素子を形成する工程とを備え、前記第５の半導体層は、前記第４の半導体層に達する不純物イオンの量が、所定のシート抵抗の前記第１の抵抗素子とする厚さに設定し、前記第５の半導体層および前記第６の半導体層は、前記第４の半導体層に達する不純物イオンの量が、所定のシート抵抗の前記第２の抵抗素子とする厚さに設定されていることを特徴とする。 According to a second aspect of the present invention, in a method of manufacturing a semiconductor device in which impurity ions are implanted into a semiconductor region in which semiconductor layers are stacked to form a resistance element, the first layer stacked on a conductive fourth semiconductor layer is provided. Providing a semiconductor substrate having a first resistance element and a second resistance element, the semiconductor substrate comprising: a fifth semiconductor layer; and a sixth semiconductor layer stacked on the fifth semiconductor layer; Removing the sixth semiconductor layer in the first resistive element formation planned region to expose the fifth semiconductor layer; and the fifth semiconductor layer and the fourth in the first resistive element formation planned region Ion implantation into the semiconductor layer to form the first resistance element comprising the fifth semiconductor layer and the fourth semiconductor layer, and at the same time, the sixth semiconductor layer in the second resistance element formation scheduled region, The fifth semiconductor layer and the fourth semiconductor layer; Ions are implanted into a layer to form a second resistance element having a resistance value different from that of the first resistance element, which includes the sixth semiconductor layer, the fifth semiconductor layer, and the fourth semiconductor layer. The fifth semiconductor layer is configured such that the amount of impurity ions reaching the fourth semiconductor layer is set to a thickness for forming the first resistance element having a predetermined sheet resistance. The semiconductor layer and the sixth semiconductor layer are characterized in that the amount of impurity ions reaching the fourth semiconductor layer is set to a thickness as the second resistance element having a predetermined sheet resistance. To do.
本発明によれば、表面準位によって空乏化する半導体層表面に、抵抗素子の特性に寄与しない半導体層を備えているため、抵抗値のバラツキの少ない抵抗素子を形成することができる。特に抵抗値の大きい抵抗素子を形成する場合、バラツキの抑制に効果が高い。 According to the present invention, since the semiconductor layer that is depleted by the surface state is provided with the semiconductor layer that does not contribute to the characteristics of the resistance element, it is possible to form a resistance element with little variation in resistance value. In particular, when a resistance element having a large resistance value is formed, the effect of suppressing variation is high.
また、本発明によれば、抵抗素子を形成するためのイオン注入工程は、アイソレーション領域を形成するためのイオン注入工程と同時に行うことが可能となる。しかも抵抗素子の抵抗値は、半導体層の厚さを調整するだけで良いので、簡便な製造方法となる。 Further, according to the present invention, the ion implantation step for forming the resistance element can be performed simultaneously with the ion implantation step for forming the isolation region. In addition, the resistance value of the resistance element is a simple manufacturing method because it is only necessary to adjust the thickness of the semiconductor layer.
また、抵抗素子となる半導体層の上に、厚さの異なる半導体層を形成することで、１回のイオン注入によって、異なる特性の抵抗素子を同時に形成することができ、製造工程の短縮を図ることができる。しかも抵抗素子の抵抗値の設定は、半導体層の厚さを調整するだけで良いので、簡便な製造方法となる。 In addition, by forming semiconductor layers having different thicknesses on a semiconductor layer to be a resistance element, resistance elements having different characteristics can be simultaneously formed by one ion implantation, thereby shortening the manufacturing process. be able to. In addition, the resistance value of the resistance element can be set only by adjusting the thickness of the semiconductor layer, which is a simple manufacturing method.
本発明は、半導体層に不純物イオンを注入することによって抵抗素子を形成する際、抵抗素子を形成する半導体層の上層に別の半導体層を積層し、その厚さを変えることで抵抗素子の抵抗値（シート抵抗）を調整する構成となっている。これは、上層に積層した半導体層の厚さを変えると、抵抗素子となる下層の半導体層に達する不純物イオンの飛程距離が変わることを利用している。以下、図１を用いて本発明の実施例について、詳細に説明する。なお図１は、ＨＥＭＴ構造の半導体装置を製造する際に用いられる半導体基板の構造を示しており、１はＧａＡｓ半絶縁性基板、２はチャネル層となるＩｎＧａＡｓ層、３はキャリア供給層となるｎ-型ＡｌＧａＡｓ層、４はコンタクト層となるｎ+ＧａＡｓ層、５はエッチングストッパーとなるＩｎＧａＰ層、６はｉ−ＧａＡｓ層である。半導体基板上には、積層する半導体層の一部が除去された領域を含み、領域１〜領域３を模式的に示している。
In the present invention, when a resistance element is formed by implanting impurity ions into a semiconductor layer, another semiconductor layer is stacked on the semiconductor layer forming the resistance element, and the resistance of the resistance element is changed by changing its thickness. The value (sheet resistance) is adjusted. This utilizes the fact that the range of impurity ions reaching the lower semiconductor layer serving as a resistance element changes when the thickness of the semiconductor layer stacked on the upper layer is changed. Hereinafter, an embodiment of the present invention will be described in detail with reference to FIG. FIG. 1 shows the structure of a semiconductor substrate used in manufacturing a semiconductor device having a HEMT structure, where 1 is a GaAs semi-insulating substrate, 2 is an InGaAs layer serving as a channel layer, and 3 is a carrier supply layer. An n − type AlGaAs layer, 4 is an n + GaAs layer serving as a contact layer, 5 is an InGaP layer serving as an etching stopper, and 6 is an i-GaAs layer. A region 1 to a
本発明の第１の実施例について説明する。抵抗素子は、図１のｎ+ＧａＡｓ層４に形成するものとする。領域１では、ｎ+ＧａＡｓ層４上に、ＩｎＧａＰ層５およびｉ−ＧａＡｓ層６からなる多層膜が積層する構造となっている。
A first embodiment of the present invention will be described. The resistance element is formed in the n + GaAs layer 4 of FIG. In the region 1, a multilayer film composed of an
多層膜の厚さが０．２０μｍのとき、一例として、ボロンイオンを注入エネルギー１７０ｋｅＶ、注入量１×１０12ｃｍ-2の条件で注入し、その後、３５０℃で熱処理を行った。その結果、領域１のｎ+ＧａＡｓ層４は、約３４，０００Ω／□のシート抵抗を有する抵抗体が形成された。 When the thickness of the multilayer film was 0.20 μm, for example, boron ions were implanted under the conditions of an implantation energy of 170 keV and an implantation amount of 1 × 10 12 cm −2 , and then heat treatment was performed at 350 ° C. As a result, a resistor having a sheet resistance of about 34,000 Ω / □ was formed in the n + GaAs layer 4 in the region 1.
一方領域３では、ｎ+ＧａＡｓ層４上に、ＩｎＧａＰ層５が積層した構造となっている。
On the other hand, the
ここで、領域１と同一条件で、領域３にイオン注入し、その後、３５０℃で熱処理を行った。一例として、ＩｎＧａＰ層５の厚さが、０．０５μｍのとき、領域３のｎ+ＧａＡｓ層４は、約３，０００Ω／□のシート抵抗を有する抵抗体が形成された。
Here, ions were implanted into
これは、図１（Ｂ）に点線で示すように、一定の条件でイオン注入した場合、注入された不純物イオンは、半導体層表面から深くなるに従い、所定の分布を示すことになる。ここで、領域１と領域３の抵抗素子として使用されるｎ+ＧａＡｓ層４を比較すると、そこに達する不純物イオンの量が変化している。その結果、領域１と領域３では、注入損傷による状態が異なることとなり、ｎ+ＧａＡｓ層４のシート抵抗が異なる。
This is because, as shown by a dotted line in FIG. 1B, when ion implantation is performed under a certain condition, the implanted impurity ions show a predetermined distribution as the depth increases from the surface of the semiconductor layer. Here, when the n + GaAs layer 4 used as the resistance element in the region 1 and the
以上の結果から、一定の条件でイオン注入する場合、抵抗素子となる導電性の半導体層上に形成する半導体層の厚さを調整することで、抵抗素子を構成する半導体層のシート抵抗を調整することが可能であることがわかる。当然ながら、イオン注入の条件も可変であるので、所望の抵抗値の抵抗素子を形成することが可能となる。 From the above results, when ion implantation is performed under certain conditions, the sheet resistance of the semiconductor layer constituting the resistance element is adjusted by adjusting the thickness of the semiconductor layer formed on the conductive semiconductor layer to be the resistance element. You can see that it is possible. Of course, since the ion implantation conditions are also variable, it is possible to form a resistance element having a desired resistance value.
次に本願発明の第２の実施例について説明する。抵抗素子は、図１のｎ+ＧａＡｓ層４に形成するものとする。領域１では、ｎ+ＧａＡｓ層４（第２の半導体層に相当）上に、ＩｎＧａＰ層５およびｉ−ＧａＡｓ層６からなる多層膜（第３の半導体層に相当）が積層した構造となっている。一方領域２では、ＧａＡｓ半絶縁基板１上にＩｎＧａＡｓ層２およびｎ-型ＡｌＧａＡｓ層３からなる多層膜（第１の半導体層に相当）が積層され、ｎ+ＧａＡｓ層４（第２の半導体層に相当）、ＩｎＧａＰ層５およびｉ−ＧａＡｓ層６からなる多層構造（第３の半導体層に相当）は除去されており、ｎ-型ＡｌＧａＡｓ層３が露出する構造となっている。
Next, a second embodiment of the present invention will be described. The resistance element is formed in the n + GaAs layer 4 of FIG. In the region 1, a multilayer film (corresponding to the third semiconductor layer) composed of the
ここで、領域１と領域２に同時に、同一条件でイオン注入を行う。このイオン注入は、領域２にアイソレーション領域を形成する条件で行う。一例として、第１の実施例同様、ボロンイオンを注入エネルギー１７０ｋｅＶ、注入量１×１０12ｃｍ-2の条件で注入した。
Here, ion implantation is simultaneously performed on the region 1 and the
その結果、第１の実施例で説明したように、領域１のｎ+ＧａＡｓ層４は、約３４，０００Ω／□のシート抵抗を有する抵抗体が形成された。一方領域２のイオン注入領域は、絶縁化され、アイソレーション領域が形成された。
As a result, as described in the first embodiment, the n + GaAs layer 4 in the region 1 was formed with a resistor having a sheet resistance of about 34,000 Ω / □. On the other hand, the ion implantation region in
このようにアイソレーション領域を形成するためのイオン注入と同時に、抵抗素子を形成することが可能となった。 Thus, it becomes possible to form a resistance element simultaneously with ion implantation for forming an isolation region.
なお、イオン注入を行う際、ｎ+ＧａＡｓ層４を残したままイオン注入を行い、その後、ｎ+ＧａＡｓ層４をエッチング除去してｎ-型ＡｌＧａＡｓ層３を露出させても良い（請求項１に相当）。 Incidentally, when performing ion implantation, n + ion implantation is performed while leaving the GaAs layer 4, thereafter, n + a GaAs layer 4 is removed by etching n - may be exposed type AlGaAs layer 3 (claim 1 Equivalent).
次に本発明の請求項２に係る第３の実施例について説明する。抵抗素子は、図１のｎ+ＧａＡｓ層４に形成するものとする。領域１では、ｎ+ＧａＡｓ層４（第４の半導体層に相当）上に、ＩｎＧａＰ層５（第５の半導体層に相当）、ｉ−ＧａＡｓ層６（第６の半導体層に相当）が積層する構造となっている。
Next, a third embodiment according to
ｉ−ＧａＡｓ層６の厚さが０．２μｍのとき、一例として、ボロンイオンを注入エネルギー１７０ｋｅＶ、注入量１×１０12ｃｍ-2の条件で注入し、その後、熱処理を行った。その結果、領域１のｎ+ＧａＡｓ層４は、約３４，０００Ω／□のシート抵抗を有する抵抗体が形成された。
When the thickness of the i-
一方領域３では、ｎ+ＧａＡｓ層４（第４の半導体層に相当）上に、ＩｎＧａＰ層５（第５の半導体層に相当）が積層した構造となっている。
On the other hand, the
ここで、領域１と同一条件で同時に、領域３にイオン注入する。一例として、ＩｎＧａＰ層５の厚さが、０．０５μｍのとき、領域３のｎ+ＧａＡｓ層４は、約３，０００Ω／□のシート抵抗を有する抵抗体が形成された。
Here, ions are implanted into the
以上の結果から、一定の条件でイオン注入する場合、抵抗素子となる半導体層上に形成する半導体層の厚さを調整することで、抵抗素子を構成する半導体層のシート抵抗を調整して形成することが可能となり、同時に複数の抵抗素子を形成できることがわかる。当然ながら、イオン注入の条件を変更することもできるので、所望の抵抗値の抵抗素子を、複数、同時に形成することが可能となる。 From the above results, when ion implantation is performed under certain conditions, the sheet resistance of the semiconductor layer constituting the resistance element is adjusted by adjusting the thickness of the semiconductor layer formed on the semiconductor layer to be the resistance element. It can be seen that a plurality of resistance elements can be formed at the same time. Of course, since the ion implantation conditions can be changed, a plurality of resistance elements having a desired resistance value can be formed simultaneously.
以上説明したように、本発明によれば、注入条件を変えなくても、抵抗素子の抵抗値を調整することができる。さらに本発明の抵抗素子では、その表面に必ず半導体層が被覆形成されているため、表面準位の形成はこの表面の半導体層にとどまり、抵抗素子を構成する半導体層に及ぼす影響を少なくすることができる。その結果、抵抗値の変動が少ない抵抗素子を形成できることになる。 As described above, according to the present invention, the resistance value of the resistance element can be adjusted without changing the implantation conditions. Furthermore, in the resistance element of the present invention, since the semiconductor layer is always coated on the surface, the formation of the surface level is limited to the semiconductor layer on the surface, and the influence on the semiconductor layer constituting the resistance element is reduced. Can do. As a result, it is possible to form a resistance element with little variation in resistance value.
具体的には図２に、上記実施例３において、領域１に形成された抵抗素子と領域３に形成された抵抗素子のシート抵抗を規格化してヒストグラムに表した図である。先に説明したように、領域１に形成された抵抗素子は、領域３に形成された抵抗素子に比べて抵抗値が高くなっている。具体的には、領域１に形成された抵抗素子のシート抵抗の平均値は３４，０７９Ω／□、領域３に形成された抵抗素子のシート抵抗の平均値は３，３２７Ω／□であり、１σ（ｓ）は、それぞれ、２，４０８Ω、２２９Ω、バラツキ（３ｓ／平均値）は、２１．２％、２０．６％となり、シート抵抗が約一桁異なる抵抗素子でも同等のバラツキ特性にできることがわかる。
Specifically, FIG. 2 is a diagram in which the sheet resistances of the resistance element formed in the region 1 and the resistance element formed in the
一般的に、抵抗値が高い場合、不純物濃度が低いので、表面準位により形成される空乏層の影響を受けやすく、抵抗値のバラツキが大きい。しかしながら、本発明により形成した領域１の抵抗素子の抵抗値のバラツキは少なくなっている。本発明では、抵抗素子を構成する半導体層上に別の半導体層が積層した構成となっているため、この別の半導体層に表面準位が形成されたとしても、抵抗素子の抵抗値に影響を与えないことが確認でき、特に抵抗値の大きい抵抗素子で、効果的であることが確認できた。 In general, when the resistance value is high, since the impurity concentration is low, the resistance value is likely to be affected by the depletion layer formed by the surface state, and the resistance value varies greatly. However, the variation in resistance value of the resistance element in the region 1 formed according to the present invention is reduced. In the present invention, since another semiconductor layer is stacked on the semiconductor layer constituting the resistance element, even if a surface level is formed in this other semiconductor layer, the resistance value of the resistance element is affected. In particular, it was confirmed that the resistance element having a large resistance value is effective.
なお、本発明は、実施例で説明した半導体層の材料に限定されるものであることはいうまでもない。また、エッチングストッパー層やコンタクト層となる半導体層が付加される場合もある。その場合、不純物イオンの注入条件は、使用する半導体層の不純物濃度や厚さ、要求される抵抗素子の特性等を考慮し、適宜設定されることになる。 In addition, it cannot be overemphasized that this invention is limited to the material of the semiconductor layer demonstrated in the Example. In some cases, a semiconductor layer serving as an etching stopper layer or a contact layer is added. In that case, the impurity ion implantation conditions are appropriately set in consideration of the impurity concentration and thickness of the semiconductor layer to be used, the required characteristics of the resistance element, and the like.
１：ＧａＡｓ半絶縁性基板、２：ＩｎＧａＡｓ層、３：ｎ-型ＡｌＧａＡｓ層、４：ｎ+ＧａＡｓ層、５：ＩｎＧａＰ層、６：ｉ−ＧａＡｓ層 1: GaAs semi-insulating substrate, 2: InGaAs layer, 3: n − type AlGaAs layer, 4: n + GaAs layer, 5: InGaP layer, 6: i-GaAs layer
Claims (2)
第１の半導体層上に積層された導電性の第２の半導体層と、該第２の半導体層上に積層された第３の半導体層とを備え、抵抗素子とアイソレーション領域を形成する半導体基板を用意する工程と、
前記アイソレーション形成予定領域の前記第３の半導体層および前記第２の半導体層を除去し、前記第１の半導体層を露出させる工程と、
前記アイソレーション形成予定領域の前記第１の半導体層にイオン注入し、前記第１の半導体層からなるアイソレーション領域を形成すると同時に、前記抵抗素子形成予定領域の前記第３の半導体層および前記第２の半導体層にイオン注入し、前記第３の半導体層および前記第２の半導体層からなる抵抗素子を形成する工程とを備え、
前記第３の半導体層は、前記第２の半導体層に達する不純物イオンの量が、予め設定されたシート抵抗の前記抵抗素子とする厚さに設定され、
前記アイソレーション形成予定領域の前記第１の半導体層上に前記第２の半導体層を残し、露出する前記第２の半導体層に前記イオン注入を行い、その後、前記第２の半導体層を除去して、前記アイソレーション領域を形成することを特徴とする半導体装置の製造方法。 In a method for manufacturing a semiconductor device in which impurity ions are implanted into a semiconductor region in which semiconductor layers are stacked to form a resistance element,
A semiconductor comprising a conductive second semiconductor layer stacked on the first semiconductor layer and a third semiconductor layer stacked on the second semiconductor layer, and forming a resistance element and an isolation region Preparing a substrate;
Removing the third semiconductor layer and the second semiconductor layer in the isolation formation planned region to expose the first semiconductor layer;
Ions are implanted into the first semiconductor layer in the isolation formation planned region to form an isolation region made of the first semiconductor layer, and at the same time, the third semiconductor layer in the resistance element formation planned region and the first semiconductor layer Ion implantation into two semiconductor layers, and forming a resistance element composed of the third semiconductor layer and the second semiconductor layer,
In the third semiconductor layer, the amount of impurity ions reaching the second semiconductor layer is set to a thickness that serves as the resistance element of a preset sheet resistance,
The second semiconductor layer is left on the first semiconductor layer in the isolation formation planned region, the ion implantation is performed on the exposed second semiconductor layer, and then the second semiconductor layer is removed. And forming the isolation region .
導電性の第４の半導体層上に積層された第５の半導体層と、該第５の半導体層上に積層された第６の半導体層とを備え、第１の抵抗素子と第２の抵抗素子を形成する半導体基板を用意する工程と、
前記第１の抵抗素子形成予定領域の前記第６の半導体層を除去し、前記第５の半導体層を露出させる工程と、
前記第１の抵抗素子形成予定領域の前記第５の半導体層および前記第４の半導体層にイオン注入し、前記第５の半導体層および前記第４の半導体層からなる第１の抵抗素子を形成すると同時に、前記第２の抵抗素子形成予定領域の前記第６の半導体層、前記第５の半導体層および前記第４の半導体層にイオン注入し、前記第６の半導体層、前記第５の半導体層および前記第４の半導体層からなり、前記第１の抵抗素子と抵抗値の異なる抵抗値の第２の抵抗素子を形成する工程とを備え、
前記第５の半導体層は、前記第４の半導体層に達する不純物イオンの量が、所定のシート抵抗の前記第１の抵抗素子とする厚さに設定し、前記第５の半導体層および前記第６の半導体層は、前記第４の半導体層に達する不純物イオンの量が、所定のシート抵抗の前記第２の抵抗素子とする厚さに設定されていることを特徴とする半導体装置の製造方法。 In a method for manufacturing a semiconductor device in which impurity ions are implanted into a semiconductor region in which semiconductor layers are stacked to form a resistance element,
A fifth semiconductor layer stacked on the conductive fourth semiconductor layer and a sixth semiconductor layer stacked on the fifth semiconductor layer, the first resistance element and the second resistance Preparing a semiconductor substrate for forming an element;
Removing the sixth semiconductor layer in the first resistance element formation planned region and exposing the fifth semiconductor layer;
Ions are implanted into the fifth semiconductor layer and the fourth semiconductor layer in the first resistor element formation planned region to form a first resistor element composed of the fifth semiconductor layer and the fourth semiconductor layer. At the same time, the sixth semiconductor layer, the fifth semiconductor layer, and the fourth semiconductor layer are ion-implanted into the sixth semiconductor layer, the fifth semiconductor layer, and the fourth semiconductor layer in the second resistor element formation planned region. Forming a second resistance element having a resistance value different from that of the first resistance element, comprising a layer and a fourth semiconductor layer,
In the fifth semiconductor layer, the amount of impurity ions reaching the fourth semiconductor layer is set to a thickness for the first resistance element having a predetermined sheet resistance, and the fifth semiconductor layer and the fifth semiconductor layer 6. The semiconductor device manufacturing method according to claim 6, wherein the amount of impurity ions reaching the fourth semiconductor layer is set to a thickness for forming the second resistance element having a predetermined sheet resistance. .
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