JP5509485B2 - プログラマブル暗号回路を保護する方法、およびその方法で保護される回路 - Google Patents
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Description
−暗号化による情報の機密およびその双対演算、即ち復号、または
−署名および署名検証演算による完全性のみ
のいずれかを保護することである。
−計算の持続時間は、特に時間最適化ソフトウェアシステム上でデータの値に左右されることがあり、ある場合に単純な実行時間測定値に基づいてすべての秘密鍵を発見できるタイミング攻撃を引き起こすことがある。
−瞬時電力消費も、データに左右されることがあり、例えば以下のような一連の攻撃を引き起こすことがある。
−暗号演算中に測定される電力消費の測定値に基づいて中央処理装置によって実行される演算の差分をとることを試みるSPA(単純電力解析)、
−鍵の制限部分について立てられた仮説を有効または無効にする一定の鍵を用いて、ランダムメッセージに関する暗号演算中に実行される、多くの電力消費測定値に関する統計的演算を使用するDPA(差分電力解析)、
−第1の段階で、攻撃された装置と同一の装置(この同一の装置は機密を含まないという点を除く)を使用して、鍵の制限部分の値によって索引が付けられた電力モデルを構築し、
−第2の段階で、攻撃された装置によって消費された電力の数個の測定値を使用して、測定電力レベルが最も近いモデルを判定し、この副鍵の値を判定する
−テンプレート攻撃、
−導体に流れる任意の電流は、特にDPAによる電力消費に基づく攻撃と原理的に同一の攻撃を引き起こすことがある測定値、電磁場を生成する。
−最後に、システムの機密を発見するために偽の結果を利用するように、攻撃はシステムの演算を妨害する。
−変数を既知の状態にするプレチャージ段階と、
−一定数の遷移を用いて計算を実行する評価段階と
を必要とする。
暗号ハードウェアおよび組み込みシステム(CHES 2006 コンピュータサイエンスにおける講義ノート:LNCS、Springer、Berlin、4249巻、2006年1月1日、255〜269頁)の「デュアルレール・プレチャージ論理スタイルを用いたDPA対抗手段の機密保護評価(Security Evaluation of DPA Countermeasures Using Dual−Rail Pre−charge Logic Style)」、スズキ・ダイスク(Daisuku Suzuki)らによる文献には、WDDLおよびMDPLデュアルレール論理モードが記載されている。
暗号ハードウェアおよび組み込みシステム(CHES 2006 コンピュータサイエンスにおける講義ノート:LNCS、Springer、Berlin、4249巻、2006年1月1日、232〜241頁)の「3段階デュアルレール・プレチャージ論理(Three−Phase Dual−Rail Pre−charge Logic)」、Marco Bucciらによる別の文献では、3段階論理を取り扱っている。
−1への完全一致U1セルは、すべての入力変数がプレチャージ状態のままであるとすぐに評価を許可する信号を生成する。この条件は、すべての対の入力信号がプレチャージ状態(0、0)から(0、1)状態または(1、0)状態に切り換わっていると述べることになる。
−0への完全一致U0セルは、すべての入力変数が評価状態のままであるとすぐにプレチャージを許可する信号を生成する。この条件は、すべての対の入力信号が評価状態(0、1)または(1、0)からプレチャージ状態(0、0)に切り換わっていると述べることになる。
−すべての入力変数がプレチャージ状態のままであるとすぐに評価を許可する信号を生成するU1完全一致セルと、
−U1セルの出力をゼロリセット信号PREに結合するゲートと
を使用し、
結合同期信号
−停止状態の場合、(0、0)。aの値を、定義せず、以後Ωで表す。
−(1、0)は活動状態であり、a=1である。
−(0、1)は活動状態であり、a=1である。
− st=T(at,bt)
− sf=F(af,bf)
−データ信号btおよびbfはゲートに直接接続されているのに対して、atおよびafは多くの相互接続従って多くのスイッチング素子を通過する。
−データ信号atおよびafは中間ゲートを通過するのに対して、btおよびbfは直接到達する。
−プレチャージ段階または評価段階への実際の切り換えの前にデータ同期ステップを各ゲートで追加し、
−同期をデータ群で実行し、
−回路によって実行される計算と並行して同期計算を実行する。
−大域レベルで、即ち計算セルT,F間で、および
−局所レベルで、即ち計算セルの内部で、
適用する。
x≠(0、0)かつy≠(0、0)...の場合、U1(x、y、...)=1、それ以外の場合、U1(x、y、...)=0 (1)
x=y=(0、0)...の場合、U0(x、y、...)=1、それ以外の場合、U0(x、y、...)=0 (2)
−信号PREと交換されるので、0への完全一致ステップをもはや実行する必要はない。
−信号PREが先行しているので、完全一致の際にのみ出力が0または1に変化するように(ランデブー)、ゲートの出力をもはや記憶する必要はない。信号PREの到達直後に出力は0に変化し、1に完全に一致する場合にのみ出力は1に切り換わることができる。
−信号PREの直後に
−信号PREの一部が1でありまた入力値のランデブーが引き起こされていることを示す、
−信号
−「真」の入力etおよび「偽」の入力efの対を、ゲートTおよびゲートF上のそれぞれの同じピンに関連付ける。
−相補論理で動作する2つのデュアルセル123、124であって、各セルはn個の入力を受け、Tセルの場合はEit、Fセルの場合はEif、iは1からnまで変わり、TおよびFセルは、それぞれ出力信号の成分stおよびsfを送出する。
−1に完全に一致させ、信号
−TおよびF関数用の相補論理で動作する2つのセル123、124であって、各セルはn個の入力を受ける。
−出力信号の成分stおよびsfを送出する少なくとも2つのランデブーセルRV143、144であって、RVセルを、それぞれTおよびF関数を有するセルに関連付け、正確な数はLUTの入力数に左右される。
−0に完全に一致させる2つのU0セル141、142であって、セルの出力をランデブーセルの入力に接続する。
−1に完全に一致させる2つのU1セル121、122であって、セルの出力をランデブーセルの入力に接続する。
Claims (21)
- プログラマブル暗号回路を保護する方法であって、
各セルの論理関数を定義するメモリベースのセル(101)からなるゲート自体を使用し、対の信号からなる2値変数に関する計算を行うことができる差動ネットワークを統合するように前記回路を構成し、前記差動ネットワークは、前記対の第1の成分に関する論理関数(T)を実施するセルの第1のネットワーク(1)と、前記対の第2の成分に関する相補論理(F)で動作するデュアルセルの第2のネットワーク(2)とを含み、計算ステップは、前記変数を前記セルの入力で既知の状態にするプレチャージ段階(41)と、前記セルによって計算を行う評価段階(43)とを含む方法において、
各々の前記プレチャージ段階および前記評価段階の前に同期段階(42、44)が実行されることを特徴とする方法。 - 前記変数同期段階(42)を、変数群で実行し、入力変数を搬送する数個の信号を受信可能な各セルに前記評価段階の前で挿入し、前記同期を最遅延信号で実行することを特徴とする、請求項1に記載の方法。
- 前記変数同期段階(44)を、変数群で実行し、入力変数を搬送する数個の信号を受信可能な各計算セルに前記プレチャージ段階の前で挿入し、前記同期を最遅延信号で実行することを特徴とする、請求項1または2に記載の方法。
- 完全一致セルを用いてランデブー機構(56、57、58)によって前記同期段階(42、44)を前記差動ネットワーク(53、54、55)の各セルに対して実行し、前記セルの入力は前記差動ネットワークの前記セルの入力に共通であり、前記セルの出力は前記セルの動作を制御し、前記完全一致セルの入力で値が完全に一致する場合にランデブーが行われ、同期後に前記ランデブーに到達した場合にのみ前記ゲートの出力は変化することを特徴とする、請求項2または3に記載の方法。
- 前記同期段階は、2つの完全一致セル、即ち、前記差動計算ネットワークに共通の入力を有し、それぞれ前記評価段階および前記プレチャージ段階を承認するU 1 セル(61)およびU 0 セル(62)を使用し、
−前記U1セルが、すべての入力、各変数に関連付けられている対の信号がプレチャージ状態のままであるとすぐに前記評価を承認する信号(63)を生成し、
−前記U0セルが、すべての入力、各変数に関連付けられている対の信号が前記プレチャージ状態に切り換わっているとすぐに前記プレチャージを承認する信号(64)を生成する
ことを特徴とする、請求項4に記載の方法。 - 前記同期段階の場合、前記U0セルの代わりに、前記プレチャージ段階の前に前記入力変数をゼロにリセットする汎用信号(PRE)を使用し、前記信号(PRE)はその他の信号よりも先行していることを特徴とする、請求項5のいずれか一項に記載の方法。
- 前記同期段階は、
−前記差動計算ネットワークに共通の入力を有し、すべての入力が前記プレチャージ状態のままであるとすぐに前記評価を承認する信号を生成するU 1 セル(61)と、
−前記U 1 セルの出力を前記リセット信号(PRE)に結合するゲート(71)と
を使用し、
結合同期信号
は、その2進値によって前記プレチャージ段階または前記評価段階を承認することを特徴とする、請求項6に記載の方法。 - 各セルの論理関数を定義するメモリベースのセル(101)からなるゲート自体を含み、前記回路は対の信号からなる2値変数に関する計算を行うことができる差動ネットワークを統合し、前記差動ネットワークは、前記対の第1の成分に関する論理関数(T)を実施するセルの第1のネットワーク(1)と、前記対の第2の成分に関する相補論理(F)で動作するデュアルセルの第2のネットワーク(2)とを含み、計算ステップは、前記変数を前記セルの入力で既知の状態にするプレチャージ段階(41)と、前記セルによって計算を行う評価段階(43)とを含むプログラマブル回路において、
各々の前記プレチャージ段階および前記評価段階の前に同期段階(42、44)が実行されることを特徴とするプログラマブル回路。 - 前記変数同期段階(42)を、変数群で実行し、入力変数を搬送する数個の信号を受信可能な各セルに前記評価段階の前で挿入し、前記同期を最遅延信号で実行することを特徴とする、請求項8に記載の回路。
- 前記変数同期段階(44)を、変数群で実行し、入力変数を搬送する数個の信号を受信可能な各計算セルに前記プレチャージ段階の前で挿入し、前記同期を最遅延信号で実行することを特徴とする、請求項8または9に記載の回路。
- 完全一致セルを用いてランデブー機構(56、57、58)によって前記同期段階(42、44)を前記差動ネットワーク(53、54、55)の各セルに対して実行し、前記セルの入力は前記差動ネットワークの前記セルの入力に共通であり、前記セルの出力は前記セルの動作を制御し、前記完全一致セルの入力で値が完全に一致する場合にランデブーが行われ、同期後に前記ランデブーに到達した場合にのみ前記ゲートの出力は変化することを特徴とする、請求項9または10に記載の回路。
- 前記同期段階は、2つの完全一致セル、即ち、前記差動計算ネットワークに共通の入力を有し、それぞれ前記評価段階および前記プレチャージ段階を承認するU 1 セル(61)およびU 0 セル(62)を使用し、
−前記U 1 セルが、すべての入力、各変数に関連付けられている対の信号がプレチャージ状態のままであるとすぐに前記評価を承認する信号(63)を生成し、
−前記U0セルが、すべての入力、各変数に関連付けられている対の信号が前記プレチャージ状態に切り換わっているとすぐに前記プレチャージを承認する信号(64)を生成する
ことを特徴とする、請求項11に記載の回路。 - 前記同期段階の場合、前記U0セルの代わりに、前記プレチャージ段階の前に前記入力変数をゼロにリセットする汎用信号(PRE)を使用し、前記信号(PRE)はその他の信号に対して先行していることを特徴とする、請求項12のいずれか一項に記載の回路。
- 前記同期段階は、
−前記差動計算ネットワークに共通の入力を有し、すべての入力が前記プレチャージ状態のままであるとすぐに前記評価を承認する信号を生成するU 1 セル(61)と、
−前記U 1 セルの出力を前記リセット信号(PRE)に結合するゲート(71)と
を使用し、
結合同期信号
は、その2進値によって前記プレチャージ段階または前記評価段階を承認することを特徴とする、請求項13に記載の回路。 - 前記差動ネットワークのセルは、マルチプレクサ(103、104、105)の木に関連付けられている論理関数を定義する前記メモリ(101)と、前記メモリの値を受信する前記木の第1のカラム(103)の前記マルチプレクサの入力と、前記セルの出力を形成する最後のマルチプレクサ(102)の出力とを含むので、前記結合同期信号
は前記第1のカラム(103)の前記マルチプレクサを制御し、その他のカラムの前記マルチプレクサを前記セルの入力信号によって制御することを特徴とする、請求項14に記載の回路。 - 前記入力変数の前記対の信号は、それぞれのセルで同一カラムのマルチプレクサに関連付けられていることを特徴とする、請求項15に記載の回路。
- 少なくとも1つの保護ゲートを含み、2n入力の4つのセルは2n−1入力の保護ゲート(12)を生成するのに使用され、2つのセルは前記完全一致セルであるU 1 セルを生成するのに使用され、2つのセルは前記差動ネットワーク用であることを特徴とする、請求項8〜16のいずれか一項に記載の回路。
- 少なくとも1つの保護ゲートを含み、2n入力の8つのセルは2n入力の保護ゲート(14)を生成するのに使用され、4つのセルは前記完全一致セルであるU 1 セルおよびU 0 セルを生成するのに使用され、2つのセルは前記差動ネットワーク用に使用され、2つのセルは前記ゲートの出力を「フリーズさせる」前記ランデブー用に使用され、前記使用論理関数は増加特性を考慮する必要があることを特徴とする、請求項8〜17のいずれか一項に記載の回路。
- 少なくとも1つの保護ゲートを含み、2n入力の2つのセルはn入力の保護ゲート(15)を生成するのに使用され、前記2つのセルは前記完全一致を統合する前記差動ネットワークを生成するのに使用され、前記使用論理関数は増加特性を考慮する必要があることを特徴とする、請求項8〜18のいずれか一項に記載の回路。
- 暗号機能を果たすことを特徴とする、請求項8〜19のいずれか一項に記載の回路。
- FPGA型であることを特徴とする、請求項8〜20のいずれか一項に記載の回路。
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