JP5490276B2 - Power semiconductor device - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 179
- 239000002184 metal Substances 0.000 claims description 246
- 229910052751 metal Inorganic materials 0.000 claims description 246
- 239000011347 resin Substances 0.000 claims description 69
- 229920005989 resin Polymers 0.000 claims description 69
- 238000000465 moulding Methods 0.000 claims description 11
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 claims description 4
- 229910010271 silicon carbide Inorganic materials 0.000 claims description 4
- 229910000679 solder Inorganic materials 0.000 description 13
- 239000000758 substrate Substances 0.000 description 8
- 238000003780 insertion Methods 0.000 description 7
- 230000037431 insertion Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 6
- 238000009413 insulation Methods 0.000 description 5
- 238000005452 bending Methods 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 239000004593 Epoxy Substances 0.000 description 2
- 230000017525 heat dissipation Effects 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 238000005476 soldering Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 238000006073 displacement reaction Methods 0.000 description 1
- 238000010292 electrical insulation Methods 0.000 description 1
- 239000000945 filler Substances 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000004519 grease Substances 0.000 description 1
- 230000020169 heat generation Effects 0.000 description 1
- 230000007774 longterm Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- 239000013585 weight reducing agent Substances 0.000 description 1
- 238000009736 wetting Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
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- H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L24/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1305—Bipolar Junction Transistor [BJT]
- H01L2924/13055—Insulated gate bipolar transistor [IGBT]
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1306—Field-effect transistor [FET]
- H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/30107—Inductance
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/3025—Electromagnetic shielding
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Description
本発明は、車載、FA機器、電鉄用途等に幅広く適用されるパワー半導体装置に関する。 The present invention relates to a power semiconductor device widely applied to in-vehicle, FA equipment, electric railway applications, and the like.
パワー半導体装置は、パワー半導体素子を収納し、パワー半導体素子のスイッチング動作によって、電力を調整する機能を有する装置であり、当該装置には、収納されたパワー半導体素子と装置外部との配線が設けられている。 A power semiconductor device is a device that houses a power semiconductor element and has a function of adjusting power by switching operation of the power semiconductor element, and the device is provided with wiring between the housed power semiconductor element and the outside of the device. It has been.
従来の当該装置に収納されたパワー半導体素子は、絶縁基板にパワー半導体素子がはんだ付けされ、絶縁基板あるいは素子本体からワイヤもしくは金属リードによって配線が形成され、外部に導出される金属ターミナルに接続される。 The power semiconductor element housed in the conventional device is soldered to the insulating substrate, and the wiring is formed by the wire or metal lead from the insulating substrate or the element body, and connected to the metal terminal led out to the outside. The
金属ターミナルは、装置の樹脂ケースに埋め込まれ、パワー半導体素子の周囲から装置外部に導出される。あるいは、パワー半導体素子の周囲にある絶縁基板上の配線に接続されて、装置外部に導出される。装置は、絶縁基板ならびにパワー半導体素子、金属配線、金属ターミナルを被覆するように樹脂によって充填され、外部から保護される。 The metal terminal is embedded in the resin case of the device and led out of the device from the periphery of the power semiconductor element. Alternatively, it is connected to wiring on an insulating substrate around the power semiconductor element and led out of the apparatus. The apparatus is filled with resin so as to cover the insulating substrate, the power semiconductor element, the metal wiring, and the metal terminal, and is protected from the outside.
これに対して、金属からなるリードフレームを用いてパワー半導体素子と装置外部との配線を形成し、硬質樹脂によってモールドして固めてパッケージにする、パワー半導体装置がある(例えば特許文献1)。配線は、モールドして固めた後に、リードフレームの必要箇所を切断加工、および曲げ加工を施して装置に仕上げられる。上記の樹脂充填タイプの装置に比べて、あらかじめ金属リードが連なったリードフレームで製造するため、大量に生産する場合には非常に生産性が高い構造として実用化されている。また、硬質樹脂によって固めるため、熱膨張が大きく異なるパワー半導体素子と他の金属部材との熱膨張ミスマッチによるストレスを分散することができるので、近年重要視されてきた長期信頼性を向上させる非常に有用な装置である。 On the other hand, there is a power semiconductor device in which wiring is formed between a power semiconductor element and the outside of the device using a lead frame made of metal, and is molded and hardened by a hard resin (for example, Patent Document 1). After the wiring is molded and hardened, a necessary portion of the lead frame is cut and bent to be finished into a device. Compared to the above resin-filled type apparatus, since it is manufactured with a lead frame in which metal leads are connected in advance, it has been put into practical use as a structure with extremely high productivity when mass-produced. In addition, since it is hardened by hard resin, it can disperse stress due to thermal expansion mismatch between power semiconductor elements with greatly different thermal expansion and other metal members, which greatly improves long-term reliability that has been emphasized in recent years. It is a useful device.
このパワー半導体装置では、リードフレームによる金属配線がパワー半導体素子の周囲に形成され、パワー半導体素子の搭載される上方もしくは下方以外の部分より装置外部に導出されるため、パワー半導体素子の搭載される上方もしくは下方がデッドスペースとなり、パワー半導体装置が大型化してしまうという問題があった。 In this power semiconductor device, the metal wiring by the lead frame is formed around the power semiconductor element and is led out of the device from the portion other than the upper or lower portion where the power semiconductor element is mounted. There is a problem in that the upper or lower portion becomes a dead space, and the power semiconductor device becomes larger.
また、パワー半導体素子の周囲に形成された金属配線が装置外部に導出した後に、金属ターミナルを折り曲げて装置上部に形成する構造も考えられるが、配線が長くなってインダクタンスが大きくなったり、リードフレームが大きくなって材料歩留まりが低下したりするという問題があった。 In addition, a structure in which the metal wiring formed around the power semiconductor element is led out to the outside of the device and then the metal terminal is bent to be formed on the upper portion of the device is conceivable. However, the wiring becomes long and the inductance becomes large. There is a problem in that the material yield increases and the material yield decreases.
本発明は上記のような問題を解決するためになされたものであり、装置の大型化を抑制し、インダクタンスの増大を抑制できるパワー半導体装置を提供することを目的とする。 The present invention has been made to solve the above problems, and an object of the present invention is to provide a power semiconductor device that can suppress an increase in size of the device and suppress an increase in inductance.
本発明にかかるパワー半導体装置は、パワー半導体素子と、一端側が前記パワー半導体素子に接続され、他端側が前記パワー半導体素子の上方に導出された第1金属リードと、前記パワー半導体素子と前記第1金属リードの前記一端側とを覆って充填され、前記パワー半導体素子の上方に凹部が形成されたモールド樹脂と、前記凹部に収容された第1金属ブロックとを備え、前記第1金属リードの前記他端側は、折り曲げて前記第1金属ブロック上面と接続され、前記パワー半導体素子下面に形成された下面電極パターンを介して上面の一部が前記パワー半導体素子と接続され、かつ、前記モールド樹脂に覆われた、第2金属ブロックと、前記第2金属ブロックの上方で前記モールド樹脂に設けられた凹部に形成され、一端側が前記モールド樹脂に覆われた第2金属リードを介して前記第2金属ブロックの前記上面の他の一部と接続された、第3金属ブロックとをさらに備え、前記第2金属リードは、前記第3金属ブロック上面と接続される他端側の端部が、前記モールド樹脂表面から露出し、前記第1、第3金属ブロックは、その上面に雄ネジ部を備える。 A power semiconductor device according to the present invention includes a power semiconductor element, a first metal lead having one end connected to the power semiconductor element and the other end led out above the power semiconductor element, the power semiconductor element, and the first A mold resin which covers and fills the one end of one metal lead and has a recess formed above the power semiconductor element; and a first metal block accommodated in the recess; The other end is bent and connected to the upper surface of the first metal block, a part of the upper surface is connected to the power semiconductor element through a lower surface electrode pattern formed on the lower surface of the power semiconductor element, and the mold A second metal block covered with resin, and a recess provided in the mold resin above the second metal block, one end side of the mold A third metal block connected to another part of the upper surface of the second metal block via a second metal lead covered with grease, wherein the second metal lead is the third metal An end portion on the other end side connected to the upper surface of the block is exposed from the surface of the mold resin, and the first and third metal blocks include a male screw portion on the upper surface.
本発明にかかるパワー半導体装置によれば、パワー半導体素子と、一端側が前記パワー半導体素子に接続され、他端側が前記パワー半導体素子の上方に導出された第1金属リードと、前記パワー半導体素子と前記第1金属リードの前記一端側とを覆って充填され、前記パワー半導体素子の上方に凹部が形成されたモールド樹脂と、前記凹部に収容された第1金属ブロックとを備え、前記第1金属リードの前記他端側は、折り曲げて前記第1金属ブロック上面と接続され、前記パワー半導体素子下面に形成された下面電極パターンを介して上面の一部が前記パワー半導体素子と接続され、かつ、前記モールド樹脂に覆われた、第2金属ブロックと、前記第2金属ブロックの上方で前記モールド樹脂に設けられた凹部に形成され、一端側が前記モールド樹脂に覆われた第2金属リードを介して前記第2金属ブロックの前記上面の他の一部と接続された、第3金属ブロックとをさらに備え、前記第2金属リードは、前記第3金属ブロック上面と接続される他端側の端部が、前記モールド樹脂表面から露出し、前記第1、第3金属ブロックは、その上面に雄ネジ部を備えることにより、装置の大型化を抑制し、インダクタンスの増大を抑制できる。
According to the power semiconductor device of the present invention, the power semiconductor element, the first metal lead having one end connected to the power semiconductor element and the other end led out above the power semiconductor element, the power semiconductor element, A mold resin covering and filling the one end side of the first metal lead and having a recess formed above the power semiconductor element; and a first metal block housed in the recess. The other end side of the lead is bent and connected to the upper surface of the first metal block, a part of the upper surface is connected to the power semiconductor element through a lower surface electrode pattern formed on the lower surface of the power semiconductor element, and A second metal block covered with the mold resin, and a recess provided in the mold resin above the second metal block, one end side of which is A third metal block connected to another part of the upper surface of the second metal block through a second metal lead covered with a resin, and the second metal lead includes the third metal lead. The end of the other end connected to the upper surface of the metal block is exposed from the surface of the mold resin, and the first and third metal blocks are provided with a male screw portion on the upper surface, thereby suppressing an increase in size of the apparatus. In addition, an increase in inductance can be suppressed.
<A.実施の形態1>
<A−1.構成>
図1は、パワー半導体装置の回路構成の一部抜粋であり、代表的かつ使用事例が多いパワー半導体装置である。パワー半導体装置は、IGBTなどのトランジスタが電力のスイッチとなり、スイッチのオンオフ状態を制御することで、所望の電力を負荷へ供給し、負荷の運転状態をコントロールする。また、大きな電力を制御するトランジスタスイッチをオフ(遮断)しても、負荷や寄生のインダクタンス成分が存在するため、電流は瞬時には遮断できない。このため、トランジスタと並列にダイオードを設けて遮断時の電流をバイパスする。
<A. Embodiment 1>
<A-1. Configuration>
FIG. 1 is an excerpt of a part of the circuit configuration of a power semiconductor device, which is a representative power semiconductor device with many use cases. In the power semiconductor device, a transistor such as an IGBT serves as a power switch, and by controlling the on / off state of the switch, desired power is supplied to the load and the operation state of the load is controlled. Further, even if a transistor switch that controls large electric power is turned off (cut off), the current cannot be cut off instantaneously because a load and a parasitic inductance component exist. For this reason, a diode is provided in parallel with the transistor to bypass the current at the time of interruption.
すなわち、図1(a)の回路構成が基本であり、単相、あるいは3相といった制御する用途によって回路が増える。図1(b)は、多用される3相ハーフブリッジのインバータ回路である。パワー半導体装置は、図1中の各点線に囲まれた回路構成を有することがあり、このため装置に組み込まれるトランジスタやダイオードといったパワー半導体素子の数が異なる。 That is, the circuit configuration shown in FIG. 1A is basic, and the number of circuits increases depending on the control application such as single phase or three phases. FIG. 1B is a frequently used three-phase half-bridge inverter circuit. The power semiconductor device may have a circuit configuration surrounded by each dotted line in FIG. 1, and therefore, the number of power semiconductor elements such as transistors and diodes incorporated in the device is different.
例えば、IGBTとフライホイールダイオードとの組み合わせでは、点線部の回路1の構成では各1素子、点線部の回路2では各2素子、点線部の回路3では各6素子となる。また、電流容量によっては、パワー半導体素子を並列に並べて組み込む場合も多く、並列数の掛け算で素子数が増える。一方MOSFETでは、内蔵する寄生ダイオードをフライホイールダイオードとして使う場合も多く、素子数が異なる。
For example, in the combination of an IGBT and a flywheel diode, there are 1 element each in the configuration of the
本実施の形態1では、便宜上、図1の回路1の例に基づいて説明するが、他の素子数、回路構成によっても同様の効果があることは言うまでもなく、むしろ素子数が増えるほど、配線が集約されるため、コンパクト化、軽量化へのメリットがいっそう大きくなる。 In the first embodiment, for the sake of convenience, description will be made based on the example of the circuit 1 in FIG. 1. However, it goes without saying that the same effect can be obtained depending on the number of other elements and the circuit configuration. As a result, the benefits to downsizing and weight reduction will become even greater.
図2は、本発明の実施の形態1を説明するためのパワー半導体装置の断面模式図である。パワー半導体素子4は、その下面側に下面電極パターン101が形成され、その下面電極パターン101に対し、第2金属ブロックとしてのヒートスプレッダ5の一部がはんだ層1001を介してはんだ付けされ固定されている。パワー半導体素子4は、前述した通りIGBTとFwDiの組み合わせで構成され、ヒートスプレッダ5が導電路の働きも担う。
FIG. 2 is a schematic cross-sectional view of the power semiconductor device for explaining the first embodiment of the present invention. The
ヒートスプレッダ5の下方には、絶縁層が設けられている。絶縁層は、例えば、エポキシを主体とする樹脂にフィラーを混合した絶縁シート6であり、ヒートスプレッダ5とパワー半導体装置の外部との電気的絶縁を確保する。さらに下方には、プレート8が備えられている。
An insulating layer is provided below the
一方、パワー半導体素子4は、その上面にも第1上面電極パターンとしての上面電極パターン100が選択的に形成され、その上面電極パターン100に対し、第1金属ブロックとしての金属ブロック7がはんだ層1000を介してはんだ付けされて固定されている。金属ブロック7はIGBT、FwDi各々の上方に個別に固定されており、パワー半導体素子4の固定した面と反対側の表面から雌ネジ部11が形成される。
On the other hand, the upper
また、一方のパワー半導体素子4の側方に、ヒートスプレッダ5の上面の他の一部とはんだ層1001を介して接続された第3金属ブロックとしての金属ブロック12が固定されている。金属ブロック12も金属ブロック7と同様に、上面から雌ネジ部11が形成され、その上面がモールド樹脂9から露出している。さらに、パワー半導体素子4の他の側方に、アウトサート固定ガイド13が固定されている。アウトサート固定ガイド13は樹脂で構成され、その上面には信号端子109が接続されている。
Further, a
パワー半導体装置は、金属ブロック7、12の雌ネジ部11形成側表面、ならびに絶縁シート6あるいは絶縁シート6の下方に設けられたプレート8の表面が露出するように、内包する各部材をモールド樹脂9によって一体的にモールド支持される。
In the power semiconductor device, each member to be encapsulated is molded resin so that the surfaces of the metal blocks 7 and 12 on the side where the
この時、金属ブロック7は、パワー半導体素子4の周辺を残して上面電極パターン100に接合し、雌ネジ部11は、パワー半導体素子4のほぼ上方に位置するように構成される。このように配置した雌ネジ部11を用いることによって、パワー半導体素子4からパワー半導体装置の外部との接続を最も短い距離とすることができ、配線抵抗やインダクタンスの最小化が可能となり、損失低減ができる。
At this time, the
また、パワー半導体素子4の上下をサンドイッチするように、所定の厚さの金属ブロック7、ヒートスプレッダ5を設けるため、パワー半導体素子4に反りが発生せず、はんだに対するストレスを低減することができる。なお、金属ブロック7の厚さは、各々1〜5mm程度が好ましく、金属ブロック7とヒートスプレッダ5との厚さの差は、1〜2mm以下が好ましい。
Further, since the
本実施の形態1では、IGBTとFwDiの二つのパワー半導体素子4に各々独立した金属ブロック7を搭載しており、パワー半導体装置の外側にバスバー(図示せず)を設けて、バスバーでIGBTとFwDiの上面電極パターン100同士を電気的に接続すれば、装置内部で配線を形成するよりも単純な構造で配線できる。また、このパワー半導体装置を内蔵する機器の配線に組み込むことによって、上記IGBTとFwDiとの間の配線が必要ではなくなり、部材点数も削減できる。
In the first embodiment,
また、パワー半導体素子4の上部に金属ブロック7をはんだ層1000を介してはんだ付けしたものを多く製造し、その後、ヒートスプレッダ5にはんだ層1001を介してはんだ付けすると、パワー半導体素子4の扱いが容易となり、生産性上で都合がよい。
In addition, if a large number of
IGBTの上面電極パターン100と同一の表面には、IGBTを駆動するための選択的に形成された第2上面電極パターン(図示せず)が設けられており、第2上面電極パターンは金属線(図示せず)に接合される。この金属線の、第2上面電極パターンと接続される端部とは異なる端部は、金属ブロック7の露出面があるパワー半導体装置の表面と同一面より装置外部に突出し、図示しない制御基板などに接続される。
A second upper surface electrode pattern (not shown) selectively formed for driving the IGBT is provided on the same surface as the upper
第2上面電極パターンは1つのIGBTに複数個が形成されるため、複数の金属線を樹脂支持部材(図示せず)によって絶縁しつつ支持する。支持部材としての樹脂支持部材は、例えばヒートスプレッダ5に位置決め固定され、その位置決め固定のための位置決め手段(図示せず)が樹脂支持部材、ヒートスプレッダ5双方に設けられており、この位置決め手段によって、位置精度良く、金属線を固定することができる。このようにして、複数個の第2上面電極パターンと金属線とを接合するとともに、モールド樹脂9で他の部材とともに一体的に保持する。
Since a plurality of second upper surface electrode patterns are formed on one IGBT, the plurality of metal wires are supported while being insulated by a resin support member (not shown). The resin support member as the support member is positioned and fixed to, for example, the
また、図3に示すように、IGBT、FwDiの上面電極パターン100を同一の金属ブロック14を接合することで配線する構造をとっても良い。この場合には、装置外部における機器での配線との接続箇所が減るために、作業性ならびに信頼性が向上する。
Further, as shown in FIG. 3, a structure may be adopted in which the
また、パワー半導体装置に収納される金属ブロック14とパワー半導体素子4およびモールド樹脂9は、大きく線膨張係数が異なるため反りが発生する。図3に示す構造によれば、パワー半導体素子4を挟んで、上下に大きい面積を持つ金属ブロック14、ヒートスプレッダ5を有するため、パッケージの反りの発生を低減することができる。上面電極パターン100に設けた金属ブロック14は、図3中点線部に示すように、はんだ付けする領域を除いて凹部を形成するようにして、はんだの濡れ広がりを制御することができる。
Further, the
さらには、図4のように、雄ネジ部16を有した金属ブロック7を、雄ネジ部16がパワー半導体素子4の反対側にくるようにパワー半導体素子4の上面電極パターン100に接合し、雄ネジ部16をパワー半導体装置の外部に突出するようにモールド樹脂9でモールドしても良い。このとき、金属ブロック12の、モールド樹脂9露出面にも、同様に雄ネジ部16を形成する。この場合、図2と同様に装置外部にバスバー(リード片102)を設けて、IGBTとFwDiの上面電極パターン100を接続するが、機器の配線と兼ねてよいので合理化が可能である。
Further, as shown in FIG. 4, the
図5は、IGBT、FwDiの上面電極パターン100にはんだ付けされた金属ブロック7、12とヒートスプレッダ5とに固着された、樹脂からなる絶縁部材としての金属ブロック固定ガイド18によって連接するようにしたものである。金属ブロック固定ガイド18は、ヒートスプレッダ5に載るように組みつけられる。金属ブロック固定ガイド18と金属ブロック7、12、ヒートスプレッダ5は組み立ててもよく、金属ブロック7、12をあらかじめインサート成形して金属ブロック固定ガイド18と一体化した後に、ヒートスプレッダと組み立ててもよく、さらには、金属ブロック7、12、ヒートスプレッダ5を一体的にインサート成形しても良い。また図5においては、金属ブロック7、12の上面に、雌ネジ部11が形成された場合が示されているが、雄ネジ部16が備えられる場合であってもよい。
FIG. 5 shows the metal blocks 7 and 12 soldered to the upper
この場合、金属ブロック固定ガイド18のヒートスプレッダ5と接触する面に対して、複数の金属ブロック7、12の露出面が同じ高さになるように成形することができる。したがって、樹脂箱体をモールド成形して製造する際に、金属ブロック7、12の露出面が同一面になり、金型に当接して露出することができる。
In this case, the exposed surfaces of the plurality of
なお、金属ブロック固定ガイド18は、図5に示すように略完全にモールド樹脂9によって覆われるようにする。こうすることによって、樹脂間の界面が外部に表れることがないため、水分の浸入が抑制でき、信頼性が向上する。特に、金属ブロック同士は、高い電圧が加わるため、金属ブロック間の絶縁信頼性を確保するために、金属ブロック固定ガイド18はモールド樹脂9中に内包することが好ましい。
The metal
金属ブロック7、12は、図4では単純な直方体(断面)としているが、例えば図6に示すようにしてもよい。すなわち、図6(a)の構造に対して、図6(b)の構造のようにT字型の形状をした段差を有する形状の金属ブロック19にしてもよい。こうすることによって、上面電極パターン100に接続された金属ブロック19と、下面電極パターン101に接続されたヒートスプレッダ5との沿面距離を確保しながら、電流経路の断面積(上面電極に平行な金属ブロック19の断面積)を大きくすることができ、抵抗損失を低減できる。また、金締結強度を向上することができる。
Although the metal blocks 7 and 12 are simple rectangular parallelepipeds (cross sections) in FIG. 4, they may be as shown in FIG. 6, for example. That is, the
締結強度向上は、金属ブロック7中心から外側に、締結の回転方向と直角方向に金属ブロック7に溝あるいは線状突起を設けることでも実現可能であり、さらには、金属ブロック7表面を粗面化処理することによっても実現可能である。
The fastening strength can be improved by providing grooves or linear protrusions on the
また、金属ブロック7の裏面であって、上面電極パターン100とのはんだ付け面は、図7に示すように形成してもよい。すなわち、図7(a)の構造に対して、図7(b)の構造のように突起20を形成することができる。突起20は一周形成してもよいし、複数個所形成してもよい。
Moreover, you may form the back surface of the
突起20を形成することによって、金属ブロック7と上面電極パターン100との間のはんだ層1000の厚さを制御することができ、金属ブロック7の雌ネジ部11を形成した表面の平行度が向上する。また、本実施の形態1では、突起20は金属ブロック7と一体構造として形成しているが、別部材のスペーサを金属ブロック7と上面電極パターン100との間に介在させても良い。このことは、パワー半導体素子4の下面電極パターン101とはんだ付けするヒートスプレッダ5表面においても同様である。
By forming the
雌ネジ部11を形成した表面の平行度が向上すると、モールド時に金型との密着性が向上し、雌ネジ部11等の接続手段部へのモールド時のモールド樹脂9の進入が防止でき、パワー半導体装置の製造品位が向上する。
When the parallelism of the surface on which the
<A−2.効果>
本発明にかかる実施の形態1によれば、パワー半導体装置において、パワー半導体素子4と、パワー半導体素子4上面に選択的に形成された第1上面電極パターンとしての上面電極パターン100を介してパワー半導体素子4と接続された、第1金属ブロックとしての金属ブロック7と、パワー半導体素子4と金属ブロック7とを覆って充填されたモールド樹脂9とを備え、金属ブロック7は、その上面がモールド樹脂9表面から露出することで、パワー半導体装置の上面から配線を引き出すことができ、装置の大型化を抑制することができる。
<A-2. Effect>
According to the first embodiment of the present invention, in the power semiconductor device, power is supplied via the
また、装置外部への配線長を短くすることができるため、配線によるインダクタンスが小さくなるとともに、配線損失も最小にすることができるので、発熱が小さいパワー半導体装置を提供することができる。 Further, since the wiring length to the outside of the device can be shortened, the inductance due to the wiring can be reduced and the wiring loss can be minimized, so that a power semiconductor device with low heat generation can be provided.
また、パワー半導体装置内部は、完全にモールド樹脂9に充填される構造となっており、パワー半導体装置の剛性が向上する。
Moreover, the power semiconductor device has a structure in which the
また、金属ブロック7からの配線と金属ブロック12からの配線とを、パワー半導体装置の例えば上方に配置した同一の基板によって一体的に扱うことができる。
Further, the wiring from the
また、本発明にかかる実施の形態1によれば、パワー半導体装置において、パワー半導体素子4下面に形成された下面電極パターン101を介して上面の一部がパワー半導体素子4と接続され、かつ、モールド樹脂9に覆われた、第2金属ブロックとしてのヒートスプレッダ5と、ヒートスプレッダ5の上面の他の一部と接続された、第3金属ブロックとしての金属ブロック12とをさらに備え、金属ブロック12は、その上面がモールド樹脂9表面から露出することで、パワー半導体装置の放熱性を高めるとともに、パワー半導体素子4を上下からサンドイッチするような構造となるので、パワー半導体素子4の反りの発生を抑制し、はんだに対するストレスを減少させることができる。
Further, according to the first embodiment of the present invention, in the power semiconductor device, a part of the upper surface is connected to the
また、本発明にかかる実施の形態1によれば、パワー半導体装置において、第1、第3金属ブロックとしての金属ブロック7、12を一体的に連結するとともに、第2の金属ブロックとしてのヒートスプレッダ5に支持されるように配置された絶縁部材としての金属ブロック固定ガイド18をさらに備えることで、ヒートスプレッダ5の表面に対して、金属ブロック7、12の露出面を同じ高さに成形することができ、モールド時の金属ブロック7、12表面への樹脂の流入を防止することができる。
Further, according to the first embodiment of the present invention, in the power semiconductor device, the metal blocks 7 and 12 as the first and third metal blocks are integrally connected and the
また、パワー半導体装置の上面におけるスペースを有効に使い、装置の薄膜化が可能となる。 In addition, the space on the upper surface of the power semiconductor device can be effectively used to make the device thinner.
また、本発明にかかる実施の形態1によれば、パワー半導体装置において、第1金属ブロックとしての金属ブロック7、第3金属ブロックとしての金属ブロック12は、その上面に雌ネジ部11を備えることで、パワー半導体装置の外部との接続を最も短い距離で行うことができ、配線抵抗やインダクタンスの最小化が可能となる。
According to the first embodiment of the present invention, in the power semiconductor device, the
また、本発明にかかる実施の形態1によれば、パワー半導体装置において、第1金属ブロックとしての金属ブロック7、第3金属ブロックとしての金属ブロック12は、その上面に雄ネジ部16を備えることで、パワー半導体装置の外部との接続を最も短い距離で行うことができ、配線抵抗やインダクタンスの最小化が可能となる。
According to the first embodiment of the present invention, in the power semiconductor device, the
また、ボルト挿入のための厚さが不要となり、パワー半導体装置の低背化が可能となる。 Further, the thickness for inserting the bolt is not necessary, and the power semiconductor device can be reduced in height.
<B.実施の形態2>
<B−1.構成>
図8は、本発明の実施の形態2を説明するためのパワー半導体装置を示した図である。パワー半導体素子4であるIGBT、FwDiの上面電極パターン100、ヒートスプレッダ5に、第1金属リードとしての金属リード21、第2金属リードとしての金属リード103それぞれの一方の端部がはんだ層1000、1001を介してはんだ付けされ、他方の端部がパワー半導体装置の上面から突出する(図8(a))。そして、パワー半導体素子4と金属リード21、103それぞれの一方の端部とを覆って、モールド樹脂9が充填される。
<B. Second Embodiment>
<B-1. Configuration>
FIG. 8 is a diagram showing a power semiconductor device for explaining the second embodiment of the present invention. One end of each of the
モールド樹脂9の、金属リード21、103それぞれの突出した部分よりも平面視内側のパワー半導体装置の上面の一部には、第1金属ブロックとしての金属ブロック24(ナット)、第3金属ブロックとしての金属ブロック107(ナット)を挿入するための凹部としての挿入穴22が形成され、挿入穴22には金属ブロック24、107が挿入される(図8(b))。
A metal block 24 (nut) as a first metal block and a third metal block are formed on a part of the upper surface of the power semiconductor device on the inner side in plan view from the protruding portions of the metal leads 21 and 103 of the
なお、パワー半導体素子4の下面電極パターン101に対し、第2金属ブロックとしてのヒートスプレッダ5の一部がはんだ層1001を介してはんだ付けされ固定され、金属ブロック107は、金属リード103を介してヒートスプレッダ5の上方に形成されている。
A part of the
金属リード21、103の他方の端部(突出した部分)には穴部23が形成されており、樹脂箱体の上面とほぼ平行になるように、パワー半導体装置の内側、すなわち金属ブロック24、107に向かう方向に折り曲げられ、金属ブロック24、107上面に接触し、金属リード21、103の穴部23と金属ブロック24、107の雌ネジ部108とが一致するように形成される(図8(c))。なお、金属ブロック24、107上面に到達するまでは、金属リード21、103は、金属ブロック24、107の側方を通る。
A
実施の形態1の図1の場合には、モールド成形時に金属ブロック7、12の接続部をシールするために高精度に寸法精度を設計する必要があるが、図8に示すように本実施の形態2では、モールドした後に接続部を形成することになるため、高精度な寸法設計、金型設計が必要でなく、パワー半導体素子4の上方から装置外部に導出する構造を飛躍的に生産性を高めて製造することができるので、工業的に非常に有用である。
In the case of FIG. 1 of the first embodiment, it is necessary to design the dimensional accuracy with high accuracy in order to seal the connection portions of the metal blocks 7 and 12 at the time of molding, but as shown in FIG. In
金属リード21、103の突出した部分よりも、金属ブロック24、107をパワー半導体装置表面における平面視内側に設けることによって、IGBT、FwDi上方のエリアを有効に用いることができ、コンパクト化を実現できる。また、パワー半導体装置上部を外部配線形成することができるので、装置全体のコンパクト化が可能となる。この際、金属ブロック24、107を支えるように樹脂を密に充填した樹脂箱体とすることによって、締結時の剛性の確保が可能となる。なお、金属ブロック24、107の雌ネジ部108は、締結時のボルトが挿入することができる深さで形成する。
By providing the metal blocks 24 and 107 inside the plan view on the surface of the power semiconductor device rather than the protruding portions of the metal leads 21 and 103, the area above the IGBT and FwDi can be used effectively, and compactness can be realized. . Further, since the upper portion of the power semiconductor device can be formed with external wiring, the entire device can be made compact. At this time, it is possible to secure rigidity at the time of fastening by using a resin box that is densely filled with resin so as to support the metal blocks 24 and 107. In addition, the
金属リード21を折り曲げる際の曲がり部25は、モールド樹脂9側に形成された、金属リード21、103の厚さ程度の溝104に金属リード21、103が納まるように曲げられる。したがって、折り曲げた後に、金属リード21、103は溝104によって位置決めされ、金属ブロック24、107とのずれを防止することができる。
A
さらに、溝104は、曲がり部25から金属ブロック24、107の方に向かってやや深く傾斜するように形成することができ、モールド樹脂9の表面において、折り曲げた後のスプリングバックが生じても、ほぼパワー半導体装置の上面に平行に保持することができる。
Further, the
図9に示すパワー半導体装置では、パワー半導体装置の上面の一部に形成された挿入穴22に、金属ブロック24、107およびボルト26を挿入する(図9(a))。金属リード27、200の突出した部分は、ボルト26側に樹脂箱体の上面とほぼ平行になるように、金属ブロック24、107上面に接触するように折り曲げられる(図9(b))。この際、図10のように、金属リード27、200の突出した部分の先端には、カニの挟み状に二股に割れたカニ爪形状の開口部29が形成されている。折り曲げられる際にその開口部29にボルト26が挿入されて、金属リード27、200表面がボルト26座面にほぼ平行になるように折り曲げられる。
In the power semiconductor device shown in FIG. 9, metal blocks 24 and 107 and
このように締結部をボルト26座面とすることによって、挿入する挿入穴22の深さを小さくすることができる。したがって、パワー半導体装置の薄型化に有効である。
Thus, by using the fastening portion as the
<B−2.効果>
本発明にかかる実施の形態2によれば、パワー半導体装置において、パワー半導体素子4と、一端側がパワー半導体素子4に接続され、他端側がパワー半導体素子4の上方に導出された第1金属リードである金属リード21、27と、パワー半導体素子4と金属リード21、27の一端側とを覆って充填され、パワー半導体素子4の上方に凹部としての挿入穴22が形成されたモールド樹脂9と、挿入穴22に収容された第1金属ブロックとしての金属ブロック24(ナット)とを備え、金属リード21、27の他端側は、折り曲げて金属ブロック24上面と接続されることで、装置の大型化を抑制することができる。
<B-2. Effect>
According to the second embodiment of the present invention, in the power semiconductor device, the
また、モールドした後に金属リード21、27と金属ブロック24との接続をすることになるため、金属リード21、27と金属ブロック24との位置のずれを調整することができ、高精度な寸法設計、金型設計が不要となるので生産性を高めることができる。
In addition, since the metal leads 21 and 27 and the
モールド時に金属リード21、27と金属ブロック24との接続を形成しようとする場合、金属ブロック24の表面と、モールド樹脂9の表面との高さを一致させることが精度上困難であるため、接続部位にモールド樹脂9が流れ込む恐れがあったが、本発明では、その接続を、樹脂箱体の上面に沿わす形でモールド後に行うため、モールド樹脂9流入による接触不良、組立て不良の問題を解決しうる。
When trying to form a connection between the metal leads 21 and 27 and the
また、パワー半導体装置内部は、完全にモールド樹脂9に充填される構造となっており、パワー半導体装置の剛性が向上する。
Moreover, the power semiconductor device has a structure in which the
また、金属ブロック24からの配線と金属ブロック107からの配線とを、パワー半導体装置の例えば上方に配置した同一の基板によって一体的に扱うことができる。
In addition, the wiring from the
また、本発明にかかる実施の形態2によれば、パワー半導体装置において、第1金属リードとしての金属リード21、27は、第1金属ブロックとしての金属ブロック24の側方を通り、モールド樹脂9表面において金属ブロック24に向かう方向に折れ曲がって形成されることで、パワー半導体素子4の上方のスペースを有効に活用でき、装置のコンパクト化が可能となる。
Further, according to the second embodiment of the present invention, in the power semiconductor device, the metal leads 21 and 27 as the first metal leads pass through the side of the
また、本発明にかかる実施の形態2によれば、パワー半導体装置において、パワー半導体素子4下面に形成された下面電極パターン101を介して上面の一部がパワー半導体素子4と接続され、かつ、モールド樹脂9に覆われた、第2金属ブロックであるヒートスプレッダ5と、ヒートスプレッダ5の上方でモールド樹脂9に設けられた凹部に形成され、一端側がモールド樹脂9に覆われた第2金属リードである金属リード103、200を介してヒートスプレッダ5の上面の他の一部と接続された、第3金属ブロックである金属ブロック107とをさらに備え、金属リード103、200は、金属ブロック107上面と接続される他端側の端部が、モールド樹脂9表面から露出することで、パワー半導体装置の放熱性を高めるとともに、パワー半導体素子4を上下からサンドイッチするような構造となるので、パワー半導体素子4の反りの発生を抑制し、はんだに対するストレスを減少させることができる。
Further, according to the second embodiment of the present invention, in the power semiconductor device, a part of the upper surface is connected to the
<C.実施の形態3>
<C−1.構成>
図11は、図2のパワー半導体装置の上方に配線基板106を取り付けた状態を表す図である。配線基板106は、パワー半導体素子4からの電流を流す主配線30が設けられている。配線基板106は、パワー半導体装置と機器の配線を形成するものであり、配線を多層に形成することもできる。また、配線基板106の基材は、例えばガラスエポキシ系、PBT、PPSなどの樹脂により、配線間の絶縁を確保することができる。さらに、必要であれば、パワー半導体素子4からのノイズをシールドするための金属層としてのシールド層31を内蔵するように設けてもよい。このシールド層31は、金属ブロック7、12を平面視上囲むように形成することができる。こうすることによって、別にシールド板を設ける必要がない。
<
<C-1. Configuration>
FIG. 11 is a diagram illustrating a state in which the
金属ブロック7、12の上部に配線基板106を搭載し接続している。配線基板106の主配線30に金属ブロック7、12をボルト、ネジ105で締結して電気接続をとる。配線基板106は、パワー半導体装置の上面に接触するように設けられることにより、薄型の配線接続構造を実現することができる。
A
一方、第2上面電極パターンに支持部材を介して接続された金属線(図示せず)は、金属ブロック7、12の露出面と同じ面からパワー半導体装置から突出するようになるが、配線基板106よりも上方に図示しない制御回路を構成する制御基板に接続するようにしてもよい。あるいは、配線基板106に制御回路の一部または全てを構成する配線をあわせて設けてもよい。こうすることによって、制御回路の配線部分を合理化することができる。また、できるだけパワー半導体素子4に近いところに設けるほうがよいゲート抵抗配線などを配線基板106に設けることができる。
On the other hand, a metal wire (not shown) connected to the second upper surface electrode pattern via a support member protrudes from the power semiconductor device from the same surface as the exposed surface of the metal blocks 7 and 12, but the wiring board You may make it connect to the control board which comprises the control circuit which is not shown in figure above 106. FIG. Alternatively, the
なお、図11においては、金属ブロック7、12を用いた実施の形態1の場合の構造について示しているが、実施の形態2に示すような金属ブロック24、107(ナット)、金属リード21、103、27、200を用いた構造においても、同様に配線基板106を備えることができ、その場合にも、同様の効果を奏する。
11 shows the structure in the case of the first embodiment using the metal blocks 7 and 12, the metal blocks 24 and 107 (nuts), the metal leads 21, and the like as shown in the second embodiment. In the structure using 103, 27, and 200, the
<C−2.効果>
本発明にかかる実施の形態3によれば、パワー半導体装置において、第1金属ブロックとしての金属ブロック7、金属ブロック24、第3金属ブロックとしての金属ブロック12、金属ブロック107の上方においてモールド樹脂9上に配設され、金属ブロック7、金属ブロック24、第3金属ブロックとしての金属ブロック12、金属ブロック107と接続された配線基板106をさらに備えることで、薄型の配線接続構造を実現することができる。
<C-2. Effect>
According to the third embodiment of the present invention, in the power semiconductor device, the
また、本発明にかかる実施の形態3によれば、パワー半導体装置において、配線基板106は、第1金属ブロックとしての金属ブロック7、金属ブロック24、第3金属ブロックとしての金属ブロック12、金属ブロック107を平面視上囲むように金属層としてのシールド層31を備えることで、パワー半導体素子4をノイズから保護することができる。また、別途シールド板を設ける必要がない。
Further, according to the third embodiment of the present invention, in the power semiconductor device, the
また、本発明にかかる実施の形態3によれば、パワー半導体装置において、パワー半導体素子4上面に形成された、第2上面電極パターンと、第2上面電極パターンに支持部材で支持されて接続される金属線とをさらに備え、支持部材は、第2金属ブロックであるヒートスプレッダ5に固定され、配線基板106は、金属線と接続されることで、装置の大型化を抑制することができる。
According to the third embodiment of the present invention, in the power semiconductor device, the second upper surface electrode pattern formed on the upper surface of the
<D.実施の形態4>
<D−1.構成>
図12は、図2で説明したパワー半導体装置のA部を拡大した図である。モールド樹脂9表面において、金属ブロック7上面の周辺に突出部32(図12(a))、あるいは溝部33(図12(b))を形成する。これらの突出部32および溝部33は、金属ブロック7を取り囲むように形成されている。
<
<D-1. Configuration>
FIG. 12 is an enlarged view of part A of the power semiconductor device described in FIG. On the surface of the
パワー半導体素子4の上面電極パターン100と同電位となる金属ブロック7は、パワー半導体装置あるいは機器の動作時に高い電圧がかかる。したがって、周辺の部材あるいは、異なる電位を持つ配線部材との間に絶縁を保つ距離が必要となり、距離を確保する分、大型化が必要となる。これに対して、金属ブロック7と他の配線部材、アースとの間に、突出部32あるいは溝部33を形成することによって、必要な沿面距離をとることができ、装置を大型化する必要がない。
A high voltage is applied to the
また、図13は、図2のパワー半導体装置のB部を拡大した図であり、金属ブロック7とアウトサート固定ガイド13端部に接続される信号端子109との間に、突出部34あるいは溝部35を形成する。
FIG. 13 is an enlarged view of a portion B of the power semiconductor device of FIG. 2, and a protruding
信号端子109は、ゲートを駆動するためのゲート電極あるいは電流、温度検出用のセンス端子等があるが、これらはパワー半導体素子の上面電極パターン100あるいは下面電極パターン101に比べて電圧が非常に小さい。一方、パワー半導体素子4の上面電極パターン100あるいは下面電極パターン101の電圧が高いため、これらの間に、突出部34あるいは溝部35を形成することによって、パワー半導体装置の大型化を抑制し、絶縁距離を確保することができる。
The
なお、本発明は、特に、車載用途など、コンパクト化と軽量化が求められるパワー半導体装置において、ほぼモールド樹脂の投影面積にパワー半導体装置のサイズをおさめることができるので、非常に有用である。 Note that the present invention is very useful, particularly in a power semiconductor device that is required to be compact and lightweight, such as in-vehicle use, because the size of the power semiconductor device can be kept almost in the projected area of the mold resin.
なお、いずれの実施の形態においても、炭化珪素からなるパワー半導体素子を少なくとも一部に用いることによって、よりコンパクトで高出力のパワー半導体装置が実現できる。この場合、FwDiとMOSFETとの組み合わせとなるが、FwDiのみ炭化珪素を用いてもよく、MOSFETも含めて全てを炭化珪素としても良い。 In any of the embodiments, a power semiconductor device having a more compact and high output can be realized by using a power semiconductor element made of silicon carbide at least in part. In this case, a combination of FwDi and MOSFET is used. However, silicon carbide may be used only for FwDi, or all may be silicon carbide including MOSFET.
<D−2.効果>
本発明にかかる実施の形態4によれば、パワー半導体装置において、モールド樹脂9表面において、第1金属ブロックである金属ブロック7上面の周りに形成された突出部32、34または溝部33、35をさらに備えることで、金属ブロック7と周辺部材との絶縁を保つために必要な沿面距離を確保することができ、装置の大型化を抑制することができる。
<D-2. Effect>
According to the fourth embodiment of the present invention, in the power semiconductor device, the
1,2,3 回路、4 パワー半導体素子、5 ヒートスプレッダ、6 絶縁シート、7,12,14,19,24,107 金属ブロック、8 プレート、9 モールド樹脂、11,108 雌ネジ部、13 アウトサート固定ガイド、16 雄ネジ部、18 金属ブロック固定ガイド、20 突起、21,27,103,200 金属リード、22 挿入穴、23 穴部、25 曲がり部、26 ボルト、29 開口部、30 主配線、31 シールド層、32,34 突出部、33,35 溝部、100 上面電極パターン、101 下面電極パターン、102 リード片、104 溝、105 ネジ、106 配線基板、109 信号端子、1000,1001 はんだ層。 1, 2, 3 circuit, 4 power semiconductor element, 5 heat spreader, 6 insulating sheet, 7, 12, 14, 19, 24, 107 metal block, 8 plate, 9 mold resin, 11, 108 female thread, 13 outsert Fixing guide, 16 Male thread part, 18 Metal block fixing guide, 20 Protrusion, 21, 27, 103, 200 Metal lead, 22 Insertion hole, 23 hole part, 25 Bending part, 26 Bolt, 29 Opening part, 30 Main wiring, 31 Shield layer, 32, 34 Projection, 33, 35 Groove, 100 Top electrode pattern, 101 Bottom electrode pattern, 102 Lead piece, 104 Groove, 105 Screw, 106 Wiring board, 109 Signal terminal, 1000, 1001 Solder layer.
Claims (6)
一端側が前記パワー半導体素子に接続され、他端側が前記パワー半導体素子の上方に導出された第1金属リードと、
前記パワー半導体素子と前記第1金属リードの前記一端側とを覆って充填され、前記パワー半導体素子の上方に凹部が形成されたモールド樹脂と、
前記凹部に収容された第1金属ブロックとを備え、
前記第1金属リードの前記他端側は、折り曲げて前記第1金属ブロック上面と接続され、
前記パワー半導体素子下面に形成された下面電極パターンを介して上面の一部が前記パワー半導体素子と接続され、かつ、前記モールド樹脂に覆われた、第2金属ブロックと、
前記第2金属ブロックの上方で前記モールド樹脂に設けられた凹部に形成され、一端側が前記モールド樹脂に覆われた第2金属リードを介して前記第2金属ブロックの前記上面の他の一部と接続された、第3金属ブロックとをさらに備え、
前記第2金属リードは、前記第3金属ブロック上面と接続される他端側の端部が、前記モールド樹脂表面から露出し、
前記第1、第3金属ブロックは、その上面に雄ネジ部を備える、
パワー半導体装置。 A power semiconductor element;
A first metal lead having one end connected to the power semiconductor element and the other end led out above the power semiconductor element;
A mold resin which covers and fills the power semiconductor element and the one end side of the first metal lead, and has a recess formed above the power semiconductor element;
A first metal block housed in the recess,
The other end side of the first metal lead is bent and connected to the upper surface of the first metal block ,
A second metal block in which a part of the upper surface is connected to the power semiconductor element through a lower surface electrode pattern formed on the lower surface of the power semiconductor element and covered with the molding resin;
Another part of the upper surface of the second metal block is formed in a recess provided in the mold resin above the second metal block, and a second metal lead having one end side covered with the mold resin. A third metal block connected,
The second metal lead has an end on the other end side connected to the upper surface of the third metal block exposed from the surface of the mold resin,
The first and third metal blocks are provided with a male screw portion on the upper surface thereof .
Power semiconductor device.
請求項1に記載のパワー半導体装置。 The first metal lead is formed by being bent in a direction toward the first metal block on a surface of the mold resin through a side of the first metal block.
The power semiconductor device according to claim 1.
請求項1または請求項2に記載のパワー半導体装置。 A wiring board disposed on the mold resin above the first and third metal blocks and connected to the first and third metal blocks ;
The power semiconductor device according to claim 1 or 2.
請求項3に記載のパワー半導体装置。 The wiring board includes a metal layer so as to surround the first and third metal blocks in a plan view .
The power semiconductor device according to claim 3.
前記第2上面電極パターンに、支持部材で支持されて接続される金属線とをさらに備え、
前記支持部材は、前記第2金属ブロックに固定され、
前記配線基板は、前記金属線と接続される、
請求項3または請求項4に記載のパワー半導体装置。 A second upper surface electrode pattern formed on the upper surface of the power semiconductor element;
The second upper surface electrode pattern further comprises a metal wire supported and connected by a support member,
The support member is fixed to the second metal block;
The wiring board is connected to the metal wire ,
The power semiconductor device according to claim 3 or 4 .
請求項1から請求項5のいずれか1項に記載のパワー半導体装置。 At least a part of the power semiconductor element is made of silicon carbide .
The power semiconductor device according to any one of claims 1 to 5 .
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Application Number | Priority Date | Filing Date | Title |
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Applications Claiming Priority (1)
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010125429A Division JP5253455B2 (en) | 2010-06-01 | 2010-06-01 | Power semiconductor device |
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Publication Number | Publication Date |
---|---|
JP2013102242A JP2013102242A (en) | 2013-05-23 |
JP5490276B2 true JP5490276B2 (en) | 2014-05-14 |
Family
ID=48622487
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2013042877A Active JP5490276B2 (en) | 2013-03-05 | 2013-03-05 | Power semiconductor device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5490276B2 (en) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP6154342B2 (en) | 2013-12-06 | 2017-06-28 | トヨタ自動車株式会社 | Semiconductor device |
JP6201800B2 (en) * | 2014-02-14 | 2017-09-27 | トヨタ自動車株式会社 | Semiconductor module |
JP6617490B2 (en) * | 2015-09-15 | 2019-12-11 | 富士電機株式会社 | Semiconductor device |
JP6971931B2 (en) * | 2018-07-27 | 2021-11-24 | 日立Astemo株式会社 | Power semiconductor device |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5710952A (en) * | 1980-06-23 | 1982-01-20 | Mitsubishi Electric Corp | Resin sealed type semiconductor device |
JPH0246058Y2 (en) * | 1984-10-12 | 1990-12-05 | ||
JPH0969603A (en) * | 1995-09-01 | 1997-03-11 | Mitsubishi Electric Corp | Power semiconductor device and its outer package case and its manufacturing method |
JP4569473B2 (en) * | 2006-01-04 | 2010-10-27 | 株式会社日立製作所 | Resin-encapsulated power semiconductor module |
JP5272191B2 (en) * | 2007-08-31 | 2013-08-28 | 三菱電機株式会社 | Semiconductor device and manufacturing method of semiconductor device |
-
2013
- 2013-03-05 JP JP2013042877A patent/JP5490276B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
JP2013102242A (en) | 2013-05-23 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20130305 |
|
A977 | Report on retrieval |
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|
A131 | Notification of reasons for refusal |
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A521 | Request for written amendment filed |
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