JP5481940B2 - 電源装置 - Google Patents
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Description
本発明は、交流電源からの交流電圧を整流し、安定した直流電圧を生成する電源装置に関するものである。
ゲーム機器やテレビジョンなどで使用される電源基板には家庭用ＡＣ（交流）入力からＤＣ（直流）出力へ変換を行うためのＡＣＤＣ電源装置が装備されている。
その電源装置のコンバータ方式にはいくつか種類があるが、１００Ｗ以上の電力が必要な電源として最も広く使われている方式が全波電流共振方式である。
その電源装置のコンバータ方式にはいくつか種類があるが、１００Ｗ以上の電力が必要な電源として最も広く使われている方式が全波電流共振方式である。
その全波電流共振方式を使う場合、２次側回路は２対の整流ダイオードを使って交互に整流動作を行う。
また、ダイオードによる損失を抑えたい場合はダイオードを電界効果トランジスタ（ＦＥＴ）に変更し、駆動回路を用いて同期整流動作を行う。
また、ダイオードによる損失を抑えたい場合はダイオードを電界効果トランジスタ（ＦＥＴ）に変更し、駆動回路を用いて同期整流動作を行う。
全波電流共振方式で２次側回路を同期整流にする場合、主な駆動方法としては３次巻き線を使用するものが知られている。
図１は、２次側回路の３次巻き線を用いた全波電流共振方式の電源装置の構成例を示す図である。
この電源装置１は、１次コイルＬ１、２次コイルＬ２、３次コイルＬ３、ＦＥＴ２，ＦＥＴ３、ゲートドライバＧＤ１，ＧＤ２を有する。
この電源装置１は、３次巻き線としてコイルＬ３を使用し、一次側からの共振に合わせて３次コイルＬ３にパルスを発生させＦＥＴ２、ＦＥＴ３のゲートを、ゲートドライバＧＤ１、ＧＤ２により駆動させる。
ところが、上記全波電流共振方式の電源装置１は、以下の不利益がある。
第１に、３次巻き線が追加で必要であるため、コストアップ、装置の大型化を招く。
第２に、２つのＦＥＴが同時オンしてしまうタイミングを避ける必要があるため、タイミング調整回路が新たに必要である。
この場合、タイミング調整が難しく電源基板設計に時間がかかる。
第３に、ＦＥＴに流れる電流を検出してＦＥＴをオン（ＯＮ）/オフ（ＯＦＦ）するわけではないため、共振の状態によって誤動作する可能性がある。
第１に、３次巻き線が追加で必要であるため、コストアップ、装置の大型化を招く。
第２に、２つのＦＥＴが同時オンしてしまうタイミングを避ける必要があるため、タイミング調整回路が新たに必要である。
この場合、タイミング調整が難しく電源基板設計に時間がかかる。
第３に、ＦＥＴに流れる電流を検出してＦＥＴをオン（ＯＮ）/オフ（ＯＦＦ）するわけではないため、共振の状態によって誤動作する可能性がある。
本発明は、コストアップ、装置の大型化を防止でき、タイミング調整回路が不要で、共振の状態による誤動作を防止することができる電源装置を提供することにある。
本発明の第１の観点の電源装置は、１次コイルと、当該１次コイルと相互に電磁結合されタップを通して、一端側同士が接続された第１の２次コイルおよび第２の２次コイルを有する主トランスと、ドレインが上記第１の２次コイルの他端に接続され、ソースが基準電位に接続され、ゲートに第１のドライブ信号が供給される第１の電界効果トランジスタと、ドレインが上記第２の２次コイルの他端に接続され、ソースが基準電位に接続され、ゲートに第２のドライブ信号が供給される第２の電界効果トランジスタと、上記第１の電界効果トランジスタのドレイン電圧および上記第２の電界効果トランジスタのドレイン電圧に応じて、上記第１のドライブ信号および第２のドライブ信号を生成して、上記第１の電界効果トランジスタおよび上記第２の電界効果トランジスタを相補的に駆動するゲートドライバと、を有し、上記ゲートドライバは、上記第１の電界効果トランジスタのドレイン電圧と基準電圧とを比較する第１のコンパレータと、上記第２の電界効果トランジスタのドレイン電圧と基準電圧とを比較する第２のコンパレータと、上記第１のドライブ信号をあらかじめ設定したデッドタイム遅延させる第１のディレイ回路と、上記第２のドライブ信号をあらかじめ設定したデッドタイム遅延させる第２のディレイ回路と、上記第１のコンパレータの出力信号と上記第１のディレイ回路で遅延された第１のドライブ信号に応じて上記第２のドライブ信号を生成し、上記第２の電界効果トランジスタのゲートおよび上記第２のディレイ回路の入力に出力する第１の回路と、上記第２のコンパレータの出力信号と上記第２のディレイ回路で遅延された第２のドライブ信号に応じて上記第１のドライブ信号を生成し、上記第１の電界効果トランジスタのゲートおよび上記第１のディレイ回路の入力に出力する第２の回路と、を含み、上記第１の電界効果トランジスタおよび上記第２の電界効果トランジスタのうちの、一方の電界効果トランジスタに電流が発生する瞬間に他方の電界効果トランジスタをオフさせてから当該一方の電界効果トランジスタがオンするように、上記第１のドライブ信号および上記第２のドライブ信号を生成する。
本発明の第２の観点の電源装置は、交流（ＡＣ）電圧を第１のＤＣ電圧に変換する第１のコンバータと、上記第１のコンバータによる第１のＤＣ電圧を第２のＤＣ電圧に変換する２次側で同期整流方式を採用した第２のコンバータと、を有し、上記第２のコンバータは、１次コイルと、当該１次コイルと相互に電磁結合されタップを通して、一端側同士が接続された第１の２次コイルおよび第２の２次コイルを有する主トランスと、ドレインが上記第１の２次コイルの他端に接続され、ソースが基準電位に接続され、ゲートに第１のドライブ信号が供給される第１の電界効果トランジスタと、ドレインが上記第２の２次コイルの他端に接続され、ソースが基準電位に接続され、ゲートに第２のドライブ信号が供給される第２の電界効果トランジスタと、上記第１の電界効果トランジスタのドレイン電圧および上記第２の電界効果トランジスタのドレイン電圧に応じて、上記第１のドライブ信号および第２のドライブ信号を生成して、上記第１の電界効果トランジスタおよび上記第２の電界効果トランジスタを相補的に駆動するゲートドライバと、を含み、上記ゲートドライバは、上記第１の電界効果トランジスタのドレイン電圧と基準電圧とを比較する第１のコンパレータと、上記第２の電界効果トランジスタのドレイン電圧と基準電圧とを比較する第２のコンパレータと、上記第１のドライブ信号をあらかじめ設定したデッドタイム遅延させる第１のディレイ回路と、上記第２のドライブ信号をあらかじめ設定したデッドタイム遅延させる第２のディレイ回路と、上記第１のコンパレータの出力信号と上記第１のディレイ回路で遅延された第１のドライブ信号に応じて上記第２のドライブ信号を生成し、上記第２の電界効果トランジスタのゲートおよび上記第２のディレイ回路の入力に出力する第１の回路と、上記第２のコンパレータの出力信号と上記第２のディレイ回路で遅延された第２のドライブ信号に応じて上記第１のドライブ信号を生成し、上記第１の電界効果トランジスタのゲートおよび上記第１のディレイ回路の入力に出力する第２の回路と、を含み、上記第１の電界効果トランジスタおよび上記第２の電界効果トランジスタのうちの、一方の電界効果トランジスタに電流が発生する瞬間に他方の電界効果トランジスタをオフさせてから当該一方の電界効果トランジスタがオンするように、上記第１のドライブ信号および上記第２のドライブ信号を生成する。
本発明によれば、コストアップ、装置の大型化を防止でき、タイミング調整回路が不要で、共振の状態による誤動作を防止することができる。
以下、本発明の実施形態を図面に関連付けて説明する。
なお、説明は以下の順序で行う。
１．電源装置の全体構成の概要
２．ＡＣライン信号検出装置の構成例
３．変形例
なお、説明は以下の順序で行う。
１．電源装置の全体構成の概要
２．ＡＣライン信号検出装置の構成例
３．変形例
＜１．電源装置の全体構成の概要＞
図２は、本発明の実施形態に係る交流電源から電力供給される電子機器の電源装置の構成例を示す図である。
図２は、本発明の実施形態に係る交流電源から電力供給される電子機器の電源装置の構成例を示す図である。
本実施形態の電源装置１００は、家庭用コンセント（商用電源）などの交流（ＡＣ）電源から電力供給される電子機器２００に使用される。
電子機器２００としては、たとえばゲーム機やテレビジョン受像機が該当する。
電子機器２００としては、たとえばゲーム機やテレビジョン受像機が該当する。
電源装置１００は、交流電源１１０、電力入力部１２０、第１のコンバータとしてのＡＣＤＣコンバータ１３０、第２のコンバータとしてのＤＣＤＣコンバータ１４０、およびフォトカプラ１５０を有する。
電力入力部１２０は、整流回路１２１、および入力キャパシタＣ１２１を有する。
入力キャパシタＣ１２１は、整流回路１２１の出力側において第１のＡＣラインＬＡＣ１および第２のＡＣラインＬＡＣ２間に接続されている。
電力入力部１２０は、ＡＣ電源１１０によるＡＣ電圧を整流回路１２１で整流し、第１のＡＣラインＬＡＣ１および第２のＡＣラインＬＡＣ２に出力する。
入力キャパシタＣ１２１は、整流回路１２１の出力側において第１のＡＣラインＬＡＣ１および第２のＡＣラインＬＡＣ２間に接続されている。
電力入力部１２０は、ＡＣ電源１１０によるＡＣ電圧を整流回路１２１で整流し、第１のＡＣラインＬＡＣ１および第２のＡＣラインＬＡＣ２に出力する。
ＡＣＤＣコンバータ１３０は、一般にＰＦＣ（Power Factor Correction:力率改善）コンバータが適用される。
ＡＣＤＣコンバータ１３０は、チョークコイルＬ１３１、スイッチング素子ＳＷ１３１、電流検出抵抗Ｒ１３１、ダイオードＤ１３１、および出力キャパシタＣ１３１を有する。
また、ＡＣＤＣコンバータ１３０は、制御回路（半導体集積回路：制御ＩＣ）１３１を有する。
ＡＣＤＣコンバータ１３０は、電圧Ｖ１３０の出力ノードＮＤ１３１、中間ノードＮＤ１３２、ＮＤ１３３を有する。
ＡＣＤＣコンバータ１３０は、チョークコイルＬ１３１、スイッチング素子ＳＷ１３１、電流検出抵抗Ｒ１３１、ダイオードＤ１３１、および出力キャパシタＣ１３１を有する。
また、ＡＣＤＣコンバータ１３０は、制御回路（半導体集積回路：制御ＩＣ）１３１を有する。
ＡＣＤＣコンバータ１３０は、電圧Ｖ１３０の出力ノードＮＤ１３１、中間ノードＮＤ１３２、ＮＤ１３３を有する。
チョークコイルＬ１３１は、整流回路１２１の出力端子に接続されたＡＣラインＬＡＣ１、ＬＡＣ２に接続されている。チョークコイルＬ１３１の一端は制御ＩＣ１３１の端子ＺＣＤに接続されている。
スイッチング素子ＳＷ１３１は、ｎチャネルの絶縁ゲート型電界効果トランジスタ（ＦＥＴ、ＮＭＯＳトランジスタ）により形成される。
スイッチング素子ＳＷ１３１は、ｎチャネルの絶縁ゲート型電界効果トランジスタ（ＦＥＴ、ＮＭＯＳトランジスタ）により形成される。
ダイオードＤ１３１は、アノードが第１のＡＣラインＬＡＣ１のチョークコイルＬ１３１の一端に接続され、その接続点によりノードＮＤ１３２が形成されている。
ダイオードＤ１３１のカソードはノードＮＤ１３１に接続されている。
ダイオードＤ１３１のカソードはノードＮＤ１３１に接続されている。
スイッチング素子ＳＷ１３１のドレインが第１のＡＣラインＬＡＣ１に接続され、ソースが電流検出抵抗Ｒ１３１の一端に接続され、その接続点によりノードＮＤ１３３が形成されている。
スイッチング素子ＳＷ１３１の制御端子であるゲートは制御ＩＣ１３１の端子ＰＦＣ ＯＵＴに接続されている。
電流検出抵抗Ｒ１３１の他端は第２のＡＣラインＬＡＣ２に接続され、第２のＡＣラインＬＡＣ２はグランドＧＮＤに接続されている。
また、ノードＮＤ１３３は、制御ＩＣ１３１の端子ＣＳに接続されている。
スイッチング素子ＳＷ１３１は、制御ＩＣ１３１によりオン、オフ制御される。
電流検出抵抗Ｒ１３１は、スイッチング素子ＳＷ１３１に流れる電流を検出する。
スイッチング素子ＳＷ１３１の制御端子であるゲートは制御ＩＣ１３１の端子ＰＦＣ ＯＵＴに接続されている。
電流検出抵抗Ｒ１３１の他端は第２のＡＣラインＬＡＣ２に接続され、第２のＡＣラインＬＡＣ２はグランドＧＮＤに接続されている。
また、ノードＮＤ１３３は、制御ＩＣ１３１の端子ＣＳに接続されている。
スイッチング素子ＳＷ１３１は、制御ＩＣ１３１によりオン、オフ制御される。
電流検出抵抗Ｒ１３１は、スイッチング素子ＳＷ１３１に流れる電流を検出する。
出力キャパシタＣ１３１は、一端がダイオードＤ１３１のカソード側（ノードＮＤ１３１）に接続され、他端が第２のＡＣラインＬＡＣ２に接続されている。
制御ＩＣ１３１は、スイッチング素子ＳＷ１３１のオン時間を制御（制限）することが可能に構成されている。
制御ＩＣ１３１は、スイッチング素子ＳＷ１３１を周期的にオンオフすることができるスイッチ信号ＳＳＷをスイッチング素子ＳＷ１３１の制御端子であるゲートに出力する出力端子ＰＦＣ＿ＯＵＴを有している。
制御ＩＣ１３１は、出力端子ＶＡＯの電圧に応じて出力端子ＰＦＣ＿ＯＵＴから出力するスイッチ信号ＳＳＷのオン時間を決定する機能を有する。
制御ＩＣ１３１は、出力端子ＶＡＯの電圧に応じて出力端子ＰＦＣ＿ＯＵＴから出力するスイッチ信号ＳＳＷのオン時間を決定する機能を有する。
制御ＩＣ１３１は、スイッチング素子ＳＷ１３１に流れる電流を検出する電流検出抵抗Ｒ１３１に接続されたノードＮＤ１３３の電圧を入力する入力端子ＣＳを有している。
制御ＩＣ１３１は、入力端子ＣＳの電圧が所定の電圧に達したことを検出して即座にスイッチング素子ＳＷ１３１をオフすることができる機能を有する。
制御ＩＣ１３１は、入力端子ＣＳの電圧が所定の電圧に達したことを検出して即座にスイッチング素子ＳＷ１３１をオフすることができる機能を有する。
制御ＩＣ１３１は、ＤＣＤＣコンバータ１４０の出力電圧の帰還信号を、フォトカプラ１５０を介して入力する端子ＦＤを有する。
制御ＩＣ１３１は、ＡＣＤＣコンバータ１３０のスイッチング素子ＳＷ１３１の制御のみならず、ＤＣＤＣコンバータ１４０のドライブ制御を行う機能を有する。
すなわち、本実施形態の電源装置１００は、ＡＣＤＣコンバータ１３０の制御とＤＣＤＣコンバータ１４０の制御を同一制御ＩＣ１３１で行うことを特徴としている。
すなわち、本実施形態の電源装置１００は、ＡＣＤＣコンバータ１３０の制御とＤＣＤＣコンバータ１４０の制御を同一制御ＩＣ１３１で行うことを特徴としている。
電源装置１００においては、ＡＣ電源１１０から供給されるＡＣ電圧はＡＣＤＣコンバータ１３０によって、約４００Ｖの第１のＤＣ電圧であるＡＣＤＣコンバータ１４０の出力電圧Ｖ１３０に変換される。
出力電圧Ｖ１３０は、さらに絶縁型のＤＣＤＣコンバータ１４０によって電子機器２００に必要とされる第２のＤＣ電圧Ｖ１４０、たとえば１２Ｖに変換され、分配される。
出力電圧Ｖ１３０は、さらに絶縁型のＤＣＤＣコンバータ１４０によって電子機器２００に必要とされる第２のＤＣ電圧Ｖ１４０、たとえば１２Ｖに変換され、分配される。
ＤＣＤＣコンバータ１４０は、１次側に主トランスＭＴ１４１、スイッチング素子ＳＷ１４１，ＳＷ１４２、キャパシタＣ１４１、およびドライブトランスＤＴ１４１を有する。
ＤＣＤＣコンバータ１４０は、２次側のスイッチング素子としてのＦＥＴ１４１，１４２、キャパシタＣ１４２、ゲートドライバＧＤ１４１、および帰還回路（ＩＣ）１４３を有する。
ＦＥＴ１４１は第１の電界効果トランジスタに相当し、ＦＥＴ１４２が第２の電界効果トランジスタに相当する。
ＤＣＤＣコンバータ１４０は、２次側に出力ノードＮＤ１４１を有する。
ＤＣＤＣコンバータ１４０は、２次側のスイッチング素子としてのＦＥＴ１４１，１４２、キャパシタＣ１４２、ゲートドライバＧＤ１４１、および帰還回路（ＩＣ）１４３を有する。
ＦＥＴ１４１は第１の電界効果トランジスタに相当し、ＦＥＴ１４２が第２の電界効果トランジスタに相当する。
ＤＣＤＣコンバータ１４０は、２次側に出力ノードＮＤ１４１を有する。
スイッチング素子ＳＷ１４１，ＳＷ１４２は、ｎチャネルの絶縁ゲート型電界効果トランジスタ（ＦＥＴ、ＮＭＯＳトランジスタ）により形成される。
スイッチング素子ＳＷ１４１のドレインがＡＣＤＣコンバータ１３０の出力ノードＮＤ１３１（第１のＡＣラインＬＡＣ１）に接続され、ソースがスイッチング素子ＳＷ１４２のドレインに接続され、その接続点によりノードＮＤ１４２が形成されている。
スイッチング素子ＳＷ１４２のソースが第２のＡＣラインＬＡＣ２に接続されている。
スイッチング素子ＳＷ１４１，ＳＷ１４２の制御端子であるゲートは、ドライブトランスＤＴ１４１のドライブラインに接続されている。
スイッチング素子ＳＷ１４１のドレインがＡＣＤＣコンバータ１３０の出力ノードＮＤ１３１（第１のＡＣラインＬＡＣ１）に接続され、ソースがスイッチング素子ＳＷ１４２のドレインに接続され、その接続点によりノードＮＤ１４２が形成されている。
スイッチング素子ＳＷ１４２のソースが第２のＡＣラインＬＡＣ２に接続されている。
スイッチング素子ＳＷ１４１，ＳＷ１４２の制御端子であるゲートは、ドライブトランスＤＴ１４１のドライブラインに接続されている。
主トランスＭＴ１４１は、１次側に、１次コイルＬ１１を有する。１次コイルＬ１１の一端（ドット端子）がキャパシタＣ１４１を介してノードＮＤ１４２に接続され、他端（非ドット端子）が第２のＡＣラインＬＡＣ２に接続されている。
主トランスＭＴ１４１は、１次コイルＬ１１と相互に電磁結合されタップＴＰを通して順極性となるように接続された第１の２次コイルＬ１２および第２の２次コイルＬ１３を有する。
なお、図において、標準的な表記法に従い、各コイルＬ１１〜Ｌ１３についてその相対極性をドットで示している。
そして、ここでいう順極性とは、第１の２次コイルＬ１２はドットのない非ドット端子が、第２の２次コイルＬ１３はドットのあるドット端子が、タップＴＰに対して接続されていることをいう。
主トランスＭＴ１４１は、１次コイルＬ１１と相互に電磁結合されタップＴＰを通して順極性となるように接続された第１の２次コイルＬ１２および第２の２次コイルＬ１３を有する。
なお、図において、標準的な表記法に従い、各コイルＬ１１〜Ｌ１３についてその相対極性をドットで示している。
そして、ここでいう順極性とは、第１の２次コイルＬ１２はドットのない非ドット端子が、第２の２次コイルＬ１３はドットのあるドット端子が、タップＴＰに対して接続されていることをいう。
ＦＥＴ１４１のドレインが第１の２次コイルの他端（ドット端子）に接続され、ソースがグランドＧＮＤ（基準電位）に接続されている。
ＦＥＴ１４１の制御端子であるゲートはゲートドライバＧＤ１４１の第１のドライブ信号ＶＧ１の出力ラインに接続されている。
ＦＥＴ１４１は、ソースからドレインに向かって順方向となるボディダイオードＤ１４１を含んでいる。
ＦＥＴ１４２のドレインが第２の２次コイルＬ１３の他端（非ドット端子）に接続され、ソースがグランドＧＮＤ（基準電位）に接続されている。
ＦＥＴ１４２の制御端子であるゲートはゲートドライバＧＤ１４１の第２のドライブ信号ＶＧ２の出力ラインに接続されている。
ＦＥＴ１４２は、ソースからドレインに向かって順方向となるボディダイオードＤ１４２を含んでいる。
そして、キャパシタＣ１４２が出力ノードＮＤ１４１とグランドＧＮＤ間に接続されている。
ＦＥＴ１４１の制御端子であるゲートはゲートドライバＧＤ１４１の第１のドライブ信号ＶＧ１の出力ラインに接続されている。
ＦＥＴ１４１は、ソースからドレインに向かって順方向となるボディダイオードＤ１４１を含んでいる。
ＦＥＴ１４２のドレインが第２の２次コイルＬ１３の他端（非ドット端子）に接続され、ソースがグランドＧＮＤ（基準電位）に接続されている。
ＦＥＴ１４２の制御端子であるゲートはゲートドライバＧＤ１４１の第２のドライブ信号ＶＧ２の出力ラインに接続されている。
ＦＥＴ１４２は、ソースからドレインに向かって順方向となるボディダイオードＤ１４２を含んでいる。
そして、キャパシタＣ１４２が出力ノードＮＤ１４１とグランドＧＮＤ間に接続されている。
帰還回路１４３は、出力ノードＮＤ１４１の出力電圧を、たとえば分圧した電圧を帰還信号としてフォトカプラ１５０に出力する。
フォトカプラ１５０は、帰還信号を光信号に変換し、それを電気信号に変換して制御ＩＣ１３１の端子ＦＤに供給する。
フォトカプラ１５０は、帰還信号を光信号に変換し、それを電気信号に変換して制御ＩＣ１３１の端子ＦＤに供給する。
ここで、本実施形態に係るＤＣＤＣコンバータ１４０の２次側の要部のゲートドライバＧＤ１４１の具体的な構成について説明する。
［ゲートドライバの構成例］
図３は、本実施形態に係るＤＣＤＣコンバータ１４０のゲートドライバを含む２次側の回路の具体的な構成例を示す回路図である。
図３は、本実施形態に係るＤＣＤＣコンバータ１４０のゲートドライバを含む２次側の回路の具体的な構成例を示す回路図である。
図３のゲートドライバＧＤ１４１は、第１および第２のコンパレータＣＯＭＰ１、ＣＯＭＰ２、２入力ＡＮＤゲートＡＤ１，ＡＤ２、第１および第２のディレイ回路ＤＬ１，ＤＬ２、および基準電源ＲＶ１，ＲＶ２を有する。
ＡＮＤゲートＡＤ１により第１の回路が形成され、ＡＮＤゲートＡＤ２により第２の回路が形成される。
ＡＮＤゲートＡＤ１により第１の回路が形成され、ＡＮＤゲートＡＤ２により第２の回路が形成される。
第１のコンパレータＣＯＭＰ１の非反転入力端子（＋）が第１の２次コイルＬ１２の他端（ドット端子）と第１のＦＥＴ１４１のドレインとの接続点に接続され、反転入力端子（−）が基準電源ＲＶ１に接続されている。
第１のコンパレータＣＯＭＰ１は、第１のＦＥＴ１４１のドレインソース間電圧ＶＤＳの電位を検出する。
ＡＮＤゲートＡＤ１の正入力である第１入力端子がコンパレータＣＯＭＰ１の出力に接続され、負入力である第２入力端子が第１のディレイ回路ＤＬ１の出力に接続されている。
ＡＮＤゲートＡＤ１の出力端子は、第２のディレイ回路ＤＬ２の入力端子および第２のＦＥＴ１４２のゲートに接続されている。
ＡＮＤゲートＡＤ１は、ゲートドライブ信号ＶＧ２を、第２のディレイ回路ＤＬ２の入力端子および第２のＦＥＴ１４２のゲートに出力する。
第１のコンパレータＣＯＭＰ１は、第１のＦＥＴ１４１のドレインソース間電圧ＶＤＳの電位を検出する。
ＡＮＤゲートＡＤ１の正入力である第１入力端子がコンパレータＣＯＭＰ１の出力に接続され、負入力である第２入力端子が第１のディレイ回路ＤＬ１の出力に接続されている。
ＡＮＤゲートＡＤ１の出力端子は、第２のディレイ回路ＤＬ２の入力端子および第２のＦＥＴ１４２のゲートに接続されている。
ＡＮＤゲートＡＤ１は、ゲートドライブ信号ＶＧ２を、第２のディレイ回路ＤＬ２の入力端子および第２のＦＥＴ１４２のゲートに出力する。
第２のコンパレータＣＯＭＰ２の非反転入力端子（＋）が第２の２次コイルＬ１３の他端（非ドット端子）と第２のＦＥＴ１４２のドレインとの接続点に接続され、反転入力端子（−）が基準電源ＲＶ２に接続されている。
第２のコンパレータＣＯＭＰ２は、第２のＦＥＴ１４２のドレインソース間電圧ＶＤＳの電位を検出する。
ＡＮＤゲートＡＤ２の正入力である第１入力端子がコンパレータＣＯＭＰ２の出力に接続され、負入力である第２入力端子が第２のディレイ回路ＤＬ２の出力に接続されている。
ＡＮＤゲートＡＤ２の出力端子は、第１のディレイ回路ＤＬ１の入力端子および第１のＦＥＴ１４１のゲートに接続されている。
ＡＮＤゲートＡＤ２は、ゲートドライブ信号ＶＧ１を、第２のディレイ回路ＤＬ２の入力端子および第１のＦＥＴ１４１のゲートに出力する。
第２のコンパレータＣＯＭＰ２は、第２のＦＥＴ１４２のドレインソース間電圧ＶＤＳの電位を検出する。
ＡＮＤゲートＡＤ２の正入力である第１入力端子がコンパレータＣＯＭＰ２の出力に接続され、負入力である第２入力端子が第２のディレイ回路ＤＬ２の出力に接続されている。
ＡＮＤゲートＡＤ２の出力端子は、第１のディレイ回路ＤＬ１の入力端子および第１のＦＥＴ１４１のゲートに接続されている。
ＡＮＤゲートＡＤ２は、ゲートドライブ信号ＶＧ１を、第２のディレイ回路ＤＬ２の入力端子および第１のＦＥＴ１４１のゲートに出力する。
このように、ＤＣＤＣコンバータ１４０は、同期整流用ＦＥＴ１４１，１４２のドレイン電圧を検出するためのコンパレータ２つとデッドタイムを作るためのディレイ回路２つのみを図のような形態で接続して構成されている。
次に、上記ＤＣＤＣコンバータ１４０の２次側の全波電流共振方式の動作を中心に、図３に関連付けて説明する。
図４は、本実施形態に係る同期整流方式のＤＣＤＣコンバータの２次側の動作を説明するためのタイミングチャートである。
図４（Ａ）は第１のＦＥＴ１４１に流れる電流ＩＤ１を、図４（Ｂ）は第１のＦＥＴ１４１のドレイン電圧ＶＤ１を、図４（Ｃ）は第２のＦＥＴ１４２に流れる電流ＩＤ２を、図４（Ｄ）は第２のＦＥＴ１４２のドレイン電圧ＶＤ２を、それぞれ示している。
図４（Ｅ）は第２のＦＥＴ１４２の第２のドライブ信号ＶＧ２を、図４（Ｆ）は第１のＦＥＴ１４１の第１のドライブ信号ＶＧ１を、それぞれ示している。
図４（Ｅ）は第２のＦＥＴ１４２の第２のドライブ信号ＶＧ２を、図４（Ｆ）は第１のＦＥＴ１４１の第１のドライブ信号ＶＧ１を、それぞれ示している。
まず、１次側で共振動作をうけて２次側のコイルＬ１２、Ｌ１３にもパルスが発生する。
このとき、ＶＤＳは、一次側と２次側の巻き数比に応じた電位をもったパルスが発生する。
また、そのパルスはＶＤＳ１とＶＤＳ２とでそれぞれ逆相のパルスとなるようにコイルの向きが設定される。
これにより、ＦＥＴ１４１，１４２に流れる電流についてもＩＤ１とＩＤ２ではそれぞれ逆相の形でメイン出力に交互に電流を供給することになる。
このとき、ＶＤＳは、一次側と２次側の巻き数比に応じた電位をもったパルスが発生する。
また、そのパルスはＶＤＳ１とＶＤＳ２とでそれぞれ逆相のパルスとなるようにコイルの向きが設定される。
これにより、ＦＥＴ１４１，１４２に流れる電流についてもＩＤ１とＩＤ２ではそれぞれ逆相の形でメイン出力に交互に電流を供給することになる。
＜１＞ ＦＥＴ１４１に電流ＩＤ１が流れる直前、第１のＦＥＴ１４１のドレイン電圧ＶＤ１はハイレベル（Ｈ）からローレベル（Ｌ）になる。
このときスレッシュ電圧（ＶＴ）を持った第１のコンパレータＣＯＭＰ１によって第１のＦＥＴ１４１のドレイン電圧ＶＤ１の立下り検出を行う。
この検出により、第２のドライブ信号ＶＧ２をハイレベル（Ｈ）からローレベル（Ｌ）にすることで逆側となる第２のＦＥＴ１４２をオフさせる。
このときスレッシュ電圧（ＶＴ）を持った第１のコンパレータＣＯＭＰ１によって第１のＦＥＴ１４１のドレイン電圧ＶＤ１の立下り検出を行う。
この検出により、第２のドライブ信号ＶＧ２をハイレベル（Ｈ）からローレベル（Ｌ）にすることで逆側となる第２のＦＥＴ１４２をオフさせる。
＜２＞ 第２のＦＥＴ１４２がオフしてから第２のディレイ回路ＤＬ２によるデッドタイム後に第１のドライブ信号ＶＧ１はローレベル（Ｌ）からハイレベル（Ｈ）に切り替わり、これにより第１のＦＥＴ１４１オンする。
＜３＞ 同様に、第２のＦＥＴ１４２に電流ＩＤ２が流れ出す直前、第２のＦＥＴ１４２の第２のドレイン電圧信号ＶＤ２はハイレベル（Ｈ）からローレベル（Ｌ）に切り替わり、これにより第１のＦＥＴ１４１をオフさせる。
＜４＞ そして、第２のディレイ回路ＤＬ２のデッドタイム後に第１のＦＥＴ１４１をオンさせる。
以上の動作により、ＦＥＴに電流が発生する瞬間に相手側のＦＥＴをオフさせ、その後自分側のＦＥＴをオンさせるという動作を繰りかえすことで、高効率でかつ安全な同期整流動作を実現する。
また、回路についてもシンプルであることと、３次巻き線を必要としないことからも低コストで、装置の大型化が抑止させたシステムになっている。
また、回路についてもシンプルであることと、３次巻き線を必要としないことからも低コストで、装置の大型化が抑止させたシステムになっている。
［比較例］
ここで、ゲートドライバを２つ設け、各ゲートドライバに２つのコンパレータを配置したＤＣＤＣコンバータを比較例として考察する。
ここで、ゲートドライバを２つ設け、各ゲートドライバに２つのコンパレータを配置したＤＣＤＣコンバータを比較例として考察する。
図５は、ＤＣＤＣコンバータの比較例を示す回路図である。
ＤＣＤＣコンバータ１４０Ａは、ゲートドライバＧＤ１４１−１が２つのコンパレータＣＯＭＰ１−１、ＣＯＭＰ１−２、ディレイ回路ＤＬ１Ａ、および２入力ＡＮＤゲートＡＤ１Ａを有する。
コンパレータＣＯＭＰ１−１はＦＥＴ１４１のドレイン電圧ＶＤ１とハイレベル側の基準電圧ＶＴＨとを比較する。
コンパレータＣＯＭＰ１−２はＦＥＴ１４１のドレイン電圧ＶＤ１とローレベル側の基準電圧ＶＴＬとを比較する。
ＡＮＤゲートＡＤ１Ａは、コンパレータＣＯＭＰ１−１の出力と、ディレイ回路ＤＬ１Ａを介したコンパレータＣＯＭＰ１−２の出力との論理積をとり、その結果をドライブ信号ＶＧ１ＡとしてＦＥＴ１４１のゲートに出力する。
コンパレータＣＯＭＰ１−１はＦＥＴ１４１のドレイン電圧ＶＤ１とハイレベル側の基準電圧ＶＴＨとを比較する。
コンパレータＣＯＭＰ１−２はＦＥＴ１４１のドレイン電圧ＶＤ１とローレベル側の基準電圧ＶＴＬとを比較する。
ＡＮＤゲートＡＤ１Ａは、コンパレータＣＯＭＰ１−１の出力と、ディレイ回路ＤＬ１Ａを介したコンパレータＣＯＭＰ１−２の出力との論理積をとり、その結果をドライブ信号ＶＧ１ＡとしてＦＥＴ１４１のゲートに出力する。
ＤＣＤＣコンバータ１４０Ａは、ゲートドライバＧＤ１４１−２が２つのコンパレータＣＯＭＰ２−１、ＣＯＭＰ２−２、ディレイ回路ＤＬ２Ａ、および２入力ＡＮＤゲートＡＤ２Ａを有する。
コンパレータＣＯＭＰ２−１はＦＥＴ１４２のドレイン電圧ＶＤ２とハイレベル側の基準電圧ＶＴＨとを比較する。
コンパレータＣＯＭＰ２−２はＦＥＴ１４２のドレイン電圧ＶＤ２とローレベル側の基準電圧ＶＴＬとを比較する。
ＡＮＤゲートＡＤ２Ａは、コンパレータＣＯＭＰ２−１の出力と、ディレイ回路ＤＬ２Ａを介したコンパレータＣＯＭＰ２−２の出力との論理積をとり、その結果をドライブ信号ＶＧ２ＡとしてＦＥＴ１４２のゲートに出力する。
コンパレータＣＯＭＰ２−１はＦＥＴ１４２のドレイン電圧ＶＤ２とハイレベル側の基準電圧ＶＴＨとを比較する。
コンパレータＣＯＭＰ２−２はＦＥＴ１４２のドレイン電圧ＶＤ２とローレベル側の基準電圧ＶＴＬとを比較する。
ＡＮＤゲートＡＤ２Ａは、コンパレータＣＯＭＰ２−１の出力と、ディレイ回路ＤＬ２Ａを介したコンパレータＣＯＭＰ２−２の出力との論理積をとり、その結果をドライブ信号ＶＧ２ＡとしてＦＥＴ１４２のゲートに出力する。
この構成は、３次巻き線を使用せず、ＦＥＴのドレインソース間電圧ＶＤＳの電位を検出するコンパレータを２種類持つ。
ＦＥＴに電流が流れるとＦＥＴのボディダイオードを通って電流が流れるので、ＶＤＳはダイオード分マイナスの電位になる。
そのポイントで一つ目のスレッショルドを設けてＦＥＴをオンさせる。次にＦＥＴがオンするとＶＤＳは下がり、ＶＤＳはＦＥＴのオン抵抗と流れる電流の積の値になる。
電流がなくなるとＶＤＳは０になるため、このポイントで２つ目のスレッショルドを設けてFETをオフさせる。
ＦＥＴに電流が流れるとＦＥＴのボディダイオードを通って電流が流れるので、ＶＤＳはダイオード分マイナスの電位になる。
そのポイントで一つ目のスレッショルドを設けてＦＥＴをオンさせる。次にＦＥＴがオンするとＶＤＳは下がり、ＶＤＳはＦＥＴのオン抵抗と流れる電流の積の値になる。
電流がなくなるとＶＤＳは０になるため、このポイントで２つ目のスレッショルドを設けてFETをオフさせる。
この方式の問題点は以下のとおりである。
＜１＞ ＶＤＳを検出するためのコンパレータが合計４つ必要となるため、回路規模が大きくなる。
＜２＞ ＦＥＴがオンすると、電流に対するＶＤＳ変化量が非常に小さいため、コンパレータの精度によってオフするタイミングにバラツキが生じ、結果として効率を落してしまう可能性が高い。
＜３＞ ＦＥＴがオンした状態でのＶＤＳの変化量が小さいため、その状態での外的ノイズの影響を受けやすく誤動作の要因となる。
＜１＞ ＶＤＳを検出するためのコンパレータが合計４つ必要となるため、回路規模が大きくなる。
＜２＞ ＦＥＴがオンすると、電流に対するＶＤＳ変化量が非常に小さいため、コンパレータの精度によってオフするタイミングにバラツキが生じ、結果として効率を落してしまう可能性が高い。
＜３＞ ＦＥＴがオンした状態でのＶＤＳの変化量が小さいため、その状態での外的ノイズの影響を受けやすく誤動作の要因となる。
次に、上記構成による電源装置１００の動作を説明する。
以下では、全体システムの動作概要について説明する。
以下の説明では、ＡＣＤＣコンバータ１３０をＰＦＣコンバータとして説明する。
以下では、全体システムの動作概要について説明する。
以下の説明では、ＡＣＤＣコンバータ１３０をＰＦＣコンバータとして説明する。
図６は、臨界モードＰＦＣコンバータにおける動作例を説明するためのタイミングチャートである。
図７は、臨界モードＰＦＣコンバータにおける電流波形例を示す図である。
図７は、臨界モードＰＦＣコンバータにおける電流波形例を示す図である。
［全体システムの動作概要］
交流電源１１０から供給される信号はＡＣＤＣコンバータ１３０によって、約４００ＶのＤＣ電圧であるＡＣＤＣコンバータ１３０の出力電圧Ｖ１３０に変換される。
そして、絶縁型のＤＣＤＣコンバータ１４０によって電気機器２００に必要とされる電圧に変換され、分配される。
前述したように、ＡＣＤＣコンバータ１３０は一般にＰＦＣコンバータが用いられる。ＰＦＣコンバータは制御ＩＣ１３１によって制御される。
下記に臨界モードＰＦＣコンバータの動作について図３に関連付けて説明する。
交流電源１１０から供給される信号はＡＣＤＣコンバータ１３０によって、約４００ＶのＤＣ電圧であるＡＣＤＣコンバータ１３０の出力電圧Ｖ１３０に変換される。
そして、絶縁型のＤＣＤＣコンバータ１４０によって電気機器２００に必要とされる電圧に変換され、分配される。
前述したように、ＡＣＤＣコンバータ１３０は一般にＰＦＣコンバータが用いられる。ＰＦＣコンバータは制御ＩＣ１３１によって制御される。
下記に臨界モードＰＦＣコンバータの動作について図３に関連付けて説明する。
［臨界モードＰＦＣコンバータの動作］
制御ＩＣ１３１によりスイッチング素子ＳＷ１３１をオンさせると、電流はチョークコイルＬ１３１とスイッチング素子ＳＷ１３１を介し、グランドＧＮＤへ電流が流れる。
制御ＩＣ１３１によって定められた時間が経過した後、スイッチング素子ＳＷ１３１はオフされる。スイッチング素子ＳＷ１３１がオフすると、チョークコイルＬ１３１に蓄えられたエネルギーはダイオードＤ１３１を介して出力ノードＮＤ１３１に供給される。
制御ＩＣ１３１によりスイッチング素子ＳＷ１３１をオンさせると、電流はチョークコイルＬ１３１とスイッチング素子ＳＷ１３１を介し、グランドＧＮＤへ電流が流れる。
制御ＩＣ１３１によって定められた時間が経過した後、スイッチング素子ＳＷ１３１はオフされる。スイッチング素子ＳＷ１３１がオフすると、チョークコイルＬ１３１に蓄えられたエネルギーはダイオードＤ１３１を介して出力ノードＮＤ１３１に供給される。
チョークコイルＬ１３１に流れている電流がゼロになったことを制御ＩＣ１３１が検出し、再びスイッチング素子ＳＷ１３１をオンさせる。
スイッチング素子ＳＷ１３１のオン時間は出力電圧に応じて制御ＩＣ１３１によってコントロールされる。
出力電圧Ｖ１３０が所定の電圧よりも低い状態では、昇圧させるために、オン時間を長く、また所定の電圧よりも高い状態ではスイッチングオフ期間を継続することになる。
スイッチング素子ＳＷ１３１のオン時間は出力電圧に応じて制御ＩＣ１３１によってコントロールされる。
出力電圧Ｖ１３０が所定の電圧よりも低い状態では、昇圧させるために、オン時間を長く、また所定の電圧よりも高い状態ではスイッチングオフ期間を継続することになる。
以上の動作において、チョークコイルＬ１３１を流れる電流は整流回路１２１で全波整流された入力電圧の瞬時電圧に比例して流れることになり、力率を改善することができる（図４参照）。
ＰＦＣコンバータとＤＣＤＣコンバータの制御回路が一体型、別制御回路であることを問わない。
以上説明したように、本実施形態によれば、以下の効果を得ることができる。
従来に比べて回路が小規模で製造することが可能である。
従来に比べて巻き線が不要なため、コストダウンで構成できる
ＦＥＴをオフするタイミングは相手側のＶＤＳの立下りとなるため、ノイズ等の誤動作に強い。
相手側のＦＥＴがオフしてからデッドタイム後にオンするため、同時オンによる誤動作や効率悪化を防ぐことが可能となる。
従来に比べて回路が小規模で製造することが可能である。
従来に比べて巻き線が不要なため、コストダウンで構成できる
ＦＥＴをオフするタイミングは相手側のＶＤＳの立下りとなるため、ノイズ等の誤動作に強い。
相手側のＦＥＴがオフしてからデッドタイム後にオンするため、同時オンによる誤動作や効率悪化を防ぐことが可能となる。
１００・・・電源装置、１１０・・・交流（ＡＣ）電源、１２０・・・電力入力部、１２１・・・整流回路、１２２・・・入力キャパシタ、１３０・・・第１のコンバータとしてのＡＣＤＣコンバータ（ＰＦＣコンバータ）、Ｌ１３１・・・チョークコイル、ＳＷ１３１・・・スイッチング素子、Ｒ１３１・・・電流検出抵抗、Ｄ１３１・・・ダイオード、Ｃ１３１・・・出力キャパシタ、１３１・・・制御回路（半導体集積回路：制御ＩＣ）１４０・・・第２のコンバータとしてのＤＣＤＣコンバータ、Ｌ１１・・・１次コイル、Ｌ１２，Ｌ１３・・・２次コイル、１４１，１４２・・・ＦＥＴ、ＧＤ１４１・・・ゲートドライバ、ＣＯＭＰ１，ＣＯＭＰ２・・・コンパレータ、ＤＬ１，ＤＬ２・・・ディレイ回路、ＡＤ１，ＡＤ２・・・ＡＮＤゲート、１５０・・・フォトカプラ、２００・・・電子機器。
Claims (6)
- １次コイルと、当該１次コイルと相互に電磁結合されタップを通して、一端側同士が接続された第１の２次コイルおよび第２の２次コイルを有する主トランスと、
ドレインが上記第１の２次コイルの他端に接続され、ソースが基準電位に接続され、ゲートに第１のドライブ信号が供給される第１の電界効果トランジスタと、
ドレインが上記第２の２次コイルの他端に接続され、ソースが基準電位に接続され、ゲートに第２のドライブ信号が供給される第２の電界効果トランジスタと、
上記第１の電界効果トランジスタのドレイン電圧および上記第２の電界効果トランジスタのドレイン電圧に応じて、上記第１のドライブ信号および第２のドライブ信号を生成して、上記第１の電界効果トランジスタおよび上記第２の電界効果トランジスタを相補的に駆動するゲートドライバと、を有し、
上記ゲートドライバは、
上記第１の電界効果トランジスタのドレイン電圧と基準電圧とを比較する第１のコンパレータと、
上記第２の電界効果トランジスタのドレイン電圧と基準電圧とを比較する第２のコンパレータと、
上記第１のドライブ信号をあらかじめ設定したデッドタイム遅延させる第１のディレイ回路と、
上記第２のドライブ信号をあらかじめ設定したデッドタイム遅延させる第２のディレイ回路と、
上記第１のコンパレータの出力信号と上記第１のディレイ回路で遅延された第１のドライブ信号に応じて上記第２のドライブ信号を生成し、上記第２の電界効果トランジスタのゲートおよび上記第２のディレイ回路の入力に出力する第１の回路と、
上記第２のコンパレータの出力信号と上記第２のディレイ回路で遅延された第２のドライブ信号に応じて上記第１のドライブ信号を生成し、上記第１の電界効果トランジスタのゲートおよび上記第１のディレイ回路の入力に出力する第２の回路と、を含み、
上記第１の電界効果トランジスタおよび上記第２の電界効果トランジスタのうちの、一方の電界効果トランジスタに電流が発生する瞬間に他方の電界効果トランジスタをオフさせてから当該一方の電界効果トランジスタがオンするように、上記第１のドライブ信号および上記第２のドライブ信号を生成する
同期整流方式の電源装置。 - 上記ゲートドライバは、
上記第１の電界効果トランジスタおよび上記第２の電界効果トランジスタのうちの、一方の電界効果トランジスタに電流が発生する瞬間に他方の電界効果トランジスタをオフさせてから当該一方の電界効果トランジスタがオンする、という動作を繰り返すように、上記第１のドライブ信号および上記第２のドライブ信号を生成する
請求項１記載の電源装置。 - 上記主トランスは、
１次側で共振動作を受けて２次側の上記第１の２次コイルおよび上記第２の２次コイルにパルスが発生し、
上記第１の電界効果トランジスタに流れる第１の電流および上記第２の電界効果トランジスタに流れる第２の電流がそれぞれ逆相で上記タップに交互に供給される
請求項１または２記載の電源装置。 - 交流（ＡＣ）電圧を第１のＤＣ電圧に変換する第１のコンバータと、
上記第１のコンバータによる第１のＤＣ電圧を第２のＤＣ電圧に変換する２次側で同期整流方式を採用した第２のコンバータと、を有し、
上記第２のコンバータは、
１次コイルと、当該１次コイルと相互に電磁結合されタップを通して、一端側同士が接続された第１の２次コイルおよび第２の２次コイルを有する主トランスと、
ドレインが上記第１の２次コイルの他端に接続され、ソースが基準電位に接続され、ゲートに第１のドライブ信号が供給される第１の電界効果トランジスタと、
ドレインが上記第２の２次コイルの他端に接続され、ソースが基準電位に接続され、ゲートに第２のドライブ信号が供給される第２の電界効果トランジスタと、
上記第１の電界効果トランジスタのドレイン電圧および上記第２の電界効果トランジスタのドレイン電圧に応じて、上記第１のドライブ信号および第２のドライブ信号を生成して、上記第１の電界効果トランジスタおよび上記第２の電界効果トランジスタを相補的に駆動するゲートドライバと、を含み、
上記ゲートドライバは、
上記第１の電界効果トランジスタのドレイン電圧と基準電圧とを比較する第１のコンパレータと、
上記第２の電界効果トランジスタのドレイン電圧と基準電圧とを比較する第２のコンパレータと、
上記第１のドライブ信号をあらかじめ設定したデッドタイム遅延させる第１のディレイ回路と、
上記第２のドライブ信号をあらかじめ設定したデッドタイム遅延させる第２のディレイ回路と、
上記第１のコンパレータの出力信号と上記第１のディレイ回路で遅延された第１のドライブ信号に応じて上記第２のドライブ信号を生成し、上記第２の電界効果トランジスタのゲートおよび上記第２のディレイ回路の入力に出力する第１の回路と、
上記第２のコンパレータの出力信号と上記第２のディレイ回路で遅延された第２のドライブ信号に応じて上記第１のドライブ信号を生成し、上記第１の電界効果トランジスタのゲートおよび上記第１のディレイ回路の入力に出力する第２の回路と、を含み、
上記第１の電界効果トランジスタおよび上記第２の電界効果トランジスタのうちの、一方の電界効果トランジスタに電流が発生する瞬間に他方の電界効果トランジスタをオフさせてから当該一方の電界効果トランジスタがオンするように、上記第１のドライブ信号および上記第２のドライブ信号を生成する
電源装置。 - 上記ゲートドライバは、
上記第１の電界効果トランジスタおよび上記第２の電界効果トランジスタのうちの、一方の電界効果トランジスタに電流が発生する瞬間に他方の電界効果トランジスタをオフさせてから当該一方の電界効果トランジスタがオンする、という動作を繰り返すように、上記第１のドライブ信号および上記第２のドライブ信号を生成する
請求項４記載の電源装置。 - 上記主トランスは、
１次側で共振動作を受けて２次側の上記第１の２次コイルおよび上記第２の２次コイルにパルスが発生し、
上記第１の電界効果トランジスタに流れる第１の電流および上記第２の電界効果トランジスタに流れる第２の電流がそれぞれ逆相で上記タップに交互に供給される
請求項４または５記載の電源装置。
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