JP5481940B2 - 電源装置 - Google Patents
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Description
その電源装置のコンバータ方式にはいくつか種類があるが、100W以上の電力が必要な電源として最も広く使われている方式が全波電流共振方式である。
また、ダイオードによる損失を抑えたい場合はダイオードを電界効果トランジスタ(FET)に変更し、駆動回路を用いて同期整流動作を行う。
第1に、3次巻き線が追加で必要であるため、コストアップ、装置の大型化を招く。
第2に、2つのFETが同時オンしてしまうタイミングを避ける必要があるため、タイミング調整回路が新たに必要である。
この場合、タイミング調整が難しく電源基板設計に時間がかかる。
第3に、FETに流れる電流を検出してFETをオン(ON)/オフ(OFF)するわけではないため、共振の状態によって誤動作する可能性がある。
なお、説明は以下の順序で行う。
1.電源装置の全体構成の概要
2.ACライン信号検出装置の構成例
3.変形例
図2は、本発明の実施形態に係る交流電源から電力供給される電子機器の電源装置の構成例を示す図である。
電子機器200としては、たとえばゲーム機やテレビジョン受像機が該当する。
入力キャパシタC121は、整流回路121の出力側において第1のACラインLAC1および第2のACラインLAC2間に接続されている。
電力入力部120は、AC電源110によるAC電圧を整流回路121で整流し、第1のACラインLAC1および第2のACラインLAC2に出力する。
ACDCコンバータ130は、チョークコイルL131、スイッチング素子SW131、電流検出抵抗R131、ダイオードD131、および出力キャパシタC131を有する。
また、ACDCコンバータ130は、制御回路(半導体集積回路:制御IC)131を有する。
ACDCコンバータ130は、電圧V130の出力ノードND131、中間ノードND132、ND133を有する。
スイッチング素子SW131は、nチャネルの絶縁ゲート型電界効果トランジスタ(FET、NMOSトランジスタ)により形成される。
ダイオードD131のカソードはノードND131に接続されている。
スイッチング素子SW131の制御端子であるゲートは制御IC131の端子PFC OUTに接続されている。
電流検出抵抗R131の他端は第2のACラインLAC2に接続され、第2のACラインLAC2はグランドGNDに接続されている。
また、ノードND133は、制御IC131の端子CSに接続されている。
スイッチング素子SW131は、制御IC131によりオン、オフ制御される。
電流検出抵抗R131は、スイッチング素子SW131に流れる電流を検出する。
制御IC131は、出力端子VAOの電圧に応じて出力端子PFC_OUTから出力するスイッチ信号SSWのオン時間を決定する機能を有する。
制御IC131は、入力端子CSの電圧が所定の電圧に達したことを検出して即座にスイッチング素子SW131をオフすることができる機能を有する。
すなわち、本実施形態の電源装置100は、ACDCコンバータ130の制御とDCDCコンバータ140の制御を同一制御IC131で行うことを特徴としている。
出力電圧V130は、さらに絶縁型のDCDCコンバータ140によって電子機器200に必要とされる第2のDC電圧V140、たとえば12Vに変換され、分配される。
DCDCコンバータ140は、2次側のスイッチング素子としてのFET141,142、キャパシタC142、ゲートドライバGD141、および帰還回路(IC)143を有する。
FET141は第1の電界効果トランジスタに相当し、FET142が第2の電界効果トランジスタに相当する。
DCDCコンバータ140は、2次側に出力ノードND141を有する。
スイッチング素子SW141のドレインがACDCコンバータ130の出力ノードND131(第1のACラインLAC1)に接続され、ソースがスイッチング素子SW142のドレインに接続され、その接続点によりノードND142が形成されている。
スイッチング素子SW142のソースが第2のACラインLAC2に接続されている。
スイッチング素子SW141,SW142の制御端子であるゲートは、ドライブトランスDT141のドライブラインに接続されている。
主トランスMT141は、1次コイルL11と相互に電磁結合されタップTPを通して順極性となるように接続された第1の2次コイルL12および第2の2次コイルL13を有する。
なお、図において、標準的な表記法に従い、各コイルL11〜L13についてその相対極性をドットで示している。
そして、ここでいう順極性とは、第1の2次コイルL12はドットのない非ドット端子が、第2の2次コイルL13はドットのあるドット端子が、タップTPに対して接続されていることをいう。
FET141の制御端子であるゲートはゲートドライバGD141の第1のドライブ信号VG1の出力ラインに接続されている。
FET141は、ソースからドレインに向かって順方向となるボディダイオードD141を含んでいる。
FET142のドレインが第2の2次コイルL13の他端(非ドット端子)に接続され、ソースがグランドGND(基準電位)に接続されている。
FET142の制御端子であるゲートはゲートドライバGD141の第2のドライブ信号VG2の出力ラインに接続されている。
FET142は、ソースからドレインに向かって順方向となるボディダイオードD142を含んでいる。
そして、キャパシタC142が出力ノードND141とグランドGND間に接続されている。
フォトカプラ150は、帰還信号を光信号に変換し、それを電気信号に変換して制御IC131の端子FDに供給する。
図3は、本実施形態に係るDCDCコンバータ140のゲートドライバを含む2次側の回路の具体的な構成例を示す回路図である。
ANDゲートAD1により第1の回路が形成され、ANDゲートAD2により第2の回路が形成される。
第1のコンパレータCOMP1は、第1のFET141のドレインソース間電圧VDSの電位を検出する。
ANDゲートAD1の正入力である第1入力端子がコンパレータCOMP1の出力に接続され、負入力である第2入力端子が第1のディレイ回路DL1の出力に接続されている。
ANDゲートAD1の出力端子は、第2のディレイ回路DL2の入力端子および第2のFET142のゲートに接続されている。
ANDゲートAD1は、ゲートドライブ信号VG2を、第2のディレイ回路DL2の入力端子および第2のFET142のゲートに出力する。
第2のコンパレータCOMP2は、第2のFET142のドレインソース間電圧VDSの電位を検出する。
ANDゲートAD2の正入力である第1入力端子がコンパレータCOMP2の出力に接続され、負入力である第2入力端子が第2のディレイ回路DL2の出力に接続されている。
ANDゲートAD2の出力端子は、第1のディレイ回路DL1の入力端子および第1のFET141のゲートに接続されている。
ANDゲートAD2は、ゲートドライブ信号VG1を、第2のディレイ回路DL2の入力端子および第1のFET141のゲートに出力する。
図4(E)は第2のFET142の第2のドライブ信号VG2を、図4(F)は第1のFET141の第1のドライブ信号VG1を、それぞれ示している。
このとき、VDSは、一次側と2次側の巻き数比に応じた電位をもったパルスが発生する。
また、そのパルスはVDS1とVDS2とでそれぞれ逆相のパルスとなるようにコイルの向きが設定される。
これにより、FET141,142に流れる電流についてもID1とID2ではそれぞれ逆相の形でメイン出力に交互に電流を供給することになる。
このときスレッシュ電圧(VT)を持った第1のコンパレータCOMP1によって第1のFET141のドレイン電圧VD1の立下り検出を行う。
この検出により、第2のドライブ信号VG2をハイレベル(H)からローレベル(L)にすることで逆側となる第2のFET142をオフさせる。
また、回路についてもシンプルであることと、3次巻き線を必要としないことからも低コストで、装置の大型化が抑止させたシステムになっている。
ここで、ゲートドライバを2つ設け、各ゲートドライバに2つのコンパレータを配置したDCDCコンバータを比較例として考察する。
コンパレータCOMP1−1はFET141のドレイン電圧VD1とハイレベル側の基準電圧VTHとを比較する。
コンパレータCOMP1−2はFET141のドレイン電圧VD1とローレベル側の基準電圧VTLとを比較する。
ANDゲートAD1Aは、コンパレータCOMP1−1の出力と、ディレイ回路DL1Aを介したコンパレータCOMP1−2の出力との論理積をとり、その結果をドライブ信号VG1AとしてFET141のゲートに出力する。
コンパレータCOMP2−1はFET142のドレイン電圧VD2とハイレベル側の基準電圧VTHとを比較する。
コンパレータCOMP2−2はFET142のドレイン電圧VD2とローレベル側の基準電圧VTLとを比較する。
ANDゲートAD2Aは、コンパレータCOMP2−1の出力と、ディレイ回路DL2Aを介したコンパレータCOMP2−2の出力との論理積をとり、その結果をドライブ信号VG2AとしてFET142のゲートに出力する。
FETに電流が流れるとFETのボディダイオードを通って電流が流れるので、VDSはダイオード分マイナスの電位になる。
そのポイントで一つ目のスレッショルドを設けてFETをオンさせる。次にFETがオンするとVDSは下がり、VDSはFETのオン抵抗と流れる電流の積の値になる。
電流がなくなるとVDSは0になるため、このポイントで2つ目のスレッショルドを設けてFETをオフさせる。
<1> VDSを検出するためのコンパレータが合計4つ必要となるため、回路規模が大きくなる。
<2> FETがオンすると、電流に対するVDS変化量が非常に小さいため、コンパレータの精度によってオフするタイミングにバラツキが生じ、結果として効率を落してしまう可能性が高い。
<3> FETがオンした状態でのVDSの変化量が小さいため、その状態での外的ノイズの影響を受けやすく誤動作の要因となる。
以下では、全体システムの動作概要について説明する。
以下の説明では、ACDCコンバータ130をPFCコンバータとして説明する。
図7は、臨界モードPFCコンバータにおける電流波形例を示す図である。
交流電源110から供給される信号はACDCコンバータ130によって、約400VのDC電圧であるACDCコンバータ130の出力電圧V130に変換される。
そして、絶縁型のDCDCコンバータ140によって電気機器200に必要とされる電圧に変換され、分配される。
前述したように、ACDCコンバータ130は一般にPFCコンバータが用いられる。PFCコンバータは制御IC131によって制御される。
下記に臨界モードPFCコンバータの動作について図3に関連付けて説明する。
制御IC131によりスイッチング素子SW131をオンさせると、電流はチョークコイルL131とスイッチング素子SW131を介し、グランドGNDへ電流が流れる。
制御IC131によって定められた時間が経過した後、スイッチング素子SW131はオフされる。スイッチング素子SW131がオフすると、チョークコイルL131に蓄えられたエネルギーはダイオードD131を介して出力ノードND131に供給される。
スイッチング素子SW131のオン時間は出力電圧に応じて制御IC131によってコントロールされる。
出力電圧V130が所定の電圧よりも低い状態では、昇圧させるために、オン時間を長く、また所定の電圧よりも高い状態ではスイッチングオフ期間を継続することになる。
従来に比べて回路が小規模で製造することが可能である。
従来に比べて巻き線が不要なため、コストダウンで構成できる
FETをオフするタイミングは相手側のVDSの立下りとなるため、ノイズ等の誤動作に強い。
相手側のFETがオフしてからデッドタイム後にオンするため、同時オンによる誤動作や効率悪化を防ぐことが可能となる。
Claims (6)
- 1次コイルと、当該1次コイルと相互に電磁結合されタップを通して、一端側同士が接続された第1の2次コイルおよび第2の2次コイルを有する主トランスと、
ドレインが上記第1の2次コイルの他端に接続され、ソースが基準電位に接続され、ゲートに第1のドライブ信号が供給される第1の電界効果トランジスタと、
ドレインが上記第2の2次コイルの他端に接続され、ソースが基準電位に接続され、ゲートに第2のドライブ信号が供給される第2の電界効果トランジスタと、
上記第1の電界効果トランジスタのドレイン電圧および上記第2の電界効果トランジスタのドレイン電圧に応じて、上記第1のドライブ信号および第2のドライブ信号を生成して、上記第1の電界効果トランジスタおよび上記第2の電界効果トランジスタを相補的に駆動するゲートドライバと、を有し、
上記ゲートドライバは、
上記第1の電界効果トランジスタのドレイン電圧と基準電圧とを比較する第1のコンパレータと、
上記第2の電界効果トランジスタのドレイン電圧と基準電圧とを比較する第2のコンパレータと、
上記第1のドライブ信号をあらかじめ設定したデッドタイム遅延させる第1のディレイ回路と、
上記第2のドライブ信号をあらかじめ設定したデッドタイム遅延させる第2のディレイ回路と、
上記第1のコンパレータの出力信号と上記第1のディレイ回路で遅延された第1のドライブ信号に応じて上記第2のドライブ信号を生成し、上記第2の電界効果トランジスタのゲートおよび上記第2のディレイ回路の入力に出力する第1の回路と、
上記第2のコンパレータの出力信号と上記第2のディレイ回路で遅延された第2のドライブ信号に応じて上記第1のドライブ信号を生成し、上記第1の電界効果トランジスタのゲートおよび上記第1のディレイ回路の入力に出力する第2の回路と、を含み、
上記第1の電界効果トランジスタおよび上記第2の電界効果トランジスタのうちの、一方の電界効果トランジスタに電流が発生する瞬間に他方の電界効果トランジスタをオフさせてから当該一方の電界効果トランジスタがオンするように、上記第1のドライブ信号および上記第2のドライブ信号を生成する
同期整流方式の電源装置。 - 上記ゲートドライバは、
上記第1の電界効果トランジスタおよび上記第2の電界効果トランジスタのうちの、一方の電界効果トランジスタに電流が発生する瞬間に他方の電界効果トランジスタをオフさせてから当該一方の電界効果トランジスタがオンする、という動作を繰り返すように、上記第1のドライブ信号および上記第2のドライブ信号を生成する
請求項1記載の電源装置。 - 上記主トランスは、
1次側で共振動作を受けて2次側の上記第1の2次コイルおよび上記第2の2次コイルにパルスが発生し、
上記第1の電界効果トランジスタに流れる第1の電流および上記第2の電界効果トランジスタに流れる第2の電流がそれぞれ逆相で上記タップに交互に供給される
請求項1または2記載の電源装置。 - 交流(AC)電圧を第1のDC電圧に変換する第1のコンバータと、
上記第1のコンバータによる第1のDC電圧を第2のDC電圧に変換する2次側で同期整流方式を採用した第2のコンバータと、を有し、
上記第2のコンバータは、
1次コイルと、当該1次コイルと相互に電磁結合されタップを通して、一端側同士が接続された第1の2次コイルおよび第2の2次コイルを有する主トランスと、
ドレインが上記第1の2次コイルの他端に接続され、ソースが基準電位に接続され、ゲートに第1のドライブ信号が供給される第1の電界効果トランジスタと、
ドレインが上記第2の2次コイルの他端に接続され、ソースが基準電位に接続され、ゲートに第2のドライブ信号が供給される第2の電界効果トランジスタと、
上記第1の電界効果トランジスタのドレイン電圧および上記第2の電界効果トランジスタのドレイン電圧に応じて、上記第1のドライブ信号および第2のドライブ信号を生成して、上記第1の電界効果トランジスタおよび上記第2の電界効果トランジスタを相補的に駆動するゲートドライバと、を含み、
上記ゲートドライバは、
上記第1の電界効果トランジスタのドレイン電圧と基準電圧とを比較する第1のコンパレータと、
上記第2の電界効果トランジスタのドレイン電圧と基準電圧とを比較する第2のコンパレータと、
上記第1のドライブ信号をあらかじめ設定したデッドタイム遅延させる第1のディレイ回路と、
上記第2のドライブ信号をあらかじめ設定したデッドタイム遅延させる第2のディレイ回路と、
上記第1のコンパレータの出力信号と上記第1のディレイ回路で遅延された第1のドライブ信号に応じて上記第2のドライブ信号を生成し、上記第2の電界効果トランジスタのゲートおよび上記第2のディレイ回路の入力に出力する第1の回路と、
上記第2のコンパレータの出力信号と上記第2のディレイ回路で遅延された第2のドライブ信号に応じて上記第1のドライブ信号を生成し、上記第1の電界効果トランジスタのゲートおよび上記第1のディレイ回路の入力に出力する第2の回路と、を含み、
上記第1の電界効果トランジスタおよび上記第2の電界効果トランジスタのうちの、一方の電界効果トランジスタに電流が発生する瞬間に他方の電界効果トランジスタをオフさせてから当該一方の電界効果トランジスタがオンするように、上記第1のドライブ信号および上記第2のドライブ信号を生成する
電源装置。 - 上記ゲートドライバは、
上記第1の電界効果トランジスタおよび上記第2の電界効果トランジスタのうちの、一方の電界効果トランジスタに電流が発生する瞬間に他方の電界効果トランジスタをオフさせてから当該一方の電界効果トランジスタがオンする、という動作を繰り返すように、上記第1のドライブ信号および上記第2のドライブ信号を生成する
請求項4記載の電源装置。 - 上記主トランスは、
1次側で共振動作を受けて2次側の上記第1の2次コイルおよび上記第2の2次コイルにパルスが発生し、
上記第1の電界効果トランジスタに流れる第1の電流および上記第2の電界効果トランジスタに流れる第2の電流がそれぞれ逆相で上記タップに交互に供給される
請求項4または5記載の電源装置。
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