JP5479667B2 - Semiconductor power module - Google Patents

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Description

本発明は、半導体パワーモジュールに関し、より詳しくは、III族窒化物半導体パワートランジスタをパッケージに収納する構造を有する半導体パワーモジュールに関する。   The present invention relates to a semiconductor power module, and more particularly to a semiconductor power module having a structure in which a group III nitride semiconductor power transistor is housed in a package.

シリコンパワートランジスタをパッケージに実装した半導体モジュールとして例えば図６に示すような構造が採用される。
図６において、ベース１０１、中枠１０２及びカバー１０３からなるパッケージ１０４内には、シリコンパワートランジスタ１０５、ダイオード１０６が収納されている。 For example, a structure as shown in FIG. 6 is adopted as a semiconductor module in which a silicon power transistor is mounted in a package.
In FIG. 6, a silicon power transistor 105 and a diode 106 are accommodated in a package 104 including a base 101, an inner frame 102, and a cover 103.

シリコンパワートランジスタ１０５は放熱性の高いＡｌＮ基板１０７を介してベース１０１上に取り付けられ、また、ダイオード１０６は薄膜基板１０８を介してベース１０１上に取り付けられる。また、シリコンパワートランジスタ１０５とＡｌＮ基板１０７、およびＡｌＮ基板１０７とベース１０１はそれぞれハンダ１０９、１１０により固定され、ダイオード１０６と薄膜基板１０８はハンダ１１１により固定されている。さらに、薄膜基板１０８とベース１０１は、非導電性接着剤１１２により固定されている。   The silicon power transistor 105 is attached on the base 101 via an AlN substrate 107 with high heat dissipation, and the diode 106 is attached on the base 101 via a thin film substrate 108. The silicon power transistor 105 and the AlN substrate 107, the AlN substrate 107 and the base 101 are fixed by solders 109 and 110, respectively, and the diode 106 and the thin film substrate 108 are fixed by solder 111. Further, the thin film substrate 108 and the base 101 are fixed by a non-conductive adhesive 112.

シリコンパワートランジスタ１０５とベース１０１とＡｌＮ基板１０７はそれぞれの熱膨張係数の差が大きいために、それらを固定するハンダ１０９、１１０の材料として応力を吸収するやわらかい鉛（Ｐｂ）系ハンダが使用されていて、その融点は３００℃以下となっている。
なお、図６において符号１１３は金ワイヤ、１１４は枠１０２を貫通するリードピンを示している。 Since the silicon power transistor 105, the base 101, and the AlN substrate 107 have large differences in thermal expansion coefficients, soft lead (Pb) solder that absorbs stress is used as a material for the solder 109 and 110 for fixing them. The melting point is 300 ° C. or lower.
In FIG. 6, reference numeral 113 denotes a gold wire, and 114 denotes a lead pin that penetrates the frame 102.

その他の半導体パワーモジュールとしては、下記の特許文献１に記載されているように、シリコンパワートランジスタをハンダによってＡｌＮ基板上に固定した構造があり、そのハンダの材料として鉛フリーであるＳｎＡｇＣｕ、ＳｎＳｂが使用されている。ＳｎＳｂの融点は２３２〜２４０℃であり、また、ＳｎＡｇＣｕの融点は一般に２１５〜２２０℃である。   Other semiconductor power modules have a structure in which a silicon power transistor is fixed on an AlN substrate by soldering as described in Patent Document 1 below, and lead-free SnAgCu and SnSb are used as the soldering material. It is used. The melting point of SnSb is 232 to 240 ° C, and the melting point of SnAgCu is generally 215 to 220 ° C.

以上のような半導体モジュールに用いられるシリコンパワートランジスタの特性が１５０℃以上の温度で劣化するために、２００℃を超える環境は好ましくない。このため、シリコンパワートランジスタは、ＡｌＮ基板に固定するための上記のハンダが溶けない環境下で使用されることを前提としている。
特開２００６−１７９５３８号公報 Since the characteristics of the silicon power transistor used in the semiconductor module as described above deteriorate at a temperature of 150 ° C. or higher, an environment exceeding 200 ° C. is not preferable. For this reason, the silicon power transistor is assumed to be used in an environment in which the above-described solder for fixing to the AlN substrate does not melt.
JP 2006-179538 A

ところで、シリコンに比べて高耐圧のIII族窒化物、例えばＧａＮ系材料を使用したパワートランジスタが開発され、このパワートランジスタは４００℃以上の環境下での動作が可能なことが確認されている。   By the way, a power transistor using a Group III nitride having a higher breakdown voltage than silicon, for example, a GaN-based material has been developed, and it has been confirmed that this power transistor can operate in an environment of 400 ° C. or higher.

従って、図６に示すようなパッケージにＧａＮ系のパワートランジスタを収納すれば、３００℃以上の環境下ではパワートランジスタの特性は劣化しないが、ＡｌＮ基板への固定に使用されるＰｂ系ハンダが溶けて、その内部にボイドが発生する等、ＡｌＮ基板への放熱効果が劣化するといった不都合がある。   Therefore, if a GaN-based power transistor is housed in a package as shown in FIG. 6, the characteristics of the power transistor will not deteriorate in an environment of 300 ° C. or higher, but the Pb-based solder used for fixing to the AlN substrate will melt. As a result, there is a disadvantage that the heat radiation effect to the AlN substrate is deteriorated, for example, voids are generated inside.

これに対して、融点が３００℃以上のハンダを使用することも可能であるが、ハンダ付け時とその後の冷却時との温度差が大きいので、パワートランジスタとＡｌＮ基板との熱膨張係数の差によってパワートランジスタにクラックが発生するおそれがある。   On the other hand, it is possible to use solder having a melting point of 300 ° C. or more, but the difference in thermal expansion coefficient between the power transistor and the AlN substrate is large because of the large temperature difference between soldering and subsequent cooling. As a result, cracks may occur in the power transistor.

本発明の目的は、ハンダにより基板上に固定されるIII族窒化物半導体パワートランジスタのクラック発生を抑制する構造を有する半導体パワーモジュールを提供することにある。   An object of the present invention is to provide a semiconductor power module having a structure that suppresses generation of cracks in a group III nitride semiconductor power transistor fixed on a substrate by solder.

上記の課題を解決するための本発明の第１の態様は、厚さ３００μｍ以上のサファイア基板上に成長されたIII族窒化物半導体からなるIII族窒化物半導体素子と、前記III族窒化物半導体素子が搭載されるヒートシンクと、前記ヒートシンクと前記III族窒化物半導体素子とを接合する融点３００℃以上のハンダとを有することを特徴とする半導体パワーモジュールである。   A first aspect of the present invention for solving the above problems is a group III nitride semiconductor device made of a group III nitride semiconductor grown on a sapphire substrate having a thickness of 300 μm or more, and the group III nitride semiconductor. A semiconductor power module comprising: a heat sink on which an element is mounted; and a solder having a melting point of 300 ° C. or higher that joins the heat sink and the group III nitride semiconductor element.

本発明の第２の態様は、前記第１の態様に係る半導体パワーモジュールにおいて、前記サファイア基板は４５０μｍ以下であることを特徴とする。   According to a second aspect of the present invention, in the semiconductor power module according to the first aspect, the sapphire substrate is 450 μm or less.

本発明の第３の態様は、前記第１又は第２の態様に係る半導体パワーモジュールにおいて、前記ハンダは鉛フリーハンダであって、金シリコン、金ゲルマニウムまたはその合金のいずれかであることを特徴とする。   According to a third aspect of the present invention, in the semiconductor power module according to the first or second aspect, the solder is lead-free solder, and is any one of gold silicon, gold germanium, or an alloy thereof. And

本発明の第４の態様は、前記第１乃至第３の態様のいずれかに係る半導体パワーモジュールにおいて、前記ヒートシンクは、前記III族窒化物半導体素子を収納するパッケージの内部底面にハンダ、ロウのいずれかにより接合されることを特徴とする。   According to a fourth aspect of the present invention, in the semiconductor power module according to any one of the first to third aspects, the heat sink is soldered or soldered on an inner bottom surface of a package housing the group III nitride semiconductor element. It is characterized by being joined by either.

本発明の第５の態様は、前記第１乃至第４の態様のいずれかに係る半導体パワーモジュールにおいて、前記III族窒化物半導体素子は、ＡｌＧａＮ／ＧａＮのヘテロ接合を有するトランジスタであることを特徴とする。   According to a fifth aspect of the present invention, in the semiconductor power module according to any one of the first to fourth aspects, the group III nitride semiconductor element is a transistor having an AlGaN / GaN heterojunction. And

本発明の第６の態様は、前記第１乃至第４の態様のいずれかに係る半導体パワーモジュールにおいて、前記III族窒化物半導体素子は、絶縁膜を介して電極がIII族窒化物半導体層上に形成されている構造を有するトランジスタであることを特徴とする。   According to a sixth aspect of the present invention, in the semiconductor power module according to any one of the first to fourth aspects, the group III nitride semiconductor element has an electrode on the group III nitride semiconductor layer via an insulating film. A transistor having a structure formed in (1).

本発明によれば、III族窒化物半導体素子を構成するサファイア基板の厚さを３００μｍ以上となし、融点が３００℃以上のハンダによりそのIII族窒化物半導体素子をヒートシンクに接合している。
そのような厚さのサファイア基板によれば、融点が３００℃以上のハンダを溶融してIII族窒化物半導体素子とヒートシンクを接合した後にそれらを冷却した後に、III族窒化物半導体素子のクラックの発生が抑制された。 According to the present invention, the thickness of the sapphire substrate constituting the group III nitride semiconductor element is set to 300 μm or more, and the group III nitride semiconductor element is joined to the heat sink by solder having a melting point of 300 ° C. or more.
According to the sapphire substrate having such a thickness, after melting the solder having a melting point of 300 ° C. or more and bonding the group III nitride semiconductor element and the heat sink, cooling them, Occurrence was suppressed.

以下に本発明の実施の形態を図面に基づいて詳細に説明する。
（第１の実施の形態）
図１（ａ）は、本発明の第１実施形態に係る半導体パワーモジュールのパッケージを示す側断面図、図１（ｂ）は、そのパッケージの中に部品を実装した状態を示す側断面図、図２は、図１（ｂ）に示す半導体パワーモジュール内に搭載されるパワートランジスタを示す断面図である。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
(First embodiment)
FIG. 1A is a side sectional view showing a package of the semiconductor power module according to the first embodiment of the present invention, and FIG. 1B is a side sectional view showing a state in which components are mounted in the package. FIG. 2 is a cross-sectional view showing a power transistor mounted in the semiconductor power module shown in FIG.

図１（ａ）に示すハーフブリッジパッケージ１は、銅タングステン（ＣｕＷ）基板から構成されたベース２と、ベース２上にＡｇ／Ｃｕロウ７により固定されるコバール（kovar）製の中枠３と、コバールよりなるカバー４とを有している。また、枠３の一端面には、セラミック製の絶縁筒５が貫通して取り付けられ、絶縁筒５内には、枠３の内側から外側に突出する導電性のリードピン６が取り付けられ、さらに、枠３の外側にあるベース２の両端にはビス孔８が設けられている。   A half-bridge package 1 shown in FIG. 1A includes a base 2 made of a copper-tungsten (CuW) substrate, and a Kovar middle frame 3 fixed on the base 2 by Ag / Cu brazing 7. And a cover 4 made of Kovar. Further, an insulating cylinder 5 made of ceramic penetrates and is attached to one end face of the frame 3, and conductive lead pins 6 that protrude outward from the inside of the frame 3 are attached inside the insulating cylinder 5, Screw holes 8 are provided at both ends of the base 2 outside the frame 3.

また、ハーフブリッジパッケージ１内には、図１（ｂ）に示すように、ダイオード１０とIII族窒化物半導体素子であるパワートランジスタ２０とが収納される。   Further, as shown in FIG. 1B, a diode 10 and a power transistor 20 which is a group III nitride semiconductor element are housed in the half bridge package 1.

パワートランジスタ２０は、厚さ１ｍｍ程度のＡｌＮ基板からなるヒートシンク１１を介してベース２上に取り付けられ、また、ダイオード１０はサファイア（Ａｌ2Ｏ3）製の薄膜基板１２を介してベース２上に取り付けられる。 The power transistor 20 is mounted on the base 2 through a heat sink 11 made of an AlN substrate having a thickness of about 1 mm, and the diode 10 is mounted on the base 2 through a thin film substrate 12 made of sapphire (Al 2 O 3 ). It is attached.

また、パワートランジスタ２０、ヒートシンク１１、ベース２は第１、第２のハンダ１３、１４により順に接合され、さらに、ダイオード１０と薄膜基板１２は第３のハンダ１５により接合されている。パワートランジスタ２０とベース２の間にヒートシンク１１を介在させるのは、パワートランジスタ２０のオン時に大電流が流れることにより生じる自己発熱によって環境温度よりも高温になるので、熱放散を行う必要があるからである。   Further, the power transistor 20, the heat sink 11, and the base 2 are joined together in order by first and second solders 13 and 14, and the diode 10 and the thin film substrate 12 are joined together by a third solder 15. The reason why the heat sink 11 is interposed between the power transistor 20 and the base 2 is that it is higher than the environmental temperature due to self-heating caused by a large current flowing when the power transistor 20 is turned on, and thus it is necessary to dissipate heat. It is.

薄膜基板１２とベース２は、例えばポリイミド系非導電材料からなる接着剤１６により固定される。
パワートランジスタ２０とヒートシンク１１を固定する第１のハンダ１３は、パワートランジスタ５の発熱を考慮して融点が３００℃以上の鉛フリー材料、例えば約３６３℃の金シリコン（ＡｕＳｉ）から構成され、また、ヒートシンク１１とベース２を固定する第２のハンダ１４の材料は融点が約２８０℃の金錫（ＡｕＳｎ）から構成されている。 The thin film substrate 12 and the base 2 are fixed by an adhesive 16 made of, for example, a polyimide non-conductive material.
The first solder 13 for fixing the power transistor 20 and the heat sink 11 is made of a lead-free material having a melting point of 300 ° C. or higher, for example, gold silicon (AuSi) having a melting point of about 363 ° C. The material of the second solder 14 for fixing the heat sink 11 and the base 2 is made of gold tin (AuSn) having a melting point of about 280 ° C.

ヒートシンク１１の上下に付けられる第１、第２のハンダ１３、１４のそれぞれの材料の融点は異なるが、第１のハンダ１３によりパワートランジスタ２０をヒートシンク１１上に接合した後に第２のハンダ１３によってヒートシンク１１をベース２上に接合するようにすれば、第２のハンダ１４の融点が第１のハンダ１３の融点より低くてよい。   Although the melting points of the first and second solders 13 and 14 attached to the upper and lower sides of the heat sink 11 are different from each other, the second solder 13 is used after the power transistor 20 is bonded onto the heat sink 11 by the first solder 13. If the heat sink 11 is bonded onto the base 2, the melting point of the second solder 14 may be lower than the melting point of the first solder 13.

これに対し、ダイオード１０を薄膜基板１２に固定する第３のハンダ１５は融点が３００℃以下のＰｂ系材料から構成されているが、ダイオード１０は、電流が流される際に、第３のハンダ１５を溶かすような発熱は生じない。
パワートランジスタ２０として、例えば図２に示すような構成のＨＦＥＴ(Heterojunction Field Effect Transistor)２０Ａが用いられる。 On the other hand, the third solder 15 for fixing the diode 10 to the thin film substrate 12 is made of a Pb-based material having a melting point of 300 ° C. or less. However, when the current flows, the diode 10 No heat is generated to dissolve 15.
As the power transistor 20, for example, an HFET (Heterojunction Field Effect Transistor) 20A configured as shown in FIG. 2 is used.

図２において、厚さ３００μｍ以上のサファイア基板２１上には、ＡｌＮ又はＧａＮよりなる厚さ２０ｎｍのバッファ層２２と、厚さ１μｍ程度のＧａＮよりなる電子走行層２３と、厚さ２０ｎｍ程度のＡｌＧａＮよりなる電子供給層２４と、厚さ２０ｎｍのＧａＮよりなるコンタクト層２５がＭＯＣＶＤ法等により順に形成されている。   In FIG. 2, on a sapphire substrate 21 having a thickness of 300 μm or more, a buffer layer 22 having a thickness of 20 nm made of AlN or GaN, an electron transit layer 23 made of GaN having a thickness of about 1 μm, and an AlGaN having a thickness of about 20 nm. An electron supply layer 24 and a contact layer 25 made of GaN having a thickness of 20 nm are sequentially formed by the MOCVD method or the like.

コンタクト層２５は、ゲート領域がエッチングにより除去され、その領域の電子供給層２４上にはゲート電極２６が形成されている。さらに、ゲート電極２６の両側方のコンタクト層２５上にはそれぞれソース電極２７とドレイン電極２８が形成されている。   The contact layer 25 has a gate region removed by etching, and a gate electrode 26 is formed on the electron supply layer 24 in that region. Further, a source electrode 27 and a drain electrode 28 are formed on the contact layer 25 on both sides of the gate electrode 26, respectively.

以上のような構成のパワートランジスタ２０であるＨＦＥＴ２０Ａのサファイア基板２１を第１のハンダ１３によってヒートシンク１１に接合する際に、パワートランジスタ２０とヒートシンク１１は、第１のハンダ１３、例えばＡｕＳｉハンダの融点以上の環境温度、例えば３７０〜３８０℃に曝されるため、その後に第１のハンダ１３を室温に戻した時にＨＦＥＴ２０Ａのサファイア基板２１とヒートシンク１１との熱膨張係数の差によりそれらに応力が生じる。   When the sapphire substrate 21 of the HFET 20A, which is the power transistor 20 having the above-described configuration, is bonded to the heat sink 11 by the first solder 13, the power transistor 20 and the heat sink 11 are connected to the melting point of the first solder 13, for example, AuSi solder. Since it is exposed to the above environmental temperature, for example, 370 to 380 ° C., when the first solder 13 is subsequently returned to room temperature, stress is generated in the sapphire substrate 21 of the HFET 20A and the heat sink 11 due to the difference in thermal expansion coefficient. .

本来、熱放散の観点からは、サファイアの熱伝導率はＡｌＮの熱伝導率より小さいので、サファイア基板２１を研磨によってできるだけ薄くすることが好ましい。   Originally, from the viewpoint of heat dissipation, since the thermal conductivity of sapphire is smaller than that of AlN, it is preferable to make the sapphire substrate 21 as thin as possible by polishing.

しかし、サファイア基板２１を例えば２００μｍ程度まで薄くするとサファイア基板２１が応力に弱くなるだけでなく、研磨、切断工程の際にサファイア基板２１にマイクロクラックが生じやすいので、ハンダ付け後に加わる応力によってマイクロクラックからＨＦＥＴに割れが生じる危険性がある。   However, if the sapphire substrate 21 is thinned down to about 200 μm, for example, the sapphire substrate 21 is not susceptible to stress, and microcracks are likely to occur in the sapphire substrate 21 during the polishing and cutting processes. There is a risk that the HFET will crack.

発明者の実験によれば、サファイア基板２１を厚さ４５０μｍにした場合には、パワートランジスタ２０であるＨＦＥＴにクラックが発生しなかったが、熱抵抗の影響を受けて、それより薄く研磨される場合に比べてパワートランジスタ２０の温度が高くなる。   According to the inventor's experiment, when the thickness of the sapphire substrate 21 is 450 μm, no crack was generated in the HFET that is the power transistor 20, but it is polished thinner than that due to the influence of thermal resistance. The temperature of the power transistor 20 becomes higher than that in the case.

ＨＦＥＴ２０Ａの自己発熱量を５０Ｗと仮定して、サファイア基板２１の厚さを４５０μｍとした場合には、ＨＦＥＴ２０Ａのオン時に約６０℃の温度上昇があり、その厚さを１５０μｍまで研磨した場合には約３０℃の温度上昇があると見積もることができる。   Assuming that the self-heating amount of the HFET 20A is 50 W and the thickness of the sapphire substrate 21 is 450 μm, there is a temperature rise of about 60 ° C. when the HFET 20A is turned on, and the thickness is polished to 150 μm. It can be estimated that there is a temperature increase of about 30 ° C.

ＧａＮ系のＨＦＥＴは、温度特性に優れ、４００℃以上での動作も可能であり、２００℃以上の環境下において自己発熱により温度が例え６０℃上昇しても、トランジスタ特性の劣化は小さい。従って、パワートランジスタ２０であるＨＦＥＴ２０ＡをＡｕＳｉからなる第１のハンダ１３によってヒートシンク１１に付けると、第１のハンダ１３の融点が３６３℃であるので、３００℃程度までの環境温度では第１のハンダ１３の再溶融も発生しない。   A GaN-based HFET has excellent temperature characteristics and can operate at 400 ° C. or higher. Even if the temperature rises by 60 ° C. due to self-heating in an environment of 200 ° C. or higher, the transistor characteristics are hardly deteriorated. Therefore, when the HFET 20A, which is the power transistor 20, is attached to the heat sink 11 by the first solder 13 made of AuSi, the melting point of the first solder 13 is 363 ° C., so that the first solder is used at an ambient temperature up to about 300 ° C. No remelting of 13 occurs.

そこで、パワートランジスタ２０のサファイア基板２１の厚さとそのクラック発生率の関係を発明者が調べた。その実験は、ＡｕＳｉからなる第１のハンダ１３を介してパワートランジスタ２０をヒートシンク１１上に載置した状態で、それらを３７０〜３８０℃で加熱して第１のハンダ１３を溶融させた後に室温まで冷却した。   Therefore, the inventor examined the relationship between the thickness of the sapphire substrate 21 of the power transistor 20 and the crack generation rate. In the experiment, the power transistor 20 was placed on the heat sink 11 via the first solder 13 made of AuSi, and heated at 370 to 380 ° C. to melt the first solder 13 and then the room temperature. Until cooled.

サファイア基板２１の厚さを変えてそのような試験を行い、パワートランジスタ２０のクラックの発生率を調べたところ、図３に示すような結果が得られた。   Such a test was performed while changing the thickness of the sapphire substrate 21 and the occurrence rate of cracks in the power transistor 20 was examined. As a result, the result shown in FIG. 3 was obtained.

図３によれば、パワートランジスタ２０のサファイア基板２１の厚さを３００μｍ以上、４５０μｍ以下の範囲に設定することがＨＦＥＴの駆動によるサファイア基板２１のクラックの発生を抑制することが可能となり、また、３５０μｍ以上であれば、クラック発生率を実質的に０％にすることが可能になることがわかる。   According to FIG. 3, setting the thickness of the sapphire substrate 21 of the power transistor 20 to a range of 300 μm or more and 450 μm or less can suppress the occurrence of cracks in the sapphire substrate 21 due to the driving of the HFET, It can be seen that if the thickness is 350 μm or more, the crack generation rate can be substantially 0%.

ところで、ＧａＮ系のパワートランジスタ２０をヒートシンク１１上に接合するための第１のハンダ１３の材料として、上記のＡｕＳｉの他に、３００℃以上であってパワートランジスタ上昇温度＋環境温度以下の融点を持つ他の鉛フリーのハンダ材料、例えばＡｕＧｅ、或いはＡｕＳｉ又はＡｕＧｅの含有材料を使用してもよい。   By the way, as a material of the first solder 13 for joining the GaN-based power transistor 20 on the heat sink 11, in addition to the above AuSi, a melting point of 300 ° C. or more and power transistor rising temperature + environment temperature or less is used. Other lead-free solder materials, such as AuGe, or materials containing AuSi or AuGe may be used.

ＡｕＧｅは、ＡｕＳｉよりも酸化しやすいが、第１のハンダ１３の溶融時にパワートランジスタ２０、ヒートシンク１１を囲む雰囲気の酸素含有率を減らしたり、或いはその雰囲気を窒素ガス、アルゴンガス等の不活性ガス雰囲気としたりすれば、特に不都合は生じない。   AuGe is easier to oxidize than AuSi, but when the first solder 13 is melted, the oxygen content of the atmosphere surrounding the power transistor 20 and the heat sink 11 is reduced, or the atmosphere is inert gas such as nitrogen gas or argon gas. There is no particular inconvenience if the atmosphere is used.

ＡｕＧｅの融点は３４０℃と高く、上記のＡｕＳｉと同様に、ＧａＮ系のパワートランジスタ２０の自己発熱により溶融することはない。
なお、図１（ｂ）において、符号１７〜１９は、リードピン６、パワートランジスタ２０、ダイオード１０を接続する導電性ワイヤを示している。 The melting point of AuGe is as high as 340 ° C., and it is not melted by the self-heating of the GaN-based power transistor 20 as in the case of AuSi.
In FIG. 1B, reference numerals 17 to 19 indicate conductive wires that connect the lead pin 6, the power transistor 20, and the diode 10.

（第２の実施の形態）
図４（ａ）は、本発明の第２実施形態に係る半導体パワーモジュールを構成するパッケージを示す側断面図であり、図４（ｂ）は、そのパッケージ内に半導体パワーモジュール等を収納した状態示す側断面図である。図４（ａ）、（ｂ）において、図１（ａ）、（ｂ）と同一符号は同一要素を示している。 (Second Embodiment)
FIG. 4A is a side sectional view showing a package constituting the semiconductor power module according to the second embodiment of the present invention, and FIG. 4B is a state in which the semiconductor power module is accommodated in the package. It is a sectional side view shown. 4A and 4B, the same reference numerals as those in FIGS. 1A and 1B denote the same elements.

図４（ａ）において、ハーフブリッジパッケージ１内において、ヒートシンク１１は、銀銅（Ａｇ／Ｃｕ）ロウ３０によって、ベース２に固定されている。Ａｇ／Ｃｕロウ３０は、ハーフブリッジパッケージ１を構成する枠３とベース２を接合するためのＡｇ／Ｃｕロウ７と同一組成又はほぼ同じ組成である。   In FIG. 4A, the heat sink 11 is fixed to the base 2 with a silver-copper (Ag / Cu) solder 30 in the half-bridge package 1. The Ag / Cu braze 30 has the same composition as or almost the same composition as the Ag / Cu braze 7 for joining the frame 3 and the base 2 constituting the half bridge package 1.

Ａｇ／Ｃｕロウ３０は、６００℃以上の融点を有し、ＡｌＮ基板１１とパワートランジスタ２０を接合する第１のハンダ１３の融点以上の温度で付けられる。従って、ヒートシンク１１は、パワートランジスタ２０の搭載前に、Ａｇ／Ｃｕロウ３０により枠３と同時にベース２に接合される。   The Ag / Cu solder 30 has a melting point of 600 ° C. or higher and is attached at a temperature higher than the melting point of the first solder 13 that joins the AlN substrate 11 and the power transistor 20. Therefore, the heat sink 11 is joined to the base 2 simultaneously with the frame 3 by the Ag / Cu solder 30 before the power transistor 20 is mounted.

従って、パワートランジスタ２０は、図４（ｂ）に示すように、ベース２に既にロウ付けされた状態のヒートシンク１１上に固定されることになる。   Therefore, the power transistor 20 is fixed on the heat sink 11 already brazed to the base 2 as shown in FIG.

パワートランジスタ２０として図２に示したＨＦＥＴ２０Ａを適用する場合に、ＨＥＭＴ２０Ａを構成するサファイア基板２１の厚さを３００〜４５０μｍの範囲内に設定すると、第１実施形態と同様に、ＨＥＭＴ２０Ａを第１のハンダ１３によりヒートシンク１１に接合した後のＨＦＥＴ２０Ａのクラックの発生が抑制される。   When the HFET 20A shown in FIG. 2 is applied as the power transistor 20, if the thickness of the sapphire substrate 21 constituting the HEMT 20A is set within a range of 300 to 450 μm, the HEMT 20A is the first as in the first embodiment. Generation of cracks in the HFET 20A after being bonded to the heat sink 11 by the solder 13 is suppressed.

（第３の実施の形態）
図５は、本発明の第３実施形態に係る半導体パワーモジュールを示す断面図である。図５において、図１（ｂ）と同一符号は同一要素を示している。 (Third embodiment)
FIG. 5 is a cross-sectional view showing a semiconductor power module according to the third embodiment of the present invention. 5, the same reference numerals as those in FIG. 1B indicate the same elements.

図５において、トランジスタパッケージ１Ａは、銅タングステン（ＣｕＷ）基板から構成されたベース２Ａと、ベース２Ａの上にＡｇ／Ｃｕロウ７により固定されたコバール製の中枠３Ａと、コバールよりなるカバー４Ａとを有している。また、枠３Ａの一端面には、セラミック製の絶縁筒５が貫通して取り付けられている。その絶縁筒５内には、枠３Ａの内側から外側に突出する導電性のリードピン６が取り付けられている。   In FIG. 5, a transistor package 1A includes a base 2A made of a copper tungsten (CuW) substrate, a Kovar middle frame 3A fixed on the base 2A with Ag / Cu solder 7, and a cover 4A made of Kovar. And have. A ceramic insulating cylinder 5 is attached to one end surface of the frame 3A so as to penetrate therethrough. Inside the insulating cylinder 5, conductive lead pins 6 projecting outward from the inside of the frame 3 </ b> A are attached.

また、トランジスタパッケージ１Ａ内にはIII族窒化物半導体素子であるパワートランジスタ２０が収納されているが、第１、第２実施形態とは異なってダイオードは収納されていない。   The transistor package 1A contains a power transistor 20 which is a group III nitride semiconductor element, but no diode is housed unlike the first and second embodiments.

パワートランジスタ２０は、厚さ１ｍｍ程度のヒートシンク１１を介してベース２Ａ上に取り付けられる。また、パワートランジスタ２０とベース２Ａとヒートシンク１１はそれぞれ第１、第２のハンダ１３、１４により互いに固定されている。   The power transistor 20 is mounted on the base 2A via a heat sink 11 having a thickness of about 1 mm. Further, the power transistor 20, the base 2A, and the heat sink 11 are fixed to each other by first and second solders 13 and 14, respectively.

パワートランジスタ２０とヒートシンク１１を固定する第１のハンダ１３は、パワートランジスタ２０の発熱を考慮して例えばＡｕＳｉ、ＡｕＧｅ等の３００℃以上の融点の高い材料から構成され、また、ヒートシンク１１とベース２Ａを固定する第２のハンダ１４の材料は第１実施形態と同様にＡｕＳｎから構成される。なお、第２のハンダ１４の代わりに、第２実施形態と同様にＡｕ／Ｃｕロウ３０から構成してもよい。   The first solder 13 for fixing the power transistor 20 and the heat sink 11 is made of a material having a high melting point of 300 ° C. or higher such as AuSi or AuGe in consideration of heat generation of the power transistor 20, and the heat sink 11 and the base 2A. As in the first embodiment, the material of the second solder 14 for fixing the solder is made of AuSn. Instead of the second solder 14, the Au / Cu solder 30 may be used as in the second embodiment.

ヒートシンク１１の上下に付けられる第１のハンダ１３と第２のハンダ１４（又はＡｇ／Ｃｕロウ３０）の融点は異なるが、融点の高い方を最初に溶融させてパワートランジスタ２０、ヒートシンク１１、ベース２を２段階で接続する。   The melting points of the first solder 13 and the second solder 14 (or Ag / Cu solder 30) attached to the top and bottom of the heat sink 11 are different, but the higher melting point is melted first to power transistor 20, heat sink 11, base 2 is connected in two stages.

パワートランジスタ２０として、例えば図２に示すような構成のＨＦＥＴ２０Ａが用いられ、ＨＦＥＴ２０Ａを構成するサファイア基板２１は第１実施形態と同様に３００〜４５０μｍの厚さとなっている。   As the power transistor 20, for example, an HFET 20A configured as shown in FIG. 2 is used, and the sapphire substrate 21 constituting the HFET 20A has a thickness of 300 to 450 μm as in the first embodiment.

以上のような半導体パワーモジュールにおいても、パワートランジスタ２０のクラックの発生が防止される。   Even in the semiconductor power module as described above, generation of cracks in the power transistor 20 is prevented.

（その他の実施の形態）
なお、上記した実施形態では、パワートランジスタとしてＡｌＧａＮ／ＧａＮのヘテロ接合を有するＨＦＥＴを用いたが、絶縁膜を介して電極がIII族窒化物半導体層上に形成されている構造を有するトランジスタ等の電子デバイスを使用してもよく、この場合にも電子デバイスが形成されるサファイア基板の厚さを３００〜４５０μｍとする。これにより、３００℃以上の融点を有するハンダによりIII族窒化物半導体素子を下の基板に接合してもクラックの発生が抑制される。 (Other embodiments)
In the above-described embodiment, an HFET having an AlGaN / GaN heterojunction is used as a power transistor. However, a transistor having a structure in which an electrode is formed on a group III nitride semiconductor layer via an insulating film is used. An electronic device may be used, and also in this case, the thickness of the sapphire substrate on which the electronic device is formed is set to 300 to 450 μm. Thereby, even if the group III nitride semiconductor element is bonded to the lower substrate with solder having a melting point of 300 ° C. or higher, the generation of cracks is suppressed.

また、上記したパッケージに収納する素子としてパワートランジスタか、或いはこれにダイオードを加えた構成としているが、その他の部品を収納する構造にしてもよい。   In addition, although the power transistor is used as an element stored in the above-described package or a diode is added to the element, a structure in which other components are stored may be used.

図１（ａ）は、本発明の第１実施形態に係る半導体パワーモジュールのパッケージの側断面図、図１（ｂ）は、そのパッケージの中に部品を実装した状態を示す側断面図である。FIG. 1A is a side sectional view of a package of the semiconductor power module according to the first embodiment of the present invention, and FIG. 1B is a side sectional view showing a state in which components are mounted in the package. . 図２は、本発明の第１実施形態に係る半導体パワーモジュール内に搭載されるパワートランジスタを示す断面図である。FIG. 2 is a cross-sectional view showing a power transistor mounted in the semiconductor power module according to the first embodiment of the present invention. 図３は、本発明の実施形態に係る半導体パワーモジュール内に実装されるパワートランジスタを構成するサファイア基板厚さとそのクラック発生率の関係を示す図である。FIG. 3 is a diagram showing the relationship between the thickness of the sapphire substrate constituting the power transistor mounted in the semiconductor power module according to the embodiment of the present invention and the crack generation rate thereof. 図４（ａ）は、本発明の第２実施形態に係る半導体パワーモジュールのパッケージの側断面図、図４（ｂ）は、そのパッケージの中に部品を実装した状態を示す側断面図である。FIG. 4A is a side sectional view of the package of the semiconductor power module according to the second embodiment of the present invention, and FIG. 4B is a side sectional view showing a state in which components are mounted in the package. . 図５は、本発明の第３実施形態に係る半導体パワーモジュールの側断面図である。FIG. 5 is a side sectional view of a semiconductor power module according to the third embodiment of the present invention. 図６は、従来例に係る半導体パワーモジュールの側断面図である。FIG. 6 is a side sectional view of a conventional semiconductor power module.

符号の説明Explanation of symbols

１、１Ａ：ハーフブリッジパッケージ
２、２Ａ：ベース
３、３Ａ：中枠
４、４Ａ：カバー
１１：ヒートシンク
１３、１４：ハンダ
２０：パワートランジスタ
２１：サファイア基板
２２：バッファ層
２３：電子走行層
２４：電子供給層
２５：コンタクト層
２６：ゲート電極
２７：ソース層
２８：ドレイン層
３０：Ａｇ／Ｃｕロウ 1, 1A: Half bridge package 2, 2A: Base 3, 3A: Middle frame 4, 4A: Cover 11: Heat sink 13, 14: Solder 20: Power transistor 21: Sapphire substrate 22: Buffer layer 23: Electron travel layer 24: Electron supply layer 25: contact layer 26: gate electrode 27: source layer 28: drain layer 30: Ag / Cu row

Claims (5)

サファイア基板と該サファイア基板上に成長されたIII族窒化物半導体からなるIII族窒化物半導体素子と、
前記III族窒化物半導体素子を搭載するＡｌＮ基板からなるヒートシンクと、
前記ヒートシンクと前記III族窒化物半導体素子の前記サファイア基板とを接合する融点３００℃以上のハンダとを有する半導体パワーモジュールにおいて、
前記サファイア基板の厚さが３００μｍ以上４５０μｍ以下であることを特徴とする半導体パワーモジュール。 A group III nitride semiconductor device comprising a sapphire substrate and a group III nitride semiconductor grown on the sapphire substrate;
A heat sink made of an AlN substrate on which the group III nitride semiconductor element is mounted;
In a semiconductor power module having a solder having a melting point of 300 ° C. or higher for joining the heat sink and the sapphire substrate of the group III nitride semiconductor element,
The semiconductor power module, wherein the sapphire substrate has a thickness of 300 μm or more and 450 μm or less . 前記ハンダは鉛フリーハンダであって、金シリコン、金ゲルマニウム又はその合金のいずれかであることを特徴とする請求項１に記載の半導体パワーモジュール。 The semiconductor power module according to claim 1, wherein the solder is lead-free solder, and is one of gold silicon, gold germanium, or an alloy thereof. 前記ヒートシンクは、前記III族窒化物半導体素子を収納するパッケージの内部底面にハンダ、ロウのいずれかにより接合されることを特徴とする請求項１又は請求項２に記載の半導体パワーモジュール。 3. The semiconductor power module according to claim 1, wherein the heat sink is bonded to an inner bottom surface of a package housing the group III nitride semiconductor device by either solder or solder. 前記III族窒化物半導体素子は、ＡｌＧａＮ／ＧａＮのヘテロ接合を有するトランジスタであることを特徴とする請求項１乃至請求項３のいずれか１つに記載の半導体パワーモジュール。 The group III nitride semiconductor device, the semiconductor power module according to any one of claims 1 to 3, characterized in that a transistor having a heterojunction AlGaN / GaN. 前記III族窒化物半導体素子は、絶縁膜を介して電極がIII族窒化物半導体層上に形成されている構造を有するトランジスタであることを特徴とする請求項１乃至請求項３のいずれか１つに記載の半導体パワーモジュール。 The group III nitride semiconductor device, any one of claims 1 to 3, wherein the electrode through the insulating film is a transistor having a structure formed in the group III nitride semiconductor layer Semiconductor power module described in 1.
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* Cited by examiner, † Cited by third party
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JP3891647B2 (en) * 1997-07-28 2007-03-14 株式会社バッファロー Power generation type no-power mouse
JP2014143342A (en) * 2013-01-25 2014-08-07 Sanken Electric Co Ltd Semiconductor module and manufacturing method of the same
JP2015046491A (en) * 2013-08-28 2015-03-12 住友電気工業株式会社 Manufacturing method of wide-bandgap semiconductor device and semiconductor module, and wide-bandgap semiconductor device and semiconductor module
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Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09321341A (en) * 1996-05-30 1997-12-12 Nichia Chem Ind Ltd Photo-semiconductor device and manufacture thereof
JPH118414A (en) * 1997-06-18 1999-01-12 Sony Corp Semiconductor device and semiconductor light-emitting device
JP3889933B2 (en) * 2001-03-02 2007-03-07 シャープ株式会社 Semiconductor light emitting device
JP4457564B2 (en) * 2002-04-26 2010-04-28 沖電気工業株式会社 Manufacturing method of semiconductor device
JP2004327882A (en) * 2003-04-28 2004-11-18 Ngk Insulators Ltd Epitaxial substrate, semiconductor device, and high electron-mobility transistor
EP1653507A4 (en) * 2003-07-30 2007-09-12 Kansai Electric Power Co High-heat-resistant semiconductor device
JP4041075B2 (en) * 2004-02-27 2008-01-30 株式会社東芝 Semiconductor device
JP4745652B2 (en) * 2004-11-30 2011-08-10 シャープ株式会社 Semiconductor device

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