JP5477033B2 - 固体撮像素子 - Google Patents

Description

本発明は、固体撮像素子に関する。

近年、電子カメラなどの普及に伴い固体撮像素子が広く利用されている。このような固体撮像素子は多機能化される傾向にあり、外部から与えられる制御信号の種類や数が増加している。固体撮像素子の入力端子数が増加するとチップサイズも大きくなり、加えて、チップコストが高くなるという問題がある。そこで、入力端子数を少なくするべく、固体撮像素子に各種パラメータの設定を行うためのシリアルデータを供給する技術が考えられている（例えば、特許文献１参照）。

特開２０００−１８８７２０号公報

従来技術では、水平基準パルスと垂直基準パルスとクロックとシリアルデータとを入力して、固体撮像素子内部で読み出しに必要な制御信号（上下左右の反転，電子シャッタ速度，カラムアンプのゲインなどを制御する信号）に変換するようになっていた。特にシリアルデータを固体撮像素子内の制御信号へ変換する構成とすることにより入力端子数を削減していた。

しかしながら、上記従来技術では、固体撮像素子内で生成されたチップセレクト信号やクロック信号を用いてシリアルデータを制御信号に変換するため、変換された制御信号に基づく動作を有効／無効にする動作タイミングを任意に変えることができないという問題があった。

上記課題に鑑み、本発明の目的は、固体撮像素子の入力端子数を少なくすると共に、シリアルデータから変換された制御信号に基づく動作を行うタイミングを任意に変えることができる固体撮像素子を提供することである。

本発明に係る固体撮像素子は、画素が行列状に複数配置された受光部と前記画素から読み出された画素信号に対して信号処理を行う信号処理部とを備える固体撮像素子であって、第１制御信号を外部から入力する第１入力端子と、前記第１入力端子を介して入力した前記第１制御信号に基づいて前記画素から画素信号を読み出すタイミングを制御するタイミング信号を生成するタイミング信号生成回路と、シリアルデータを外部から入力する前記第１入力端子とは異なる第２入力端子と、前記第２入力端子を介して入力した前記シリアルデータをパラレルデータに変換して前記信号処理部の動作を制御する第２制御信号を生成するシリアルパラレル変換部と、第３制御信号を外部から入力する前記第１入力端子及び前記第２入力端子とは異なる第３入力端子と、前記第３入力端子を介して入力した前記第３制御信号をデコードして第４制御信号を生成するデコード部と、前記シリアルパラレル変換部で生成された前記第２制御信号を保持するとともに前記デコード部で生成された前記第４制御信号に基づいて前記第２制御信号による前記信号処理部の動作を制御するタイミングを調整するレジスタ部とを備えることを特徴とする。

特に、前記レジスタ部は、前記受光部に配置された画素から画素信号を読み出すための制御信号を生成しないことを特徴とする。

また、前記第３入力端子は、第１レジスタ制御信号を外部から入力する第１レジスタ制御信号入力端子と第２レジスタ制御信号を外部から入力する第２レジスタ制御信号入力端子とを有し、前記デコード部は、前記第１レジスタ制御信号入力端子から入力した前記第１レジスタ制御信号と前記第２レジスタ制御信号入力端子から入力した前記第２レジスタ制御信号とをデコードして前記シリアルパラレル変換部及び前記レジスタ部を初期状態にリセットするリセット信号と前記シリアルパラレル変換部の動作を有効にするイネーブル信号と前記レジスタ部の出力を確定するセット信号とを含む前記第４制御信号を生成することを特徴とする。

また、前記第１入力端子には、前記画素の読み出しに用いる同期信号と第１クロック信号とが入力し、前記第１クロック信号とは異なる第２クロック信号を外部から入力する第４入力端子を更に備え、前記レジスタ部は、前記デコード部が前記セット信号を出力した後は前記第２クロック信号の有無に関係なく、出力値を保持することを特徴とする。

また、前記信号処理部は、前記画素から読み出された画素信号に対して第１ゲイン調整を行う第１ゲイン調整部と、前記第１ゲイン調整部でゲイン調整が行われた画素信号に対して第２ゲイン調整を行う第２ゲイン調整部とを有し、前記レジスタ部は、前記デコード部で生成された前記第４制御信号に基づいて前記第２制御信号による前記第１ゲイン調整部及び前記第２ゲイン調整部の動作を制御するタイミングを調整することを特徴とする。

本発明によれば、固体撮像素子の外部端子数を少なくすると共に、シリアルデータから変換された制御信号に基づく動作を行うタイミングを任意に変えることができる。

制御信号を中心とする固体撮像素子１０１のブロック図である。 制御信号の本数を説明するためのブロック図である。 固体撮像素子１０１の制御信号部分の回路例を示すブロック図である。 固体撮像素子１０１の制御信号のタイミングチャートである。 固体撮像素子１０１の応用例を示すブロック図である。

以下、本発明に係る固体撮像素子の実施形態について図面を用いて詳しく説明する。

図１（ａ）は本実施形態に係る固体撮像素子１０１のブロック図である。図１（ａ）において、固体撮像素子１０１は、受光部１０２と、ＣＤＳ（相関二重サンプリング）部１０４と、ＣＡ（カラムアンプ）１０５と、ＯＡ（出力アンプ）１０６とで構成される。

受光部１０２は、二次元行列状に配置された複数の画素を有している。各画素の受光素子で光電変換された電気信号は、画素信号として行単位で列毎に配置された垂直信号線ＶＬＩＮＥ（図３参照）に読み出される。ＣＡ１０５は画素信号を増幅する列増幅器であり、実際には、垂直信号線ＶＬＩＮＥごとに配置される。また、後述するが、ＣＡ１０５とＯＡ１０６との間には、１行分の画像データを列毎に順番に出力するための水平出力部３０２が配置される。ＯＡ１６は、ＣＡ１０５で増幅された画素信号に対してゲイン調整を行う。なお、ＣＡ１０５およびＯＡ１０６は、画素から出力される画素信号を入力して、画素信号に対する所定の処理を行う画素信号処理回路として機能する。

受光部１０２を構成する画素群から信号を読み出して固体撮像素子１０１の外部へ出力するためのタイミング信号は、入力端子３０４（図３参照）から入力される制御信号（以下、第１制御信号ともいう。）に基づいて生成される。第１制御信号は、例えば、水平同期信号や垂直同期信号および画素クロックなどで構成される。受光部１０２に近接して設けられたタイミング信号生成回路３０３（図３参照）は、第１制御信号に基づき各画素に与えるタイミング信号を生成する。尚、第１制御信号は、複数本（ｋ１本）の信号で構成される。

画素から垂直信号線ＶＬＩＮＥに読み出された電気信号は、ＣＤＳ部１０４でノイズ除去される。そして、ＣＡ１０５で列毎にゲイン調整された後、水平出力部３０２で列毎に順番に読み出され、出力増幅器であるＯＡ１０６で最終的なゲイン調整が行われて固体撮像素子１０１の外部に出力される。ここで、ＣＡ１０５のゲインやアンプ電流源の電流値などを制御するためのＣＡ制御信号は複数本（ｋ２本）の信号で構成される。また、ＯＡ１０６のゲインやアンプ電流源の電流値などを制御するためのＯＡ制御信号も複数本（ｋ３本）の信号で構成される。

本実施形態に係る固体撮像素子１０１に入力される制御信号は、上述した第１制御信号と、第１のレジスタ制御信号ＣＮＴ０と、第２のレジスタ制御信号ＣＮＴ１と、回路の動作設定値を含むシリアル制御信号ＳＩと、クロックＣＬＫである。尚、クロックＣＬＫは、第１制御信号に含まれる画素クロックを用いて、固体撮像素子１０１の内部で分周回路などにより生成するようにしても構わない。この場合は、クロックＣＬＫ用の入力端子ＣＬＫ（図３参照）が不要になる。

入力端子ＳＩ（図３参照）を介して入力されたシリアル制御信号ＳＩは、シリアルデータをパラレルデータに変換するＳ／Ｐ部（シリアル／パラレル変換部）１０７で複数本（ｋ４本）の制御信号に変換される。Ｓ／Ｐ部１０７で生成された制御信号はレジスタ部１０８に入力される。尚、これらの制御信号は、主にＣＡ制御信号およびＯＡ制御信号であり、受光部１０２から読み出した画素信号に対するゲイン設定などの信号処理を制御するための制御信号（以下、第２制御信号ともいう。）である。

一方、第１のレジスタ制御信号ＣＮＴ０および第２のレジスタ制御信号ＣＮＴ１は、入力端子ＣＮＴ０，ＣＮＴ１（図３参照）を介して、第３制御信号としてデコード部１０９に入力され、３本の制御信号ＲＳＴ，ＳＥＴ，ＥＮにデコードされる。そして、デコード部１０９でデコードされた制御信号ＲＳＴ，ＳＥＴ，ＥＮは、レジスタ部１０８に入力され、Ｓ／Ｐ部１０７が出力する第２制御信号はレジスタ部１０８に保持される。尚、第３制御信号をデコードして生成される３本の制御信号ＲＳＴ，ＳＥＴ，ＥＮは、先に説明した第２制御信号に基づく動作を有効／無効にする動作を行うタイミングなどを制御するための第４制御信号に相当する。

そして、レジスタ部１０８に保持された第２制御信号の内、一部はＣＡ１０５に与えられ、その他はＯＡ１０６に与えられる。

このようにして、本実施形態に係る固体撮像素子１０１は、回路の動作設定値を含むシリアル制御信号ＳＩを内部で複数の制御信号へ変換するようにしたので、固体撮像素子１０１の入力端子数を少なくすることができる。それ故、パッケージコストなどを安くすることができる。

図１（ｂ）は、図１（ａ）に示した本実施形態に係る固体撮像素子１０１に対応させて、従来の固体撮像素子９０１の構成を示したブロック図である。固体撮像素子９０１の基本ブロックは、図１（ａ）の固体撮像素子１０１と同じで、受光部１０２と、ＣＤＳ部１０４と、ＣＡ１０５と、ＯＡ１０６とで構成される。そして、固体撮像素子９０１の受光部１０２に入力されるｋ１本の第１制御信号は固体撮像素子１０１と同様に入力端子から入力される。ＣＡ１０５にはｋ２本のＣＡ制御信号が、またＯＡ１０６にはｋ３本のＯＡ制御信号がそれぞれ外部端子を介して入力され、ゲインやアンプ電流源の電流値などが制御される。そして、固体撮像素子９０１では、ｋ２本のＣＡ制御信号とｋ３本のＯＡ制御信号とは外部から入力されるので、合計（ｋ２＋ｋ３）本の入力端子が必要になる。通常、これらの信号は少なくとも８本以上（例えばＣＡ１０５のゲイン制御用：２本、電流制御用：２本、ＯＡ１０６のゲイン制御用：２本、電流制御用：２本など）の制御信号を含む。

このように、従来の固体撮像素子９０１は、ＣＡ制御信号およびＯＡ制御信号を入力端子を介して入力するため、本実施形態に係る固体撮像素子１０１に比べて入力端子の数が多くなるという問題がある。これに対して、本実施形態に係る固体撮像素子１０１は、ＣＡ制御信号およびＯＡ制御信号等をシリアル制御信号ＳＩとして入力するように構成したので、入力端子を従来に比して少なくすることができる。また、シリアル制御信号ＳＩから変換された第２制御信号に基づく動作を行うタイミングを、第４制御信号ＲＳＴ，ＳＥＴ，ＥＮに基づいて制御するようにしたので、ＣＡ１０５およびＯＡ１０６の動作タイミングを任意に変えることができる。ここで、固体撮像素子１０１内に設けられたデコード部１０９は、第３制御信号ＣＮＴ０，ＣＮＴ１を第４制御信号ＲＳＴ，ＳＥＴ，ＥＮへデコードする。よって、デコード部１０９を固体撮像素子１０１内に設けたことにより、入力端子数の増加を抑えつつ、ＣＡ１０５およびＯＡ１０６の動作タイミングを任意に変えることができる。

次に、図１（ａ）のデコード部１０９の回路例について図２（ａ）を用いて説明する。図２（ａ）において、デコード部１０９は、ＡＮＤ（論理積）回路２０１，２０２，２０３と、ＮＯＴ（否定）回路２０４，２０５とで構成される。この構成においては、入力端子から入力された制御信号ＣＮＴ０は、ＡＮＤ回路２０１，２０２、ＮＯＴ回路２０５に入力される。また、入力端子から入力された制御信号ＣＮＴ１は、ＡＮＤ回路２０２，２０３、ＮＯＴ回路２０４に入力される。

ＡＮＤ回路２０１には、制御信号ＣＮＴ０と、ＮＯＴ回路２０４を介して論理反転された制御信号ＣＮＴ１とが入力され、これらの信号の論理積出力としてリセット（ＲＳＴ）信号を出力する。

また、ＡＮＤ回路２０２には、制御信号ＣＮＴ０と、制御信号ＣＮＴ１とがそのまま入力され、これらの信号の論理積出力としてセット（ＳＥＴ）信号を出力する。

また、ＡＮＤ回路２０３には、ＮＯＴ回路２０５を介して論理反転された制御信号ＣＮＴ０と、制御信号ＣＮＴ０とが入力され、これらの信号の論理積出力としてイネーブル（ＥＮ）信号を出力する。ここで、ＲＳＴ信号，ＳＥＴ信号およびＥＮ信号は、上述したように、第４制御信号に相当する。

そして、デコーダ回路１０９が出力するＲＳＴ信号，ＳＥＴ信号およびＥＮ信号は、レジスタ部１０８内の保持回路１１０で外部から入力されるクロック（ＣＬＫ）信号の立ち下がりエッジでラッチされる。尚、保持回路１１０は、クロック入力型のフリップフロップ（ＦＦ）回路で構成され、ＲＳＴ信号はＦＦ２５１で、ＳＥＴ信号はＦＦ２５２で、ＥＮ信号はＦＦ２５３でそれぞれ保持される。

ここで、図２（ｂ）は、図１（ａ）において、デコーダ回路１０９が無い場合の例を示している。この場合、ＲＳＴ信号，ＳＥＴ信号およびＥＮ信号は、固体撮像素子１０１の入力端子を介して外部から入力される。よって、この従来例に係る固体撮像素子は、本実施形態に係る固体撮像素子１０１に比べて入力端子が１つ多い。尚、ＲＳＴ信号，ＳＥＴ信号およびＥＮ信号を固体撮像素子１０１の外部から入力する必要がある理由は、例えばＳ／Ｐ部１０７で変換された制御信号の出力をＣＡ１０５やＯＡ１０６に与えるタイミングを外部から制御する必要があるからである。もし、図１（ａ）において、デコード部１０９がなく、さらにＲＳＴ信号，ＳＥＴ信号およびＥＮ信号をレジスタ部１０８に与えない場合は、シリアル制御信号がＳ／Ｐ部１０７で変換されると同時にＲＳＴ信号，ＳＥＴ信号およびＥＮ信号が有効になってしまい、ＣＡ１０５やＯＡ１０６の設定値（ゲインや電流値など）を変更する動作タイミングを調整することができない。このために、レジスタ部１０８の出力タイミングを調整するためのＲＳＴ信号，ＳＥＴ信号およびＥＮ信号が必要になる。本実施形態では、デコード部１０９を設けることによって、ＣＡ１０５やＯＡ１０６の設定値を変更する動作タイミングの調整を可能にしつつ、入力端子の数を少なくすることができる。

次に、固体撮像素子１０１の回路例について、図３のブロック図を用いて説明する。図３は、図１（ａ）に対応する図で、具体的な回路例を示してある。尚、図３において、図１（ａ）または図２（ａ）で説明したブロックと同符号のブロックは同じものを示すので、重複する説明は省略する。

図３において、固体撮像素子１０１は、入力端子として、上述した第１制御信号を与える複数の入力端子３０４と、電源，ＧＮＤなどを供給する複数の入力端子３０５と、第１のレジスタ制御信号ＣＮＴ０および第２のレジスタ制御信号ＣＮＴ１を与える入力端子ＣＮＴ０，ＣＮＴ１と、クロックＣＬＫを与える入力端子ＣＬＫと、シリアル制御信号ＳＩを与える入力端子ＳＩとを有している。尚、入力端子３０５の配線は描いてないが、各部に動作に必要な電源とＧＮＤを与える。

入力端子３０４から与えられる第１制御信号は、タイミング信号生成回路３０３によって受光部１０２およびＣＤＳ部１０４に与えられる。さらに、タイミング信号生成回路３０３は、ＣＡ１０５とＯＡ１０６との間に配置され、行単位で読み出される電気信号を列毎にＯＡ１０６を介して出力するための水平出力部３０２にタイミング信号を与える。

次に、Ｓ／Ｐ部１０７の回路例について説明する。Ｓ／Ｐ部１０７は、外部から入力されたシリアル制御信号ＳＩを並列のｋ４個の制御信号に変換し、レジスタ部１０８に出力する回路である。ここで、シリアル制御信号ＳＩは、ｋ４＝３２個の制御信号（制御信号Ｓ０，Ｓ１・・・Ｓ２９，Ｓ３０，Ｓ３１）で構成されるものとする。図３において、Ｓ／Ｐ部１０７は、ｋ４個のフリップフロップ（ＦＦ）回路が直列に接続されている。尚、図３ではＦＦ４００，ＦＦ４０１，ＦＦ４０２，ＦＦ４０３およびＦＦ４０４の５つのＦＦ回路が描かれているが、実際にはｋ４＝３２個のＦＦ回路がある。ＦＦ４００はシリアル制御信号ＳＩの最初のビットが格納されるＦＦ回路で制御信号Ｓ０を出力する。ＦＦ４０１はシリアル制御信号ＳＩの２番目のビットが格納されるＦＦ回路で制御信号Ｓ１を出力する。ＦＦ４０２はシリアル制御信号ＳＩの３０番目のビットが格納されるＦＦ回路で制御信号Ｓ２９を出力する。ＦＦ４０３はシリアル制御信号ＳＩの３１番目のビットが格納されるＦＦ回路で制御信号Ｓ３１を出力する。ＦＦ４０４はシリアル制御信号ＳＩの最後のビットが格納されるＦＦ回路で制御信号Ｓ３１を出力する。そして、ＦＦ４０４の出力はＦＦ４０３の入力に入り、ＦＦ４０３の出力はＦＦ４０２の入力に入り、ＦＦ４０２の出力は次のＦＦ回路の入力に入る。同様に、ＦＦ４０１の入力にはその前のＦＦ回路の出力が入り、ＦＦ４０１の出力はＦＦ４００の入力に入る。

そして、各ＦＦ回路にはクロックＣＬＫが正論理で与えられているので、外部から入力されるシリアル制御信号ＳＩは、クロックＣＬＫの立ち上がりエッジで１ビットずつ順番にＦＦ４０４からＦＦ４００に向けてシフトされる。つまり、シリアル制御信号ＳＩの最初のビットがＦＦ４０４の入力に与えられてから３２個のクロックＣＬＫの立ち上がりエッジが各ＦＦ回路に与えられると、３２個の制御信号で構成されるシリアル制御信号ＳＩの全ての制御信号はＳ／Ｐ部１０７の全てのＦＦ回路に入力される。尚、Ｓ／Ｐ部１０７の各ＦＦ回路には保持回路１１０を介してＥＮ信号が与えられ、ＥＮ信号が負論理の時は各ＦＦ回路は動作せず、Ｓ／Ｐ部１０７にシリアル制御信号ＳＩを入力するタイミングで正論理にして各ＦＦ回路の動作を有効にする。そして、Ｓ／Ｐ部１０７に全てのシリアル制御信号を入力し終えたら再びＥＮ信号を負論理にする。

このようにして、外部からシリアルデータで入力されるシリアル制御信号ＳＩは、３２個のＦＦ回路に入力され、３２個の制御信号（制御信号Ｓ０，Ｓ１・・・Ｓ２９，Ｓ３０，Ｓ３１）を並列に出力する。従って、Ｓ／Ｐ部１０７の出力をそのままＣＡ１０５やＯＡ１０６に与えると、シフト中にＣＡ１０５やＯＡ１０６が異常動作したり、３２個全ての制御信号を入力直後にＣＡ１０５やＯＡ１０６の動作が変更されてしまうという問題があるので、Ｓ／Ｐ部１０７と制御先の回路との間にレジスタ部１０８を設けて、制御信号の設定をＣＡ１０５やＯＡ１０６などの制御先の回路に反映するタイミングを自由に制御できるようにしている。

レジスタ部１０８は、Ｓ／Ｐ部１０７が並列に変換した３２個の制御信号を入力し、デコード部１０９が出力するＳＥＴ信号とクロックＣＬＫとで制御先の回路に与えるタイミングを制御する。また、ＲＳＴ信号によってレジスタ部１０８の出力をリセットすることもできる。図３において、レジスタ部１０８は、ｋ４個のフリップフロップ（ＦＦ）回路が配置されている。尚、図３ではＦＦ４１０，ＦＦ４１１，ＦＦ４１２，ＦＦ４１３およびＦＦ４１４の５つのＦＦ回路が描かれているが、実際にはｋ４＝３２個のＦＦ回路がある。ＦＦ４１０はＳ／Ｐ部１０７のＦＦ４００が出力する制御信号Ｓ０を入力し、制御信号Ｑ０として制御先の回路に与える。また、ＦＦ４１１はＳ／Ｐ部１０７のＦＦ４０１が出力する制御信号Ｓ１を入力し、制御信号Ｑ１として制御先の回路に与える。同様に、ＦＦ４１２は制御信号Ｓ２９を入力して制御信号Ｑ２９を出力し、ＦＦ４１３は制御信号Ｓ３０を入力して制御信号Ｑ３０を出力する。さらに、ＦＦ４１４はＳ／Ｐ部１０７のＦＦ４０４が出力する最上位ビットの制御信号Ｓ３１を入力し、制御信号Ｑ３１を出力する。尚、制御信号Ｑ０から制御信号Ｑ３１は、第２の制御信号に対応する。

このようにして、レジスタ部１０８が出力する制御信号Ｑ０から制御信号Ｑ３１は、制御先の回路であるＣＡ１０５やＯＡ１０６或いは垂直信号線ＶＬＩＮＥに配置されるクリップ回路３０１などを制御する。

［動作タイミングについて］
次に、図３に示した固体撮像素子１０１に制御信号を入力して動作を制御する際のタイミング例について図４のタイミングチャートを用いて説明する。尚、図４のタイミングチャートにおいて、図３と同符号の信号は同じものを示す。

図４において、制御信号ＣＮＴ１＝“Ｌ（Ｌｏｗ）”およびＣＮＴ０＝“Ｈ（Ｈｉｇｈ）”の時にクロックＣＬＫの立下り（タイミングＴ１）でＲＳＴ信号に対応するＲＳＴ’信号が“Ｈ”になり、後段のＳ／Ｐ部１０７およびレジスタ部１０８はリセットされる。そして、次のクロックＣＬＫの立下り（タイミングＴ２）でＲＳＴ’信号が“Ｌ”になると共にＥＮ’信号が“Ｈ”になる。尚、ＲＳＴ’信号，ＥＮ’信号およびＳＥＴ’信号は、外部から入力する制御信号ＣＮＴ０およびＣＮＴ１をデコード部１０９でデコードしたＲＳＴ信号，ＥＮ信号およびＳＥＴ信号をクロックＣＬＫの立下りで保持回路１１０でラッチした信号である。従って、保持回路１１０でラッチする前のＲＳＴ信号，ＥＮ信号およびＳＥＴ信号は、外部から入力する制御信号ＣＮＴ０およびＣＮＴ１と同じタイミングで変化する。

タイミングＴ２で制御信号ＣＮＴ１＝“Ｈ（Ｈｉｇｈ）”およびＣＮＴ０＝“Ｌ（Ｌｏｗ）”の時にクロックＣＬＫの立下りでＲＳＴ信号に対応するＲＳＴ’信号が“Ｌ”になると共にＥＮ’信号が”Ｈ”になるのでＳ／Ｐ部１０７の動作が有効になる。そして、Ｓ／Ｐ部１０７は、クロックＣＬＫの立下りタイミングに応じてシリアル制御信号ＳＩを１ビットずつシフトしながら入力する動作を開始する。先ず最初のクロックＣＬＫの立下りで、シリアル制御信号の最初のビットＤ０が図３のＳ／Ｐ部１０７のＦＦ４０４に入力され、次のクロックＣＬＫの立ち上がりでＦＦ４０４に保持され、ＦＦ４０４の出力Ｓ３１にＤ０が出力される。次のクロックＣＬＫの立下りで、シリアル制御信号の２番目のビットＤ１が図３のＳ／Ｐ部１０７のＦＦ４０４に入力され、次のクロックＣＬＫの立ち上がりでＦＦ４０４に保持され、ＦＦ４０４の出力Ｓ３１にＤ１が出力される。同時に、ＦＦ４０４が出力していたＤ０は次のＦＦ４０３に入力され、次のクロックＣＬＫの立ち上がりでＦＦ４０３に保持され、ＦＦ４０３の出力Ｓ３０にＤ０が出力される。このようにして、順番にシリアル制御信号ＳＩの３２ビットの制御信号は、Ｓ／Ｐ部１０７の全てのＦＦ回路に入力され、タイミングＴ３のクロックＣＬＫの立ち上がりでＦＦ４０１が出力していたＤ０がＦＦ４００に保持され、ＦＦ４００の出力Ｓ０にＤ０が出力される。そして、タイミングＴ４の制御信号ＣＮＴ１＝“Ｌ（Ｌｏｗ）”およびＣＮＴ０＝“Ｌ（Ｌｏｗ）”の時にクロックＣＬＫの立下りでＥＮ信号に対応するＥＮ’信号が“Ｌ”になり、Ｓ／Ｐ部１０７の動作が終了し、以降のクロックＣＬＫに対してＳ／Ｐ部１０７はシフト動作を行わない。この状態で、Ｓ／Ｐ部１０７には、シリアル制御信号の３２個の制御信号Ｓ０からＳ３１が保持され、レジスタ部１０８に入力された状態になっている。但し、レジスタ部１０８は、タイミングＴ１からＴ２の期間のＲＳＴ’信号”Ｈ”によってリセットされた状態になっているので、タイミングＴ４の時点では、レジスタ部１０８の３２個の出力は全て”Ｌ”になっている。

そして、固体撮像素子１０１を制御するＣＰＵがシリアル制御信号ＳＩで設定した動作を有効にする場合、例えば制御信号ＣＮＴ１＝“Ｈ”およびＣＮＴ０＝“Ｈ”の時にクロックＣＬＫの立下り（タイミングＴ５）でＳＥＴ信号に対応するＳＥＴ’信号が“Ｈ”になり、次のクロックＣＬＫの立ち上がりでレジスタ部１０８はＳ／Ｐ部１０７の出力をラッチし、レジスタ部１０８に入力されていた３２個の制御信号Ｓ０からＳ３１は、レジスタ部１０８が出力する制御信号Ｑ０からＱ３１として制御先の各回路に出力される。例えば、レジスタ部１０８のＦＦ４１０が出力する制御信号Ｑ０にはシリアル制御信号のＤ０が出力され、レジスタ部１０８のＦＦ４１１が出力する制御信号Ｑ１にはシリアル制御信号のＤ１が出力される。同様に、レジスタ部１０８のＦＦ４１３が出力する制御信号Ｑ３０にはシリアル制御信号のＤ３０が出力され、レジスタ部１０８のＦＦ４１４が出力する制御信号Ｑ３１にはシリアル制御信号のＤ３１が出力される。

尚、レジスタ部１０８が制御信号Ｓ０からＳ３１を保持して制御信号Ｑ０からＱ３１を制御先の各回路に出力した後は、クロックＣＬＫが入力されなくても構わない。つまり、クロックＣＬＫはタイミングＴ１からタイミングＴ７までの期間だけ入力すればよく、消費電力を抑えることができる。

以上説明してきたように、本実施形態に係る固体撮像素子１０１は、固体撮像素子１０１に入力する制御信号を少なくすることができるので入力端子の数が少なくなる。また、シリアルデータで制御信号を入力する場合でも、設定した制御データを有効にするタイミングを外部から自由に制御することができる。これにより、予め制御信号をシリアルデータで固体撮像素子１０１に設定しておき、制御するタイミングでレジスタ１０８の出力を有効にするための制御信号ＣＮＴ０とＣＮＴ１を変化させるだけで設定された制御信号が有効になるので、動作遅延を少なくすることができる。

このように、撮像処理を受光部１０２側の前段の処理と、受光部１０２から画像信号を読み出す後段の処理とに分けた場合、本実施形態に係る固体撮像素子１０１では、ＣＡ１０５やＯＡ１０６などを制御する比較的制御速度が遅い後段の処理に適用される。

但し、図５に示した固体撮像素子１０１’のように、レジスタ部１０８が出力する制御信号を、受光部１０２を制御する第１制御信号の一部として利用しても構わない。尚、図５において、図１と同符号のものは同じものを示す。図５の例では、シリアル制御信号ＳＩから入力する制御信号の数はｋ５個で、先に説明した実施形態のＣＡ１０５とＣＡ１０６の（ｋ２＋ｋ３）個の制御信号に加えて受光部１０２に出力するｋ６個の制御信号も含まれる。つまり、ｋ５＝ｋ２＋ｋ３＋ｋ６の関係が成立する。この場合、シリアル制御信号ＳＩから入力する制御信号の数は、図１の場合のｋ４個よりも多いｋ５個になるが、シリアルデータなので端子数が増加するわけではない。一方、図１では、第１制御信号としてｋ１個の制御信号を受光部１０２に与えていたが、図５の場合は、ｋ１個の制御信号のうちｋ６個の制御信号を入力する必要がなくなるので、（ｋ１−ｋ６）個の端子が不要になり、さらに端子数を削減することができる。

以上、本発明に係る固体撮像素子について、各実施形態で例を挙げて説明してきたが、その精神またはその主要な特徴から逸脱することなく他の多様な形で実施することができる。そのため、上述した実施形態はあらゆる点で単なる例示に過ぎず、限定的に解釈してはならない。本発明は、特許請求の範囲によって示されるものであって、明細書本文にはなんら拘束されない。さらに、特許請求の範囲の均等範囲に属する変形や変更は、全て本発明の範囲内である。

１０１，１０１’，９０１・・・固体撮像素子
１０２・・・受光部 １０４・・・ＣＤＳ部
１０５・・・ＣＡ １０６・・・ＯＡ
１０７・・・Ｓ／Ｐ部 １０８・・・レジスタ部
１０９・・・デコード部 １１０・・・保持回路
２０１，２０２，２０３・・・ＡＮＤ回路
２０４，２０５・・・ＮＯＴ回路
２５１，２５２，２５３・・・ＦＦ回路（負論理ＣＬＫ入力）
３０１・・・垂直信号線（ＶＬＩＮＥ）
３０２・・・水平出力部 ３０３・・・タイミング信号生成回路
４００、４０１，４０２，４０３，４０４・・・ＦＦ回路（正論理ＣＬＫ入力、リセット、イネーブル付）
４１０、４１１，４１２，４１３，４１４・・・ＦＦ回路（正論理ＣＬＫ入力、リセット付）

Claims (5)

1. 画素が行列状に複数配置された受光部と前記画素から読み出された画素信号に対して信号処理を行う信号処理部とを備える固体撮像素子であって、
   第１制御信号を外部から入力する第１入力端子と、
   前記第１入力端子を介して入力した前記第１制御信号に基づいて前記画素から画素信号を読み出すタイミングを制御するタイミング信号を生成するタイミング信号生成回路と、
   シリアルデータを外部から入力する前記第１入力端子とは異なる第２入力端子と、
   前記第２入力端子を介して入力した前記シリアルデータをパラレルデータに変換して前記信号処理部の動作を制御する第２制御信号を生成するシリアルパラレル変換部と、
   第３制御信号を外部から入力する前記第１入力端子及び前記第２入力端子とは異なる第３入力端子と、
   前記第３入力端子を介して入力した前記第３制御信号をデコードして第４制御信号を生成するデコード部と、
   前記シリアルパラレル変換部で生成された前記第２制御信号を保持するとともに前記デコード部で生成された前記第４制御信号に基づいて前記第２制御信号による前記信号処理部の動作を制御するタイミングを調整するレジスタ部と
   を備えることを特徴とする固体撮像素子。
2. 請求項１に記載の固体撮像素子において、
   前記レジスタ部は、前記受光部に配置された画素から画素信号を読み出すための制御信号を生成しないことを特徴とする固体撮像素子。
3. 請求項１又は請求項２に記載の固体撮像素子において、
   前記第３入力端子は、第１レジスタ制御信号を外部から入力する第１レジスタ制御信号入力端子と第２レジスタ制御信号を外部から入力する第２レジスタ制御信号入力端子とを有し、
   前記デコード部は、前記第１レジスタ制御信号入力端子から入力した前記第１レジスタ制御信号と前記第２レジスタ制御信号入力端子から入力した前記第２レジスタ制御信号とをデコードして前記シリアルパラレル変換部及び前記レジスタ部を初期状態にリセットするリセット信号と前記シリアルパラレル変換部の動作を有効にするイネーブル信号と前記レジスタ部の出力を確定するセット信号とを含む前記第４制御信号を生成することを特徴とする固体撮像素子。
4. 請求項３に記載の固体撮像素子において、
   前記第１入力端子には、前記画素の読み出しに用いる同期信号と第１クロック信号とが入力し、
   前記第１クロック信号とは異なる第２クロック信号を外部から入力する第４入力端子を更に備え、
   前記レジスタ部は、前記デコード部が前記セット信号を出力した後は前記第２クロック信号の有無に関係なく、出力値を保持することを特徴とする固体撮像素子。
5. 請求項１から請求項４のいずれか一項に記載の固体撮像素子において、
   前記信号処理部は、前記画素から読み出された画素信号に対して第１ゲイン調整を行う第１ゲイン調整部と、前記第１ゲイン調整部でゲイン調整が行われた画素信号に対して第２ゲイン調整を行う第２ゲイン調整部とを有し、
   前記レジスタ部は、前記デコード部で生成された前記第４制御信号に基づいて前記第２制御信号による前記第１ゲイン調整部及び前記第２ゲイン調整部の動作を制御するタイミングを調整することを特徴とする固体撮像素子。

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