JP5475435B2 - Voltage stabilizing device, semiconductor device using the same, and voltage stabilizing method - Google Patents

Voltage stabilizing device, semiconductor device using the same, and voltage stabilizing method Download PDF

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Description

本発明は、半導体装置で内部電圧を生成する際に用いて好適な電圧安定化装置及びそれを用いた半導体装置並びに電圧安定化方法に関する。   The present invention relates to a voltage stabilizer suitable for use in generating an internal voltage in a semiconductor device, a semiconductor device using the same, and a voltage stabilization method.

不揮発性半導体の１種であるＮＯＲ（ノア）フラッシュメモリには、１セル（ｃｅｌｌ）に例えば２ｂｉｔを記憶する、多値化を実現するものがある。多値化を実現する際には、データを記憶するセルトランジスタのスレッショルド電圧Ｖｔが、図５に示されるように、各データの状態に応じた分布にセットされる。図５は、縦軸を度数、横軸をスレッショルド電圧Ｖｔとして、多値ＮＯＲフラッシュメモリにおけるスレッショルド電圧Ｖｔの度数分布を表した図である。データ“１１”にセットされたセルは電圧値Ｒ１以下のスレッショルド電圧Ｖｔに調整されている。データ“１０”にセットされたセルは電圧値Ｒ１〜Ｒ２間のスレッショルド電圧Ｖｔに調整されている。データ“０１”にセットされたセルは電圧値Ｒ２〜Ｒ３間のスレッショルド電圧Ｖｔに調整されている。そして、データ“００”にセットされたセルは電圧値Ｒ３以上のスレッショルド電圧Ｖｔに調整されている。   Some NOR flash memories, which are a type of nonvolatile semiconductor, realize multi-value storage by storing, for example, 2 bits in one cell. When realizing multi-value processing, the threshold voltage Vt of the cell transistor for storing data is set to a distribution corresponding to the state of each data as shown in FIG. FIG. 5 is a diagram showing the frequency distribution of the threshold voltage Vt in the multi-level NOR flash memory, with the vertical axis representing the frequency and the horizontal axis representing the threshold voltage Vt. The cell set to the data “11” is adjusted to a threshold voltage Vt that is equal to or lower than the voltage value R1. A cell set to data “10” is adjusted to a threshold voltage Vt between voltage values R1 and R2. A cell set to data “01” is adjusted to a threshold voltage Vt between voltage values R2 to R3. The cell set to data “00” is adjusted to a threshold voltage Vt equal to or higher than the voltage value R3.

この多値にセットされたセルからデータを読み出すときには、セルアレイのワード線（ＷＬ）に印加する電圧を多段階に制御し、アクセスするセルの値を判定する。図６は、ワード線の駆動電圧（すなわちセルトランジスタのゲート（コントロールゲート）の印加電圧）Ｖｇの時間変化を表す図である。電圧Ｖｇ１は、センスアンプが、“１１”のスレッショルド電圧Ｖｔにセットされたセルと“１０”のスレッショルド電圧Ｖｔ以上にセットされたセルを判定できるワード線電圧となる。電圧Ｖｇ２は、センスアンプが、“１０”のスレッショルド電圧Ｖｔ以下のセルと“０１”のスレッショルド電圧Ｖｔ以上のセルを判定できるワード線電圧となる。電圧Ｖｇ３は、センスアンプが、“０１”のスレッショルド電圧Ｖｔ以下のセルと“００”のスレッショルド電圧Ｖｔにセットされたセルを判定できるワード線電圧となる。   When data is read from the multi-valued cell, the voltage applied to the word line (WL) of the cell array is controlled in multiple stages to determine the value of the cell to be accessed. FIG. 6 is a diagram showing the time change of the driving voltage (that is, the voltage applied to the gate (control gate) of the cell transistor) Vg of the word line. The voltage Vg1 is a word line voltage that allows the sense amplifier to determine a cell set to the threshold voltage Vt of “11” and a cell set to the threshold voltage Vt of “10” or higher. The voltage Vg2 is a word line voltage that allows the sense amplifier to determine cells having a threshold voltage Vt of “10” or lower and cells having a threshold voltage Vt of “01” or higher. The voltage Vg3 is a word line voltage that allows the sense amplifier to determine a cell that is equal to or lower than the threshold voltage Vt of “01” and a cell that is set to the threshold voltage Vt of “00”.

この多値ＮＯＲフラッシュメモリを実現するためには、メモリセルを駆動するワード線デコーダを読出し時に高速多段階動作させる必要がある。この動作時間が読み出し速度を決める大きな要因の１つとなる。   In order to realize this multi-level NOR flash memory, it is necessary to operate a word line decoder for driving a memory cell at a high-speed multi-stage operation at the time of reading. This operation time is one of the major factors that determine the reading speed.

高速化の１つの方法として、以下のようなワード線デコーダが用いられる。図７で示すセルアレイ１１０のワード線デコーダ（ロウデコーダ１２０）では、ウェル電圧（Ｖｗｅｌｌ）とソース電圧（Ｖｗｌ）を分離し、電圧Ｖｗｌで駆動される容量を最小化している。これによりワード線レベルを図６に示すようなステップで変化させたときの電圧駆動速度を高速化している。この構成では、ロウデコーダ１２０内のｐｎ順方向電流の発生を抑えるために、常にＶｗｅｌｌ≧Ｖｗｌの電位関係が必要となる。ここで、図８は、読み出し時のワード線の駆動電圧Ｖｇ、ウェル電圧Ｖｗｅｌｌ及びソース電圧Ｖｗｌの時間変化の一例を表す図である。図８に示す例では、ウェル電圧Ｖｗｅｌｌが一定値に制御されるとともに、ソース電圧Ｖｗｌが段階的に変化するよう制御されている。このようにウェル電圧Ｖｗｅｌｌを一定値に制御するとともに、駆動容量が小さいソース電圧Ｖｗｌのみを変化させることで、動作に必要な時間を短縮している。   As one method for speeding up, the following word line decoder is used. In the word line decoder (row decoder 120) of the cell array 110 shown in FIG. 7, the well voltage (Vwell) and the source voltage (Vwl) are separated, and the capacity driven by the voltage Vwl is minimized. This increases the voltage driving speed when the word line level is changed in steps as shown in FIG. In this configuration, in order to suppress generation of a pn forward current in the row decoder 120, a potential relationship of Vwell ≧ Vwl is always required. Here, FIG. 8 is a diagram illustrating an example of temporal changes in the drive voltage Vg, the well voltage Vwell, and the source voltage Vwl of the word line at the time of reading. In the example shown in FIG. 8, the well voltage Vwell is controlled to a constant value, and the source voltage Vwl is controlled to change stepwise. In this way, the well voltage Vwell is controlled to a constant value, and only the source voltage Vwl having a small drive capacity is changed, thereby reducing the time required for the operation.

なお、図７に示す半導体チップ（半導体装置）１００は、それぞれが複数の多値記憶の不揮発性メモリセル１１１からなるセルアレイ１１０を含む複数のブロック０〜ｉ（１０１−０〜１０１−ｉ）と、それらの付随回路としてのグローバルビット線セレクトゲートブロック１０２及びセンスアンプブロック１０３とを有して構成されている。各ブロック０〜ｉ（１０１−０〜１０１−ｉ）には、セルアレイ１１０と、ロウデコーダ１２０と、ローカルビット線セレクトゲートブロック１３０とが含まれている。   Note that the semiconductor chip (semiconductor device) 100 illustrated in FIG. 7 includes a plurality of blocks 0 to i (101-0 to 101-i) each including a cell array 110 including a plurality of multi-value storage nonvolatile memory cells 111. And a global bit line select gate block 102 and a sense amplifier block 103 as their accompanying circuits. Each block 0 to i (101-0 to 101-i) includes a cell array 110, a row decoder 120, and a local bit line select gate block 130.

セルアレイ１１０は、格子状に配置された複数の多値記憶の不揮発性メモリセル１１１を有して構成されている。各不揮発性メモリセル１１１は、複数のワード線ＷＬのいずれかにゲートが接続されるとともに、複数のローカルビット線ＬＢＬのいずれかにドレインが接続されている。ロウデコーダ１２０は、ＰチャネルＭＯＳ（ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ１２１とＮチャネルＭＯＳトランジスタ１２２からなるワード線ＷＬのドライバを複数有して構成されている。この場合、ＰチャネルＭＯＳトランジスタ１２１のソースとウェルには、独立した電圧Ｖｗｌと電圧Ｖｗｅｌｌがそれぞれ印加されるようになっている。ローカルビット線セレクトゲートブロック１３０は、ローカルビット線ＬＢＬのいずれかを選択してグローバルビット線ＧＢＬ０、ＧＢＬ１、…に接続する複数のＮチャネルＭＯＳトランジスタ１３１、１３１、…を有して構成されている。この場合、ＮチャネルＭＯＳトランジスタ１３１、１３１、…のゲートには信号ＹＬ０、ＹＬ１等が入力される。   The cell array 110 includes a plurality of multi-value storage nonvolatile memory cells 111 arranged in a lattice pattern. Each nonvolatile memory cell 111 has a gate connected to one of the plurality of word lines WL and a drain connected to one of the plurality of local bit lines LBL. The row decoder 120 includes a plurality of drivers for a word line WL including a P-channel MOS (Metal Oxide Semiconductor) transistor 121 and an N-channel MOS transistor 122. In this case, independent voltages Vwl and Vwell are applied to the source and well of the P-channel MOS transistor 121, respectively. The local bit line select gate block 130 includes a plurality of N-channel MOS transistors 131, 131,... That select one of the local bit lines LBL and connect to the global bit lines GBL0, GBL1,. . In this case, signals YL0, YL1, etc. are input to the gates of the N-channel MOS transistors 131, 131,.

グローバルビット線セレクトゲートブロック１０２は、グローバルビット線ＧＢＬ０、ＧＢＬ１、…のいずれかを選択する複数のＮチャネルＭＯＳトランジスタ１４１、１４１、…を有して構成されている。この場合、ＮチャネルＭＯＳトランジスタ１４１、１４１、…のゲートには信号ＹＧ０、ＹＧ１等が入力される。センスアンプブロック１０３は、グローバルビット線セレクトゲートグループ１０２で選択されたグローバルビット線ＧＢＬ０、ＧＢＬ１、…上のデータを増幅する複数のセンスアンプ１５１を有して構成されている。   The global bit line select gate block 102 includes a plurality of N channel MOS transistors 141, 141,... For selecting any one of the global bit lines GBL0, GBL1,. In this case, signals YG0, YG1, etc. are input to the gates of the N-channel MOS transistors 141, 141,. The sense amplifier block 103 includes a plurality of sense amplifiers 151 that amplify data on the global bit lines GBL0, GBL1,... Selected by the global bit line select gate group 102.

一方、読み出し時に対し、セルの書き込み時にはワード線ＷＬのレベルを読出し電位より高電位にセットする必要がある。そのため、例えば読み出し状態から書き込み状態へと変化させる場合、ソース電圧Ｖｗｌとともにウェル電圧Ｖｗｅｌｌも高い電圧となるように駆動し、電位を遷移させる必要がある。このとき、ソース電圧Ｖｗｌに対しウェル電圧Ｖｗｅｌｌの容量（負荷容量）が格段に大きいため、同一制御・同一駆動能力のレギュレータでは、例えば図９に示すようにＶｗｅｌｌ＜Ｖｗｌの状態が容易に発生してしまう。すなわち、ｐｎ電位の逆転が容易に発生してしまうことになる。このｐｎ電位の逆転がＶｆ（ダイオード順方向電位）を超えるとラッチアップなどの深刻なデバイス不良を引き起こすため、設計時には細心の注意が必要である。なお、図９は、書き込み時のワード線の駆動電圧Ｖｇ、ウェル電圧Ｖｗｅｌｌ及びソース電圧Ｖｗｌの時間変化の一例を表している。   On the other hand, it is necessary to set the level of the word line WL higher than the read potential at the time of cell writing compared to the read time. Therefore, for example, when changing from the reading state to the writing state, it is necessary to drive the well voltage Vwell to be a high voltage together with the source voltage Vwl to change the potential. At this time, since the capacity (load capacity) of the well voltage Vwell is remarkably large with respect to the source voltage Vwl, in a regulator having the same control and the same driving ability, for example, a state of Vwell <Vwl is easily generated as shown in FIG. End up. That is, the reversal of the pn potential easily occurs. When the reversal of the pn potential exceeds Vf (diode forward potential), serious device failure such as latch-up is caused. Therefore, great care must be taken during design. FIG. 9 shows an example of temporal changes in the drive voltage Vg, well voltage Vwell, and source voltage Vwl of the word line at the time of writing.

Ｖｗｅｌｌ≧Ｖｗｌの関係を保ちながら、Ｖｗｌ、Ｖｗｅｌｌの電位レベルを切替える手法には例えば以下の手法１と手法２が考えられる。   For example, the following method 1 and method 2 are conceivable as methods for switching the potential levels of Vwl and Vwell while maintaining the relationship of Vwell ≧ Vwl.

［手法１］ 図１０に示すように、Ｖｗｅｌｌを先行して充電する。そして、Ｖｗｅｌｌの充電が終了した後、Ｖｗｌの充電動作を開始する。この方法では、Ｖｗｌ及びＶｗｅｌｌの充電完了に時間余裕が必要になる。   [Method 1] As shown in FIG. 10, Vwell is charged in advance. Then, after the charging of Vwell is completed, the charging operation of Vwl is started. In this method, a time margin is required to complete charging of Vwl and Vwell.

［手法２］ 図１１に示すように、Ｖｗｌが駆動する容量、配線遅延とＶｗｅｌｌが駆動する容量、配線遅延を勘案し、Ｖｗｅｌｌ≧Ｖｗｌを常に守るようにＶｗｌを出力するレギュレータやＶｗｅｌｌを出力するレギュレータの駆動能力を設計する。この手法では、Ｖｗｌ・Ｖｗｅｌｌのさまざまな動作条件、外部温度、供給電圧チップ内の素子の製造ばらつきなどの変動要因全てを満たす必要があるため、回路設定が困難となる。結果として高速な電源電位切り替えにつながらない。   [Method 2] As shown in FIG. 11, considering the capacitance driven by Vwl, the wiring delay, the capacitance driven by Vwell, and the wiring delay, a regulator that outputs Vwl and Vwell is output so as to always keep Vwell ≧ Vwl. Design the drive capability of the regulator. In this method, since it is necessary to satisfy all the fluctuation factors such as various operating conditions of Vwl and Vwell, external temperature, and manufacturing variations of elements in the supply voltage chip, circuit setting becomes difficult. As a result, the power supply potential cannot be switched at high speed.

なお、図１０及び図１１は、手法１及び手法２による書き込み時のワード線の駆動電圧Ｖｇ、ウェル電圧Ｖｗｅｌｌ及びソース電圧Ｖｗｌの時間変化の一例をそれぞれ表している。   10 and 11 show examples of temporal changes in the word line drive voltage Vg, the well voltage Vwell, and the source voltage Vwl at the time of writing by the method 1 and the method 2, respectively.

ここで、図１２を参照して、手法１や手法２を実現するための電源回路の構成例について説明する。図１２は、電圧安定化装置（以下、レギュレータと称する）５０の構成を示す回路図である。レギュレータ５０は、オペアンプ（演算増幅器）５１、ＰチャネルＭＯＳトランジスタ５２、抵抗５３、抵抗５４、ＰチャネルＭＯＳトランジスタ５５及びレベルシフト回路５６から構成されている。オペアンプ５１の非反転入力には基準電圧（比較電圧）Ｖｒｅｆ５が印加され、反転入力は互いに直列に接続されている抵抗５３と抵抗５４の接続点（すなわち各一端間の節点）が接続されている。オペアンプ５１の出力は、ＰチャネルＭＯＳトランジスタ５２のゲートに接続されている。ＰチャネルＭＯＳトランジスタ５２のソースは電圧Ｖｈの電源（電圧源）に接続され、ドレインが抵抗５３の他端に接続されている。このＰチャネルＭＯＳトランジスタ５２が、電源出力Ｖｗｌに対する能動負荷となる。すなわち、ＰチャネルＭＯＳトランジスタ５２のドレインは、電圧Ｖｗｌの電源出力の出力端子となる。抵抗５４の他端はグランドに接続されている。レベルシフト回路５６は、抵抗５３の印加電圧（＝電圧Ｖｗｌ）を電源電圧としてＴｒｉｍ信号のレベルをシフトさせ、Ｔｒｉｍ信号のレベルに応じてＰチャネルＭＯＳトランジスタ５５をオン（Ｔｒｉｍ信号＝Ｈレベルでオン）またはオフ（Ｔｒｉｍ信号＝Ｌレベルでオフ）状態に制御する。ＰチャネルＭＯＳトランジスタ５５は、そのドレイン及びソースが、抵抗５３を形成する素子パターン上の所定の２点に接続されている。このＰチャネルＭＯＳトランジスタ５５をオンまたはオフすることで抵抗５３と抵抗５４による抵抗分圧比（あるいは抵抗分割比とも呼ばれる）が変更される。   Here, a configuration example of a power supply circuit for realizing the method 1 and the method 2 will be described with reference to FIG. FIG. 12 is a circuit diagram showing a configuration of a voltage stabilizing device (hereinafter referred to as a regulator) 50. The regulator 50 includes an operational amplifier (operational amplifier) 51, a P channel MOS transistor 52, a resistor 53, a resistor 54, a P channel MOS transistor 55, and a level shift circuit 56. A reference voltage (comparison voltage) Vref5 is applied to the non-inverting input of the operational amplifier 51, and the inverting input is connected to a connection point (that is, a node between each end) of the resistor 53 and the resistor 54 connected in series with each other. . The output of the operational amplifier 51 is connected to the gate of the P channel MOS transistor 52. The source of the P channel MOS transistor 52 is connected to the power source (voltage source) of the voltage Vh, and the drain is connected to the other end of the resistor 53. The P channel MOS transistor 52 becomes an active load for the power supply output Vwl. That is, the drain of the P-channel MOS transistor 52 serves as an output terminal for the power supply output of the voltage Vwl. The other end of the resistor 54 is connected to the ground. The level shift circuit 56 shifts the level of the Trim signal using the applied voltage (= voltage Vwl) of the resistor 53 as the power supply voltage, and turns on the P-channel MOS transistor 55 according to the level of the Trim signal (ON when the Trim signal = H level). ) Or OFF (Trim signal = OFF at L level). The drain and source of the P-channel MOS transistor 55 are connected to two predetermined points on the element pattern that forms the resistor 53. By turning on or off the P-channel MOS transistor 55, the resistance voltage division ratio (also referred to as resistance division ratio) by the resistors 53 and 54 is changed.

レギュレータ５０では、オペアンプ５１によって、基準電圧Ｖｒｅｆ５と、出力電圧Ｖｗｌを抵抗分圧した電圧との差分に応じて、ＰチャネルＭＯＳトランジスタ５２のゲート電圧を調節することで、Ｖｗｌ電圧が一定に保たれる。この出力電圧Ｖｗｌを変化させる場合、Ｔｒｉｍ信号によって抵抗分圧比を変更する。［手法２］でＶｗｌ出力による充電能力を調整する場合、ＰチャネルＭＯＳトランジスタ５２のゲート幅を調整して充電能力を調整する。他方、［手法１］では、出力Ｖｗｌが活性化されるタイミング（ただし、図１２では活性化のための構成を省略している）もしくは抵抗分圧比を変化させるタイミング（Ｔｒｉｍ信号の切り替えタイミング）を調整することで実現する。   In the regulator 50, the Vwl voltage is kept constant by adjusting the gate voltage of the P-channel MOS transistor 52 according to the difference between the reference voltage Vref5 and the voltage obtained by dividing the output voltage Vwl by the operational amplifier 51. It is. When this output voltage Vwl is changed, the resistance voltage dividing ratio is changed by the Trim signal. When adjusting the charging capability based on the Vwl output in [Method 2], the charging capability is adjusted by adjusting the gate width of the P-channel MOS transistor 52. On the other hand, in [Method 1], the timing at which the output Vwl is activated (however, the configuration for activation is omitted in FIG. 12) or the timing at which the resistance voltage dividing ratio is changed (Trim signal switching timing). Realize by adjusting.

このような［手法１］や［手法２］を用いてｐｎ電位の逆転が発生しないような設計では、電源を短時間に制御することが困難であった。   In such a design that does not cause reversal of the pn potential using [Method 1] or [Method 2], it is difficult to control the power supply in a short time.

なお、本発明に関連する技術を開示するものとして、特許文献１〜４がある。これらのうち、特許文献１には、ウェルに印加される内部電圧ＶＩ１と、ソースに印加される内部電圧ＶＩ２とを生成する際に、第１の降圧回路によって内部電圧ＶＩ１を生成するともに、第２の降圧回路によって内部電圧ＶＩ１を降圧することで内部電圧ＶＩ２を生成するようにした構成が記載されている（特許文献１の図１、図６（Ｂ）等）。また、特許文献１の図２及び段落００２８〜００３１には、内部電圧ＶＩ２が基準電圧以下で、第１の降圧回路の動作開始時から所定時間が経過するまでの間、第２の降圧回路の出力に並列に接続されたトランジスタをオンすることで、内部電圧ＶＩ２による負荷容量に対する充電時間を短縮する技術が示されている。   In addition, there exist patent documents 1-4 as a technique which discloses the technique relevant to this invention. Among these, Patent Document 1 discloses that when generating the internal voltage VI1 applied to the well and the internal voltage VI2 applied to the source, the internal voltage VI1 is generated by the first step-down circuit. A configuration is described in which the internal voltage VI1 is generated by stepping down the internal voltage VI1 by a step-down circuit 2 (FIG. 1, FIG. 6B, etc. of Patent Document 1). Further, in FIG. 2 and paragraphs 0028 to 0031 of Patent Document 1, the internal voltage VI2 is equal to or lower than the reference voltage, and the second step-down circuit is in a period from when the first step-down circuit starts operating until a predetermined time elapses. A technique is shown in which a transistor connected in parallel to the output is turned on to shorten the charging time for the load capacitance by the internal voltage VI2.

特開平１１−１４５４１３号公報Japanese Patent Laid-Open No. 11-145413 特開２００８−１７２９４６号公報JP 2008-172946 A 特開２００８−３０５４９９号公報JP 2008-305499 A 特開２００２−２３７１８７号公報JP 2002-237187 A

上述した［手法１］や［手法２］を用いてｐｎ電位の逆転が発生しないような設計を行う場合には、電源を短時間に制御することが困難であった。   When the above-described [Method 1] and [Method 2] are used to design such that no reversal of the pn potential occurs, it is difficult to control the power supply in a short time.

また、特許文献１に記載されているように、２つの降圧回路うちの１つの出力（第１の電圧とする）を他の降圧回路の電源として用いる場合、他の降圧回路の出力（第２の電圧とする）を第１の電圧に近づけようとすると、第１の電圧に近づくにつれ、第２の電圧による充電能力が低下し、第２の電圧を高速に変化させることができないという課題があった。   Further, as described in Patent Document 1, when one of the two step-down circuits (first voltage) is used as a power source for another step-down circuit, the output (second state) of the other step-down circuit is used. If the second voltage is made closer to the first voltage, the charging capability by the second voltage decreases as the first voltage is approached, and the second voltage cannot be changed at high speed. there were.

本発明は、上記の事情を考慮してなされたものであり、第１の電圧≧第２の電圧の関係を保証しつつ、第２の電圧の高速な電位切り替えを可能にする電圧安定化装置及びそれを用いた半導体装置並びに電圧安定化方法を提供することを目的とする。   The present invention has been made in consideration of the above circumstances, and a voltage stabilizing device that enables high-speed potential switching of the second voltage while ensuring the relationship of the first voltage ≧ the second voltage. An object of the present invention is to provide a semiconductor device using the same, and a voltage stabilization method.

上記課題を解決するために、本発明は、第１の電圧を生成する第１の電圧生成部と、前記第１の電圧が予め定められる基準電圧より低い第１の状態と、前記基準電圧より高い第２の状態を判定する判定部と、前記第１の状態にあるとき前記第１の電圧が供給され、前記第１の電圧以下の第２の電圧を生成する第２の電圧生成部と、前記第２の状態にあるとき前記第１の電圧より高い電圧が供給され、前記第２の電圧生成部の出力において前記第２の電圧を生成する第３の電圧生成部とを備えることを特徴とする電圧安定化装置である。
この構成によれば、第１の電圧生成部によって生成された第１の電圧が予め定められる基準電圧より低い第１の状態にある場合には、第１の電圧が供給される第２の電圧生成部によって、第１の電圧以下の第２の電圧が生成される。他方、第１の電圧生成部によって生成された第１の電圧が予め定められる基準電圧より高い第２の状態にある場合には、第１の電圧より高い電圧が供給される第３の電圧生成部によって、第２の電圧生成部の出力において第２の電圧が生成される。この基準電圧を、第１の電圧が負荷容量等を充分充電した状態の電圧に設定することで、第１の電圧より高い電圧が供給される第３の電圧生成部によって生成される第２の電圧を、第１の電圧以下に容易に制御することができる。また、第３の電圧生成部に第１の電圧より高い電圧を供給することで、第２の電圧の充電能力を高めることができる。 In order to solve the above-described problem, the present invention provides a first voltage generation unit that generates a first voltage, a first state in which the first voltage is lower than a predetermined reference voltage, and the reference voltage. A determination unit that determines a high second state, a second voltage generation unit that is supplied with the first voltage when in the first state, and generates a second voltage equal to or lower than the first voltage; A third voltage generator that is supplied with a voltage higher than the first voltage when in the second state and generates the second voltage at the output of the second voltage generator. This is a voltage stabilizing device.
According to this configuration, when the first voltage generated by the first voltage generator is in a first state lower than a predetermined reference voltage, the second voltage to which the first voltage is supplied. The generation unit generates a second voltage that is equal to or lower than the first voltage. On the other hand, when the first voltage generated by the first voltage generation unit is in the second state that is higher than the predetermined reference voltage, the third voltage generation to which a voltage higher than the first voltage is supplied. The unit generates a second voltage at the output of the second voltage generation unit. By setting the reference voltage to a voltage in a state where the first voltage has sufficiently charged the load capacity or the like, the second voltage generated by the third voltage generator supplied with a voltage higher than the first voltage is used. The voltage can be easily controlled below the first voltage. Moreover, the charging capability of a 2nd voltage can be improved by supplying a voltage higher than a 1st voltage to a 3rd voltage generation part.

この発明によれば、第１の電圧≧第２の電圧の関係を保証しつつ、第２の電圧の高速な電位切り替えを可能にする電圧安定化装置を提供することができる。   According to the present invention, it is possible to provide a voltage stabilizing device that enables high-speed potential switching of the second voltage while ensuring the relationship of the first voltage ≧ the second voltage.

本発明によるレギュレータの実施形態の構成を示す回路図である。It is a circuit diagram which shows the structure of embodiment of the regulator by this invention. 図１のレギュレータ１の出力の時間変化を示す図である。It is a figure which shows the time change of the output of the regulator 1 of FIG. 本発明によるレギュレータの他の実施形態を示す回路図である。FIG. 5 is a circuit diagram showing another embodiment of the regulator according to the present invention. 本発明によるレギュレータの他の実施形態を示す回路図である。FIG. 5 is a circuit diagram showing another embodiment of the regulator according to the present invention. 多値ＮＯＲフラッシュメモリにおけるＶｔ分布の一例を示す図である。It is a figure which shows an example of Vt distribution in a multi-value NOR flash memory. 多値記憶におけるワード線駆動例を示す図である。It is a figure which shows the example of a word line drive in multi-value storage. 不揮発性メモリアレイとその付随回路を示すブロック図である。It is a block diagram which shows a non-volatile memory array and its accompanying circuit. 多値読出し時のＶｗｅｌｌとＶｗｌの電圧制御例を示す図である。It is a figure which shows the voltage control example of Vwell and Vwl at the time of multi-value reading. 書き込み時（Ｐｒｏｇｒａｍ時）のＶｗｅｌｌとＶｗｌの電圧制御例を示す図である。It is a figure which shows the voltage control example of Vwell and Vwl at the time of writing (at the time of Program). ［手法１］による電圧制御例を示す図である。It is a figure which shows the voltage control example by [Method 1]. ［手法２］による電圧制御例を示す図である。It is a figure which shows the voltage control example by [Method 2]. レギュレータの構成の一例を示す回路図である。It is a circuit diagram which shows an example of a structure of a regulator.

以下、図面を参照して本発明によるレギュレータの実施形態について説明する。図１は、本発明の実施形態としてのレギュレータ１の構成を示す回路図である。図１に示すレギュレータ１は、第１のレギュレータ２と、第２のレギュレータ３とから構成されている。第１のレギュレータ２は、電圧Ｖｈを電源として、図７のＰＭＯＳトランジスタ１２１のウェルに印加されるウェル電圧Ｖｗｅｌｌを生成する。第２のレギュレータ３は、電圧Ｖｈ、又は第１のレギュレータ２によって生成された電圧Ｖｗｅｌｌを電源として、図７のＰＭＯＳトランジスタ１２１のソースに印加されるソース電圧Ｖｗｌを生成する。   Hereinafter, embodiments of a regulator according to the present invention will be described with reference to the drawings. FIG. 1 is a circuit diagram showing a configuration of a regulator 1 as an embodiment of the present invention. The regulator 1 shown in FIG. 1 includes a first regulator 2 and a second regulator 3. The first regulator 2 generates a well voltage Vwell applied to the well of the PMOS transistor 121 of FIG. 7 using the voltage Vh as a power source. The second regulator 3 generates the source voltage Vwl applied to the source of the PMOS transistor 121 of FIG. 7 using the voltage Vh or the voltage Vwell generated by the first regulator 2 as a power source.

この場合、第１のレギュレータ２は、第１の電圧生成部１０と、判定部２０とから構成されている。第１の電圧生成部１０は、オペアンプ１１、ＰチャネルＭＯＳトランジスタ１２、抵抗１３、抵抗１４、ＰチャネルＭＯＳトランジスタ１５及びレベルシフト回路１６から構成されている。オペアンプ１１の非反転入力には基準電圧Ｖｒｅｆ１が印加され、反転入力は互いに直列に接続されている抵抗１３と抵抗１４の各一端間の節点が接続されている。オペアンプ１１の出力は、ＰチャネルＭＯＳトランジスタ１２のゲートに接続されている。ＰチャネルＭＯＳトランジスタ１２のソースは電圧Ｖｈの電源に接続され、ドレインが抵抗１３の他端に接続されている。このＰチャネルＭＯＳトランジスタ１２が、電圧Ｖｗｅｌｌの電圧出力に対する能動負荷となる。すなわちＰチャネルＭＯＳトランジスタ１２のドレインは、電圧Ｖｗｅｌｌの電源出力の出力端子となる。抵抗１４の他端はグランドに接続されている。レベルシフト回路１６は、抵抗１３の印加電圧（＝電圧Ｖｗｅｌｌ）を電源電圧としてＴｒｉｍ信号のレベルをシフトさせ、Ｔｒｉｍ信号のレベルに応じてＰチャネルＭＯＳトランジスタ１５をオン（Ｔｒｉｍ信号＝Ｈレベルでオン）またはオフ（Ｔｒｉｍ信号＝Ｌレベルでオフ）状態に制御する。ＰチャネルＭＯＳトランジスタ１５は、そのドレイン及びソースが、抵抗１３を形成する素子パターン上の所定の２点に接続されている。このＰチャネルＭＯＳトランジスタ１５をオンまたはオフすることで抵抗１３と抵抗１４による抵抗分圧比が変更される。第１の電圧生成部１０では、オペアンプ１１によって、基準電圧Ｖｒｅｆ１と、出力電圧Ｖｗｅｌｌを抵抗分圧した電圧との差分に応じて、ＰチャネルＭＯＳトランジスタ１２のゲート電圧を調節することで、Ｖｗｅｌｌ電圧が一定に保たれる。この出力電圧Ｖｗｅｌｌを変化させる場合、Ｔｒｉｍ信号によって抵抗分圧比を変更する。この場合、Ｔｒｉｍ信号をＬレベルとすることで、電圧Ｖｗｅｌｌが高電圧に変化される。   In this case, the first regulator 2 includes a first voltage generation unit 10 and a determination unit 20. The first voltage generator 10 includes an operational amplifier 11, a P channel MOS transistor 12, a resistor 13, a resistor 14, a P channel MOS transistor 15, and a level shift circuit 16. A reference voltage Vref1 is applied to the non-inverting input of the operational amplifier 11, and the node between each end of the resistor 13 and the resistor 14 connected in series is connected to the inverting input. The output of the operational amplifier 11 is connected to the gate of the P-channel MOS transistor 12. The source of the P channel MOS transistor 12 is connected to the power source of the voltage Vh, and the drain is connected to the other end of the resistor 13. The P channel MOS transistor 12 becomes an active load for the voltage output of the voltage Vwell. That is, the drain of the P-channel MOS transistor 12 serves as an output terminal for power supply output of the voltage Vwell. The other end of the resistor 14 is connected to the ground. The level shift circuit 16 shifts the level of the Trim signal using the applied voltage (= voltage Vwell) of the resistor 13 as a power supply voltage, and turns on the P-channel MOS transistor 15 according to the level of the Trim signal (Trim signal = H level turns on) ) Or OFF (Trim signal = OFF at L level). The P channel MOS transistor 15 has its drain and source connected to two predetermined points on the element pattern forming the resistor 13. By turning on or off the P-channel MOS transistor 15, the resistance voltage dividing ratio by the resistors 13 and 14 is changed. In the first voltage generation unit 10, the operational amplifier 11 adjusts the gate voltage of the P-channel MOS transistor 12 according to the difference between the reference voltage Vref1 and the voltage obtained by resistance-dividing the output voltage Vwell, whereby the Vwell voltage Is kept constant. When this output voltage Vwell is changed, the resistance voltage dividing ratio is changed by the Trim signal. In this case, the voltage Vwell is changed to a high voltage by setting the Trim signal to the L level.

判定部２０は、抵抗２１、抵抗２２、ＰチャネルＭＯＳトランジスタ２３、レベルシフト回路２４、コンパレータ２５及びインバータ２６から構成されている。抵抗２１の一端は、ＰチャネルＭＯＳトランジスタ１５のドレイン、すなわち、電圧Ｖｗｅｌｌの電源出力の出力端子に接続されている。抵抗２１の他端は、抵抗２２の一端に接続されている。抵抗２２の他端はグランドに接続されている。レベルシフト回路２４は、抵抗２１の印加電圧（＝電圧Ｖｗｅｌｌ）を電源電圧としてＴｒｉｍ＿ＯＫ信号のレベルをシフトさせ、Ｔｒｉｍ＿ＯＫ信号のレベルに応じてＰチャネルＭＯＳトランジスタ２３をオン（Ｔｒｉｍ＿ＯＫ信号＝Ｈレベルでオン）またはオフ（Ｔｒｉｍ＿ＯＫ信号＝Ｌレベルでオフ）状態に制御する。ＰチャネルＭＯＳトランジスタ２３は、そのドレイン及びソースが、抵抗２１を形成する素子パターン上の所定の２点に接続されている。コンパレータ２５は、電圧Ｖｗｅｌｌを抵抗２１及び抵抗２２で分圧した電圧と、基準電圧Ｖｒｅｆ２とを比較して、出力電圧Ｖｗｅｌｌを抵抗分圧した電圧が基準電圧Ｖｒｅｆ２より大きくなった場合にＬレベルとなる信号を出力する。インバータ２６は、コンパレータ２５の出力を反転する。このインバータ２６の出力が信号Ｒｅｇ２＿ＯＫとなる。このＲｅｇ２＿ＯＫ信号は、電圧Ｖｗｅｌｌが所定のレベルを超えた場合にＨレベルとなる信号である。   The determination unit 20 includes a resistor 21, a resistor 22, a P-channel MOS transistor 23, a level shift circuit 24, a comparator 25, and an inverter 26. One end of the resistor 21 is connected to the drain of the P-channel MOS transistor 15, that is, the output terminal of the power supply output of the voltage Vwell. The other end of the resistor 21 is connected to one end of the resistor 22. The other end of the resistor 22 is connected to the ground. The level shift circuit 24 shifts the level of the Trim_OK signal using the applied voltage (= voltage Vwell) of the resistor 21 as a power supply voltage, and turns on the P-channel MOS transistor 23 according to the level of the Trim_OK signal (turns on when the Trim_OK signal = H level). ) Or OFF (Trim_OK signal = OFF at L level). The P channel MOS transistor 23 has its drain and source connected to two predetermined points on the element pattern forming the resistor 21. The comparator 25 compares the voltage Vwell divided by the resistors 21 and 22 with the reference voltage Vref2, and when the voltage obtained by dividing the output voltage Vwell by resistance becomes larger than the reference voltage Vref2, the comparator 25 Is output. The inverter 26 inverts the output of the comparator 25. The output of the inverter 26 becomes the signal Reg2_OK. The Reg2_OK signal is a signal that becomes H level when the voltage Vwell exceeds a predetermined level.

第２のレギュレータ３は、第２の電圧生成部３０と、第３の電圧生成部４０とから構成されている。第２の電圧生成部３０は、オペアンプ３１、ＰチャネルＭＯＳトランジスタ３２、抵抗３３、抵抗３４、ＰチャネルＭＯＳトランジスタ３５及びレベルシフト回路３６から構成されている。オペアンプ３１の非反転入力には基準電圧Ｖｒｅｆ３が印加され、反転入力は互いに直列に接続されている抵抗３３と抵抗３４の各一端間の節点が接続されている。オペアンプ３１の出力は、ＰチャネルＭＯＳトランジスタ３２のゲートに接続されている。ＰチャネルＭＯＳトランジスタ３２のソースは、第１の電圧生成部１０の出力、すなわち、電圧Ｖｗｅｌｌの電源に接続され、ドレインが抵抗３３の他端に接続されている。このＰチャネルＭＯＳトランジスタ３２が、電圧Ｖｗｌの電圧出力に対する能動負荷となる。ＰチャネルＭＯＳトランジスタ３２のドレインは、電圧Ｖｗｌの電源出力の出力端子となる。抵抗３４の他端はグランドに接続されている。レベルシフト回路３６は、抵抗３３の印加電圧（＝電圧Ｖｗｌ）を電源電圧としてＴｒｉｍ信号のレベルをシフトさせ、Ｔｒｉｍ信号のレベルに応じてＰチャネルＭＯＳトランジスタ３５をオン（Ｔｒｉｍ信号＝Ｈレベルでオン）またはオフ（Ｔｒｉｍ信号＝Ｌレベルでオフ）状態に制御する。ＰチャネルＭＯＳトランジスタ３５は、そのドレイン及びソースが、抵抗３３を形成する素子パターン上の所定の２点に接続されている。このＰチャネルＭＯＳトランジスタ３５をオンまたはオフすることで抵抗３３と抵抗３４による抵抗分圧比が変更される。第２の電圧生成部３０では、オペアンプ３１によって、基準電圧Ｖｒｅｆ３と、出力電圧Ｖｗｌを抵抗分圧した電圧との差分に応じて、ＰチャネルＭＯＳトランジスタ３２のゲート電圧を調節することで、Ｖｗｌ電圧が一定に保たれる。この出力電圧Ｖｗｌを変化させる場合、Ｔｒｉｍ信号によって抵抗分圧比を変更する。この場合、Ｔｒｉｍ信号をＬレベルとすることで、電圧Ｖｗｌが、電圧Ｖｗｅｌｌと同一の高電圧に変化される。   The second regulator 3 includes a second voltage generation unit 30 and a third voltage generation unit 40. The second voltage generator 30 includes an operational amplifier 31, a P channel MOS transistor 32, a resistor 33, a resistor 34, a P channel MOS transistor 35, and a level shift circuit 36. A reference voltage Vref3 is applied to the non-inverting input of the operational amplifier 31, and the node between each end of the resistor 33 and the resistor 34 connected in series is connected to the inverting input. The output of the operational amplifier 31 is connected to the gate of the P channel MOS transistor 32. The source of the P-channel MOS transistor 32 is connected to the output of the first voltage generator 10, that is, the power supply of the voltage Vwell, and the drain is connected to the other end of the resistor 33. This P channel MOS transistor 32 becomes an active load for the voltage output of voltage Vwl. The drain of the P-channel MOS transistor 32 serves as an output terminal for power supply output of the voltage Vwl. The other end of the resistor 34 is connected to the ground. The level shift circuit 36 shifts the level of the Trim signal using the applied voltage (= voltage Vwl) of the resistor 33 as the power supply voltage, and turns on the P-channel MOS transistor 35 according to the level of the Trim signal (Trim signal = H level turns on). ) Or OFF (Trim signal = OFF at L level). The P channel MOS transistor 35 has its drain and source connected to two predetermined points on the element pattern forming the resistor 33. By turning on or off the P-channel MOS transistor 35, the resistance voltage dividing ratio by the resistors 33 and 34 is changed. In the second voltage generation unit 30, the operational amplifier 31 adjusts the gate voltage of the P-channel MOS transistor 32 according to the difference between the reference voltage Vref3 and the voltage obtained by resistance-dividing the output voltage Vwl, whereby the Vwl voltage Is kept constant. When this output voltage Vwl is changed, the resistance voltage dividing ratio is changed by the Trim signal. In this case, by setting the Trim signal to the L level, the voltage Vwl is changed to the same high voltage as the voltage Vwell.

第３の電圧生成部４０は、レベルシフト回路４１、ＰチャネルＭＯＳトランジスタ４２、ＰチャネルＭＯＳトランジスタ４３及びオペアンプ４４から構成されている。レベルシフト回路４１は、電圧Ｖｈを電源電圧としてＲｅｇ２＿ＯＫ信号のレベルをシフトさせ、Ｒｅｇ２＿ＯＫ信号のレベルに応じてＰチャネルＭＯＳトランジスタ４２をオン（Ｒｅｇ２＿ＯＫ信号＝Ｈレベルでオン）またはオフ（Ｒｅｇ２＿ＯＫ信号＝Ｌレベルでオフ）状態に制御する。ＰチャネルＭＯＳトランジスタ４２は、ソースが電源Ｖｈ、ドレインがＰチャネルＭＯＳトランジスタ４３のソースに接続されている。オペアンプ４４の非反転入力には基準電圧Ｖｒｅｆ３が印加され、反転入力は互いに直列に接続されている抵抗３３と抵抗３４の各一端間の節点が接続されている。オペアンプ４４の出力は、ＰチャネルＭＯＳトランジスタ４３のゲートに接続されている。このＰチャネルＭＯＳトランジスタ４３が、電圧Ｖｗｌの電圧出力に対する能動負荷となる。ＰチャネルＭＯＳトランジスタ４３のドレインは、ＰチャネルＭＯＳトランジスタ３２のドレインに接続されていて、電圧Ｖｗｌの電源出力の出力端子となる。第３の電圧生成部４０では、オペアンプ４４によって、基準電圧Ｖｒｅｆ３と、出力電圧Ｖｗｌを抵抗分圧した電圧との差分に応じて、ＰチャネルＭＯＳトランジスタ４３のゲート電圧を調節することで、Ｖｗｌ電圧が一定に保たれる。   The third voltage generator 40 includes a level shift circuit 41, a P channel MOS transistor 42, a P channel MOS transistor 43, and an operational amplifier 44. The level shift circuit 41 shifts the level of the Reg2_OK signal using the voltage Vh as a power supply voltage, and turns on the P-channel MOS transistor 42 according to the level of the Reg2_OK signal (Reg2_OK signal = on when H level) or off (Reg2_OK signal = L Control off to level). The P channel MOS transistor 42 has a source connected to the power source Vh and a drain connected to the source of the P channel MOS transistor 43. A reference voltage Vref3 is applied to the non-inverting input of the operational amplifier 44, and the node between each end of the resistor 33 and the resistor 34 connected in series is connected to the inverting input. The output of the operational amplifier 44 is connected to the gate of the P channel MOS transistor 43. This P channel MOS transistor 43 becomes an active load for the voltage output of voltage Vwl. The drain of the P-channel MOS transistor 43 is connected to the drain of the P-channel MOS transistor 32 and serves as an output terminal for the power supply output of the voltage Vwl. In the third voltage generation unit 40, the operational amplifier 44 adjusts the gate voltage of the P-channel MOS transistor 43 according to the difference between the reference voltage Vref 3 and the voltage obtained by resistance-dividing the output voltage Vwl, whereby the Vwl voltage Is kept constant.

次に、第１のレギュレータ２及び第２のレギュレータ３の制御電位の切り替え時の動作（充電の場合）について説明する。   Next, the operation at the time of switching the control potential of the first regulator 2 and the second regulator 3 (in the case of charging) will be described.

（１）充電初期には第２のレギュレータ３の出力駆動電源として第１のレギュレータ２の出力（Ｖｗｅｌｌ）が用いられる。この電源構成によりＶｗｅｌｌ≧Ｖｗｌを確実に守りつつ、Ｖｗｅｌｌを高速に充電することが可能になる。しかし、電源の上限がＶｗｅｌｌであるためＶｗｌレベルがＶｗｅｌｌに近づくと、第２のレギュレータ３は充電能力が極端に落ちるデメリットがある。   (1) At the initial stage of charging, the output (Vwell) of the first regulator 2 is used as the output drive power supply of the second regulator 3. With this power supply configuration, it is possible to charge Vwell at high speed while reliably keeping Vwell ≧ Vwl. However, since the upper limit of the power supply is Vwell, when the Vwl level approaches Vwell, the second regulator 3 has a demerit that the charging capability is extremely lowered.

（２）第２のレギュレータ３は、第１のレギュレータ２の出力が一定電圧以上の電圧に到達したことを示す検知信号Ｒｅｇ２＿ＯＫ信号がＨレベルと成った後は、第２のレギュレータ３の出力駆動電源として、Ｖｗｅｌｌよりも高い別電源Ｖｈを用いる。図１の構成では、Ｒｅｇ２＿ＯＫ信号がＨレベルとなるとＰチャネルＭＯＳトランジスタ４２がオンする。このＰチャネルＭＯＳトランジスタ４２がオンすることで、ＰチャネルＭＯＳトランジスタ４３のソースが電圧Ｖｈの電源に接続される。ＰチャネルＭＯＳトランジスタ４３は、オペアンプ４４によって制御され、ＰチャネルＭＯＳトランジスタ４３のドレインから電圧Ｖｗｌが出力される。この場合、Ｒｅｇ２＿ＯＫ信号がＨレベルと成った後にＶｗｅｌｌを電源とする第２の電圧生成部２０を使用し続けていても、電圧Ｖｗｌは第３の電圧生成部４０によって一定値に制御される。   (2) The second regulator 3 drives the output of the second regulator 3 after the detection signal Reg2_OK signal indicating that the output of the first regulator 2 has reached a voltage equal to or higher than a certain voltage becomes H level. A separate power source Vh higher than Vwell is used as the power source. In the configuration of FIG. 1, when the Reg2_OK signal becomes H level, the P-channel MOS transistor 42 is turned on. When P channel MOS transistor 42 is turned on, the source of P channel MOS transistor 43 is connected to the power supply of voltage Vh. P channel MOS transistor 43 is controlled by operational amplifier 44, and voltage Vwl is output from the drain of P channel MOS transistor 43. In this case, the voltage Vwl is controlled to a constant value by the third voltage generator 40 even if the second voltage generator 20 using Vwell as a power source continues to be used after the Reg2_OK signal becomes H level.

Ｒｅｇ２＿ＯＫ信号がＨレベルと成った段階では、Ｖｗｅｌｌ電圧は充分に上昇しており、ＶｗｅｌｌとＶｗｌの電位逆転は起こらない。もしくはラッチアップなどのバイポーラアクションを起こすような電位逆転量には至らない。逆に言えば、Ｒｅｇ２＿ＯＫ信号の検知レベルは、以後のＶｈを電源とする電流パスでの充電が行われても、ＶｗｅｌｌとＶｗｌの電位逆転が起こらない電圧値に設定することとなる。   At the stage when the Reg2_OK signal becomes H level, the Vwell voltage is sufficiently increased, and the potential inversion between Vwell and Vwl does not occur. Or the potential reversal amount that causes a bipolar action such as latch-up is not reached. In other words, the detection level of the Reg2_OK signal is set to a voltage value at which the potential inversion between Vwell and Vwl does not occur even if charging is performed in a current path using Vh as a power source thereafter.

また、Ｖｈ電源を用いる第３の電圧生成部４０による充電系を動作させる（Ｅｎａｂｌｅ）とすることで、Ｖｗｌ電圧を目的の電圧に充電するために必要な電流供給能力を確保することができる。このことにより、Ｖｗｅｌｌ及びＶｗｌの電位を同時に切替える場合においてもＶｗｅｌｌ≧Ｖｗｌの関係を保ちつつ高速な電源切替を可能にすることができる。   Further, by operating the charging system by the third voltage generation unit 40 using the Vh power supply (Enable), it is possible to secure a current supply capability necessary for charging the Vwl voltage to the target voltage. As a result, even when the potentials of Vwell and Vwl are switched simultaneously, it is possible to perform high-speed power supply switching while maintaining the relationship of Vwell ≧ Vwl.

（３）また、第１のレギュレータ２から出力された出力電圧検知信号（Ｒｅｇ２＿ＯＫ信号）を用いることで、Ｖｗｌ電圧の検出によらない切り替え制御が可能となる。これと逆に第２のレギュレータ３の出力電圧を検知して第２のレギュレータ３の電源電圧をＶｗｅｌｌからＶｈへ切替える場合でも、ＶｗｅｌｌとＶｗｌ電位逆転を確実に回避するためにはＶｗｅｌｌ電圧のモニタが必要になる。もしくはＶｗｌの検知レベルを高く設定しなければならず、Ｖｗｌ電圧の高速な切り替えにつながらない。   (3) Further, by using the output voltage detection signal (Reg2_OK signal) output from the first regulator 2, switching control independent of the detection of the Vwl voltage is possible. On the contrary, even when the output voltage of the second regulator 3 is detected and the power supply voltage of the second regulator 3 is switched from Vwell to Vh, the Vwell voltage is monitored in order to reliably avoid the Vwell and Vwl potential reversals. Is required. Alternatively, the detection level of Vwl must be set high, which does not lead to high-speed switching of the Vwl voltage.

図２は、図１のレギュレータ１におけるＶｗｅｌｌ及びＶｗｌ充電波形の概念図である。ここで、図２は、第１のレギュレータ２の出力電圧Ｖｗｅｌｌと、第２のレギュレータ３の出力電圧Ｖｗｌの時間変化を示している。電圧切替時には、まず、第２のレギュレータ３では、第２の電圧生成部３０によってＶｗｌが生成される。この時点では、第３の電圧生成部４０は活性化されていない。その後、Ｖｗｅｌｌが、Ｖｈを電源とする電流パスでの充電が行われても、ＶｗｅｌｌとＶｗｌの電位逆転が起こらない電圧値となったところで、Ｒｅｇ２＿ＯＫ信号がＬレベルからＨレベルへと変化する。ここで第３の電圧生成部４０が活性化され、以後、第２のレギュレータ３では、第３の電圧生成部４０によってＶｗｌが生成される。   FIG. 2 is a conceptual diagram of Vwell and Vwl charging waveforms in the regulator 1 of FIG. Here, FIG. 2 shows temporal changes in the output voltage Vwell of the first regulator 2 and the output voltage Vwl of the second regulator 3. At the time of voltage switching, first, in the second regulator 3, Vwl is generated by the second voltage generation unit 30. At this time, the third voltage generator 40 is not activated. After that, even when Vwell is charged through a current path using Vh as a power source, the Reg2_OK signal changes from L level to H level when the potential value of Vwell and Vwl does not reverse. Here, the third voltage generation unit 40 is activated, and thereafter, in the second regulator 3, Vwl is generated by the third voltage generation unit 40.

なお、図１のレギュレータ１については、第１のレギュレータ２の出力及び第２のレギュレータ３の出力がそれぞれ図７の電圧Ｖｗｅｌｌ及び電圧Ｖｗｌの電源として用いられることとして説明を行った。しかし、これに限らず、第１のレギュレータ２の出力及び第２のレギュレータ３の出力は、記憶素子もしくはその駆動素子等に供給される他の電源電圧や制御信号の電圧として用いることが可能である。   Note that the regulator 1 in FIG. 1 has been described on the assumption that the output of the first regulator 2 and the output of the second regulator 3 are used as the power sources of the voltage Vwell and the voltage Vwl of FIG. 7, respectively. However, the present invention is not limited to this, and the output of the first regulator 2 and the output of the second regulator 3 can be used as other power supply voltages or control signal voltages supplied to the storage elements or their drive elements. is there.

また、上記では、図１のレギュレータ１について、電圧を高電圧に変化させる際に第２のレギュレータ３の出力電圧Ｖｗｌが最終的に第１のレギュレータ２の出力電圧Ｖｗｅｌｌと等しくなることとして説明を行った。しかし、Ｖｗｌ電圧がＶｗｅｌｌ電圧より（わずかに）低い場合やわずかに高い場合（すなわちダイオード順方向電位を超えない程度の高さ）としても同様の作用効果を得ることができる。   In the above description, it is assumed that the output voltage Vwl of the second regulator 3 finally becomes equal to the output voltage Vwell of the first regulator 2 when the voltage is changed to a high voltage. went. However, the same effect can be obtained even when the Vwl voltage is (slightly) lower or slightly higher than the Vwell voltage (that is, high enough not to exceed the diode forward potential).

図１に示す本発明の実施形態によれば、Ｖｗｅｌｌ（第１の電圧）≧Ｖｗｌ（第２の電圧）の関係を確実に保証しつつ、Ｖｗｅｌｌ（第１の電圧）及びＶｗｌ（第２の電圧）の高速な電位切り替えを可能にするレギュレータの実現が可能となる。   According to the embodiment of the present invention shown in FIG. 1, Vwell (first voltage) ≧ Vwl (second voltage) and Vwell (first voltage) and Vwl (second voltage) are reliably assured. It is possible to realize a regulator that enables high-speed potential switching of (voltage).

次に、図３及び図４を参照して、本発明の他の実施形態について説明する。図３のレギュレータ１ａは、図１のＲｅｇ２＿ＯＫ信号検知用の抵抗を電圧検知抵抗（抵抗１３及び抵抗１４）と共通化した例である。図４のレギュレータ１ｂは、図１の第３の電圧生成部４０（すなわち第２のレギュレータ３におけるＶｈ系充電パス）の制御をオペアンプの活性化信号（Ｅｎａｂｌｅ信号）で行った例である。なお、図３及び図４において、図１と同一の構成には同一の符号を付け、説明を省略する。   Next, another embodiment of the present invention will be described with reference to FIGS. The regulator 1a in FIG. 3 is an example in which the resistor for detecting the Reg2_OK signal in FIG. 1 is shared with the voltage detection resistor (the resistor 13 and the resistor 14). The regulator 1b in FIG. 4 is an example in which the control of the third voltage generation unit 40 in FIG. 1 (that is, the Vh system charging path in the second regulator 3) is performed by an operational amplifier activation signal (Enable signal). 3 and 4, the same components as those in FIG. 1 are denoted by the same reference numerals, and description thereof is omitted.

図３に示すレギュレータ１ａでは、図１の第１のレギュレータ２に対応する第１のレギュレータ２ａ内に、図１の判定部２０に代えて判定部２０ａが設けられている。この場合、判定部２０ａは、コンパレータ２６とインバータ２７とから構成されている。コンパレータ２６の２つの入力端子には、抵抗１３のパターンの所定の位置に接続されている配線と、基準電圧Ｖｒｅｆ４に接続されている配線とが接続されている。コンパレータ２６は、電圧Ｖｗｅｌｌを抵抗１３の一部とその残部及び抵抗１４とを用いて分圧した電圧と、基準電圧Ｖｒｅｆ４とを比較して、出力電圧Ｖｗｅｌｌを抵抗分圧した電圧が基準電圧Ｖｒｅｆ４より大きくなった場合にＬレベルとなる信号を出力する。インバータ２７は、コンパレータ２６の出力を反転する。このインバータ２７の出力が信号Ｒｅｇ２＿ＯＫとなる。このＲｅｇ２＿ＯＫ信号は、電圧Ｖｗｅｌｌが所定のレベルを超えた場合にＨレベルとなる信号である。   In the regulator 1a shown in FIG. 3, a determination unit 20a is provided in place of the determination unit 20 in FIG. 1 in the first regulator 2a corresponding to the first regulator 2 in FIG. In this case, the determination unit 20a includes a comparator 26 and an inverter 27. The two input terminals of the comparator 26 are connected to a wiring connected to a predetermined position of the pattern of the resistor 13 and a wiring connected to the reference voltage Vref4. The comparator 26 compares the voltage obtained by dividing the voltage Vwell using a part of the resistor 13 and the remainder thereof and the resistor 14 with the reference voltage Vref4, and the voltage obtained by dividing the output voltage Vwell by resistance is the reference voltage Vref4. When the signal becomes larger, a signal that becomes L level is output. The inverter 27 inverts the output of the comparator 26. The output of the inverter 27 becomes the signal Reg2_OK. The Reg2_OK signal is a signal that becomes H level when the voltage Vwell exceeds a predetermined level.

図４に示すレギュレータ１ｂでは、図１の第２のレギュレータ３に対応する第２のレギュレータ３ｂ内に、図１の第３の電圧生成部４０に代えて第３の電圧生成部４０ｂが設けられている。この場合、第３の電圧生成部４０ｂは、オペアンプ４５及びＰチャネルＭＯＳトランジスタ４６から構成されている。オペアンプ４５の非反転入力には基準電圧Ｖｒｅｆ３が印加され、反転入力は互いに直列に接続されている抵抗３３と抵抗３４の各一端間の節点が接続されている。オペアンプ４５の出力は、ＰチャネルＭＯＳトランジスタ４６のゲートに接続されている。このオペアンプ４５は、活性化信号端子（端子Ｅｎａｂｌｅ）を有していて、この活性化信号端子に信号Ｒｅｇ２＿ＯＫが入力される。オペアンプ４５は、活性化信号端子がＨレベルの場合、反転及び非反転入力のレベルに応じて出力のレベルを変化させ、活性化信号端子がＬレベルの場合、出力を電源Ｖｈの電圧レベルに固定する。すなわち、信号Ｒｅｇ２＿ＯＫがＨレベルの場合にＰチャネルＭＯＳトランジスタ４６のゲート電圧の制御が行われ、信号Ｒｅｇ２＿ＯＫがＬレベルの場合にＰチャネルＭＯＳトランジスタ４６がオフ状態に制御される。このＰチャネルＭＯＳトランジスタ４６のソースは電源Ｖｈに接続されている。ＰチャネルＭＯＳトランジスタ４６が電圧Ｖｗｌの電圧出力に対する能動負荷となる。ＰチャネルＭＯＳトランジスタ４６のドレインは、ＰチャネルＭＯＳトランジスタ３２のドレインに接続されていて、電圧Ｖｗｌの電源出力の出力端子となる。第３の電圧生成部４０ｂでは、オペアンプ４５によって、基準電圧Ｖｒｅｆ３と、出力電圧Ｖｗｌを抵抗分圧した電圧との差分に応じて、ＰチャネルＭＯＳトランジスタ４６のゲート電圧を調節することで、Ｖｗｌ電圧が一定に保たれる。   In the regulator 1b shown in FIG. 4, a third voltage generator 40b is provided in the second regulator 3b corresponding to the second regulator 3 in FIG. 1 instead of the third voltage generator 40 in FIG. ing. In this case, the third voltage generation unit 40 b includes an operational amplifier 45 and a P-channel MOS transistor 46. A reference voltage Vref3 is applied to the non-inverting input of the operational amplifier 45, and the node between each end of the resistor 33 and the resistor 34 connected in series is connected to the inverting input. The output of the operational amplifier 45 is connected to the gate of the P channel MOS transistor 46. The operational amplifier 45 has an activation signal terminal (terminal Enable), and the signal Reg2_OK is input to the activation signal terminal. The operational amplifier 45 changes the output level according to the level of the inverted and non-inverted inputs when the activation signal terminal is at the H level, and fixes the output at the voltage level of the power supply Vh when the activation signal terminal is at the L level. To do. That is, when the signal Reg2_OK is at the H level, the gate voltage of the P channel MOS transistor 46 is controlled, and when the signal Reg2_OK is at the L level, the P channel MOS transistor 46 is controlled to be in the off state. The source of the P channel MOS transistor 46 is connected to the power supply Vh. P-channel MOS transistor 46 becomes an active load for the voltage output of voltage Vwl. The drain of the P-channel MOS transistor 46 is connected to the drain of the P-channel MOS transistor 32 and serves as an output terminal for the power supply output of the voltage Vwl. In the third voltage generator 40b, the operational amplifier 45 adjusts the gate voltage of the P-channel MOS transistor 46 in accordance with the difference between the reference voltage Vref3 and the voltage obtained by resistance-dividing the output voltage Vwl. Is kept constant.

以上のように、本発明は、内部の回路ブロックに電圧を供給する複数のレギュレータをもつ半導体装置において、第２のレギュレータが制御する第２の電圧ＶＡ（Ｖｗｌに対応）が、第１のレギュレータが制御する第１の電圧ＶＢ（Ｖｗｅｌｌに対応）に対しＶＢ≧ＶＡの関係が求められているという前提条件の下、第２のレギュレータの制御電圧の切り替え（充電の場合に限定）において、次の（１）及び（２）の特徴を有している。   As described above, according to the present invention, in the semiconductor device having a plurality of regulators that supply voltages to the internal circuit block, the second voltage VA (corresponding to Vwl) controlled by the second regulator is the first regulator. Under the precondition that the relationship of VB ≧ VA is required for the first voltage VB (corresponding to Vwell) controlled by the second regulator, switching of the control voltage of the second regulator (limited to charging) (1) and (2).

（１）充電初期には第２のレギュレータの出力駆動電源として第１のレギュレータの出力（ＶＢ）を用いる。（２）第２のレギュレータは、第１のレギュレータが一定電圧以上の電圧に到達したことを示す検知信号Ｒｅｇ２＿ＯＫ信号がＨレベルと成った後は、第２のレギュレータの出力駆動電圧としてＶＢよりも高い別電源を用いる。   (1) At the initial stage of charging, the output (VB) of the first regulator is used as the output driving power source of the second regulator. (2) After the detection signal Reg2_OK signal indicating that the first regulator has reached a voltage equal to or higher than a certain voltage becomes H level, the second regulator is more than VB as the output drive voltage of the second regulator. Use a high separate power supply.

このことにより、ＶＡ及びＶＢの電位を同時に切替える場合においてもＶＢ≧ＶＡの関係を保ちつつ高速な電源切替を可能としている。   As a result, even when the potentials of VA and VB are switched at the same time, the power supply can be switched at high speed while maintaining the relationship of VB ≧ VA.

なお、本発明は、上述した実施形態の構成との対応関係を明確にした上で記述すると次のような態様となる。   It should be noted that the present invention has the following modes when described after clarifying the correspondence with the configuration of the above-described embodiment.

本発明の態様は、第１の電圧（Ｖｗｅｌｌ）を生成する第１の電圧生成部（第１の電圧生成部１０）と、第１の電圧が予め定められる基準電圧（基準電圧Ｖｒｅｆ２を抵抗２１と抵抗２２の分圧比の逆数倍した電圧）より低い第１の状態と、基準電圧より高い第２の状態を判定する判定部（判定部２０）と、第１の状態にあるとき（信号Ｒｅｇ２＿ＯＫがＬレベルの場合）第１の電圧が供給され、第１の電圧以下の第２の電圧（Ｖｗｌ）を生成する第２の電圧生成部（第２の電圧生成部３０）と、第２の状態にあるとき（信号Ｒｅｇ２＿ＯＫがＨレベルの場合）第１の電圧より高い電圧（電圧Ｖｈ）が供給され、第２の電圧生成部の出力において第２の電圧を生成する第３の電圧生成部（第３の電圧生成部４０）とを備えることを特徴とする電圧安定化装置（レギュレータ１）である。   The aspect of the present invention includes a first voltage generation unit (first voltage generation unit 10) that generates a first voltage (Vwell), and a reference voltage (reference voltage Vref2) that is determined in advance as a resistor 21. And a determination unit (determination unit 20) for determining a first state lower than a voltage obtained by multiplying the voltage dividing ratio of the resistor 22 by a reciprocal and a second state higher than the reference voltage (signal) A second voltage generation unit (second voltage generation unit 30) that generates a second voltage (Vwl) that is not higher than the first voltage and is supplied with the first voltage; (When the signal Reg2_OK is at the H level), a voltage (voltage Vh) higher than the first voltage is supplied, and a third voltage generator that generates the second voltage at the output of the second voltage generator Unit (third voltage generation unit 40). A pressure stabilizer (regulator 1).

他の態様は、第３の電圧生成部（第３の電圧生成部４０）が、第１の電圧（Ｖｗｅｌｌ）の変化にしたがった判定部（判定部２０）の判定結果に応じて、活性化される（ＰチャネルＭＯＳトランジスタ４２がオン状態とされる）ことを特徴とする。   In another aspect, the third voltage generation unit (third voltage generation unit 40) is activated according to the determination result of the determination unit (determination unit 20) according to the change of the first voltage (Vwell). (P channel MOS transistor 42 is turned on).

他の態様は、第３の電圧生成部（第３の電圧生成部４０）は、判定部（判定部２０）の判定結果に応じて、第１の電圧（Ｖｗｅｌｌ）より高い電圧（Ｖｈ）が供給される（ＰチャネルＭＯＳトランジスタ４２がオン状態とされる）ことを特徴とする。   In another aspect, the third voltage generation unit (third voltage generation unit 40) has a voltage (Vh) higher than the first voltage (Vwell) according to the determination result of the determination unit (determination unit 20). It is supplied (P channel MOS transistor 42 is turned on).

他の態様は、判定部（判定部２０ａ）が、第１の電圧生成部（第１の電圧生成部１０）が出力する第１の電圧（Ｖｗｅｌｌ）の分圧回路（抵抗１３及び抵抗１４からなる分圧回路）を第１の電圧生成部と共有することを特徴とする。   In another aspect, the determination unit (determination unit 20a) uses a first voltage (Vwell) voltage dividing circuit (resistor 13 and resistor 14) output from the first voltage generation unit (first voltage generation unit 10). The voltage dividing circuit) is shared with the first voltage generation unit.

他の態様は、第１の電圧生成部（第１の電圧生成部１０）が、第１の電圧（Ｖｗｅｌｌ）を第１の分圧比（ＰチャネルＭＯＳトランジスタ１５をオンまたはオフした状態での抵抗１３及び抵抗１４による分圧比）で分圧した入力に応じ、第１の基準電圧（Ｖｒｅｆ１）を基準として第１の出力トランジスタ（ＰチャネルＭＯＳトランジスタ１２）を駆動する第１の演算増幅回路（オペアンプ１１）と、第１の分圧比を所定の制御信号（Ｔｒｉｍ信号）に応じて変化させる第１の分圧比変化部（ＰチャネルＭＯＳトランジスタ１５及びレベルシフト回路１６）とを有していることを特徴とする。   In another aspect, the first voltage generation unit (first voltage generation unit 10) converts the first voltage (Vwell) to the first voltage division ratio (the P channel MOS transistor 15 is turned on or off). 13 is a first operational amplifier circuit (operational amplifier) that drives the first output transistor (P-channel MOS transistor 12) with the first reference voltage (Vref1) as a reference in accordance with the input divided by the voltage dividing ratio of 13 and the resistor 14). 11) and a first voltage division ratio changing unit (P channel MOS transistor 15 and level shift circuit 16) that changes the first voltage division ratio according to a predetermined control signal (Trim signal). Features.

他の態様は、第２の電圧生成部（第２の電圧生成部３０）が、第２の基準電圧（基準電圧Ｖｒｅｆ３）を基準として第２の出力トランジスタ（ＰチャネルＭＯＳトランジスタ３２）を駆動する第２の演算増幅回路（オペアンプ３１）を有して構成され、第３の電圧生成部（第３の電圧生成部４０）が、第２の基準電圧を基準として第３の出力トランジスタ（ＰチャネルＭＯＳトランジスタ４３）を駆動する第３の演算増幅回路（オペアンプ４４）を有して構成され、第２の出力トランジスタの出力端（ドレイン）と第３の出力トランジスタの出力端（ドレイン）とが接続されていることを特徴とする。   In another aspect, the second voltage generator (second voltage generator 30) drives the second output transistor (P-channel MOS transistor 32) based on the second reference voltage (reference voltage Vref3). The third operational amplifier circuit (the operational amplifier 31) is configured, and the third voltage generation unit (third voltage generation unit 40) has a third output transistor (P channel) based on the second reference voltage. The third operational amplifier circuit (operational amplifier 44) that drives the MOS transistor 43) is configured, and the output terminal (drain) of the second output transistor is connected to the output terminal (drain) of the third output transistor. It is characterized by being.

他の態様は、第２の電圧生成部（第２の電圧生成部３０）が、第２の電圧（Ｖｗｌ）を第２の分圧比（ＰチャネルＭＯＳトランジスタ３５をオンまたはオフした状態での抵抗３３及び抵抗３４による分圧比）で分圧した入力に応じ、第２の基準電圧（基準電圧Ｖｒｅｆ３）を基準として第２の出力トランジスタ（ＰチャネルＭＯＳトランジスタ３２）を駆動する第２の演算増幅回路（オペアンプ３１）を有して構成され、第３の電圧生成部（第３の電圧生成部４０）が、第２の電圧を第２の分圧比で分圧した入力に応じ、第２の基準電圧を基準として第３の出力トランジスタ（ＰチャネルＭＯＳトランジスタ４３）を駆動する第３の演算増幅回路（オペアンプ４４）を有して構成され、第２の出力トランジスタの出力端（ドレイン）と第３の出力トランジスタの出力端（ドレイン）とが接続され、さらに、第２の分圧比を所定の制御信号（Ｔｒｉｍ信号）に応じて変化させる第２の分圧比変化部（ＰチャネルＭＯＳトランジスタ３５及びレベルシフト回路３６）を備えることを特徴とする。   In another aspect, the second voltage generator (second voltage generator 30) converts the second voltage (Vwl) to the second voltage dividing ratio (the P-channel MOS transistor 35 is turned on or off). The second operational amplifier circuit that drives the second output transistor (P-channel MOS transistor 32) with the second reference voltage (reference voltage Vref3) as a reference in accordance with the input divided by the voltage dividing ratio 33 and the resistor 34). (The operational amplifier 31), and the third voltage generation unit (third voltage generation unit 40) receives the second reference according to the input obtained by dividing the second voltage by the second voltage division ratio. A third operational amplifier circuit (op-amp 44) that drives the third output transistor (P-channel MOS transistor 43) with reference to the voltage is configured, and the output terminal (drain) of the second output transistor and the third of The output terminal (drain) of the power transistor is connected, and further, a second voltage dividing ratio changing unit (P channel MOS transistor 35 and level shifter) that changes the second voltage dividing ratio according to a predetermined control signal (Trim signal). Circuit 36).

他の態様は、記憶素子（不揮発性メモリセル１１１）と、記憶素子に供給される電源電圧又は制御信号の電圧（Ｖｗｅｌｌ、Ｖｗｌ）が、上記の電圧安定化装置によって供給されることを特徴とする半導体記憶装置である。   Another aspect is characterized in that a memory element (nonvolatile memory cell 111) and a power supply voltage or a control signal voltage (Vwell, Vwl) supplied to the memory element are supplied by the voltage stabilizing device. A semiconductor memory device.

他の態様は、記憶素子が、多値記憶の不揮発性半導体素子（不揮発性メモリセル１１１）であり、第１の電圧（Ｖｗｅｌｌ）が複数の不揮発性半導体素子に接続されたワード線（ＷＬ）を駆動するＰチャネルＭＯＳトランジスタ（ＰチャネルＭＯＳトランジスタ１２１）のウェル電位であり、第２の電圧（Ｖｗｌ）がソース電位であることを特徴とする。   In another embodiment, the storage element is a multi-value storage nonvolatile semiconductor element (non-volatile memory cell 111), and the first voltage (Vwell) is connected to a plurality of nonvolatile semiconductor elements. Is the well potential of the P-channel MOS transistor (P-channel MOS transistor 121) for driving and the second voltage (Vwl) is the source potential.

他の態様は、第１の電圧生成部（第１の電圧生成部１０）が、第１の電圧（Ｖｗｅｌｌ）を生成し、判定部（判定部２０）が、第１の電圧が予め定められる基準電圧より低い第１の状態と、基準電圧より高い第２の状態を判定し、第２の電圧生成部（第２の電圧生成部３０）が、第１の状態にあるとき第１の電圧が供給され、第１の電圧以下の第２の電圧（Ｖｗｌ）を生成し、第３の電圧生成部（第３の電圧生成部４０）が、第２の状態にあるとき第１の電圧より高い電圧（Ｖｈ）が供給され、第２の電圧生成部の出力において第２の電圧を生成することを特徴とする電圧安定化方法である。   In another aspect, the first voltage generation unit (first voltage generation unit 10) generates the first voltage (Vwell), and the determination unit (determination unit 20) determines the first voltage in advance. A first state lower than the reference voltage and a second state higher than the reference voltage are determined, and the first voltage when the second voltage generation unit (second voltage generation unit 30) is in the first state Is supplied, generates a second voltage (Vwl) that is equal to or lower than the first voltage, and the third voltage generator (third voltage generator 40) is in the second state than the first voltage. The voltage stabilization method is characterized in that a high voltage (Vh) is supplied and a second voltage is generated at the output of the second voltage generator.

なお、本発明の実施の形態は上記のものに限定されず、例えば、第１のレギュレータ２及び第２のレギュレータ３に加えて他の同様な構成の１または複数のレギュレータを第１のレギュレータ２や第２のレギュレータ３に対して並列に設けるようにしたり、第３のレギュレータ４０が活性化された際に第２のレギュレータ３０を比活性化する構成を追加したりする変更等を適宜行うことができる。   The embodiment of the present invention is not limited to the above-described one. For example, in addition to the first regulator 2 and the second regulator 3, one or more regulators having other similar configurations may be used as the first regulator 2. In addition, a change to be provided in parallel with the second regulator 3 or to add a configuration for specific activation of the second regulator 30 when the third regulator 40 is activated is performed as appropriate. Can do.

１、１ａ、１ｂ レギュレータ（電圧安定化装置）
２、２ａ 第１のレギュレータ
３、３ｂ 第２のレギュレータ
１０ 第１の電圧生成部
２０、２０ａ 判定部
３０ 第２の電圧生成部
４０、４０ｂ 第３の電圧生成部
１３、１４、２１、２２ 抵抗
１２、１５、３２、３５、４２、４３、１２１ ＰチャネルＭＯＳトランジスタ
１１、３１、４４、４５ オペアンプ
１６、３６ レベルシフト回路
１００ 半導体チップ（半導体装置）
１１１ 不揮発性メモリセル 1, 1a, 1b regulator (voltage stabilizer)
2, 2a First regulator 3, 3b Second regulator 10 First voltage generation unit 20, 20a Determination unit 30 Second voltage generation unit 40, 40b Third voltage generation unit 13, 14, 21, 22 Resistance 12, 15, 32, 35, 42, 43, 121 P-channel MOS transistors 11, 31, 44, 45 Operational amplifier 16, 36 Level shift circuit 100 Semiconductor chip (semiconductor device)
111 Nonvolatile memory cell

Claims (10)

第１の電圧を生成する第１の電圧生成部と、
前記第１の電圧が予め定められる基準電圧より低い第１の状態と、前記基準電圧より高い第２の状態を判定する判定部と、
前記第１の状態にあるとき前記第１の電圧が供給され、前記第１の電圧以下の第２の電圧を生成する第２の電圧生成部と、
前記第２の状態にあるとき前記第１の電圧より高い電圧が供給され、前記第２の電圧生成部の出力において前記第２の電圧を生成する第３の電圧生成部と
を備えることを特徴とする電圧安定化装置。 A first voltage generator for generating a first voltage;
A determination unit for determining a first state in which the first voltage is lower than a predetermined reference voltage and a second state in which the first voltage is higher than the reference voltage;
A second voltage generation unit which is supplied with the first voltage when in the first state and generates a second voltage equal to or lower than the first voltage;
A third voltage generation unit that is supplied with a voltage higher than the first voltage when in the second state and generates the second voltage at the output of the second voltage generation unit. Voltage stabilizer. 前記第３の電圧生成部は、
前記第１の電圧の変化にしたがった前記判定部の判定結果に応じて、活性化される
ことを特徴とする請求項１に記載の電圧安定化装置。 The third voltage generator is
The voltage stabilization device according to claim 1, wherein the voltage stabilization device is activated according to a determination result of the determination unit according to a change in the first voltage. 前記第３の電圧生成部は、
前記判定部の判定結果に応じて、前記第１の電圧より高い電圧が供給される
ことを特徴とする請求項１又は請求項２に記載の電圧安定化装置。 The third voltage generator is
The voltage stabilization apparatus according to claim 1, wherein a voltage higher than the first voltage is supplied according to a determination result of the determination unit. 前記判定部は、前記第１の電圧生成部が出力する第１の電圧の分圧回路を前記第１の電圧生成部と共有する
ことを特徴とする請求項１から請求項３のいずれかに記載の電圧安定化装置。 The determination unit shares a voltage dividing circuit for a first voltage output by the first voltage generation unit with the first voltage generation unit. The voltage stabilizer as described. 前記第１の電圧生成部が、
前記第１の電圧を第１の分圧比で分圧した入力に応じ、第１の基準電圧を基準として第１の出力トランジスタを駆動する第１の演算増幅回路と、
前記第１の分圧比を所定の制御信号に応じて変化させる第１の分圧比変化部と
を有している
ことを特徴とする請求項１から請求項４のいずれかに記載の電圧安定化装置。 The first voltage generator is
A first operational amplifier circuit that drives a first output transistor based on a first reference voltage in response to an input obtained by dividing the first voltage by a first voltage dividing ratio;
5. The voltage stabilization according to claim 1, further comprising: a first voltage division ratio changing unit that changes the first voltage division ratio according to a predetermined control signal. apparatus. 前記第２の電圧生成部が、第２の基準電圧を基準として第２の出力トランジスタを駆動する第２の演算増幅回路を有して構成され、
前記第３の電圧生成部が、前記第２の基準電圧を基準として第３の出力トランジスタを駆動する第３の演算増幅回路を有して構成され、
前記第２の出力トランジスタの出力端と前記第３の出力トランジスタの出力端とが接続されている
ことを特徴とする請求項１から請求項５のいずれかに記載の電圧安定化装置。 The second voltage generation unit includes a second operational amplifier circuit that drives the second output transistor based on the second reference voltage;
The third voltage generation unit includes a third operational amplifier circuit that drives a third output transistor based on the second reference voltage;
The voltage stabilization device according to claim 1, wherein an output terminal of the second output transistor and an output terminal of the third output transistor are connected. 前記第２の電圧生成部が、前記第２の電圧を第２の分圧比で分圧した入力に応じ、第２の基準電圧を基準として第２の出力トランジスタを駆動する第２の演算増幅回路を有して構成され、
前記第３の電圧生成部が、前記第２の電圧を第２の分圧比で分圧した入力に応じ、前記第２の基準電圧を基準として第３の出力トランジスタを駆動する第３の演算増幅回路を有して構成され、
前記第２の出力トランジスタの出力端と前記第３の出力トランジスタの出力端とが接続され、
さらに、前記第２の分圧比を所定の制御信号に応じて変化させる第２の分圧比変化部を備える
ことを特徴とする請求項１から請求項６のいずれかに記載の電圧安定化装置。 A second operational amplifier circuit configured to drive the second output transistor based on the second reference voltage in response to an input obtained by dividing the second voltage by a second voltage dividing ratio by the second voltage generator; Comprising
A third operational amplifier for driving a third output transistor based on the second reference voltage in response to an input obtained by dividing the second voltage by a second voltage dividing ratio; Configured with a circuit,
The output terminal of the second output transistor and the output terminal of the third output transistor are connected,
The voltage stabilizing device according to any one of claims 1 to 6, further comprising a second voltage dividing ratio changing unit that changes the second voltage dividing ratio according to a predetermined control signal. 記憶素子と、
前記記憶素子に供給される電源電圧又は制御信号の電圧が、請求項１から請求項７のいずれかに記載の電圧安定化装置によって供給される
ことを特徴とする半導体記憶装置。 A storage element;
The semiconductor memory device, wherein the power supply voltage or the voltage of the control signal supplied to the memory element is supplied by the voltage stabilizing device according to any one of claims 1 to 7. 前記記憶素子が、多値記憶の不揮発性半導体素子であり、
前記第１の電圧が複数の前記不揮発性半導体素子に接続されたワード線を駆動するＰチャネルＭＯＳトランジスタのウェル電位であり、
前記第２の電圧が前記ＰチャネルＭＯＳトランジスタのソース電位である
ことを特徴とする請求項８に記載の半導体記憶装置。 The storage element is a multi-value storage nonvolatile semiconductor element,
The first voltage is a well potential of a P-channel MOS transistor that drives a word line connected to the plurality of nonvolatile semiconductor elements;
The semiconductor memory device according to claim 8, wherein the second voltage is a source potential of the P-channel MOS transistor. 第１の電圧生成部が、第１の電圧を生成し、
判定部が、前記第１の電圧が予め定められる基準電圧より低い第１の状態と、前記基準電圧より高い第２の状態を判定し、
第２の電圧生成部が、前記第１の状態にあるとき前記第１の電圧が供給され、前記第１の電圧以下の第２の電圧を生成し、
第３の電圧生成部が、前記第２の状態にあるとき前記第１の電圧より高い電圧が供給され、前記第２の電圧生成部の出力において前記第２の電圧を生成する
ことを特徴とする電圧安定化方法。 The first voltage generation unit generates the first voltage,
The determination unit determines a first state in which the first voltage is lower than a predetermined reference voltage and a second state in which the first voltage is higher than the reference voltage,
When the second voltage generator is in the first state, the first voltage is supplied to generate a second voltage equal to or lower than the first voltage;
When a third voltage generation unit is in the second state, a voltage higher than the first voltage is supplied, and the second voltage generation unit generates the second voltage at the output of the second voltage generation unit. Voltage stabilization method.
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