JP5471359B2 - Epitaxial wafer manufacturing method - Google Patents
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Description
本発明は、シリコン単結晶ウェーハ上にエピタキシャル層が形成されたエピタキシャルウェーハ及びその製造方法に関し、特には、高いゲッタリング能力を有するエピタキシャルウェーハ及びその製造方法に関する。 The present invention relates to an epitaxial wafer in which an epitaxial layer is formed on a silicon single crystal wafer and a manufacturing method thereof, and more particularly to an epitaxial wafer having a high gettering capability and a manufacturing method thereof.
半導体集積回路素子の基板として用いられるシリコン単結晶ウェーハは、主にチョクラルスキー法（ＣＺ法、Ｃｚｏｃｈｒａｌｓｋｉ法）によって製造されている。この時、シリコン融液と接触する石英ルツボ表面が溶融し、酸素がシリコン融液中に溶け込み、これが育成中の結晶の中に取り込まれる。その酸素原子は結晶育成中及び冷却中に凝集し、酸素析出核となる。そのため、育成されたままの結晶から採取されたシリコン単結晶ウェーハにデバイス工程等で熱処理を施すと、この核がウェーハバルク部で成長し、ＢＭＤ（Ｂｕｌｋ Ｍｉｃｒｏ Ｄｅｆｅｃｔ）を形成する。このＢＭＤは、ウェーハのゲッタリングに寄与する。 A silicon single crystal wafer used as a substrate for a semiconductor integrated circuit element is mainly manufactured by the Czochralski method (CZ method, Czochralski method). At this time, the surface of the quartz crucible in contact with the silicon melt is melted, and oxygen is dissolved in the silicon melt, which is taken into the growing crystal. The oxygen atoms aggregate during crystal growth and cooling and become oxygen precipitation nuclei. For this reason, when a silicon single crystal wafer collected from the grown crystal is subjected to a heat treatment in a device process or the like, this nucleus grows in the wafer bulk portion to form BMD (Bulk Micro Defect). This BMD contributes to gettering of the wafer.
また、シリコン単結晶ウェーハの表面にシリコン単結晶からなるエピタキシャル層を成長（エピタキシャル成長）したエピタキシャルウェーハも、半導体集積回路素子用の基板として用いられている。例えば、導電型がＰ型であり、ドーパント量が少なく、抵抗率が１Ω・ｃｍ以上のような高抵抗率であるシリコン単結晶ウェーハ（「Ｐ−型」シリコン単結晶ウェーハと呼ばれることもある。）上に所望の抵抗率としたＰ型のエピタキシャル層を、デバイス作製用領域として成長したエピタキシャルウェーハ等がある。 An epitaxial wafer obtained by growing (epitaxially growing) an epitaxial layer made of a silicon single crystal on the surface of the silicon single crystal wafer is also used as a substrate for a semiconductor integrated circuit element. For example, a silicon single crystal wafer having a conductivity type of P type, a small amount of dopant, and a high resistivity such as 1 Ω · cm or more (sometimes referred to as a “P − type” silicon single crystal wafer). There is an epitaxial wafer on which a P-type epitaxial layer having a desired resistivity is grown as a device manufacturing region.
従来、エピタキシャルウェーハのＢＭＤ密度を増加させるために、導電型がＰ型であり、ドーパント濃度が高い、低抵抗率ウェーハ（「Ｐ＋型」、「Ｐ＋＋型」のシリコン単結晶ウェーハと呼ばれることもある）がエピタキシャル成長用基板として従来使用されていたが、最近のデバイス熱処理（電子デバイスの作製中に行われる熱処理）の低温化により、更にゲッタリング能力を付与するため、ＢＭＤ密度の高いエピタキシャルウェーハが求められており、様々な技術が提案されてきた。 Conventionally, in order to increase the BMD density of an epitaxial wafer, the conductivity type is P-type, and the dopant concentration is high, which is called a low resistivity wafer (referred to as “P + type” or “P ++ type” silicon single crystal wafer) Has been used as an epitaxial growth substrate in the past, but because of the recent reduction in device heat treatment (heat treatment performed during the fabrication of electronic devices), the gettering capability is further increased, so that an epitaxial wafer with a high BMD density is provided. Therefore, various technologies have been proposed.
例えば、特許文献１には、１２００〜１３５０℃、１〜１２０秒のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）熱処理（急速加熱・急速冷却熱処理等とも呼ばれる）を行い、更に９００〜１０５０℃、２〜２０時間の熱処理を行った後、エピタキシャル層を形成することにより、エピタキシャルウェーハを製造する方法が開示されている。 For example, in Patent Document 1, an RTA (Rapid Thermal Annealing) heat treatment (also called rapid heating / cooling heat treatment) of 1200 to 1350 ° C. and 1 to 120 seconds is performed, and further 900 to 1050 ° C. and 2 to 20 hours. A method of manufacturing an epitaxial wafer by forming an epitaxial layer after heat treatment is disclosed.
また、特許文献２には、窒素ドープしたシリコン単結晶ウェーハに、その表面近傍の結晶欠陥を消滅させるための熱処理を行った後、エピタキシャル層を形成し、ＲＴＡ熱処理する方法が開示されている。
また、特許文献３には、炭素ドープしたシリコン単結晶ウェーハにＲＴＡ熱処理を行った後にエピタキシャル層を形成することが開示されている。
Patent Document 2 discloses a method of performing an RTA heat treatment after forming a epitaxial layer on a nitrogen-doped silicon single crystal wafer after performing a heat treatment for eliminating crystal defects in the vicinity of the surface.
しかしながら、従来のＢＭＤ密度の評価は、８００℃、４時間の加熱を行った後、１０００℃、１６時間の加熱を行う析出熱処理、すなわち、ＢＭＤサイズを大きくするために適した析出熱処理によって評価するのが一般的であった。そして、このような８００℃、４時間の加熱を行った後、１０００℃、１６時間の加熱を行う析出熱処理は、実際のデバイス熱処理には即していなかった。 However, the conventional BMD density is evaluated by a precipitation heat treatment in which heating is performed at 800 ° C. for 4 hours and then heating at 1000 ° C. for 16 hours, that is, a precipitation heat treatment suitable for increasing the BMD size. It was common. The precipitation heat treatment in which heating is performed at 800 ° C. for 4 hours and then heating at 1000 ° C. for 16 hours is not suitable for actual device heat treatment.
また、特許文献４には、１２００℃以上のＲＴＡ熱処理後、このＲＴＡ温度より３０℃以上低いエピタキシャル成長温度にてエピタキシャル層を形成する方法が開示されている。 Patent Document 4 discloses a method of forming an epitaxial layer after an RTA heat treatment of 1200 ° C. or higher and an epitaxial growth temperature lower by 30 ° C. or lower than the RTA temperature.
しかしながら、選択エッチング法、赤外線レーザートモグラフィー（ＬＳＴ、Ｌａｓｅｒ Ｓｃａｔｔｅｒｉｎｇ Ｔｏｍｏｇｒａｐｈｙ）法等の従来のＢＭＤの検出方法の場合、ＢＭＤサイズの検出下限値が２５ｎｍであるため、１０００℃以下の低温デバイス熱処理ではＢＭＤが検出できるサイズまで成長せず、ＢＭＤ密度を評価ができなかった。そのため、１０００℃以下の低温デバイス熱処理であっても十分なゲッタリング能力を有するようなＢＭＤ密度を得ることができるウェーハ条件を検討することは困難であった。 However, in the case of a conventional BMD detection method such as a selective etching method or an infrared laser tomography (LST) method, the lower limit of detection of the BMD size is 25 nm. It did not grow to a detectable size, and the BMD density could not be evaluated. For this reason, it has been difficult to examine wafer conditions that can obtain a BMD density having sufficient gettering capability even at a low temperature device heat treatment of 1000 ° C. or lower.
本発明は、上記のような問題点に鑑みてなされたもので、ドーパント濃度が高く、０．０２Ω・ｃｍ以下のような低い抵抗率を有するＰ型のシリコン単結晶ウェーハにエピタキシャル層を成長させたエピタキシャルウェーハであって、従来よりもＢＭＤ密度を増大させることにより、高いゲッタリング能力を有するエピタキシャルウェーハを提供すること、及び、そのようなエピタキシャルウェーハの製造方法を提供することを目的とする。 The present invention has been made in view of the above problems, and an epitaxial layer is grown on a P-type silicon single crystal wafer having a high dopant concentration and a low resistivity of 0.02 Ω · cm or less. It is an object of the present invention to provide an epitaxial wafer having a high gettering capability by increasing the BMD density as compared with the prior art and a method for manufacturing such an epitaxial wafer.
本発明は、上記課題を解決するためになされたもので、シリコン単結晶ウェーハの表面にエピタキシャル層を成長したエピタキシャルウェーハであって、前記シリコン単結晶ウェーハは、導電型がＰ型であり、抵抗率が０．０２Ω・ｃｍ以下であり、前記エピタキシャル層を成長する前にＲＴＡ熱処理を施したものであり、前記エピタキシャルウェーハは、１０００℃以下のデバイス熱処理を施した後のＢＭＤサイズが２０ｎｍ以上のＢＭＤ密度が５×１０７／ｃｍ３以上となるものであることを特徴とするエピタキシャルウェーハを提供する。 The present invention has been made to solve the above-mentioned problems, and is an epitaxial wafer obtained by growing an epitaxial layer on the surface of a silicon single crystal wafer, wherein the silicon single crystal wafer has a P-type conductivity and a resistance. The rate is 0.02 Ω · cm or less, RTA heat treatment is performed before growing the epitaxial layer, and the epitaxial wafer has a BMD size of 20 nm or more after device heat treatment at 1000 ° C. or less. An epitaxial wafer characterized by having a BMD density of 5 × 10 7 / cm 3 or more is provided.
このようなエピタキシャルウェーハであれば、０．０２Ω・ｃｍ以下という低抵抗率を有するＰ型のシリコン単結晶ウェーハにエピタキシャル層を成長させたエピタキシャルウェーハであり、高いＢＭＤ密度を有するエピタキシャルウェーハとすることができる。その結果、高いゲッタリング能力を有するエピタキシャルウェーハとすることができる。 If it is such an epitaxial wafer, it is an epitaxial wafer having an epitaxial layer grown on a P-type silicon single crystal wafer having a low resistivity of 0.02 Ω · cm or less, and an epitaxial wafer having a high BMD density. Can do. As a result, an epitaxial wafer having high gettering ability can be obtained.
また、本発明は、シリコン単結晶ウェーハの表面にエピタキシャル層を成長してエピタキシャルウェーハを製造する方法であって、導電型がＰ型であり、抵抗率が０．０２Ω・ｃｍ以下であるシリコン単結晶ウェーハにＲＴＡ熱処理を行い、該ＲＴＡ熱処理を行ったシリコン単結晶ウェーハの表面にエピタキシャル層を成長することにより、１０００℃以下のデバイス熱処理を施した後のＢＭＤ密度が５×１０７／ｃｍ３以上となるエピタキシャルウェーハを製造することを特徴とするエピタキシャルウェーハの製造方法を提供する。 The present invention also relates to a method for producing an epitaxial wafer by growing an epitaxial layer on the surface of a silicon single crystal wafer, the silicon single crystal having a conductivity type of P type and a resistivity of 0.02 Ω · cm or less. The crystal wafer is subjected to RTA heat treatment, and an epitaxial layer is grown on the surface of the silicon single crystal wafer subjected to the RTA heat treatment, whereby the BMD density after device heat treatment at 1000 ° C. or lower is 5 × 10 7 / cm 3. An epitaxial wafer manufacturing method characterized by manufacturing the above-described epitaxial wafer is provided.
このようなエピタキシャルウェーハの製造方法であれば、０．０２Ω・ｃｍ以下という低抵抗率を有するＰ型のシリコン単結晶ウェーハにエピタキシャル層を成長させたエピタキシャルウェーハであり、かつ、高いゲッタリング能力を有するエピタキシャルウェーハを、エピタキシャル成長前のシリコン単結晶ウェーハにＲＴＡ処理を施すことより、製造することができる。 Such an epitaxial wafer manufacturing method is an epitaxial wafer obtained by growing an epitaxial layer on a P-type silicon single crystal wafer having a low resistivity of 0.02 Ω · cm or less, and has high gettering ability. The epitaxial wafer can be manufactured by subjecting the silicon single crystal wafer before epitaxial growth to RTA treatment.
この場合、前記ＲＴＡ熱処理を、１１５０℃〜１３００℃で、５秒〜６０秒で行うことができる。
このような温度、時間でＲＴＡ熱処理を行うことにより、より効果的に製造後のエピタキシャルウェーハのＢＭＤ密度を増大させることができる。
In this case, the RTA heat treatment can be performed at 1150 ° C. to 1300 ° C. for 5 to 60 seconds.
By performing the RTA heat treatment at such temperature and time, the BMD density of the manufactured epitaxial wafer can be more effectively increased.
また、前記エピタキシャルウェーハのＢＭＤ密度の測定を、前記エピタキシャルウェーハをその主表面に対して直角に劈開し、欠陥検出用のレーザーを前記劈開面に対して斜めに入射し、前記劈開面からの散乱光を検出して前記劈開面の表面層に存在する欠陥を検出することによって行うことができる。 Further, the BMD density of the epitaxial wafer is measured by cleaving the epitaxial wafer at a right angle with respect to the main surface, injecting a defect detection laser obliquely with respect to the cleavage plane, and scattering from the cleavage plane. This can be done by detecting light and detecting defects present in the surface layer of the cleavage plane.
このようにしてエピタキシャルウェーハのＢＭＤ密度の測定を行えば、ウェーハ内部の結晶欠陥を高感度に測定することができる。そのため、測定が難しかった抵抗率の低いシリコン単結晶、特に抵抗率が０．０２Ω・ｃｍ以下のシリコン単結晶ウェーハに形成される小さなＢＭＤなどの微小な欠陥を検出して、ＢＭＤ密度を測定することができる。 By measuring the BMD density of the epitaxial wafer in this way, crystal defects inside the wafer can be measured with high sensitivity. Therefore, the BMD density is measured by detecting minute defects such as a small BMD formed on a silicon single crystal having a low resistivity, particularly a silicon single crystal wafer having a resistivity of 0.02 Ω · cm or less, which has been difficult to measure. be able to.
本発明に係るエピタキシャルウェーハであれば、０．０２Ω・ｃｍ以下のような低抵抗率のＰ型シリコン単結晶ウェーハの表面に、エピタキシャル層を成長させたエピタキシャルウェーハであり、高いＢＭＤ密度を有するエピタキシャルウェーハとすることができる。その結果、高いゲッタリング能力を有するエピタキシャルウェーハとすることができる。
また、本発明に係るエピタキシャルウェーハの製造方法に従えば、０．０２Ω・ｃｍ以下という低抵抗率を有するＰ型のシリコン単結晶ウェーハにエピタキシャル層を成長させたエピタキシャルウェーハであり、かつ、高いゲッタリング能力を有するエピタキシャルウェーハを、エピタキシャル成長前のシリコン単結晶ウェーハにＲＴＡ処理を施すことより、製造することができる。
The epitaxial wafer according to the present invention is an epitaxial wafer in which an epitaxial layer is grown on the surface of a P-type silicon single crystal wafer having a low resistivity of 0.02 Ω · cm or less, and an epitaxial wafer having a high BMD density. It can be a wafer. As a result, an epitaxial wafer having high gettering ability can be obtained.
Further, according to the method for manufacturing an epitaxial wafer according to the present invention, an epitaxial wafer having an epitaxial layer grown on a P-type silicon single crystal wafer having a low resistivity of 0.02 Ω · cm or less, and having a high getter An epitaxial wafer having ring capability can be manufactured by subjecting a silicon single crystal wafer before epitaxial growth to RTA treatment.
以下、本発明について、より具体的に説明するが、本発明はこれらに限定されるものではない。 Hereinafter, the present invention will be described more specifically, but the present invention is not limited thereto.
前述のように、シリコンウェーハのＢＭＤ密度の評価は、従来、８００℃、４時間の加熱を行った後、１０００℃、１６時間の加熱を行う析出熱処理、すなわち、ＢＭＤサイズを大きくするために適した析出熱処理によって評価するのが一般的であった。 As described above, the evaluation of BMD density of a silicon wafer is conventionally suitable for increasing the BMD size, ie, precipitation heat treatment in which heating is performed at 800 ° C. for 4 hours and then heating at 1000 ° C. for 16 hours. In general, it was evaluated by the precipitation heat treatment.
しかしながら、例えば抵抗率が０．０５Ω・ｃｍ以下のような、低抵抗率のシリコンウェーハについて有効な、斜め入射散乱法による結晶欠陥の検出方法であれば、ＢＭＤサイズが２０ｎｍ以上であれば検出できる。この方法は、より具体的には、シリコン単結晶ウェーハや、エピタキシャル成長後のエピタキシャルウェーハ等を、その主表面に対して直角に劈開し、欠陥検出用のレーザーを劈開面に対して斜めに入射し、劈開面からの散乱光を検出して前記劈開面の表面層に存在する欠陥を検出することによって行うものである。また、この劈開面を劈開後に研磨し、研磨した劈開面に対して欠陥検出用のレーザーを斜めに入射することによって、シリコン単結晶ウェーハの結晶欠陥をより高感度に検出することができるため、劈開面は、測定前に研磨を行うことが好ましい。 However, if the BMD size is 20 nm or more, it is possible to detect the crystal defect by the oblique incident scattering method, which is effective for a low resistivity silicon wafer having a resistivity of 0.05 Ω · cm or less. . More specifically, in this method, a silicon single crystal wafer, an epitaxial wafer after epitaxial growth, etc. are cleaved at right angles to its main surface, and a defect detection laser is incident obliquely on the cleaved surface. , By detecting scattered light from the cleavage plane and detecting defects present in the surface layer of the cleavage plane. In addition, by polishing this cleavage plane after cleavage and obliquely incident a defect detection laser on the polished cleavage plane, it is possible to detect the crystal defects of the silicon single crystal wafer with higher sensitivity, The cleavage plane is preferably polished before measurement.
このような斜め入射散乱法を用いてＢＭＤを検出する方法によれば、ユーザープロセスに相当する１０００℃以下の低温デバイス熱処理後でもＢＭＤ密度を評価することができ、８００℃、４時間の加熱を行った後、１０００℃、１６時間の加熱を行う、ＢＭＤサイズを大きくすることに適した析出熱処理を行わなくとも良い。
なお、この斜め入射散乱法を用いたＢＭＤ検出装置としては、Ｒａｙｔｅｘ社製ＢＭＤ測定装置ＭＯ−４６１が挙げられる。
According to the method of detecting BMD using such an oblique incident scattering method, the BMD density can be evaluated even after low-temperature device heat treatment at 1000 ° C. or lower, which corresponds to a user process, and heating at 800 ° C. for 4 hours. After performing, it does not need to perform the precipitation heat treatment suitable for enlarging BMD size which heats at 1000 degreeC for 16 hours.
An example of a BMD detection apparatus using the oblique incident scattering method is a BMD measurement apparatus MO-461 manufactured by Raytex.
そこで、本発明者らは、エピタキシャル層形成前に、低抵抗のシリコン単結晶ウェーハに対しＲＴＡ熱処理のみを施し、エピタキシャル層形成後に行う、上記低温デバイス熱処理後に十分なゲッタリング能力を有するための、ＢＭＤサイズが２０ｎｍ以上のＢＭＤ密度を検討した。 Therefore, the present inventors perform only the RTA heat treatment on the low-resistance silicon single crystal wafer before the epitaxial layer formation, and have sufficient gettering ability after the low-temperature device heat treatment performed after the epitaxial layer formation. A BMD density with a BMD size of 20 nm or more was examined.
このとき、ウェーハ中の酸素濃度が高くなるとＢＭＤ密度も高くなるが、酸素濃度は通常酸素濃度である１５±３ｐｐｍａ（ＪＥＩＤＡ（社団法人日本電子工業振興協会の略称）規格、なお、ＪＥＩＤＡは、現在はＪＥＩＴＡ（社団法人電子情報技術産業協会）に改称された。）の場合で検討した。 At this time, as the oxygen concentration in the wafer increases, the BMD density also increases. However, the oxygen concentration is usually 15 ± 3 ppma (JEIDA (abbreviation of Japan Electronic Industry Promotion Association) standard). Was renamed JEITA (Electronic Information Technology Industries Association).)
その結果、低温デバイス熱処理後のエピタキシャルウェーハにおいて、５×１０７／ｃｍ３以上のＢＭＤ密度であれば、十分なゲッタリング効果があることが確認された。 As a result, it was confirmed that the epitaxial wafer after the low-temperature device heat treatment has a sufficient gettering effect if the BMD density is 5 × 10 7 / cm 3 or more.
更に、本発明者らは、そのようなＢＭＤ密度を満足するシリコン単結晶ウェーハの抵抗率及びＲＴＡ熱処理温度、時間を検討した。より具体的には、１０００℃以下の低温デバイス熱処理後ＢＭＤ密度が上記したように５×１０７／ｃｍ３以上となるような、シリコン単結晶ウェーハの条件及びＲＴＡ熱処理条件を、以下のような実験を行って検討した。 Furthermore, the present inventors examined the resistivity, RTA heat treatment temperature, and time of a silicon single crystal wafer satisfying such BMD density. More specifically, the conditions of the silicon single crystal wafer and the RTA heat treatment conditions such that the BMD density is 5 × 10 7 / cm 3 or more as described above after low-temperature device heat treatment at 1000 ° C. or lower are as follows: An experiment was conducted and examined.
（実験例）
まず、エピタキシャル成長を行うシリコン単結晶ウェーハとして、導電型がＰ型であり（ドーパントはホウ素）、抵抗率が１０Ω・ｃｍであるシリコン単結晶ウェーハ（以下、Ｐ−ウェーハと表す。）、０．０２Ω・ｃｍであるシリコン単結晶ウェーハ（以下、Ｐ＋ウェーハと表す。）、０．００５Ω・ｃｍであるシリコン単結晶ウェーハ（以下、Ｐ＋＋ウェーハと表す。）の３種類のウェーハを、それぞれ複数枚準備した。それぞれのシリコン単結晶ウェーハの酸素濃度は、１５ｐｐｍａ（ＪＥＩＤＡ規格）とした。
(Experimental example)
First, as a silicon single crystal wafer to be epitaxially grown, a silicon single crystal wafer having a conductivity type of P type (a dopant is boron) and a resistivity of 10 Ω · cm (hereinafter referred to as a P - wafer), 0.02Ω.・ Multiple three types of wafers: silicon single crystal wafer (cm) (hereinafter referred to as “P + wafer”) and silicon single crystal wafer (hereinafter referred to as “P ++ wafer”) of 0.005 Ω · cm Got ready. The oxygen concentration of each silicon single crystal wafer was 15 ppma (JEIDA standard).
次に、上記の３種類のエピタキシャル成長用シリコン単結晶ウェーハに対し、後述するような温度及び時間で窒素雰囲気下にてＲＴＡ熱処理を行った。
また、上記３種類のシリコン単結晶ウェーハについて、それぞれ、ＲＴＡ熱処理を行わずに、エピタキシャル成長を行うウェーハも用意した。
Next, RTA heat treatment was performed on the above three types of epitaxial growth silicon single crystal wafers in a nitrogen atmosphere at a temperature and time as described later.
In addition, for each of the three types of silicon single crystal wafers, wafers for epitaxial growth were prepared without performing RTA heat treatment.
３種類のウェーハに対して行ったＲＴＡ熱処理の温度及び時間の条件は以下の通りである。
（１）ＲＴＡ無し （ＲＴＡ熱処理を行わない）
（２）ＲＴＡ １１００℃ （１０秒、２０秒、３０秒）
（３）ＲＴＡ １１５０℃ （１０秒、２０秒、３０秒）
（４）ＲＴＡ １２００℃ （１０秒、２０秒、３０秒）
（５）ＲＴＡ １２５０℃ （５秒、１０秒、２０秒）
The temperature and time conditions for the RTA heat treatment performed on the three types of wafers are as follows.
(1) No RTA (no RTA heat treatment)
(2) RTA 1100 ° C. (10 seconds, 20 seconds, 30 seconds)
(3) RTA 1150 ° C. (10 seconds, 20 seconds, 30 seconds)
(4) RTA 1200 ° C. (10 seconds, 20 seconds, 30 seconds)
(5) RTA 1250 ° C (5 seconds, 10 seconds, 20 seconds)
このようにしてＲＴＡ熱処理を行ったシリコン単結晶ウェーハを、ＨＦを用いて処理することにより、表面窒化膜を除去した。
次に、このシリコン単結晶ウェーハの表面にエピタキシャル成長を行い、エピタキシャル層を形成した。これにより、エピタキシャルウェーハを作製した。
The surface nitride film was removed by treating the silicon single crystal wafer subjected to the RTA heat treatment in this way with HF.
Next, epitaxial growth was performed on the surface of the silicon single crystal wafer to form an epitaxial layer. This produced the epitaxial wafer.
次に、このように作製した各エピタキシャルウェーハに対し、析出熱処理として、１０００℃以下で行う低温デバイス熱処理のシミュレーション（低温デバイスシミュレーション、低温プロセスシミュレーション等とも呼ばれる）を行った。
この低温デバイス熱処理のシミュレーションにおける温度のパターンは図２に示す通りである。
Next, simulation of low-temperature device heat treatment performed at 1000 ° C. or lower (also referred to as low-temperature device simulation, low-temperature process simulation, etc.) was performed as a precipitation heat treatment on each epitaxial wafer thus fabricated.
The temperature pattern in the simulation of the low-temperature device heat treatment is as shown in FIG.
この低温デバイス熱処理のシミュレーションを行った後の各エピタキシャルウェーハのＢＭＤ密度の測定を、斜め入射散乱法を用いたＲａｙｔｅｘ社製ＢＭＤ測定装置ＭＯ−４６１により行った。 The BMD density of each epitaxial wafer after the simulation of the low-temperature device heat treatment was measured with a Raytex BMD measuring apparatus MO-461 using an oblique incident scattering method.
このＢＭＤ密度測定の結果を図１及び下記表１に示す。なお、表１中、＊印を付したウェーハは、測定したＢＭＤ密度が５×１０７／ｃｍ３以上であるものである。
図１及び表１からわかることは、以下の通りである。
まず、ＲＴＡ熱処理温度を１１５０℃以上とすることでＰ＋＋ウェーハのＢＭＤ密度を５×１０７／ｃｍ３以上とすることができる。また、Ｐ＋＋ウェーハでは、ＲＴＡ熱処理の温度が１２５０℃で、時間が５秒以上であれば、ＢＭＤ密度を５×１０７／ｃｍ３以上とすることができる。また、ＲＴＡの熱処理温度が１２００℃以上とすると、Ｐ＋ウェーハであっても、ＢＭＤ密度を５×１０７／ｃｍ３以上にすることが可能となる。
As can be seen from FIG. 1 and Table 1, it is as follows.
First, by setting the RTA heat treatment temperature to 1150 ° C. or higher, the BMD density of the P ++ wafer can be set to 5 × 10 7 / cm 3 or higher. In the case of a P ++ wafer, if the temperature of the RTA heat treatment is 1250 ° C. and the time is 5 seconds or more, the BMD density can be 5 × 10 7 / cm 3 or more. When the heat treatment temperature of RTA is 1200 ° C. or higher, the BMD density can be set to 5 × 10 7 / cm 3 or higher even for a P + wafer.
この実験例の結果から、酸素濃度が１５ｐｐｍａ（ＪＥＩＤＡ規格）の場合には、Ｐ＋ウェーハ及びＰ＋＋ウェーハ、すなわち、導電型がＰ型であり、抵抗率が０．０２Ω・ｃｍ以下であるシリコン単結晶ウェーハに対し、１１５０℃以上のＲＴＡ熱処理を施すと、その後のエピタキシャル層形成、低温デバイス熱処理のシミュレーション後にＢＭＤ密度が５×１０７／ｃｍ３以上となり、十分なゲッタリング能力を有するウェーハとなることが明らかとなった。これにより、本発明が完成された。 From the result of this experimental example, when the oxygen concentration is 15 ppma (JEIDA standard), P + wafer and P ++ wafer, that is, silicon whose conductivity type is P type and whose resistivity is 0.02 Ω · cm or less. When a single crystal wafer is subjected to an RTA heat treatment at 1150 ° C. or higher, the BMD density becomes 5 × 10 7 / cm 3 or higher after the subsequent epitaxial layer formation and low-temperature device heat treatment simulation, and a wafer having sufficient gettering capability It became clear that Thereby, the present invention was completed.
すなわち、本発明では、導電型がＰ型であり、抵抗率が０．０２Ω・ｃｍ以下であるシリコン単結晶ウェーハにＲＴＡ熱処理を行い、該ＲＴＡ熱処理を行ったシリコン単結晶ウェーハの表面にエピタキシャル層を成長することにより、１０００℃以下のデバイス熱処理を施した後のＢＭＤ密度が５×１０７／ｃｍ３以上となるエピタキシャルウェーハを製造する。 That is, in the present invention, an RTA heat treatment is performed on a silicon single crystal wafer having a P conductivity type and a resistivity of 0.02 Ω · cm or less, and an epitaxial layer is formed on the surface of the silicon single crystal wafer subjected to the RTA heat treatment. As a result, an epitaxial wafer having a BMD density of 5 × 10 7 / cm 3 or higher after device heat treatment at 1000 ° C. or lower is manufactured.
また、本発明により、エピタキシャル層を成長する前にＲＴＡ熱処理を施した、導電型がＰ型であり、抵抗率が０．０２Ω・ｃｍ以下であるシリコン単結晶ウェーハに、エピタキシャル層を成長させたエピタキシャルウェーハであり、１０００℃以下のデバイス熱処理を施した後のＢＭＤサイズが２０ｎｍ以上のＢＭＤ密度が５×１０７／ｃｍ３以上となるエピタキシャルウェーハが提供される。 In addition, according to the present invention, an epitaxial layer was grown on a silicon single crystal wafer having a P-type conductivity and a resistivity of 0.02 Ω · cm or less, which was subjected to RTA heat treatment before growing the epitaxial layer. There is provided an epitaxial wafer which is an epitaxial wafer and has a BMD density of 20 × 10 7 / cm 3 or more after a device heat treatment of 1000 ° C. or less.
また、本発明では、窒素や炭素等の特別なドーパントを、エピタキシャル成長用のシリコン単結晶ウェーハにドープすることなく、ＢＭＤ密度を増大させることができる。 In the present invention, the BMD density can be increased without doping a special dopant such as nitrogen or carbon into the silicon single crystal wafer for epitaxial growth.
また、上記実験例はシリコン単結晶ウェーハの酸素濃度を１５ｐｐｍａ（ＪＥＩＤＡ規格）として行ったが、上記したように、シリコン単結晶ウェーハ中の酸素濃度により、各熱処理後のＢＭＤ密度も異なってくる。そのため、その他の酸素濃度値を有するシリコン単結晶ウェーハをエピタキシャル成長に用いる際には、エピタキシャル成長後のエピタキシャルウェーハのＢＭＤ密度が５×１０７／ｃｍ３以上となるようなＲＴＡ熱処理の条件を実験的に求めればよい。 In the above experimental example, the oxygen concentration of the silicon single crystal wafer was set to 15 ppma (JEIDA standard). As described above, the BMD density after each heat treatment varies depending on the oxygen concentration in the silicon single crystal wafer. Therefore, when silicon single crystal wafers having other oxygen concentration values are used for epitaxial growth, the conditions of the RTA heat treatment are experimentally set such that the BMD density of the epitaxial wafer after epitaxial growth is 5 × 10 7 / cm 3 or more. Find it.
すなわち、上記図１及び表１のデータで言うと、Ｐ＋＋ウェーハの場合、１１００℃、３０秒のＲＴＡ熱処理だとＢＭＤ密度が５×１０７／ｃｍ３に足りないが、処理温度を上げるか、処理時間を長くすれば、ＢＭＤ密度を増加させることができる。例えば、１１５０℃、１０秒のＲＴＡ熱処理を行った場合に、ＢＭＤ密度が５×１０７／ｃｍ３以上となっている。Ｐ＋ウェーハであっても同様に、１２００℃、２０秒のＲＴＡ熱処理では足りないが、熱処理時間を３０秒とすることによってＢＭＤ密度を５×１０７／ｃｍ３以上にできる。このように、ＢＭＤ密度が５×１０７／ｃｍ３以上となる条件を実験的に求めることができる。 That is, in the data of FIG. 1 and Table 1 above, in the case of a P ++ wafer, the RTA heat treatment at 1100 ° C. for 30 seconds is insufficient for the BMD density of 5 × 10 7 / cm 3 , but does the process temperature increase? If the processing time is lengthened, the BMD density can be increased. For example, when the RTA heat treatment is performed at 1150 ° C. for 10 seconds, the BMD density is 5 × 10 7 / cm 3 or more. Similarly, RTA heat treatment at 1200 ° C. for 20 seconds is not sufficient for a P + wafer, but the BMD density can be increased to 5 × 10 7 / cm 3 or more by setting the heat treatment time to 30 seconds. As described above, the condition for the BMD density to be 5 × 10 7 / cm 3 or more can be experimentally obtained.
また、本発明においてエピタキシャル成長のために用いるシリコン単結晶ウェーハは、導電型がＰ型であり、抵抗率が０．０２Ω・ｃｍ以下であればよい。この範囲のシリコン単結晶ウェーハであれば、上記実験例で用いたシリコン単結晶ウェーハのドーパント濃度、抵抗率等のパラメータとは異なる値を有するシリコン単結晶ウェーハであっても、エピタキシャル成長後のエピタキシャルウェーハのＢＭＤ密度を５×１０７／ｃｍ３以上となるようなＲＴＡ熱処理の条件を実験的に求めることができる。 In addition, the silicon single crystal wafer used for epitaxial growth in the present invention only needs to have a P-type conductivity and a resistivity of 0.02 Ω · cm or less. If it is a silicon single crystal wafer in this range, even if it is a silicon single crystal wafer having values different from the dopant concentration, resistivity and other parameters of the silicon single crystal wafer used in the above experimental example, the epitaxial wafer after epitaxial growth The RTA heat treatment conditions can be experimentally determined such that the BMD density is 5 × 10 7 / cm 3 or more.
上記したように、本発明では、シリコン単結晶ウェーハに対して行うＲＴＡ熱処理の温度は１１５０℃以上とすることが好ましい。一方、このＲＴＡ熱処理の温度の上限は、ウェーハに発生するスリップや、金属元素による汚染を抑制するため、また、ＲＴＡ熱処理炉の耐久性等の技術的制限のため、１３００℃とすることが好ましい。また、スリップの発生や金属汚染をより効果的に抑制するためには、１２５０℃以下とすることがより好ましく、１２００℃未満で行うことが更に好ましい。本発明では、このような低温のＲＴＡ熱処理温度であっても、エピタキシャル成長後のエピタキシャルウェーハのＢＭＤ密度を５×１０７／ｃｍ３以上とすることができる。 As described above, in the present invention, the temperature of the RTA heat treatment performed on the silicon single crystal wafer is preferably 1150 ° C. or higher. On the other hand, the upper limit of the temperature of the RTA heat treatment is preferably set to 1300 ° C. in order to suppress slips generated on the wafer and contamination by metal elements and due to technical limitations such as durability of the RTA heat treatment furnace. . Moreover, in order to suppress generation | occurrence | production of a slip and metal contamination more effectively, it is more preferable to set it as 1250 degrees C or less, and it is still more preferable to carry out at less than 1200 degreeC. In the present invention, even at such a low RTA heat treatment temperature, the BMD density of the epitaxial wafer after epitaxial growth can be 5 × 10 7 / cm 3 or more.
また、ＲＴＡ熱処理の熱処理時間は、上記のように５秒以上とすることが好ましく、また、時間が長いほど製造後のエピタキシャルウェーハのＢＭＤ密度を高くできる傾向がある。ただし、ウェーハに発生するスリップや、金属元素による汚染を抑制するため、また、ＲＴＡ熱処理炉の耐久性等の技術的制限のため、その上限は６０秒とすることが好ましい。 Further, the heat treatment time of the RTA heat treatment is preferably 5 seconds or more as described above, and the longer the time, the higher the BMD density of the manufactured epitaxial wafer tends to be. However, the upper limit is preferably set to 60 seconds in order to suppress slips generated on the wafer and contamination by metal elements and due to technical limitations such as durability of the RTA heat treatment furnace.
なお、本発明は、上記実施形態に限定されるものではない。上記実施形態は、例示であり、本発明の特許請求の範囲に記載された技術的思想と実質的に同一な構成を有し、同様な作用効果を奏するものは、いかなるものであっても本発明の技術的範囲に包含される。 The present invention is not limited to the above embodiment. The above-described embodiment is an exemplification, and the present invention has substantially the same configuration as the technical idea described in the claims of the present invention, and any device that exhibits the same function and effect is the present invention. It is included in the technical scope of the invention.
Claims (1)
導電型がＰ型であり、抵抗率が０．０２Ω・ｃｍ以下であるシリコン単結晶ウェーハにＲＴＡ熱処理を１１５０℃〜１３００℃で、５秒〜６０秒で行い、該ＲＴＡ熱処理を行ったシリコン単結晶ウェーハの表面にエピタキシャル層を成長することにより、１０００℃以下のデバイス熱処理を施した後のＢＭＤ密度が、前記エピタキシャルウェーハをその主表面に対して直角に劈開し、欠陥検出用のレーザーを前記劈開面に対して斜めに入射し、前記劈開面からの散乱光を検出して前記劈開面の表面層に存在する欠陥を検出することによって測定したときに５×１０７／ｃｍ３以上となるエピタキシャルウェーハを製造する前記ＲＴＡ熱処理の条件を実験的に求め、該条件で前記ＲＴＡ処理を行ってエピタキシャルウエーハを製造することを特徴とするエピタキシャルウェーハの製造方法。 A method for producing an epitaxial wafer by growing an epitaxial layer on the surface of a silicon single crystal wafer,
A silicon single crystal wafer having a conductivity type of P type and a resistivity of 0.02 Ω · cm or less was subjected to RTA heat treatment at 1150 ° C. to 1300 ° C. for 5 seconds to 60 seconds, and the silicon single crystal subjected to the RTA heat treatment was subjected to RTA heat treatment. By growing an epitaxial layer on the surface of the crystal wafer, the BMD density after the device heat treatment at 1000 ° C. or lower is cleaved at a right angle to the main surface, and the defect detection laser is It is 5 × 10 7 / cm 3 or more when measured by incident obliquely with respect to the cleavage plane, detecting scattered light from the cleavage plane, and detecting defects present in the surface layer of the cleavage plane. The RTA heat treatment conditions for manufacturing the epitaxial wafer are experimentally obtained, and the epitaxial wafer is manufactured by performing the RTA treatment under the conditions. An epitaxial wafer manufacturing method.
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