JP5468794B2 - Power supply system and operation method thereof - Google Patents

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Description

本発明は、電源システムに関し、特に、複数の電源が並列に接続されて電力を供給する電源システムに関する。   The present invention relates to a power supply system, and more particularly to a power supply system that supplies power by connecting a plurality of power supplies in parallel.

電源システムに一般的に採用される構成の一つが、複数の電源装置を並列に接続する並列構成である。並列構成の電源システムは、例えば、特開平６−７０５４４号公報（特許文献１）に開示されている。   One of the configurations generally employed in the power supply system is a parallel configuration in which a plurality of power supply devices are connected in parallel. A power supply system having a parallel configuration is disclosed in, for example, Japanese Patent Laid-Open No. 6-70544 (Patent Document 1).

並列構成の電源システムでは、一つの電源装置が故障した場合に故障した電源装置を負荷から切り離し、他の電源装置で電力供給を継続する動作がなされることがある。例えば、特開平１０−２７０３０号公報（特許文献２）は、平滑キャパシタがショートしたときに安定化電源回路を負荷から切り離す為の電源システムの構成を開示している。この公報に開示された技術では、内部ダイオードが逆向きになるように直列接続されたＦＥＴ（field effect transistor）が安定化電源回路を負荷から切り離すために使用されている。ボディダイオードが逆向きになるように直列接続されたＦＥＴを用いたスイッチを電源システムに用いる技術については、特開平１０−１１２９３９号公報（特許文献３）にも開示されている。   In a parallel configuration power supply system, when one power supply device fails, an operation may be performed in which the failed power supply device is disconnected from the load and the power supply is continued with another power supply device. For example, Japanese Patent Laid-Open No. 10-27030 (Patent Document 2) discloses a configuration of a power supply system for disconnecting a stabilized power supply circuit from a load when a smoothing capacitor is short-circuited. In the technique disclosed in this publication, a field effect transistor (FET) connected in series so that the internal diode is reversed is used to disconnect the stabilized power supply circuit from the load. Japanese Patent Application Laid-Open No. 10-1212939 (Patent Document 3) discloses a technique for using a switch using FETs connected in series so that the body diodes are reversed in the power supply system.

一方、特開平８−１４９８１０号公報（特許文献４）は、特定の電源装置が過剰に高い出力電圧を出力し始めた場合に、当該電源装置を停止させると共に、当該電源装置を負荷から切り離す電源システムを開示している。電源装置と負荷の間には電源装置から負荷の向きが順方向であるようにダイオードが接続されている。この電源システムでは、特定の電源装置が過剰に高い出力電圧を出力する状態になると、当該電源装置のスイッチングトランジスタのオンオフ制御が停止されて当該電源装置の出力電圧が低下する。出力電圧が低下すると、ダイオードがオフ状態になり、電源装置が負荷から切り離される。   On the other hand, Japanese Patent Application Laid-Open No. 8-149810 (Patent Document 4) discloses a power supply that stops a power supply device and disconnects the power supply device from a load when a specific power supply device starts to output an excessively high output voltage. A system is disclosed. A diode is connected between the power supply device and the load so that the direction of the load from the power supply device is a forward direction. In this power supply system, when a specific power supply device outputs an excessively high output voltage, the on / off control of the switching transistor of the power supply device is stopped and the output voltage of the power supply device decreases. When the output voltage decreases, the diode turns off and the power supply is disconnected from the load.

しかしながら、特開平８−１４９８１０号公報に記載の技術では、出力電圧の低下と共にダイオードが自然にオフすることによって電源装置が負荷から切り離されるため、電源装置を負荷から切り離すのに時間がかかる。これは、負荷に加えられる電圧ストレスを低減させるという点では好ましくない。   However, in the technique described in Japanese Patent Laid-Open No. 8-149810, since the power supply device is disconnected from the load by the diode naturally turning off as the output voltage decreases, it takes time to disconnect the power supply device from the load. This is not preferable in terms of reducing voltage stress applied to the load.

特開平６−７０５４４号公報JP-A-6-70544 特開平１０−２７０３０号公報Japanese Patent Laid-Open No. 10-27030 特開平１０−１１２９３９号公報Japanese Patent Laid-Open No. 10-112939 特開平８−１４９８１０号公報JP-A-8-149810

したがって、本発明の目的は、特定の電源装置が過剰に高い出力電圧を出力した場合に、電源装置を迅速に負荷から切り離すことを可能にするための技術を提供することにある。   Accordingly, an object of the present invention is to provide a technique for enabling a power supply device to be quickly disconnected from a load when a specific power supply device outputs an excessively high output voltage.

本発明の一の観点では、電源システムが、負荷が接続される共通出力端に接続された複数の電源装置を備えている。複数の電源装置のそれぞれは、出力電圧を出力端から出力する電源回路と、電源回路の出力端と共通出力端の間に接続された外側スイッチと、電源回路の出力端と外側スイッチの間に外側スイッチと直列に接続された内側スイッチと、外側スイッチと内側スイッチとを制御する制御回路部とを備えている。制御回路部は、共通出力端の電圧に応答して外側スイッチのオンオフを制御し、且つ、電源回路の出力端の電圧に応答して内側スイッチのオンオフを制御する。   In one aspect of the present invention, a power supply system includes a plurality of power supply devices connected to a common output terminal to which a load is connected. Each of the plurality of power supply devices includes a power supply circuit that outputs an output voltage from the output end, an outer switch connected between the output end of the power supply circuit and the common output end, and between the output end of the power supply circuit and the outer switch. An inner switch connected in series with the outer switch, and a control circuit unit for controlling the outer switch and the inner switch are provided. The control circuit unit controls on / off of the outer switch in response to the voltage at the common output terminal, and controls on / off of the inner switch in response to the voltage at the output terminal of the power supply circuit.

本発明の他の観点では、負荷が接続される共通出力端に接続された複数の電源装置を備え、複数の電源装置のそれぞれが、出力電圧を出力端から出力する電源回路と、電源回路の出力端と共通出力端の間に接続された外側スイッチと、電源回路の出力端と外側スイッチの間に外側スイッチと直列に接続された内側スイッチとを備える電源システムの動作方法が提供される。当該動作方法は、共通出力端の電圧を検出するステップと、電源回路の出力端の電圧を検出するステップと、共通出力端の電圧に応答して外側スイッチのオンオフを制御するステップと、電源回路の出力端の電圧に応答して内側スイッチのオンオフを制御するステップとを具備する。   In another aspect of the present invention, the power supply device includes a plurality of power supply devices connected to a common output end to which a load is connected, and each of the plurality of power supply devices outputs an output voltage from the output end, and A method of operating a power supply system is provided that includes an outer switch connected between an output end and a common output end, and an inner switch connected in series with the outer switch between the output end of the power supply circuit and the outer switch. The operation method includes a step of detecting a voltage of the common output terminal, a step of detecting a voltage of the output terminal of the power supply circuit, a step of controlling on / off of the outer switch in response to the voltage of the common output terminal, and a power supply circuit And controlling the on / off of the inner switch in response to the voltage at the output terminal.

本発明によれば、特定の電源装置が過剰に高い出力電圧を出力した場合に、電源装置を迅速に負荷から切り離すことができる電源システムが提供される。   ADVANTAGE OF THE INVENTION According to this invention, when a specific power supply device outputs an excessively high output voltage, the power supply system which can disconnect a power supply device from load quickly is provided.

本発明の一実施形態の電源システムの構成を示す回路図である。It is a circuit diagram which shows the structure of the power supply system of one Embodiment of this invention. 図１の電源システムの電源装置の構成を示す回路図である。It is a circuit diagram which shows the structure of the power supply device of the power supply system of FIG. 本実施形態における電源システムの動作を示す電圧波形図である。It is a voltage waveform diagram which shows operation | movement of the power supply system in this embodiment. 本発明の他の実施形態の電源システムの構成を示す回路図である。It is a circuit diagram which shows the structure of the power supply system of other embodiment of this invention.

図１は、本発明の一実施形態の電源システムの構成を示す回路図である。本実施形態の電源システムは、２つの電源装置１Ａ、１Ｂを備えている。電源装置１Ａ、１Ｂの出力端は、負荷２に接続されている共通出力端Ｘに並列に接続されている。電源装置１Ａは、電源回路１１Ａと、２つのＮチャンネルＦＥＴＱ１、Ｑ２と、ドライバ１２Ａ、１３Ａと、過電圧検出回路１４Ａとを備えている。   FIG. 1 is a circuit diagram showing a configuration of a power supply system according to an embodiment of the present invention. The power supply system of the present embodiment includes two power supply devices 1A and 1B. The output terminals of the power supply apparatuses 1 </ b> A and 1 </ b> B are connected in parallel to the common output terminal X connected to the load 2. The power supply device 1A includes a power supply circuit 11A, two N-channel FETs Q1 and Q2, drivers 12A and 13A, and an overvoltage detection circuit 14A.

電源回路１１Ａは、出力すべき電源電圧を生成する回路である。後述されるように、過電圧が過電圧検出回路１４Ａによって検出されると、電源回路１１Ａは、過電圧検出回路１４Ａから供給される制御信号ＰＯＷ＿ＯＦＦに応答して動作が停止される。   The power supply circuit 11A is a circuit that generates a power supply voltage to be output. As will be described later, when the overvoltage is detected by the overvoltage detection circuit 14A, the power supply circuit 11A stops operating in response to the control signal POW_OFF supplied from the overvoltage detection circuit 14A.

ＮチャンネルＦＥＴＱ１、Ｑ２は、電源回路１１Ａから負荷２への給電経路の上に直列接続されている。ＮチャンネルＦＥＴＱ１、Ｑ２は、その内部ダイオード（ボディダイオード）の向きが互いに逆になるように、接続されている。詳細には、ＮチャンネルＦＥＴＱ１のドレインは、電源回路１１Ａの出力端Ｙ＿Ａに接続され、ＮチャンネルＦＥＴＱ１のソースは、ＮチャンネルＦＥＴＱ２のソースに接続され、ＮチャンネルＦＥＴＱ２のドレインは、共通出力端Ｘに接続されている。このような接続によれば、ＮチャンネルＦＥＴＱ１の内部ダイオードについてはＮチャンネルＦＥＴＱ２から出力端Ｙ＿Ａに向かう方向が順方向になり、ＮチャンネルＦＥＴＱ２の内部ダイオードについてはＮチャンネルＦＥＴＱ１から共通出力端Ｘに向かう方向が順方向になる。また、ＮチャンネルＦＥＴＱ１のゲートはドライバ１２Ａに接続され、ＮチャンネルＦＥＴＱ２のゲートはドライバ１３Ａに接続されている。ＮチャンネルＦＥＴＱ１は、電源装置１Ａの内側スイッチとして機能し、ＮチャンネルＦＥＴＱ２は、外側スイッチとして機能する。   The N-channel FETs Q1 and Q2 are connected in series on the power supply path from the power supply circuit 11A to the load 2. The N-channel FETs Q1 and Q2 are connected so that the directions of their internal diodes (body diodes) are opposite to each other. Specifically, the drain of the N channel FET Q1 is connected to the output terminal Y_A of the power supply circuit 11A, the source of the N channel FET Q1 is connected to the source of the N channel FET Q2, and the drain of the N channel FET Q2 is connected to the common output terminal X. It is connected. According to such connection, the direction from the N channel FET Q2 to the output terminal Y_A is the forward direction for the internal diode of the N channel FET Q1, and the direction from the N channel FET Q1 to the common output terminal X for the internal diode of the N channel FET Q2. The direction becomes the forward direction. The gate of the N channel FET Q1 is connected to the driver 12A, and the gate of the N channel FET Q2 is connected to the driver 13A. The N channel FET Q1 functions as an inner switch of the power supply device 1A, and the N channel FET Q2 functions as an outer switch.

ドライバ１２Ａ、１３Ａ及び過電圧検出回路１４Ａは、ＮチャンネルＦＥＴＱ１、Ｑ２のオンオフを制御する為の制御回路部である。詳細には、ドライバ１２Ａ、１３Ａは、それぞれ、ＮチャンネルＦＥＴＱ１、Ｑ２のゲートを駆動してＮチャンネルＦＥＴＱ１、Ｑ２のオンオフを制御する。過電圧検出回路１４Ａは、共通出力端Ｘの電圧と電源回路１１Ａの出力端Ｙ＿Ａの電圧に応答して制御信号Ｓ１Ａ、Ｓ１Ｂを生成し、ドライバ１２Ａ、１２Ｂに供給する。ドライバ１２Ａ、１３Ａの動作は、制御信号Ｓ１Ａ、Ｓ１Ｂに応じて制御される。過電圧検出回路１４Ａは、更に、必要な場合に電源回路１１Ａの動作を停止させる制御を行うための制御信号ＰＯＷ＿ＯＦＦを生成する。   The drivers 12A and 13A and the overvoltage detection circuit 14A are control circuit units for controlling on / off of the N-channel FETs Q1 and Q2. Specifically, the drivers 12A and 13A drive the gates of the N-channel FETs Q1 and Q2, respectively, to control on / off of the N-channel FETs Q1 and Q2. The overvoltage detection circuit 14A generates control signals S1A and S1B in response to the voltage at the common output terminal X and the voltage at the output terminal Y_A of the power supply circuit 11A, and supplies them to the drivers 12A and 12B. The operations of the drivers 12A and 13A are controlled according to the control signals S1A and S1B. The overvoltage detection circuit 14A further generates a control signal POW_OFF for performing control to stop the operation of the power supply circuit 11A when necessary.

電源装置１Ｂも、電源装置１Ａと同様の構成を有している。詳細には、電源装置１Ｂは、電源回路１１Ｂと、２つのＮチャンネルＦＥＴＱ３、Ｑ４と、ドライバ１２Ｂ、１３Ｂと、過電圧検出回路１４Ｂとを備えている。電源装置１Ｂの出力端Ｙ＿Ｂは電源装置１Ａの出力端Ｙ＿Ａに、ＮＭＯＳトランジスタＱ３、Ｑ４はＮＭＯＳトランジスタＱ１、Ｑ２に、ドライバ１２Ｂ、１３Ｂはドライバ１２Ａ、１３Ａに、過電圧検出回路１４Ｂは過電圧検出回路１４Ａに対応しており、電源装置１Ｂの構成と動作は、電源装置１Ａと全く同一である。   The power supply device 1B has the same configuration as the power supply device 1A. Specifically, the power supply device 1B includes a power supply circuit 11B, two N-channel FETs Q3 and Q4, drivers 12B and 13B, and an overvoltage detection circuit 14B. The output terminal Y_B of the power supply apparatus 1B is connected to the output terminal Y_A of the power supply apparatus 1A, the NMOS transistors Q3 and Q4 are connected to the NMOS transistors Q1 and Q2, the drivers 12B and 13B are connected to the drivers 12A and 13A, and the overvoltage detection circuit 14B is connected to the overvoltage detection circuit 14A. The configuration and operation of the power supply device 1B are exactly the same as those of the power supply device 1A.

図２は、電源装置１Ａ、１Ｂの内部回路の構成の例を示す詳細図である。以下では、電源装置１Ａの内部回路の構成を説明するが、電源装置１Ｂも同様の構成を有していることに留意されたい。   FIG. 2 is a detailed diagram illustrating an example of a configuration of an internal circuit of the power supply apparatuses 1A and 1B. Hereinafter, the configuration of the internal circuit of the power supply device 1A will be described, but it should be noted that the power supply device 1B also has the same configuration.

過電圧検出回路１４Ａは、コンパレータＺ１、Ｚ２と、ＡＮＤゲートＺ３と、抵抗素子Ｒ３、Ｒ４、Ｒ７、Ｒ８とを備えている。抵抗素子Ｒ３、Ｒ４は、電源回路１１Ａの出力端Ｙ＿Ａと接地端子の間に直列に接続されている。抵抗素子Ｒ３、Ｒ４との接続ノードがコンパレータＺ１の非反転入力に接続され、コンパレータＺ１の反転入力には基準電圧Ｖｒｅｆ１が供給される。また、抵抗素子Ｒ７、Ｒ８は、共通出力端Ｘと接地端子の間に直列に接続されている。抵抗素子Ｒ７、Ｒ８の接続ノードがコンパレータＺ２の非反転入力に接続され、コンパレータＺ２の反転入力には、基準電圧Ｖｒｅｆ２が供給される。コンパレータＺ１、Ｚ２の出力は、ＡＮＤゲートＺ３の入力に接続されている。ドライバ１２Ａに供給される制御信号Ｓ１Ａは、ＡＮＤゲートＺ３の出力から出力され、ドライバ１２Ｂに供給される制御信号Ｓ２Ａは、コンパレータＺ２の出力から出力される。また、電源回路１１Ａのオンオフを制御する制御信号ＰＯＷ＿ＯＦＦは、コンパレータＺ１の出力から出力される。   The overvoltage detection circuit 14A includes comparators Z1 and Z2, an AND gate Z3, and resistance elements R3, R4, R7, and R8. The resistance elements R3 and R4 are connected in series between the output terminal Y_A of the power supply circuit 11A and the ground terminal. A connection node between the resistance elements R3 and R4 is connected to the non-inverting input of the comparator Z1, and the reference voltage Vref1 is supplied to the inverting input of the comparator Z1. The resistance elements R7 and R8 are connected in series between the common output terminal X and the ground terminal. The connection node of the resistance elements R7 and R8 is connected to the non-inverting input of the comparator Z2, and the reference voltage Vref2 is supplied to the inverting input of the comparator Z2. The outputs of the comparators Z1 and Z2 are connected to the input of the AND gate Z3. The control signal S1A supplied to the driver 12A is output from the output of the AND gate Z3, and the control signal S2A supplied to the driver 12B is output from the output of the comparator Z2. Further, the control signal POW_OFF for controlling on / off of the power supply circuit 11A is output from the output of the comparator Z1.

基準電圧Ｖｒｅｆ１、Ｖｒｅｆ２は、コンパレータＺ１の出力がＬＯＷレベルからＨＩＧＨレベルに反転される出力端Ｙ＿Ａの電圧（以下、「基準電圧Ｖｉ」という。）が、コンパレータＺ２の出力がＬＯＷレベルからＨＩＧＨレベルに反転される共通出力端Ｘの電圧（以下、「基準電圧Ｖｏ」という。）よりも高いように設定されている。このような設定によれば、出力端Ｙ＿Ａの電圧と共通出力端Ｘの電圧が同一であり、且つ、出力端Ｙ＿Ａと共通出力端Ｘの電圧が上昇した場合には、まず、コンパレータＺ２の出力がＬＯＷレベルからＨＩＧＨレベルに反転されることに留意されたい。   The reference voltages Vref1 and Vref2 are voltages at the output terminal Y_A (hereinafter referred to as “reference voltage Vi”) at which the output of the comparator Z1 is inverted from the LOW level to the HIGH level, and the output of the comparator Z2 is changed from the LOW level to the HIGH level. It is set to be higher than the voltage of the common output terminal X to be inverted (hereinafter referred to as “reference voltage Vo”). According to such setting, when the voltage at the output terminal Y_A is the same as the voltage at the common output terminal X and the voltages at the output terminal Y_A and the common output terminal X rise, first, the output of the comparator Z2 Note that is inverted from LOW level to HIGH level.

ドライバ１２Ａは、抵抗素子Ｒ１、Ｒ２と、ＮＰＮトランジスタＱ５とを備えている。抵抗素子Ｒ１、Ｒ２は、電源電圧ＶＣＣを有する電源端子と接地端子の間に直列に接続されており、抵抗素子Ｒ１、Ｒ２の接続点は、ＮＰＮトランジスタＱ５のコレクタに接続されると共に、ＮチャンネルＦＥＴＱ１のゲートにも接続されている。ＮＰＮトランジスタＱ５のベースはＡＮＤゲートＺ３の出力に接続され、エミッタは接地端子に接続される。ドライバ１２Ａを制御する制御信号Ｓ１Ａは、ＮＰＮトランジスタＱ５のベースに供給される。 The driver 12A includes resistance elements R1 and R2 and an NPN transistor Q5. The resistance elements R1 and R2 are connected in series between the power supply terminal having the power supply voltage VCC and the ground terminal, and the connection point of the resistance elements R1 and R2 is connected to the collector of the NPN transistor Q5, and N It is also connected to the gate of the channel FET Q1. The base of the NPN transistor Q5 is connected to the output of the AND gate Z3, and the emitter is connected to the ground terminal. A control signal S1A for controlling the driver 12A is supplied to the base of the NPN transistor Q5.

一方、ドライバ１２Ｂは、抵抗素子Ｒ５、Ｒ６と、ＮＰＮトランジスタＱ６とを備えている。抵抗素子Ｒ５、Ｒ６は、電源電圧ＶＣＣを有する電源端子と接地端子の間に直列に接続されており、抵抗素子Ｒ５、Ｒ６の接続点は、ＮＰＮトランジスタＱ６のコレクタに接続されると共に、ＮチャンネルＦＥＴＱ２のゲートにも接続されている。ＮＰＮトランジスタＱ６のベースはコンパレータＺ１２の出力に接続され、エミッタは接地端子に接続される。ドライバ１２Ｂを制御する制御信号Ｓ１Ｂは、ＮＰＮトランジスタＱ６のベースに供給される。 On the other hand, the driver 12B includes resistance elements R5 and R6 and an NPN transistor Q6. The resistance elements R5 and R6 are connected in series between the power supply terminal having the power supply voltage VCC and the ground terminal, and the connection point of the resistance elements R5 and R6 is connected to the collector of the NPN transistor Q6, and N It is also connected to the gate of the channel FET Q2. The base of the NPN transistor Q6 is connected to the output of the comparator Z12, and the emitter is connected to the ground terminal. A control signal S1B for controlling the driver 12B is supplied to the base of the NPN transistor Q6.

次に、本実施形態の実施例の動作について、図１、図２の回路図、及び、図３に図示されている電圧波形を用いて説明する。   Next, the operation of the example of the present embodiment will be described using the circuit diagrams of FIGS. 1 and 2 and the voltage waveforms illustrated in FIG.

図３を参照して、時刻Ｔ０時点に至るまでの間、電源装置１Ａ、１Ｂとも正常に動作しているとする。即ち、共通出力端Ｘ、出力端Ｙ＿Ａ、Ｙ＿Ｂの電圧は、いずれも正常であり、過電圧検出部１４Ａ、１４Ｂは、過電圧を検出していない。この場合、電源装置１Ａ、１ＢのＮチャンネルＦＥＴＱ１〜Ｑ４は、いずれも導通状態となる。   Referring to FIG. 3, it is assumed that power supply apparatuses 1A and 1B are operating normally until time T0 is reached. That is, the voltages at the common output terminal X and the output terminals Y_A and Y_B are all normal, and the overvoltage detection units 14A and 14B do not detect the overvoltage. In this case, the N-channel FETs Q1 to Q4 of the power supply devices 1A and 1B are all conductive.

図３に示されているように、時刻Ｔ０で電源装置１Ａの出力電圧が上昇する故障が発生すると、電源装置１Ａ、１Ｂに共通に接続されている共通出力端Ｘの電圧も同様に上昇する。すると、電源装置１Ａにおいて、共通出力端Ｘの電圧の上昇によって抵抗素子Ｒ７、Ｒ８の接続点の電圧、即ち、コンパレータＺ２の非反転入力の電圧も上昇する。時刻Ｔ１において、コンパレータＺ２の非反転入力の電圧が、コンパレータＺ２の反転入力に供給されている基準電圧Ｖｒｅｆ２に達すると（即ち、共通出力端Ｘの電圧が基準電圧Ｖｏに達すると）、コンパレータＺ２から出力される制御信号Ｓ２ＡがＬＯＷレベルからＨＩＧＨレベルに反転される。このような過程により、過電圧検出回路１４Ａによって共通出力端Ｘの電圧が基準電圧Ｖｏよりも高くなったこと、即ち、共通出力端Ｘの過電圧が検出される。共通出力端Ｘの過電圧が検出されてコンパレータＺ２の出力がＬＯＷレベルからＨＩＧＨレベルに反転されると、ＮＰＮトランジスタＱ６のベースの電圧レベルが、ＬＯＷレベルからＨＩＧＨレベルに反転する。この動作により、ＮＰＮトランジスタＱ６が導通状態となり、抵抗素子Ｒ５、Ｒ６の接続点、即ち、ＮチャンネルＦＥＴＱ２のゲートが接地レベルとなって、外側スイッチであるＮチャンネルＦＥＴＱ２が非導通状態となる。   As shown in FIG. 3, when a failure occurs in which the output voltage of the power supply device 1A rises at time T0, the voltage at the common output terminal X commonly connected to the power supply devices 1A and 1B also rises similarly. . Then, in the power supply device 1A, as the voltage at the common output terminal X increases, the voltage at the connection point of the resistance elements R7 and R8, that is, the voltage at the non-inverting input of the comparator Z2 also increases. When the voltage at the non-inverting input of the comparator Z2 reaches the reference voltage Vref2 supplied to the inverting input of the comparator Z2 at time T1 (that is, when the voltage at the common output terminal X reaches the reference voltage Vo), the comparator Z2 Is inverted from LOW level to HIGH level. Through this process, the overvoltage detection circuit 14A detects that the voltage at the common output terminal X is higher than the reference voltage Vo, that is, the overvoltage at the common output terminal X is detected. When the overvoltage at the common output terminal X is detected and the output of the comparator Z2 is inverted from the LOW level to the HIGH level, the base voltage level of the NPN transistor Q6 is inverted from the LOW level to the HIGH level. By this operation, the NPN transistor Q6 becomes conductive, the connection point of the resistance elements R5 and R6, that is, the gate of the N-channel FET Q2, becomes the ground level, and the N-channel FET Q2 that is the outer switch becomes non-conductive.

その後、電源装置１Ａ内部にある電源回路１１Ａの出力端Ｙ＿Ａの電圧がそのまま上昇し続けると、共通出力端Ｘの電圧は、ＮチャンネルＦＥＴＱ２がオフすることでＮチャンネルＦＥＴＱ２の内部ダイオードの順方向電圧の分だけ一時的に僅かに低下するものの、その後、出力端Ｙ＿Ａの電圧の上昇と共に同様に上昇していく。   Thereafter, when the voltage at the output terminal Y_A of the power supply circuit 11A inside the power supply device 1A continues to rise as it is, the voltage at the common output terminal X becomes the forward voltage of the internal diode of the N-channel FET Q2 by turning off the N-channel FET Q2. However, after that, the voltage gradually increases as the voltage at the output terminal Y_A increases.

電源回路１１Ａの出力端Ｙ＿Ａの電圧が更に上昇して、時刻Ｔ２において抵抗素子Ｒ３、Ｒ４の接続点の電圧、即ち、コンパレータＺ１の非反転入力の電圧が基準電圧Ｖｒｅｆ１に達すると（即ち、出力端Ｙ＿Ａの電圧が基準電圧Ｖｉに達すると）、コンパレータＺ１の出力がＬＯＷレベルからＨＩＧＨレベルに反転される。このような過程により、過電圧検出回路１４Ａによって出力端Ｙ＿Ａの電圧が基準電圧Ｖｉよりも高くなったこと、即ち、出力端Ｙ＿Ａの過電圧が検出される。   When the voltage at the output terminal Y_A of the power supply circuit 11A further rises and the voltage at the connection point of the resistance elements R3 and R4, that is, the voltage at the non-inverting input of the comparator Z1 reaches the reference voltage Vref1 at time T2 (ie, output) When the voltage at the terminal Y_A reaches the reference voltage Vi), the output of the comparator Z1 is inverted from the LOW level to the HIGH level. Through this process, the overvoltage detection circuit 14A detects that the voltage at the output terminal Y_A has become higher than the reference voltage Vi, that is, the overvoltage at the output terminal Y_A.

出力端Ｙ＿Ａの過電圧が検出されると、コンパレータＺ１、Ｚ２の出力の両方がＬＯＷレベルからＨＩＧＨレベルに反転されるから、ＡＮＤゲートＺ３の出力もＬＯＷレベルからＨＩＧＨレベルに反転される。これにより、ＮＰＮトランジスタＱ５のベースの電圧レベルが、ＬＯＷレベルからＨＩＧＨレベルに反転し、ＮＰＮトランジスタＱ５が導通状態となる。ＮＰＮトランジスタＱ５が導通状態となると、抵抗素子Ｒ１、Ｒ２の接続点、即ち、ＮチャンネルＦＥＴＱ１のゲートが接地レベルとなって、内側スイッチであるＮチャンネルＦＥＴＱ１が非導通状態となる。以上の動作により、電源回路１１Ａが負荷２から切り離され、時刻Ｔ２において電源装置１Ａから負荷２への電圧供給は遮断されることになる。   When an overvoltage at the output terminal Y_A is detected, both the outputs of the comparators Z1 and Z2 are inverted from the LOW level to the HIGH level, so that the output of the AND gate Z3 is also inverted from the LOW level to the HIGH level. As a result, the voltage level of the base of the NPN transistor Q5 is inverted from the LOW level to the HIGH level, and the NPN transistor Q5 becomes conductive. When the NPN transistor Q5 becomes conductive, the connection point of the resistance elements R1 and R2, that is, the gate of the N-channel FET Q1 becomes the ground level, and the N-channel FET Q1 that is the inner switch becomes non-conductive. With the above operation, the power supply circuit 11A is disconnected from the load 2, and the voltage supply from the power supply device 1A to the load 2 is cut off at time T2.

このとき、コンパレータＺ１から出力される出力信号は、電源自体の動作を制御する制御信号ＰＯＷ＿ＯＦＦとしても使用されているので、制御信号ＰＯＷ＿ＯＦＦがアサートされることになる。制御信号ＰＯＷ＿ＯＦＦのアサートに応答して、時刻Ｔ３には電源装置１Ａの電源回路１１Ａの動作が完全に停止される。   At this time, since the output signal output from the comparator Z1 is also used as the control signal POW_OFF for controlling the operation of the power supply itself, the control signal POW_OFF is asserted. In response to the assertion of the control signal POW_OFF, the operation of the power supply circuit 11A of the power supply device 1A is completely stopped at time T3.

一方、電源装置１Ｂでは、電源装置１Ａと同様に、時刻Ｔ１において過電圧検出回路１４Ｂによって共通出力端Ｘでの過電圧が検出される（このとき、時刻Ｔ１までは共通出力端Ｘの電圧の上昇と共に出力端Ｙ＿Ｂ点の電圧も上昇する）。共通出力端Ｘの過電圧の検出に応答して、電源装置１Ｂの外側スイッチであるＮチャンネルＦＥＴＱ４が非導通となる。しかしながら、電源装置１Ｂ自体は正常である為、ＮチャンネルＦＥＴＱ４が非導通となった後は、出力端Ｙ＿Ｂの電圧は上昇せずに所望の電圧に復帰し、その後、所望の電圧に維持される。したがって、内側スイッチであるＮチャンネルＦＥＴＱ３は導通状態のまま正常に動作し続けることとなる。   On the other hand, in the power supply apparatus 1B, as in the power supply apparatus 1A, the overvoltage detection circuit 14B detects an overvoltage at the common output terminal X at time T1 (at this time, the voltage at the common output terminal X increases with time T1. The voltage at the output terminal Y_B also rises). In response to the detection of the overvoltage at the common output terminal X, the N-channel FET Q4, which is the outer switch of the power supply device 1B, becomes non-conductive. However, since the power supply device 1B itself is normal, after the N-channel FET Q4 becomes non-conductive, the voltage at the output terminal Y_B returns to the desired voltage without increasing, and then maintained at the desired voltage. . Therefore, the N-channel FET Q3, which is an inner switch, continues to operate normally while being in a conductive state.

この為、時刻Ｔ２において、電源装置１ＡのＮチャンネルＦＥＴＱ１、Ｑ２の両方が非導通状態となった後の共通出力端Ｘでの電圧は、電源装置１Ｂから供給される電圧となる。したがって、共通出力端Ｘでの電圧は基準電圧Ｖｏよりも低くなり、電源装置１ＢのＮチャンネルＦＥＴＱ４は導通状態に戻る。これにより、共通出力端Ｘから負荷２に供給される電圧は正常に維持される。   For this reason, at time T2, the voltage at the common output terminal X after both of the N-channel FETs Q1 and Q2 of the power supply device 1A are turned off is the voltage supplied from the power supply device 1B. Accordingly, the voltage at the common output terminal X becomes lower than the reference voltage Vo, and the N-channel FET Q4 of the power supply device 1B returns to the conductive state. Thereby, the voltage supplied to the load 2 from the common output terminal X is maintained normally.

本実施形態の電源システムの利点は、出力電圧の過剰な上昇を起こした電源装置を、迅速に負荷から切り離すことができる点にある。本実施形態では、共通出力端Ｘの電圧と、電源装置１Ａ、１Ｂの電源回路１１Ａ、１１Ｂの出力端Ｙ＿Ａ、Ｙ＿Ｂの電圧とが監視される。いずれかの電源装置の出力電圧の過剰な上昇による共通出力端Ｘの電圧の上昇が検出されると、まず、電源装置１Ａ、１Ｂの両方における外側スイッチ（ＮチャンネルＦＥＴＱ２、Ｑ４）がターンオフされ、更に、出力電圧が過剰に上昇した電源装置の内側スイッチ（ＮチャンネルＦＥＴＱ１又はＱ３）がオフされて、当該電源装置の電源回路が負荷から切り離される。その一方で、正常な電源装置の外側スイッチ（ＮチャンネルＦＥＴＱ２又はＱ４）は、導通状態に復帰される。このような動作によれば、特開平８−１４９８１０号公報に記載の技術のように電源装置が自然に切り離されるのではなく、積極的に電源装置を負荷から切り離す動作が行われるので、電源装置を迅速に負荷から切り離すことができる。   The advantage of the power supply system of the present embodiment is that a power supply device that has caused an excessive increase in output voltage can be quickly disconnected from a load. In the present embodiment, the voltage at the common output terminal X and the voltages at the output terminals Y_A and Y_B of the power supply circuits 11A and 11B of the power supply apparatuses 1A and 1B are monitored. When an increase in the voltage of the common output terminal X due to an excessive increase in the output voltage of any one of the power supply devices is detected, first, the outer switches (N-channel FETs Q2 and Q4) in both the power supply devices 1A and 1B are turned off. Further, the inner switch (N-channel FET Q1 or Q3) of the power supply device whose output voltage has increased excessively is turned off, and the power supply circuit of the power supply device is disconnected from the load. On the other hand, the outside switch (N-channel FET Q2 or Q4) of the normal power supply device is returned to the conductive state. According to such an operation, since the power supply device is not naturally disconnected as in the technique described in JP-A-8-149810, the power supply device is actively disconnected from the load. Can be quickly disconnected from the load.

付随して、本実施形態の電源システムは、共通出力端Ｘと電源回路１１Ａ、１１Ｂの出力端Ｙ＿Ａ、Ｙ＿Ｂの間にダイオードが挿入されないため、定常時の導通損失を小さくすることができる利点もある。   In addition, the power supply system according to the present embodiment has an advantage that the conduction loss in the steady state can be reduced because no diode is inserted between the common output terminal X and the output terminals Y_A and Y_B of the power supply circuits 11A and 11B. is there.

以上、実施形態を参照して本願発明を説明したが、本願発明は、上記の実施形態に限定されるものではない。本願発明の構成や詳細には、本願発明の技術的範囲内で当業者が理解し得る様々な変更をすることができる。   While the present invention has been described with reference to the embodiments, the present invention is not limited to the above embodiments. Various changes that can be understood by those skilled in the art can be made to the configuration and details of the present invention within the technical scope of the present invention.

例えば、図４に図示されているように、外側スイッチ及び内側スイッチとして機能するＦＥＴＱ１〜Ｑ４として、ＮチャンネルＦＥＴの代わりにＰチャンネルＦＥＴを使用してもよい。この場合、ＰチャンネルＦＥＴＱ１の内部ダイオードについてはＰチャンネルＦＥＴＱ２から出力端Ｙ＿Ａに向かう方向が順方向になり、ＰチャンネルＦＥＴＱ２の内部ダイオードについてはＰチャンネルＦＥＴＱ１から共通出力端Ｘに向かう方向が順方向になるように、ＰチャンネルＦＥＴＱ１、Ｑ２が接続される。ＰチャンネルＦＥＴＱ３、Ｑ４についても同様である。加えて、ＰチャンネルＦＥＴＱ１、Ｑ３のゲートを駆動するドライバ１２Ａ、１２ＢのトランジスタＱ５及びＰチャンネルＦＥＴＱ２、Ｑ４のゲートを駆動するドライバ１３Ａ、１３ＢのトランジスタＱ６としてＰＮＰトランジスタが使用される。このような構成でも図１の電源システムと同様に動作することは、当業者は容易に理解できよう。   For example, as shown in FIG. 4, P-channel FETs may be used instead of N-channel FETs as FETs Q1 to Q4 that function as outer switches and inner switches. In this case, for the internal diode of the P channel FET Q1, the direction from the P channel FET Q2 to the output terminal Y_A is the forward direction, and for the internal diode of the P channel FET Q2, the direction from the P channel FET Q1 to the common output terminal X is the forward direction. P-channel FETs Q1 and Q2 are connected so that The same applies to the P-channel FETs Q3 and Q4. In addition, PNP transistors are used as the transistors Q5 of the drivers 12A and 12B that drive the gates of the P-channel FETs Q1 and Q3 and the transistors Q6 of the drivers 13A and 13B that drive the gates of the P-channel FETs Q2 and Q4. Those skilled in the art can easily understand that such a configuration operates in the same manner as the power supply system of FIG.

また、過電圧検出回路１４Ａ、１４Ｂのうち、共通出力端Ｘの過電圧を検出するための回路部分（即ち、抵抗素子Ｒ７、Ｒ８、及びコンパレータＺ２）は、電源システムにおいて一つだけ設けられてもよい。この場合、コンパレータＺ２から出力される出力信号が、電源回路１１Ａ、１１Ｂのそれぞれに供給され、制御信号Ｓ２Ａ、Ｓ２Ｂとして使用される。   Further, of the overvoltage detection circuits 14A and 14B, only one circuit portion (that is, the resistance elements R7 and R8 and the comparator Z2) for detecting the overvoltage at the common output terminal X may be provided in the power supply system. . In this case, the output signal output from the comparator Z2 is supplied to each of the power supply circuits 11A and 11B and used as the control signals S2A and S2B.

更に、本発明において、並列に接続される電源回路の数が２に限定されないことは、当業者には自明的であろう。   Furthermore, it will be obvious to those skilled in the art that the number of power supply circuits connected in parallel is not limited to two in the present invention.

１Ａ、１Ｂ：電源装置
２：負荷
１１Ａ、１１Ｂ：電源回路
１２Ａ、１２Ｂ、１３Ａ、１３Ｂ：ドライバ
１４Ａ、１４Ｂ：過電圧検出回路 1A, 1B: Power supply device 2: Load 11A, 11B: Power supply circuit 12A, 12B, 13A, 13B: Driver 14A, 14B: Overvoltage detection circuit

Claims (4)

負荷が接続される共通出力端に接続された複数の電源装置
を備え、
前記複数の電源装置のそれぞれは、
出力電圧を出力端から出力する電源回路と、
前記電源回路の前記出力端と前記共通出力端の間に接続された第１ＦＥＴと、
前記電源回路の前記出力端と前記第１ＦＥＴの間に前記第１ＦＥＴと直列に接続された第２ＦＥＴと、
前記第１ＦＥＴと前記第２ＦＥＴとを制御する制御回路部
とを備え、
前記第１ＦＥＴ及び前記第２ＦＥＴは、前記第１ＦＥＴの内部ダイオードについては前記第２ＦＥＴから前記共通出力端に向かう方向が順方向であるように、且つ、前記第２ＦＥＴの内部ダイオードについては前記第１ＦＥＴから前記出力端に向かう方向が順方向であるように、接続され、
前記制御回路部は、前記共通出力端の電圧が第１基準電圧を超えたことに応答して前記第１ＦＥＴをターンオフし、且つ、前記出力端の電圧が前記第１基準電圧よりも高い第２基準電圧を超えたことに応答して前記第２ＦＥＴをターンオフする
電源システム。 A plurality of power supply devices connected to a common output terminal to which a load is connected;
Each of the plurality of power supply devices
A power supply circuit that outputs the output voltage from the output terminal;
A first FET connected between the output terminal and the common output terminal of the power supply circuit;
A second FET connected in series with the first FET between the output terminal of the power supply circuit and the first FET ;
And a control circuit unit for controlling said said first 1FET second FET 42,
The first FET and the second FET have a forward direction from the second FET to the common output terminal with respect to the internal diode of the first FET, and from the first FET with respect to the internal diode of the second FET. Connected so that the direction toward the output end is a forward direction;
The control circuit unit turns off the first FET in response to the voltage of the common output terminal exceeding the first reference voltage, and the second voltage of the output terminal is higher than the first reference voltage. A power supply system that turns off the second FET in response to exceeding a reference voltage . 請求項１に記載の電源システムであって、
前記制御回路部は、前記共通出力端の電圧が第１基準電圧を超え、且つ、前記出力端の電圧が前記第２基準電圧を超えたときに前記第２ＦＥＴをターンオフする
電源システム。 The power supply system according to claim 1 ,
The control circuit unit turns off the second FET when the voltage at the common output terminal exceeds a first reference voltage and the voltage at the output terminal exceeds the second reference voltage. 請求項２に記載の電源システムであって、
前記制御回路部は、前記出力端の電圧が前記第２基準電圧を超えたときに前記電源回路の動作を停止させる
電源システム。 The power supply system according to claim 2 ,
The control circuit unit is a power supply system that stops the operation of the power supply circuit when the voltage at the output terminal exceeds the second reference voltage. 負荷が接続される共通出力端に接続された複数の電源装置を備え、前記複数の電源装置のそれぞれが、出力電圧を出力端から出力する電源回路と、前記電源回路の前記出力端と前記共通出力端の間に接続された第１ＦＥＴと、前記電源回路の前記出力端と前記第１ＦＥＴの間に前記第１ＦＥＴと直列に接続された第２ＦＥＴとを備え、前記第１ＦＥＴ及び前記第２ＦＥＴが、前記第１ＦＥＴの内部ダイオードについては前記第２ＦＥＴから前記共通出力端に向かう方向が順方向であるように、且つ、前記第２ＦＥＴの内部ダイオードについては前記第１ＦＥＴから前記出力端に向かう方向が順方向であるように接続された電源システムの動作方法であって、
前記共通出力端の電圧を検出するステップと、
前記出力端の電圧を検出するステップと、
前記共通出力端の電圧に応答して前記第１ＦＥＴのオンオフを制御するステップと、
前記出力端の電圧に応答して前記第２ＦＥＴのオンオフを制御するステップ
とを具備し、
前記第１ＦＥＴのオンオフを制御するステップでは、前記第１ＦＥＴが、前記共通出力端の電圧が第１基準電圧を超えたことに応答してターンオフされ、
前記出力端の電圧に応答して前記第２ＦＥＴのオンオフを制御するステップでは、前記第２ＦＥＴが、前記出力端の電圧が前記第１基準電圧よりも高い第２基準電圧を超えたことに応答してターンオフされる
電源システムの動作方法。 A plurality of power supply devices connected to a common output end to which a load is connected; each of the plurality of power supply devices outputs a power voltage from an output end; and the output end of the power supply circuit is common to the output end A first FET connected between the output terminals, and a second FET connected in series with the first FET between the output terminal of the power supply circuit and the first FET , the first FET and the second FET, For the internal diode of the first FET, the direction from the second FET to the common output terminal is the forward direction, and for the internal diode of the second FET, the direction from the first FET to the output terminal is the forward direction. A method of operating a power supply system connected to be
Detecting a voltage of the common output terminal;
Detecting the voltage at the output end;
Controlling on / off of the first FET in response to the voltage of the common output terminal;
Controlling on / off of the second FET in response to a voltage of the output terminal ,
In the step of controlling on / off of the first FET, the first FET is turned off in response to the voltage of the common output terminal exceeding a first reference voltage,
In the step of controlling on / off of the second FET in response to the voltage of the output terminal, the second FET responds to the fact that the voltage of the output terminal exceeds a second reference voltage higher than the first reference voltage. How the power system is turned off .
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US10038427B2 (en) * 2012-10-17 2018-07-31 Qualcomm Incorporated Power path switching in an electronic device including a plurality of charging ports
JP6133580B2 (en) * 2012-11-28 2017-05-24 Ｎｅｃプラットフォームズ株式会社 Transistor drive control circuit, transistor drive control system, and transistor drive control method
JP6029520B2 (en) * 2013-04-05 2016-11-24 三菱電機株式会社 Power supply monitoring apparatus and power supply monitoring method

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2872365B2 (en) * 1990-07-18 1999-03-17 旭化成工業株式会社 Rechargeable power supply
JPH05207657A (en) * 1992-01-27 1993-08-13 Kokusai Electric Co Ltd Duplex dc power supply circuit
JPH1027030A (en) * 1996-07-11 1998-01-27 Sony Corp Redundant stabilized power unit
JP3940508B2 (en) * 1998-11-20 2007-07-04 株式会社東芝 Secondary battery protection circuit device
JP4679072B2 (en) * 2004-05-11 2011-04-27 パナソニック株式会社 Battery pack and power supply
JP5012081B2 (en) * 2007-02-22 2012-08-29 株式会社ニコン Power supply device, camera and camera system

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