JP5468761B2 - Semiconductor device, wafer structure, and method of manufacturing semiconductor device - Google Patents
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Description
本発明は、半導体装置、ウエハ構造体および半導体装置の製造方法に関し、特にIII族窒化物半導体を用いた半導体装置、ウエハ構造体および半導体装置の製造方法に関する。 The present invention relates to a semiconductor device, a wafer structure, and a method for manufacturing the semiconductor device, and more particularly to a semiconductor device using a group III nitride semiconductor, a wafer structure, and a method for manufacturing the semiconductor device.
従来、AlxInyGa1−x−yAsuPvN1−u−v(ただし、0≦x≦1、0≦y≦1、x+y≦1、0≦u≦1、0≦v≦1、u+v<1)で表される窒化物系化合物半導体、例えばGaN系化合物半導体を用いた電界効果トランジスタ等の電子デバイスは、400℃近い高温環境下においても安定して動作することが可能な固体デバイスとして注目されている。 Conventionally, Al x In y Ga 1- x-y As u P v N 1-u-v ( however, 0 ≦ x ≦ 1,0 ≦ y ≦ 1, x + y ≦ 1,0 ≦ u ≦ 1,0 ≦ v An electronic device such as a field effect transistor using a nitride compound semiconductor represented by ≦ 1, u + v <1), for example, a GaN compound semiconductor, can operate stably even in a high temperature environment close to 400 ° C. Is attracting attention as a solid device.
ただし、GaN系化合物半導体は、シリコン(Si)やヒ化ガリウム(GaAs)などとは異なり、比較的大口径の単結晶基板を作製することが困難である。そこで近年では、例えばシリコンカーバイト(SiC)、サファイア、ZnOまたはSiなどのような材料からなる基板(以下、これを支持基板という)にGaN系化合物半導体層をエピタキシャル成長し、これにより作製された積層基板を用いて電子デバイスを製造する技術が用いられている。特にSiを材料とした基板は、比較的大口径の基板を安価で入手できるため、GaN系化合物半導体層を用いた電子デバイス用の支持基板として広く用いられている。 However, unlike silicon (Si) or gallium arsenide (GaAs), it is difficult for a GaN-based compound semiconductor to produce a single crystal substrate having a relatively large diameter. Therefore, in recent years, for example, a GaN-based compound semiconductor layer is epitaxially grown on a substrate made of a material such as silicon carbide (SiC), sapphire, ZnO, or Si (hereinafter referred to as a support substrate), and a laminate formed thereby. A technique for manufacturing an electronic device using a substrate is used. In particular, a substrate made of Si is widely used as a support substrate for an electronic device using a GaN-based compound semiconductor layer because a substrate having a relatively large diameter can be obtained at a low cost.
しかしながら、SiとGaNとでは、格子定数および熱膨張係数に非常に大きな差がある。このため、Si基板上にGaN層を直接エピタキシャル成長させると、GaN層に比較的大きな引っ張り歪みが内在してしまう。この引っ張り歪みは、GaN層をエピタキシャル成長させたSi基板全体に凹形状の反りを発生させたり結晶性を悪化させたりなどの不具合を生じさせる要因となる。また、内在する引っ張り歪みが大きいと、GaN層にクラックを生じさせる場合もある。そこで従来では、Si基板とGaN層との間に歪み緩和層としてのバッファ層を設けることで、内在する引っ張り歪みの低減を図っていた(例えば以下に示す特許文献1または2参照)。 However, Si and GaN have very large differences in lattice constants and thermal expansion coefficients. For this reason, when the GaN layer is directly epitaxially grown on the Si substrate, a relatively large tensile strain is inherent in the GaN layer. This tensile strain becomes a factor that causes problems such as generation of concave warpage and deterioration of crystallinity in the entire Si substrate on which the GaN layer is epitaxially grown. Further, if the inherent tensile strain is large, a crack may be generated in the GaN layer. Therefore, conventionally, a buffer layer as a strain relaxation layer is provided between the Si substrate and the GaN layer to reduce the inherent tensile strain (for example, see Patent Document 1 or 2 shown below).
ところで、近年では、高温環境下で安定した動作が可能なことや高速動作が可能なことなどの理由から、エピタキシャル成長したGaN系化合物半導体層を活性層として用いた電子デバイスを利用して電源デバイスを作製する技術が注目されている。ここで、電子デバイスを利用して電源デバイスを作製する上で重要となるファクタの1つとして、電子デバイスの高耐圧化が存在する。 By the way, in recent years, a power supply device has been developed using an electronic device using an epitaxially grown GaN-based compound semiconductor layer as an active layer for reasons such as being capable of stable operation at high temperatures and capable of high-speed operation. The technology to produce is drawing attention. Here, as one of the important factors in manufacturing a power supply device using an electronic device, there is an increase in the withstand voltage of the electronic device.
しかしながら、格子定数やコスト面などから使い勝手のよいSi基板は、例えばサファイア基板などと比較して抵抗が低い。このため、Si基板を用いた電子デバイスを高耐圧化するためには、Si基板上に形成するエピタキシャル層の総層厚を大きくして電界集中を緩和する必要がある。ただし、このエピタキシャル層の総層厚を大きくすると、エピタキシャル層全体の剛性が高くなるため、Si基板とエピタキシャル層とからなる積層基板に内在する引っ張り歪みが増加してしまうという問題が発生する。 However, a Si substrate that is easy to use in terms of lattice constant and cost has a lower resistance than, for example, a sapphire substrate. For this reason, in order to increase the withstand voltage of an electronic device using a Si substrate, it is necessary to increase the total thickness of the epitaxial layers formed on the Si substrate to alleviate electric field concentration. However, when the total thickness of the epitaxial layer is increased, the rigidity of the entire epitaxial layer is increased, which causes a problem that the tensile strain inherent in the laminated substrate composed of the Si substrate and the epitaxial layer increases.
一方で、電子デバイスにおいては、動作時に素子が発熱するため、この熱を効率的に外部に逃がすことで素子温度が過剰に上昇しないようにする必要がある。そこで従来では、ウエハプロセス終了後、ウエハの基板を研磨して薄くすることで、デバイスの熱抵抗を下げて放熱効率を向上することが行なわれている。 On the other hand, in an electronic device, since an element generates heat during operation, it is necessary to prevent the element temperature from excessively rising by efficiently releasing this heat to the outside. Therefore, conventionally, after the wafer process is completed, the substrate of the wafer is polished and thinned to reduce the thermal resistance of the device and improve the heat dissipation efficiency.
しかしながら、Si基板上にGaN系化合物半導体層をエピタキシャル成長した半導体ウエハでは、上述したように内在する引っ張り歪みが大きい。このため、基板を薄く研磨するとエピタキシャル層とSi基板との応力のバランスが崩れてしまい、ウエハにクラックが発生してしまうという問題を引き起こす場合がある。このような問題は、個片化後のデバイスの歩留りや信頼性を大きく低下させる要因となるため、解決する必要がある。 However, in a semiconductor wafer obtained by epitaxially growing a GaN-based compound semiconductor layer on a Si substrate, the inherent tensile strain is large as described above. For this reason, when the substrate is thinly polished, the balance of stress between the epitaxial layer and the Si substrate is lost, which may cause a problem that a crack occurs in the wafer. Such a problem is a factor that greatly lowers the yield and reliability of the device after singulation, and needs to be solved.
このように、Si基板上にGaN系化合物半導体層をエピタキシャル成長した積層基板を用いて作製された電子デバイスでは、積層基板に内在する引っ張り歪みによるクラック等の発生防止と放熱効率の向上とがトレードオフの関係にあるため、従来技術では両者を両立させることが困難であるという問題が存在した。 As described above, in an electronic device manufactured using a multilayer substrate in which a GaN-based compound semiconductor layer is epitaxially grown on a Si substrate, there is a trade-off between prevention of cracks due to tensile strain inherent in the multilayer substrate and improvement of heat dissipation efficiency. Therefore, the conventional technique has a problem that it is difficult to make both compatible.
また、このような問題は、Si基板に限らず、SiCやサファイアやZnOなど、エピタキシャル成長させる層と異なる格子定数及び/又は熱膨張係数を持つ材料よりなる基板(以下、異種基板という)を用いた場合でも、同様に発生する問題である。 In addition, such a problem is not limited to the Si substrate, but a substrate made of a material having a lattice constant and / or a thermal expansion coefficient different from that of the layer to be epitaxially grown, such as SiC, sapphire, or ZnO (hereinafter referred to as a heterogeneous substrate) is used. Even in this case, the problem occurs in the same manner.
そこで本発明は、上記の問題に鑑みてなされたものであり、異種基板を用いた半導体装置および半導体装置の製造方法であって、放熱効率を向上し且つ歩留りや信頼性の低下を防止することが可能な半導体装置、ウエハ構造体および半導体装置の製造方法を提供することを目的とする。 Therefore, the present invention has been made in view of the above problems, and is a semiconductor device using a heterogeneous substrate and a method for manufacturing the semiconductor device, which improves heat dissipation efficiency and prevents a decrease in yield and reliability. An object of the present invention is to provide a semiconductor device, a wafer structure, and a method for manufacturing the semiconductor device.
かかる目的を達成するために、本発明による半導体装置は、裏面に凹部が形成された支持基板と、前記支持基板における前記裏面と反対側の上面上に成長された化合物半導体層と、該化合物半導体層の上方または側方に互いに離間して形成された2つの電極と、を含む半導体素子と、を備え、前記化合物半導体層が、前記支持基板に対して格子定数および熱膨張係数のうち少なくとも1つが異なり、前記凹部が、前記支持基板の厚み方向から見て少なくとも前記2つの電極で挟まれた領域を内包する領域に形成されていることを特徴としている。 In order to achieve such an object, a semiconductor device according to the present invention includes a support substrate having a recess formed on the back surface, a compound semiconductor layer grown on the top surface of the support substrate opposite to the back surface, and the compound semiconductor. A semiconductor element including two electrodes formed above or laterally apart from each other, wherein the compound semiconductor layer has at least one of a lattice constant and a thermal expansion coefficient with respect to the support substrate. In other words, the recess is formed in a region including at least a region sandwiched between the two electrodes when viewed from the thickness direction of the support substrate.
上記した本発明による半導体装置は、前記凹部が、前記支持基板における個片化面が形成された部分の厚み方向の厚さに対して8割以上の深さを有することを特徴としている。 The semiconductor device according to the present invention described above is characterized in that the concave portion has a depth of 80% or more with respect to the thickness in the thickness direction of the portion where the singulated surface is formed in the support substrate.
上記した本発明による半導体装置は、前記支持基板の下面に設けられ、前記凹部に嵌合する凸部を有するリードフレームを備えたことを特徴としている。 The semiconductor device according to the present invention described above includes a lead frame provided on the lower surface of the support substrate and having a convex portion that fits into the concave portion.
上記した本発明による半導体装置は、前記半導体素子が、MOSFET、HEMTおよびSBDのうち少なくとも1つを含むことを特徴としている。 The semiconductor device according to the present invention described above is characterized in that the semiconductor element includes at least one of MOSFET, HEMT, and SBD.
上記した本発明による半導体装置は、前記化合物半導体層が、GaN、AlGaN、BAlGaN、InGaN、GaAs、InPおよびSeGeのうち少なくとも1つを含むことを特徴としている。 The semiconductor device according to the present invention described above is characterized in that the compound semiconductor layer contains at least one of GaN, AlGaN, BAlGaN, InGaN, GaAs, InP, and SeGe.
また、本発明によるウエハ構造体は、化合物半導体層と該化合物半導体層の上方または側方に互いに離間して形成された2つの電極とを含む半導体素子がそれぞれ1以上形成された素子形成領域と、前記素子形成領域間に配置された素子分離領域と、を備えたウエハ構造体であって、前記素子形成領域における前記半導体素子が形成された素子形成面と反対側の面に、該素子形成面上から見て少なくとも前記2つの電極で挟まれた領域を内包する領域に凹部が形成されていることを特徴としている。 In addition, the wafer structure according to the present invention includes an element formation region in which one or more semiconductor elements each including a compound semiconductor layer and two electrodes formed apart from each other above or on the side of the compound semiconductor layer are formed. And an element isolation region disposed between the element formation regions, wherein the element formation is formed on a surface of the element formation region opposite to the element formation surface on which the semiconductor element is formed. A recess is formed in a region including at least a region sandwiched between the two electrodes when viewed from above.
上記した本発明によるウエハ構造体は、前記凹部が、前記素子分離領域下以外に形成されていることを特徴としている。 The above-described wafer structure according to the present invention is characterized in that the concave portion is formed other than under the element isolation region.
また、本発明による半導体装置の製造方法は、複数の素子形成領域と前記各素子形成領域を区画する素子分離領域とを含む支持基板を前記素子分離領域で切断することで半導体装置を個片化する個片化工程を含む半導体装置の製造方法であって、前記支持基板の上面上に成長された化合物半導体層と該化合物半導体層の上方または側方に互いに離間して形成された2つの電極とを含む半導体素子を前記素子形成領域に形成する素子形成工程と、前記支持基板の裏面における前記素子分離領域下以外の領域に、該支持基板の厚み方向から見て少なくとも前記2つの電極で挟まれた領域を内包する凹部を形成する凹部形成工程と、を含むことを特徴としている。 According to another aspect of the present invention, there is provided a method for manufacturing a semiconductor device, wherein a semiconductor substrate is separated into pieces by cutting a support substrate including a plurality of element formation regions and element isolation regions that partition the element formation regions. A method of manufacturing a semiconductor device, comprising: a step of dividing a semiconductor device, wherein the compound semiconductor layer grown on the upper surface of the support substrate and two electrodes formed on or apart from the compound semiconductor layer are spaced apart from each other An element forming step of forming a semiconductor element including the element in the element forming region and a region other than under the element isolation region on the back surface of the support substrate between at least the two electrodes when viewed from the thickness direction of the support substrate. A recess forming step of forming a recess containing the region formed.
また、本発明による半導体装置の製造方法は、複数の素子形成領域と前記各素子形成領域を区画する素子分離領域とを含む支持基板を前記素子分離領域で切断することで半導体装置を個片化する個片化工程を含む半導体装置の製造方法であって、前記支持基板の裏面における前記素子分離領域下以外の領域に凹部を形成する凹部形成工程と、前記支持基板の上面上に成長された化合物半導体層と該化合物半導体層の上方または側方に互いに離間して形成された2つの電極とを含む半導体素子を前記素子形成領域に形成する素子形成工程と、を含み、前記2つの電極が、前記支持基板の厚み方向から見て前記凹部に内包される領域に形成されることを特徴としている。 According to another aspect of the present invention, there is provided a method for manufacturing a semiconductor device, wherein a semiconductor substrate is separated into pieces by cutting a support substrate including a plurality of element formation regions and element isolation regions that partition the element formation regions. A method for manufacturing a semiconductor device, comprising: a step of forming a concave portion in a region other than under the element isolation region on the back surface of the support substrate; and a step of growing on the upper surface of the support substrate. Forming a semiconductor element in the element formation region, the semiconductor element including a compound semiconductor layer and two electrodes formed on or above the side of the compound semiconductor layer so as to be spaced apart from each other, the two electrodes comprising: The support substrate is formed in a region included in the recess as viewed from the thickness direction of the support substrate.
上記した本発明による前記凹部の深さが、前記支持基板における個片化面が形成された部分の厚み方向の厚さの8割以上であることを特徴としている。 The depth of the concave portion according to the present invention is 80% or more of the thickness in the thickness direction of the portion where the individualized surface is formed on the support substrate.
本発明によれば、化合物半導体層におけるチャネル形成領域として機能する2つの電極で挟まれた領域下に支持基板を薄くする凹部が形成されるため、動作時にチャネル形成領域で発生した熱を支持基板裏面から効率的に放熱することが可能となる。また、この凹部が形成されていない領域は、支持基板の厚さが確保されているため、エピタキシャル層である化合物半導体層と異種基板である支持基板との応力のバランスが崩れることを防止できる。これにより、放熱効率を向上し且つ歩留りや信頼性の低下を防止することが可能な半導体装置および半導体装置の製造方法を実現することができる。 According to the present invention, since the recess for thinning the support substrate is formed under the region between the two electrodes functioning as the channel formation region in the compound semiconductor layer, the heat generated in the channel formation region during operation is supported by the support substrate. It is possible to efficiently dissipate heat from the back surface. In addition, since the thickness of the support substrate is secured in the region where the recess is not formed, it is possible to prevent the balance of stress between the compound semiconductor layer that is an epitaxial layer and the support substrate that is a different substrate from being lost. As a result, it is possible to realize a semiconductor device and a method for manufacturing the semiconductor device that can improve heat dissipation efficiency and prevent a decrease in yield and reliability.
以下、本発明を実施するための最良の形態を図面と共に詳細に説明する。なお、以下の説明において、各図は本発明の内容を理解でき得る程度に形状、大きさ、および位置関係を概略的に示してあるに過ぎず、従って、本発明は各図で例示された形状、大きさ、および位置関係のみに限定されるものではない。また、各図では、構成の明瞭化のため、断面におけるハッチングの一部が省略されている。さらに、後述において例示する数値は、本発明の好適な例に過ぎず、従って、本発明は例示された数値に限定されるものではない。 Hereinafter, the best mode for carrying out the present invention will be described in detail with reference to the drawings. In the following description, each drawing only schematically shows the shape, size, and positional relationship to the extent that the contents of the present invention can be understood. Therefore, the present invention is illustrated in each drawing. It is not limited to only the shape, size, and positional relationship. Moreover, in each figure, a part of hatching in a cross section is abbreviate | omitted for clarification of a structure. Furthermore, the numerical values exemplified below are merely preferred examples of the present invention, and therefore the present invention is not limited to the illustrated numerical values.
<実施の形態1>
以下、本発明の実施の形態1による半導体装置100を、図面を用いて詳細に説明する。
<Embodiment 1>
Hereinafter, the
(構成)
図1Aは本実施の形態による半導体装置100を個片化する前のウエハ1の概略構成を示す上視図であり、図1Bは図1Aに示すウエハ1に作り込まれた個片化前の複数の半導体装置100の1つの概略構成を拡大した拡大図である。また、図2は、図1BにおけるA−A’断面の層構造を示す模式図である。図3は、チップに個片化した半導体装置100をリードフレーム120に実装したものの断面図である。なお、図3では図2に対応する断面を示す。
(Constitution)
FIG. 1A is a top view showing a schematic configuration of a wafer 1 before the
図1Aに示すように、ウエハ1には、ウエハプロセス技術を用いて複数の半導体装置100が2次元的に配列した状態で形成されている。各半導体装置100は、これに含まれるMOSFETなどの半導体素子が形成される素子形成領域AR1と、隣接する素子形成領域AR1を電気的に分離する素子分離領域FR1と、を備える。
As shown in FIG. 1A, a plurality of
また、図1Bに示すように、ウエハ1において、縦または横に隣接する素子形成領域AR1間の素子分離領域FR1には、各半導体装置100を個片化する際の切断部分となるスクライブ領域SRが設定されている。本実施の形態では、スクライブ領域SRを所定のダイシングラインDLに沿って例えばダイシングブレードやレーザカッターなどを用いて切断することで、各半導体装置100をチップに個片化する。
Further, as shown in FIG. 1B, in the wafer 1, in the element isolation region FR1 between the element formation regions AR1 that are adjacent vertically or horizontally, a scribe region SR that becomes a cut portion when each
本実施の形態では、例として、素子分離領域FR1の幅を300μm程度とし、スクライブ領域SRの幅を50〜100μm程度とする。また、素子形成領域AR1の長手方向(例えば形成される素子のチャネル長方向)の長さを7mm程度とし、短手方向の長さを3.5mm程度とする。ただし、これに限定されるものではない。例えばスクライブ領域SRは、素子分離領域FR1と同一の領域であってもよい。また、ダイシングにより除去される幅、すなわちダイシングブレードの幅やレーザカッターのスポット径などは、スクライブ領域SRと同一の幅である必要はなく、スクライブ領域SRよりも小さければよい。 In the present embodiment, as an example, the width of the element isolation region FR1 is about 300 μm, and the width of the scribe region SR is about 50 to 100 μm. The length of the element formation region AR1 in the longitudinal direction (for example, the channel length direction of the element to be formed) is about 7 mm, and the length in the short direction is about 3.5 mm. However, it is not limited to this. For example, the scribe region SR may be the same region as the element isolation region FR1. In addition, the width removed by dicing, that is, the width of the dicing blade, the spot diameter of the laser cutter, and the like do not have to be the same width as the scribe region SR, but may be smaller than the scribe region SR.
また、少なくとも半導体装置100の駆動部分であるチャネル形成領域CR1の下の領域には、後述するシリコン基板101(図2参照)を基板裏面(素子形成面と反対側の面)から彫り込むことで形成された凹部DP1が存在する。すなわち、本実施の形態では、少なくともチャネル形成領域CR1下のシリコン基板101が、個片化時の切断部分であるスクライブ領域SRのシリコン基板101よりも薄厚化されている。半導体装置100の駆動部分であるチャネル形成領域CR1は、半導体装置100の動作時に発熱する部分である。そこで、本実施の形態のようにチャネル形成領域CR1下のシリコン基板101を薄厚化する。これにより、薄厚化された部分におけるシリコン基板101の熱抵抗を低減することが可能となるため、チャネル形成領域CR1で発生した熱をシリコン基板101を介して基板裏面から効率良く放熱することが可能となる。
Further, a silicon substrate 101 (see FIG. 2), which will be described later, is engraved from the back surface of the substrate (the surface opposite to the element formation surface) in at least the region below the channel formation region CR1, which is the drive portion of the
この凹部DP1は、必ずしもチャネル形成領域CR1下の領域全体に形成されている必要はなく、チャネル形成領域CR1下の一部にでも形成されていれば、チャネル形成領域CR1で発生した熱の放熱効果を向上することが可能である。 The recess DP1 does not necessarily have to be formed in the entire region under the channel formation region CR1, and if it is also formed in a part under the channel formation region CR1, the heat dissipation effect of the heat generated in the channel formation region CR1. It is possible to improve.
ここで、1つの素子形成領域AR1に形成される半導体素子(本説明ではMOSFET100A)は、1つに限られるものではない。例えば図1Bに示すように、共通のソース電極パッドPSに接続された櫛歯状に連なる複数のソース電極108sと、同じく共通のドレイン電極パッドPDに接続された櫛歯状に連なる複数のドレイン電極108dと、が噛み合うように対向することで、並列に接続された複数のMOSFETが1つの素子形成領域AR1に形成されてもよい。この場合、各MOSFETのソース・ドレイン間上には、共通又は独立したゲート電極パッドPGに接続されたゲートが形成される。なお、各パッド(PS、PD、PG)の長手方向の幅は、例えば200μ程度とすることができる。
Here, the number of semiconductor elements (
このように複数の半導体素子が1つの素子形成領域AR1に形成される場合、例えば配列する複数の半導体素子のうち最外に配置された半導体素子のチャネル形成領域の外側を結んでなる領域を1つのチャネル形成領域と見なし、このチャネル形成領域下に凹部DP1を形成することが好ましい。なお、以下では、説明の簡略化のため、1つのMOSFET100Aが形成された半導体装置100を例に挙げる。
When a plurality of semiconductor elements are formed in one element formation region AR1 as described above, for example, a region formed by connecting the outside of the channel formation region of the semiconductor element arranged at the outermost position among the plurality of arranged semiconductor elements is 1 It is preferable to consider the two channel forming regions and form the recess DP1 under the channel forming region. In the following, for simplicity of explanation, the
各素子形成領域AR1の層構造は、図2に示すように、例えば、シリコン基板101に形成されたバッファ層102上に、動作時にチャネル層として機能するp型半導体層103と、ヘテロ接合界面を形成することでキャリアとして利用することができる2次元電子ガスを発生させるキャリア走行層104およびキャリア供給層105と、MOS(Metal Oxide Semiconductor)構造を構成するp型半導体層103上のゲート絶縁膜106およびゲート電極107と、ゲート電極107を挟む2つの領域に形成されたソース電極108sおよびドレイン電極108dと、を含み、これにより、各素子形成領域AR1に1つのMOSFET100Aが形成される。
As shown in FIG. 2, the layer structure of each element formation region AR1 includes, for example, a p-
また、隣接する半導体装置100間、すなわち素子分離領域FR1には、MOSFET100Aを電気的に分離するための構成としてトレンチTR1が形成されている。このトレンチTR1は、例えばシリコン基板101の上層にまで到達する。さらに、MOSFET100Aが形成された素子形成領域AR1には、素子分離領域FR1のトレンチTR1内部にまで延在する層間絶縁膜109が形成される。層間絶縁膜109には、ゲート電極107、ソース電極108s及びドレイン電極108dをそれぞれ露出させる開口が形成され、この開口内から層間絶縁膜109上の一部にかけて、各電極(107、108s及び108d)をそれぞれ層間絶縁膜109上に電気的に引き出すメタル層110が形成される。さらにまた、メタル層110が形成された層間絶縁膜109上には、下層のMOSFET100A等を保護するためのパッシベーション膜111が形成される。
A trench TR1 is formed between the
上記のような構成を備える半導体装置100において、チャネル形成領域CR1として機能する領域は、図2に示すように、主として、MOSFET100Aのソース電極108sとドレイン電極108dとに挟まれた領域下に位置するp型半導体層103、キャリア走行層104および/またはキャリア供給層105である。この領域は、言い換えれば、ソース電極108sからドレイン電極108dにかけての電流パスが形成される領域であって、半導体装置100の駆動部分である。したがって、本実施の形態では、シリコン基板101の厚み方向から見て少なくともソース電極108sおよびドレイン電極108dで挟まれた領域を内包する領域にシリコン基板101を薄厚化する凹部DP1を形成する。
In the
ただし、このシリコン基板101を薄厚化する凹部DP1は、図示されているように、凹部の底部から凹部の開口部に向けて拡大しているので、凹部の形成が容易である。また、少なくともダイシング時に除去される部分には形成されない。これは例えば、ダイシング時にダイシングブレード等が押し付けられる切断部分を支持しておくためや、ダイシングの際に発生する振動や熱などのストレスに対するウエハ1の剛性又は耐性を確保するためや、ダイシング時にウエハ1を固定しておくダイシングシートDSとの接着面(ウエハ1裏面)を確保するため、などである。なお、ダイシング時に除去される切断部分は、ウエハ1のダイシングテーブル上における位置ずれや、ダイシングブレードの位置ずれ又はレーザカッターの光軸ずれなどの要因から、ウエハ1における確約された領域とはならない。そこで、本実施の形態では、スクライブ領域SRを切断予定部分よりも幅広に設定しておき、凹部DP1がスクライブ領域SRに形成されないようにする。これにより、切断部分が予定しておいた切断部分と多少ずれた場合でも、切断部分が凹部DP1に達してウエハ1の剛性やダイシングテープとの接着性などが低下してしまうことを防止できる。
However, since the recess DP1 for thinning the
このように、本実施の形態による個片化前のウエハ1は、半導体装置100の活性領域(チャネル形成領域CR1)の下に、シリコン基板101を薄厚化する溝状の凹部DP1を備える。個片化時には、凹部DP1の外側かつMOSFET100Aの外側の部分に設定されたスクライブ領域SRを切断する。この結果、個片化された半導体装置100は、外周部分においては厚いシリコン基板101のままであり、活性領域(チャネル形成領域CR1)下においてはシリコン基板101が薄くされた構成を備える。これにより、エピタキシャル層であるp型半導体層103、キャリア走行層104及び/またはキャリア供給層105と異種基板であるシリコン基板101との応力のバランスの崩れを低減することが可能となるため、ウエハ1にクラック等が発生して半導体装置100の歩留まりや信頼性が劣化することを防止できる。
As described above, the wafer 1 before being singulated according to the present embodiment includes the groove-shaped recess DP1 for thinning the
チップに個片化された半導体装置100の裏面には、図3に示すように、銅(Cu)などの金属製のリードフレーム120が半田などによってボンディングされる。また、リードフレーム120がボンディングされた半導体装置100は、必要な配線を施された後に樹脂130によってモールドされる。リードフレーム120は、突起状の凸部121を備え、この凸部121が凹部DP1と嵌合するように半導体装置100裏面に貼り合わされる。このリードフレーム120は放熱板としても機能する。従って、本実施の形態では、半導体装置100の発熱部分であるチャネル形成領域CR1下の薄くなったシリコン基板101直下に放熱板を備えることになり、熱抵抗を大きく低減することが可能である。
As shown in FIG. 3, a
上記において、支持基板には、上記したシリコン(111)基板101の他に、例えばサファイア基板やSiC基板やZnO基板など、種々の基板を適用することができる。また、シリコン基板101上のバッファ層102は、上層に成長させるp型半導体層103とシリコン基板101との特性差による相互作用を緩衝し、両者の接合強度を向上するための層である。このようなバッファ層102は、シリコン基板101上に膜厚が例えば50nm程度のAlN(窒化アルミニウム)層を形成し、これの上に膜厚が例えば5〜100nm程度のGaN層と膜厚が例えば1〜10nm程度のAlN層とよりなる積層膜を例えば20〜80層程度重ねることで形成することができる。ただし、本発明ではこの構成に限定されず、バッファ層102の上に形成する半導体層(本実施の形態ではp型半導体層103)の材料等によって種々変形されるものである。
In the above description, various substrates such as a sapphire substrate, a SiC substrate, and a ZnO substrate can be applied to the support substrate in addition to the silicon (111)
バッファ層102上のp型半導体層103は、例えばp型の不純物を含む半導体層であり、上述したように動作時にチャネルが形成されるチャネル形成領域CR1を含む層である。このようなp型半導体層103は、例えばGaNやAlGaNやBAlGaNやInGaNなどのIII族窒化物半導体や、その他GaAsやInPやSeGeなどのような化合物半導体など、支持基板として用いたシリコン基板101に対して格子定数および熱膨張係数のうち少なくとも1つが異なる種々の半導体を用いて形成することができる。本実施の形態では、GaN層を用いてp型半導体層を形成した場合を例に挙げる。また、本実施の形態では、p型の不純物としてマグネシウム(Mg)を用いた場合を例に挙げ、その濃度(Mg濃度)を例えば1×1017/cm3程度とする。
The p-
p型半導体層103上のキャリア走行層104およびキャリア供給層105は、いわゆるHEMT構造を形成する層であり、上述したように、ヘテロ接合界面を形成することで界面近傍であるキャリア走行層104上層に動作時にキャリアとして利用することが可能な2次元電子ガスを発生させる。本実施の形態では、キャリア走行層104として例えばアンドープのGaN(以下、un−GaNという)層を用い、キャリア供給層105として例えばアンドープのAlGaN(以下、un−AlGaNという)層を用いる。ただし、本発明はこれらに限定されず、ヘテロ接合界面を形成して2次元電子ガスを発生させることが可能な種々の化合物半導体積層膜を適用することが可能である。
The
p型半導体層103上のHEMT構造の一部(キャリア走行層104およびキャリア供給層105の一部)は除去されており、この除去部分におけるp型半導体層103上にゲート絶縁膜106およびゲート電極107が形成されている。この構成により、本実施の形態によるMOSFET100Aが、p型半導体層103とゲート絶縁膜106とゲート電極107とよりなるMOS構造を備える。本実施の形態では、ゲート絶縁膜106として例えばシリコン酸化膜を用い、また、ゲート電極107として例えばアルミニウム(Al)膜をチタニウム(Ti)膜で上下層からサンドウィッチした積層構造の金属膜を用いる。ただし、本発明はこれに限定されず、半導体装置100に組み込まれる半導体素子が例えばMIS(Metal Insulator Semiconductor)構造のFETであってもよい。したがって、ゲート絶縁膜106およびゲート電極107についても、種々の絶縁膜および導電体膜を用いることが可能である。
A part of the HEMT structure on the p-type semiconductor layer 103 (a part of the
キャリア供給層105上には、上述したように、ゲート電極107を挟む2つの領域に対をなすソース電極108sおよびドレイン電極108dが形成されている。本実施の形態において、ソース電極108sおよびドレイン電極108dには、例えば下層のTi膜と上層のAl膜とよりなる積層構造の金属膜を用いることができる。ただし、本発明ではこれに限定されず、例えば下層のキャリア供給層105とオーミック接合することが可能な種々の導電体を用いて形成することが可能である。
On the
また、半導体素子を覆う層間絶縁膜109は、例えばシリコン酸化膜などの絶縁膜を用いて形成することができる。さらに、層間絶縁膜109上およびこれのコンタクトホール内のメタル層110は、例えばTi膜とAl膜との積層構造を有する金属膜などを用いて形成することができる。さらにまた、これらを覆うパッシベーション膜111は、例えばシリコン窒化膜などの絶縁膜を用いて形成することができる。
The
また、チャネル形成領域CR1下の凹部DP1は、上記したMOSFET100Aを形成するためのウエハプロセス終了後に、両面リソグラフィ装置を用いて凹部DP1の開口形状が転写されたマスク膜をシリコン基板101裏面に形成し、次にマスク膜が形成されたシリコン基板101裏面をICP(Inductively Coupled Plasma)装置などを用いてドライエッチングを行うことによって形成される。凹部DP1の深さは、例えば許容される熱抵抗と加工の容易さとから決定することができる。本実施の形態では、例えばチャネル形成領域CR1下に残すシリコン基板101の厚さを100μm程度とする。これにより、熱抵抗の低減と加工の容易さとを両立させることができる。通常、1000V以上の耐圧を持つGaN系化合物半導体電界効果トランジスタの場合は、1mm程度の厚さを持つSi基板上にGaN層をエピタキシャル成長させることが多い。したがって、この場合のエッチング深さは、略900μmとなる。ただし、これに限定されるものではない。例えばシリコン基板101の厚さの6割以上の深さの凹部でも、熱抵抗の低減効果はある程度認められるが、8割以上の深さを有する凹部DP1を形成することで、十分に熱抵抗の低減と加工の容易さとを両立させることが可能である。なお、ウエハ1における隣接する半導体装置100間で素子を分離するためのトレンチTR1は、各半導体装置100の外周部における基板エッチングを施されていない部分に形成される。
The recess DP1 under the channel formation region CR1 is formed on the back surface of the
なお、ここまでは、説明の簡略化のため、各半導体装置100が1つのMOSFET100Aを備える場合を例に挙げたが、実際には半導体装置100に流れる電流量を大きくするために、例えば図1Bに示したように、ウエハ1上のメタル層を利用して1つの半導体装置が並列に接続された複数の半導体素子を備えるように構成することが一般的である。この場合の断面図を図4に示す。図4に示すように、複数のMOSFET100A(半導体素子)が形成された半導体装置150では、例えば配列する複数のMOSFET100Aのうち最外に配置されたMOSFET100Aのチャネル形成領域CR1の外側を結んでなる領域を1つのチャネル形成領域CR11と見なし、このチャネル形成領域CR11下に凹部DP1を形成する。
Heretofore, for simplification of explanation, the case where each
(製造方法)
次に、本実施の形態による半導体装置100の製造方法を、詳細に説明する。
(Production method)
Next, a method for manufacturing the
本製造方法では、まず、図5(a)に示すように、シリコン基板101上に、バッファ層102Aを形成し、その上にp−GaN層103Aとun−GaN層104Aとun−AlGaN層105Aとを順次形成する。
In this manufacturing method, first, as shown in FIG. 5A, a
具体的には、まず、例えばMOCVD(Metal Organic Chemical Vapor Deposition)装置のチャンバ内にシリコン基板101を設置した状態で、シリコン基板101上に例えばトリメチルアルミニウム(TMA)とアンモニア(NH3)とをそれぞれ例えば100μmol/分程度、12リットル/分程度の流量で導入する。これにより、膜厚が例えば100nm程度のAlN層がシリコン基板101上にエピタキシャル成長する。次に、成長したAlN層上に例えばトリメチルガリウム(TMG)とアンモニアとをそれぞれ例えば58μmol/分程度、12リットル/分程度の流量で導入することで、膜厚が例えば200nm程度のGaN層をエピタキシャル成長し、続いて、GaN層上に例えばTMAとアンモニアとを上記と同様の流量で導入することで、膜厚が例えば20nm程度のAlN層をエピタキシャル成長する。その後、膜厚が200nm程度のGaN層と膜厚が20nm程度のAlN層とよりなる積層膜を例えば8層程度重ねることで、最下層のAlN層からの合計の膜厚が例えば1860nm程度の積層構造を有するバッファ層102をシリコン基板101上に形成する。
Specifically, first, for example, in a state where the
続いて、バッファ層102上に例えばTMGとアンモニアとの他にビスシクロペンタジエニルマグネシウム(Bis(Cyclopentadienyl)Magnesium:CP2Mg)を導入する。これにより、p型の不純物としてMgがドーピングされたGaN層(p−GaN層)103Aがバッファ層102A上にエピタキシャル成長する。なお、p−GaN層103Aの膜厚は、例えば500nm程度とすることができる。また、この際のTMGとアンモニアとの流量は、それぞれ例えば19μmol/分程度、12リットル/分程度とすることができる。さらに、CP2Mgの流量は、例えば成長したp−GaN層103AにおけるMg濃度が1×1017/cm3程度となるような流量とすることができる。ただし、Mg濃度は、例えば2次イオン質量分析法(SIMS)により測定した結果である。
Subsequently, for example, biscyclopentadienyl magnesium (Bis (Cyclopentadienyl) Magnesium: CP2Mg) is introduced onto the
続いて、p−GaN層103A上に例えばTMGとアンモニアとをそれぞれ例えば19μmol/分程度、12リットル/分程度の流量で導入することで、膜厚が例えば100nm程度のun−GaN層104Aをエピタキシャル成長する。続いて、un−GaN層104A上に例えばTMAとTMGとアンモニアとをそれぞれ例えば125μmol/分程度、19μmol/分程度、12リットル/分程度の流量で導入することで、膜厚が例えば20nm程度のun−AlGaN層105Aをエピタキシャル成長する。なお、un−AlGaN層105Aの組成は、例えばAl0.25Ga0.75Nとすることができる。また、上記工程における各層(バッファ層102A、p−GaN層103A、un−GaN層104Aおよびun−AlGaN層105A)の成長温度は、例えば1050℃程度とすることができる。
Subsequently, for example, TMG and ammonia are introduced onto the p-
以上のようにしてバッファ層102とp−GaN層103Aとun−GaN層104Aとun−AlGaN層105Aとよりなる積層膜をシリコン基板101上に形成すると、次に、例えばフォトリソグラフィ技術およびエッチング技術を用いることで、図5(b)に示すように、素子形成領域AR1におけるun−AlGaN層105Aおよびun−GaN層104Aの一部を除去し、下層のp−GaN層103Aの一部を露出させる。具体的には、例えばCVD法を用いることでun−AlGaN層105A上に膜厚が例えば300nm程度のシリコン酸化膜を形成し、次いで例えばフォトリソグラフィ技術を用いることで、シリコン酸化膜上にun−AlGaN層105Aおよびun−GaN層104Aの除去パターンが転写されたフォトレジストを形成する。続いて、該フォトレジストをマスクとして用いつつ、例えば緩衝フッ酸(BHF)を用いたウェットエッチングまたはフッ素系ガスを用いたドライエッチングによりシリコン酸化膜を加工することで、シリコン酸化膜に上記除去パターンを転写する。これにより、除去パターンとしての開口ap1を備えたシリコン酸化膜M1が形成される。続いて、上記のフォトレジストを除去した後、開口ap1を有するシリコン酸化膜M1をマスクとして用いつつ、例えば塩素系ガスを用いたドライエッチングによりun−AlGaN層105Aおよびun−GaN層104Aを順次エッチングすることで、開口ap1下のun−AlGaN層105Aおよびun−GaN層104Aを除去し、この部分のp−GaN層103A上面を露出させる。この際、オーバエッチング気味に処理することで、開口ap1下のun−GaN層104Aを完全に除去することが好ましい。また、本工程において、半導体素子として使用しない領域に位置するun−GaN層104Aおよびun−AlGaN層105Aを除去してもよい。
When the laminated film including the
次に、マスクとして用いたシリコン酸化膜M1を除去した後、例えばフォトリソグラフィ技術およびエッチング技術を用いることで、図5(c)に示すように、各素子形成領域AR1間に素子分離のためのトレンチTR1を形成する。具体的には、例えば図5(b)を用いて説明した工程と同様の工程を用いることで、un−AlGaN層105Aおよび露出したp−GaN層103A上に、トレンチTR1形成用の開口ap2を有するシリコン酸化膜M2を形成する。なお、シリコン酸化膜M2の膜厚は例えば1000nm程度とすることができる。続いて、シリコン酸化膜M2をマスクとして用いつつ、例えば塩素系ガスを用いたRIE(Reactive Ion Etching)やICP−RIE(Inductive Coupled Plasma−RIE)などのドライエッチングによりun−AlGaN層105Aとun−GaN層104Aとp−GaN層103Aとバッファ層102Aとシリコン基板101の上層部分とを順次エッチングすることで、スクライブ領域SRに半導体素子間を電気的に分離するトレンチTR1を形成する。なお、上記した実施の形態においては、p−GaN層103Aを露出させる工程の後にトレンチTR1を形成しているが、トレンチTR1形成後にp−GaN層103Aを露出させる工程を行っても良い。
Next, after the silicon oxide film M1 used as a mask is removed, for example, by using a photolithography technique and an etching technique, as shown in FIG. A trench TR1 is formed. Specifically, for example, by using a process similar to the process described with reference to FIG. 5B, the opening ap2 for forming the trench TR1 is formed on the
次に、マスクとして用いたシリコン酸化膜M2を除去した後、例えばCVD(Chemical Vapor Deposition)法を用いることで、上記各層が形成されたシリコン基板101上面全体を覆う、膜厚が例えば60nm程度のシリコン酸化膜よりなるゲート絶縁膜106を形成する。続いて、該シリコン酸化膜をフォトリソグラフィ技術およびエッチング技術を用いて加工することで、図6(a)に示すように、キャリア供給層105上の少なくとも一部のゲート絶縁膜106を除去して、ソース電極108sおよびドレイン電極108dとのコンタクト用の開口ap3をそれぞれ形成する。
Next, after removing the silicon oxide film M2 used as a mask, a film thickness of about 60 nm, for example, covers the entire top surface of the
次に、例えばリフトオフ法を用いることで、図6(b)に示すように、ゲート絶縁膜106の開口ap3により露出されたキャリア供給層105上に、これとオーミック接触するソース電極108sおよびドレイン電極108dを形成する。具体的には、例えばフォトリソグラフィ技術を用いることで、ソース電極108sおよびドレイン電極108dの形成領域に開口ap3を含む開口ap4を有するフォトレジストR1を形成する。続いて、例えばスパッタ法または真空蒸着法を用いることで、フォトレジストR1上および開口ap4により露出されたキャリア供給層105上に、TiとAlとを順次堆積する。これにより、フォトレジスト上R1にTi膜とAl膜との積層膜よりなる金属膜1008が形成されると共に、開口ap4により露出されたキャリア供給層105上にソース電極108sおよびドレイン電極108dが形成される。なお、Ti膜およびAl膜の膜厚は、それぞれ例えば25nm程度、300nm程度とすることができる。続いて、例えばアセトンなどの剥離液を用いてフォトレジストR1を除去することで、フォトレジストR1上の金属膜1008をリフトオフにより除去する。その後、例えば600℃のアニール処理を10分間程度行なうことで、ソース側のキャリア供給層105とソース電極108sと、並びに、ドレイン側のキャリア供給層105とドレイン電極108dとを、それぞれオーミック接触させる。
Next, by using, for example, a lift-off method, as shown in FIG. 6B, the
次に、例えばリフトオフ法を用いることで、図7(a)に示すように、ゲート絶縁膜106上にゲート電極107を形成する。具体的には、例えばフォトリソグラフィ技術を用いることで、ゲート絶縁膜106上におけるゲート電極107の形成領域に開口ap5を有するフォトレジストR2を形成する。続いて、例えばスパッタ法または真空蒸着法を用いることで、フォトレジストR2上および開口ap5により露出されたゲート絶縁膜106上に、TiとAlとTiとを順次堆積する。これにより、フォトレジストR2上にTi膜とAl膜とTi膜との積層膜よりなる金属膜1007が形成されると共に、開口ap5により露出されたゲート絶縁膜106上にゲート電極107が形成される。なお、下層のTi膜とAl膜と上層のTi膜との膜厚は、それぞれ例えば25nm程度、300nm程度、25nm程度とすることができる。続いて、例えばアセトンなどの剥離液を用いてフォトレジストR2を除去することで、フォトレジストR2上の金属膜1007をリフトオフにより除去する。
Next, a
以上までの工程が、ウエハ1の上面上に成長された化合物半導体層(p型半導体層103、キャリア走行層104及びキャリア供給層105の少なくとも1つ)と化合物半導体層の上方(側方であってもよい)に互いに離間して形成された2つの電極(ソース電極108s及びドレイン電極108d)とを含む半導体素子(MOSFET100A)を素子形成領域AR1に形成する素子形成工程に相当する。
The above steps are performed on the compound semiconductor layer (at least one of the p-
以上のようにしてMOSFET100Aを含む半導体素子を形成すると、次に、例えばCVD法を用いて酸化シリコンを堆積させることで、上記各層が形成されたシリコン基板101上面全体を覆う、膜厚が例えば3000nm程度の層間絶縁膜109を形成する。続いて、例えばフォトリソグラフィ技術およびエッチング技術を用いることで、ソース電極108sおよびドレイン電極108d並びにゲート電極107の一部をそれぞれ露出させるコンタクトホールを層間絶縁膜109に形成し、次いで例えばスパッタ法または真空蒸着法を用いることで、図7(b)に示すように、層間絶縁膜109上の上層配線とコンタクトホール内のコンタクト内線とを含むメタル層110を形成する。なお、層間絶縁膜109およびメタル層110は、それぞれ一層に限らず、複数層形成してもよい。
When the semiconductor element including the
次に、例えばCVD法を用いて窒化シリコンを堆積させることで、図8(a)に示すように、層間絶縁膜109およびメタル層110上に、膜厚が例えば800nm程度のパッシベーション膜111を形成する。
Next, a
次に、例えばフォトリソグラフィ技術を用いることで、チャネル形成領域CR1下の凹部DP1が形成される部分に開口を有するフォトレジストを形成する。続いて、形成されたフォトレジストをマスクとして用いつつ、例えばICP装置などを用いてドライエッチングを行うことで、図8(b)に示すように、シリコン基板101裏面に凹部DP1を形成する(凹部形成工程)。凹部DP1の深さは、上述したように、許容される熱抵抗と加工の容易さから決定される。そこで本実施の形態では、シリコン基板101の厚さを1mm程度とし、チャネル形成領域CR1下の基板残し厚さを例えば100μm程度とする。したがって、シリコン基板101を彫り込む深さは、900μm程度となる。なお、この工程の結果、図1A〜図2に示すウエハ1が製造される。次に、リードフレーム120との接合のために、シリコン基板101裏面の全面に、スパッタ法または蒸着法などを用いて、膜厚が100nm程度のニッケル(Ni)膜と、膜厚が500nm程度の金(Au)膜と、からなる裏面電極を形成する。
Next, for example, a photolithography technique is used to form a photoresist having an opening in a portion where the recess DP1 under the channel formation region CR1 is to be formed. Subsequently, by using the formed photoresist as a mask and performing dry etching using, for example, an ICP apparatus, a recess DP1 is formed on the back surface of the
次に、凹部DP1が形成されたシリコン基板101裏面に例えば粘着面を備えたダイシングシートDSを貼り付け、これをダイシングテーブル上に固定した後、図9に示すように、シリコン基板101のスクライブ領域SRを例えばダイシングブレードDBを用いて切断する(個片化工程)。この際、シリコン基板101上面側から切断する。これにより、図1A〜図2に示すウエハ1が個々の半導体装置100に個片化される。なお、本実施の形態では、上記したようにダイシングブレードDBを用いて半導体装置100を個片化するが、本発明はこれに限定されず、例えばレーザカッターを用いたステルスカットにて半導体装置100を個片化してもよい。これにより、個片化された半導体装置100は、外周部分においては厚いシリコン基板101のままであり、発熱部分であるチャネル形成領域CR1下のシリコン基板101のみ薄くされた状態になる。これにより、エピタキシャル成長により形成されたp型半導体層103とシリコン基板101の応力のバランスが崩れることがないため、ウエハ1にクラックが発生することを回避でき、結果、半導体装置100の歩留まりや信頼性が劣化することを防止できる。
Next, for example, a dicing sheet DS having an adhesive surface is attached to the back surface of the
また、チップに個片化された半導体装置100は、図3に示すようにリードフレーム120に半田などによってボンディングされ、必要な配線を施された後に樹脂130によってモールドされる。この際、半導体装置100の凹部DP1に凸部121が嵌合するように、リードフレーム120が半導体装置100裏面にボンディングされる。また、リードフレーム120は、半導体装置100を個片化する前にウエハ1の裏面にボンディングされてもよい。この場合、図10に示すように、ウエハ1における半導体装置100の配列と同様に複数のリードフレーム120が配列された一体のリードフレームがシリコン基板101裏面にボンディングされた状態で、ダイシングブレードDB等を用いて半導体装置100が個片化される。
Further, as shown in FIG. 3, the
以上のような工程を用いて半導体装置100を製造することで、図3に示すようなリードフレーム120を備えた半導体装置100が製造される。この半導体装置100は、シリコン基板101裏面の凹部DP1に放熱板として機能するリードフレーム120の凸部121が嵌合しているため、上述したように、駆動時にチャネル形成領域CR1で発生した熱を効率よく放熱することが可能である。
By manufacturing the
以上のように、本実施の形態によれば、化合物半導体層であるp型半導体層103(キャリア走行層104またはキャリア供給層105を含んでもよい)におけるチャネル形成領域CR1として機能するソース電極108sおよびドレイン電極108dで挟まれた領域下に支持基板であるシリコン基板101を薄くする凹部DP1が形成されるため、動作時にチャネル形成領域CR1で発生した熱をシリコン基板101裏面から効率的に放熱することが可能となる。また、この凹部DP1が形成されていない領域は、シリコン基板101の厚さが確保されているため、エピタキシャル層であるp型半導体層103と異種基板であるシリコン基板101との応力のバランスが崩れることを防止できる。これにより、放熱効率を向上し且つ歩留りや信頼性の低下を防止することが可能な半導体装置100を実現することができる。
As described above, according to the present embodiment, the
なお、上記した実施の形態では、半導体素子(MOSFET100A)を形成するウエハプロセスが終了した後にシリコン基板101裏面に凹部DP1を形成しているが、本発明はこれに限定されず、例えばシリコン基板101にp型半導体層103などの膜をエピタキシャル成長させた直後(図5(a)参照)に、シリコン基板101裏面に凹部DP1を形成し、凹部DP1の直上にMOSFET100Aのチャネル形成領域CR1が配置されるように、後のウエハ加工を行うように構成してもよい。さらに、あらかじめ凹部DP1が形成されたシリコン基板101を用いて半導体装置100を製造してもよい。
In the above-described embodiment, the concave portion DP1 is formed on the back surface of the
また、上記した実施の形態1では、シリコン基板101に貼り合わされる面と反対側の面(これを裏面とする)が同一平面、いわゆる面一となるような面を備えたリードフレーム120を用いた場合を例示した。このように裏面側が面一のリードフレーム120を用いることで、リードフレーム120下に設けられる放熱板とリードフレーム120との接触面を大きくすることが可能となるため、放熱効率を向上させることができる。さらに、リードフレーム120が貼り付けられた半導体装置100のピックアップ性を向上することができるという効果も得られる。ただし、本発明はこれに限定されず、例えば図11に示すように、裏面側にシリコン基板101の裏面に形成された凹部DP1と同様の凹部122を備えたリードフレーム120Aを用いてもよい。なお、上記のようなリードフレーム120及び120Aは、例えばプレス加工やエッチング加工により形成することが可能である。
In the first embodiment described above, the
<実施の形態2>
次に、本発明の実施の形態2による半導体装置200を、図面を用いて詳細に説明する。なお、本実施の形態では、半導体素子として1つ以上のHEMT200Aが形成された半導体装置200を例に挙げる。なお、以下の説明において、本発明の実施の形態1と同様の構成については同一の符号を付し、その詳細な説明を省略する。
<Embodiment 2>
Next, the
(構成)
本実施の形態において、半導体装置200を個片化する前のウエハ2の上方からの概略構成は、図1Aおよび図1Bに示す概略構成と同様であるため、ここではこれを引用することで詳細な説明を省略する。また、図12は、本実施の形態によるウエハ2の層構造を示す模式図である。なお、図12では、図1BにおけるA−A’断面と対応する断面の層構造を示す。
(Constitution)
In the present embodiment, the schematic configuration from above of the wafer 2 before the
図12と図2とを比較すると明らかなように、本実施の形態において各素子形成領域AR1に形成されるHEMT200Aは、本発明の実施の形態1によるMOSFET100Aと同様の構成において、キャリア走行層204およびキャリア供給層205がゲート電極207の形成領域において除去されていない構成を有している。また、MOSFET100Aにおけるゲート絶縁膜106が省かれ、且つ、ゲート電極107がキャリア供給層205とショットキー接触するゲート電極207に置き換えられた構成を有している。また、他の構成は、本発明の実施の形態1と同様であるため、同一の符号を付し、その詳細な説明を省く。
As is clear from comparison between FIG. 12 and FIG. 2, the
さらに、本実施の形態における凹部DP2は、半導体装置200の駆動部分であって発熱部分であるチャネル形成領域CR2の下の領域に、シリコン基板101を基板裏面から彫り込むことで形成される。これにより、本発明の実施の形態1と同様に、薄厚化された部分におけるシリコン基板101の熱抵抗を低減することが可能となるため、ソース電極108s及びドレイン電極108dに挟まれた領域下のチャネル形成領域CR2で発生した熱をシリコン基板101を介して基板裏面から効率良く放熱することが可能となる。
Further, the recess DP2 in the present embodiment is formed by engraving the
また、ゲート電極207は、上述したようにキャリア供給層205上に形成され、これとショットキー接触する。本実施の形態において、ゲート電極207には、例えば下層のニッケル(Ni)膜と上層の金(Au)膜とよりなる積層構造の金属膜を用いることができる。ただし、本発明ではこれに限定されず、例えば下層のキャリア供給層205とショットキー接触することが可能な種々の導電体を用いて形成することが可能である。
The
キャリア走行層204およびキャリア供給層205は、本発明の実施の形態1におけるキャリア走行層104およびキャリア供給層105と同様の材料を用いて形成することが可能であるため、ここでは詳細な説明を省略する。
Since the
(製造方法)
次に、本実施の形態による半導体装置200の製造方法を、図面を用いて詳細に説明する。図13(a)から図13(c)は、本実施の形態による半導体装置200の製造方法を示すプロセス図である。なお、以下の説明において、本発明の実施の形態1と同様の工程については、それを引用することで説明を簡略化する。
(Production method)
Next, a method for manufacturing the
本製造方法では、まず、本発明の実施の形態1において図5(a)を用いて説明した工程と同様の工程を用いることで、シリコン基板101上に、バッファ層102Aとp−GaN層103Aとun−GaN層104Aとun−AlGaN層105Aとを順次形成する。
In this manufacturing method, first, the
次に、本発明の実施の形態1において図5(c)を用いて説明した工程と同様の工程を用いることで、図13(a)に示すように、各素子形成領域AR1間に素子分離のためのトレンチTR1を形成する。なお、この工程の結果、素子形成領域AR1におけるバッファ層102A、p−GaN層103A、un−GaN層104Aおよびun−AlGaN層105Aがそれぞれバッファ層102、p型半導体層103、キャリア走行層204およびキャリア供給層205に整形されると共に、各素子形成領域AR1間が素子分離される。
Next, by using the same process as that described with reference to FIG. 5C in the first embodiment of the present invention, as shown in FIG. 13A, element isolation is performed between the element formation regions AR1. A trench TR1 is formed. As a result of this step, the
次に、マスクとして用いたシリコン酸化膜M22を除去した後、本発明の実施の形態1において図6(a)を用いて説明したリフトオフ工程と同様の工程を用いることで、図13(b)に示すように、キャリア供給層205上に、これとオーミック接触するソース電極108sおよびドレイン電極108dを形成する。なお、マスクとして用いたフォトレジストR21を例えばアセトンなどの剥離液を用いて除去することで、フォトレジストR21上の金属膜1008がリフトオフにより除去され、開口ap21内に形成されたソース電極108sおよびドレイン電極108dが残る。
Next, after removing the silicon oxide film M22 used as a mask, a step similar to the lift-off step described with reference to FIG. 6A in the first embodiment of the present invention is used, so that FIG. As shown in FIG. 5, the
次に、例えばリフトオフ法を用いることで、図13(c)に示すように、キャリア供給層205上におけるソース電極108sおよびドレイン電極108dで挟まれた領域にゲート電極207を形成する。具体的には、例えばフォトリソグラフィ技術を用いることで、ソース電極108sおよびドレイン電極108dで挟まれた領域上に開口ap22を有するフォトレジストR22を形成する。続いて、例えばスパッタ法または真空蒸着法を用いることで、フォトレジストR22上および開口ap22により露出されたキャリア供給層205上に、NiとAuとを順次堆積する。これにより、フォトレジストR22上にNi膜とAu膜との積層膜よりなる金属膜2007が形成されると共に、開口ap22により露出されたキャリア供給層205上にこれとショットキー接合するゲート電極207が形成される。なお、Ni膜およびAu膜の膜厚は、それぞれ例えば100nm程度、200nm程度とすることができる。なお、マスクとして用いたフォトレジストR22を例えばアセトンなどの剥離液を用いて除去することで、フォトレジストR22上の金属膜2007がリフトオフにより除去され、開口ap22内に形成されたゲート電極207が残る。また、以上までの工程が、素子形成工程に相当する。
Next, by using, for example, a lift-off method, a
その後、本発明の実施の形態1において図7(b)から図8(a)を用いて説明した工程と同様の工程を用いることで、層間絶縁膜109、メタル層110およびパッシベーション膜111を順次形成し、続いて同実施の形態1において図8(b)を用いて説明した工程と同様の工程を用いることで、少なくともチャネル形成領域CR2下にシリコン基板101裏面から彫り込まれた凹部DP2を形成する(凹部形成工程)。
Thereafter, by using the same process as that described with reference to FIGS. 7B to 8A in the first embodiment of the present invention, the
その後、同実施の形態1において図9を用いて説明した工程と同様の工程を用いることで、上記各層が形成されたウエハ2(図12参照)を個々の半導体装置200に個片化する(個片化工程)。 Thereafter, by using a process similar to that described with reference to FIG. 9 in the first embodiment, the wafer 2 (see FIG. 12) on which the respective layers are formed is separated into individual semiconductor devices 200 (see FIG. 12). Individualization step).
以上のように、本実施の形態によれば、化合物半導体層であるp型半導体層103(キャリア走行層204またはキャリア供給層205を含んでもよい)におけるチャネル形成領域CR2として機能するソース電極108sおよびドレイン電極108dで挟まれた領域下に支持基板であるシリコン基板101を薄くする凹部DP2が形成されるため、動作時にチャネル形成領域CR2で発生した熱をシリコン基板101裏面から効率的に放熱することが可能となる。また、この凹部DP2が形成されていない領域は、シリコン基板101の厚さが確保されているため、エピタキシャル層であるp型半導体層103と異種基板であるシリコン基板101との応力のバランスが崩れることを防止できる。これにより、放熱効率を向上し且つ歩留りや信頼性の低下を防止することが可能な半導体装置200を実現することができる。
As described above, according to the present embodiment, the
<実施の形態3>
次に、本発明の実施の形態3による半導体装置300を、図面を用いて詳細に説明する。なお、本実施の形態では、半導体素子として1つ以上のSBD300Aが形成された半導体装置300を例に挙げる。なお、以下の説明において、本発明の実施の形態1または2と同様の構成については同一の符号を付し、その詳細な説明を省略する。
<Embodiment 3>
Next, the
(構成)
本実施の形態において、半導体装置300を個片化する前のウエハ3の上方からの概略構成は、図1Aおよび図1Bに示す概略構成と同様であるため、ここではこれを引用することで詳細な説明を省略する。また、図14は、本実施の形態によるウエハ3の層構造を示す模式図である。なお、図14では、図1BにおけるA−A’断面と対応する断面の層構造を示す。
(Constitution)
In the present embodiment, the schematic configuration from above of the wafer 3 before the
図14と図2および図12とを比較すると明らかなように、本実施の形態において、各素子形成領域AR1に形成されるSBD300Aは、本発明の実施の形態2によるHEMT200Aと同様の構成において、キャリア供給層205上のゲート電極207が省かれ、キャリア供給層205上のソース電極108sおよびドレイン電極108dがそれぞれカソード電極308cおよびアノード電極308aに置き換えられた構成を有している。他の構成は、本発明の実施の形態1または2と同様であるため、同一の符号を付し、その詳細な説明を省く。
As is apparent from a comparison between FIG. 14, FIG. 2 and FIG. 12, in the present embodiment, the
さらに、本実施の形態における凹部DP3は、半導体装置300の駆動部分であって発熱部分であるチャネル形成領域CR3の下の領域に、シリコン基板101を基板裏面から彫り込むことで形成される。これにより、本発明の実施の形態1または2と同様に、薄厚化された部分におけるシリコン基板101の熱抵抗を低減することが可能となるため、アノード電極308a及びカソード電極308cに挟まれた領域下のチャネル形成領域CR3で発生した熱をシリコン基板101を介して基板裏面から効率良く放熱することが可能となる。
Furthermore, the recess DP3 in the present embodiment is formed by carving the
また、カソード電極308cは、キャリア供給層205とオーミック接触する金属膜よりなる電極である。本実施の形態では、例えば下層のTi膜と上層のAl膜とよりなる積層構造の金属膜を用いる。ただし、本発明はこれに限定されず、下層のキャリア供給層205とオーミック接触することが可能な種々の導電体を用いて形成することが可能である。
The
アノード電極308aは、キャリア供給層205とショットキー接触する金属膜よりなる電極である。本実施の形態では、例えば下層のNi膜と上層のAl膜とよりなる積層構造の金属膜を用いる。ただし、本発明ではこれに限定されず、下層のキャリア供給層205とショットキー接触することが可能な種々の導電体を用いて形成することが可能である。
The
(製造方法)
次に、本実施の形態による半導体装置300の製造方法を、図面を用いて詳細に説明する。図15(a)および図15(b)は、本実施の形態による半導体装置300の製造方法を示すプロセス図である。なお、以下の説明において、本発明の実施の形態1または2と同様の工程については、それを引用することで説明を簡略化する。
(Production method)
Next, a method for manufacturing the
本製造方法では、まず、本発明の実施の形態1において図5(a)を用いて説明した工程と同様の工程を用いることで、シリコン基板101上に、バッファ層102Aとp−GaN層103Aとun−GaN層104Aとun−AlGaN層105Aとを順次形成する。
In this manufacturing method, first, the
次に、本発明の実施の形態1において図5(c)を用いて説明した工程と同様の工程を用いることで、本発明の実施の形態2において図13(a)に示すように、各素子形成領域AR1間に素子分離のためのトレンチTR1を形成する。なお、この工程の結果、素子形成領域AR1におけるバッファ層102A、p−GaN層103A、un−GaN層104Aおよびun−AlGaN層105Aがそれぞれバッファ層102、p型半導体層103、キャリア走行層204およびキャリア供給層205に整形されると共に、各素子形成領域AR1間が素子分離される。
Next, as shown in FIG. 13 (a) in the second embodiment of the present invention by using the same process as that described with reference to FIG. 5 (c) in the first embodiment of the present invention, A trench TR1 for element isolation is formed between the element formation regions AR1. As a result of this step, the
次に、本発明の実施の形態1において図6(a)を用いて説明したリフトオフ工程と同様の工程をもちいることで、図15(a)に示すように、キャリア供給層205上に、これとオーミック接触するカソード電極308cを形成する。なお、マスクとして用いたフォトレジストR31を例えばアセトンなどの剥離液を用いて除去することで、フォトレジストR31上の金属膜3008がリフトオフにより除去され、開口ap31内に形成されたカソード電極308cが残る。
Next, by using a process similar to the lift-off process described with reference to FIG. 6A in the first embodiment of the present invention, as shown in FIG. A
次に、本発明の実施の形態2において図13(c)を用いて説明したリフトオフ工程と同様の工程を用いることで、図15(b)に示すように、キャリア供給層205上に、これとショットキー接触するアノード電極308aを形成する。なお、マスクとして用いたフォトレジストR32を例えばアセトンなどの剥離液を用いて除去することで、フォトレジストR32上の金属膜3018がリフトオフにより除去され、開口ap32内に形成されたアノード電極308aが残る。なお、以上までの工程が、素子形成工程に相当する。
Next, by using a process similar to the lift-off process described with reference to FIG. 13C in the second embodiment of the present invention, as shown in FIG. An
その後、本発明の実施の形態1において図5(b)から図6(a)を用いて説明した工程と同様の工程を用いることで、層間絶縁膜109、メタル層110およびパッシベーション膜111を順次形成し、続いて同実施の形態1において図8(b)を用いて説明した工程と同様の工程を用いることで、少なくともチャネル形成領域CR3下にシリコン基板101裏面から彫り込まれた凹部DP3を形成する(凹部形成工程)。
Thereafter, by using the same process as that described with reference to FIGS. 5B to 6A in the first embodiment of the present invention, the
その後、同実施の形態1において図9を用いて説明した工程と同様の工程を用いることで、上記各層が形成されたウエハ3(図14参照)を個々の半導体装置300に個片化する(個片化工程)。 Thereafter, by using a process similar to that described with reference to FIG. 9 in the first embodiment, the wafer 3 (see FIG. 14) on which each of the layers is formed is divided into individual semiconductor devices 300 (see FIG. 14). Individualization step).
以上のように、本実施の形態によれば、化合物半導体層であるp型半導体層103(キャリア走行層204またはキャリア供給層205を含んでもよい)におけるチャネル形成領域CR3として機能するアノード電極308aおよびカソード電極308cで挟まれた領域下に支持基板であるシリコン基板101を薄くする凹部DP3が形成されるため、動作時にチャネル形成領域CR3で発生した熱をシリコン基板101裏面から効率的に放熱することが可能となる。また、この凹部DP3が形成されていない領域は、シリコン基板101の厚さが確保されているため、エピタキシャル層であるp型半導体層103と異種基板であるシリコン基板101との応力のバランスが崩れることを防止できる。これにより、放熱効率を向上し且つ歩留りや信頼性の低下を防止することが可能な半導体装置300を実現することができる。
As described above, according to the present embodiment, the
なお、上記各実施の形態においては、半導体素子として半導体電子デバイスがMOSFET、HEMT、SBD等の素子を例示した電子デバイスであったが、本発明はこれに限定されず、ショットキーゲート型(MES型)トランジスタや、pn接合ダイオード等、種々の半導体素子電子デバイスに対して適用することが可能である。また、本発明の実施の形態1においては、耐圧維持層にAlGaN/GaN構造を用いたリセス型MOSFETを例にとって説明しているが、本発明はこれに限定されず、耐圧維持層にn−GaNエピタキシャル層を用いたリセス型MOSFETや、イオン注入によって耐圧維持層を形成したプレーナ型MOSFETや、縦型トレンチMOSFETなど、他種のMOSFETに適用することも可能である。 In each of the above embodiments, the semiconductor electronic device is an electronic device exemplified by an element such as a MOSFET, HEMT, SBD or the like as the semiconductor element. However, the present invention is not limited to this, and is not limited to this. The present invention can be applied to various semiconductor element electronic devices such as type) transistors and pn junction diodes. In the first embodiment of the present invention, a recess type MOSFET using an AlGaN / GaN structure as the breakdown voltage maintaining layer has been described as an example. However, the present invention is not limited to this, and the breakdown voltage maintaining layer includes n− The present invention can also be applied to other types of MOSFETs such as a recess type MOSFET using a GaN epitaxial layer, a planar type MOSFET having a breakdown voltage maintaining layer formed by ion implantation, and a vertical trench MOSFET.
また、上記実施の形態は本発明を実施するための例にすぎず、本発明はこれらに限定されるものではなく、仕様等に応じて種々変形することは本発明の範囲内であり、更に本発明の範囲内において、他の様々な実施の形態が可能であることは上記記載から自明である。 Further, the above embodiment is merely an example for carrying out the present invention, and the present invention is not limited to these, and various modifications according to specifications and the like are within the scope of the present invention. It is obvious from the above description that various other embodiments are possible within the scope of the present invention.
1、2、3 ウエハ
100、150、200、300 半導体装置
100A MOSFET
101 シリコン基板
102、102A バッファ層
103 p型半導体層
104、204 キャリア走行層
105、205 キャリア供給層
106 ゲート絶縁膜
107、207 ゲート電極
108d ドレイン電極
108s ソース電極
109 層間絶縁膜
110 メタル層
111 パッシベーション膜
120 リードフレーム
121 凸部
130 樹脂
200A HEMT
300A SBD
308a アノード電極
308c カソード電極
AR1 素子形成領域
CR1、CR2、CR3、CR11 チャネル形成領域
DP1、DP2、DP3 凹部
FR1 素子分離領域
SR スクライブ領域
1, 2, 3
101
300A SBD
Claims (10)
前記支持基板における前記裏面と反対側の上面上に成長された化合物半導体層と、該化合物半導体層の上方または側方に互いに離間して形成された2つの電極と、を含む半導体素子と、
を備え、
前記化合物半導体層は、前記支持基板に対して格子定数および熱膨張係数のうち少なくとも1つが異なり、
前記凹部は、前記支持基板の厚み方向から見て少なくとも前記2つの電極で挟まれた領域を内包する領域の前記支持基板をドライエッチングにより薄厚化して形成されていることを特徴とする半導体装置。 A support substrate having a recess formed on the back surface;
A semiconductor element comprising: a compound semiconductor layer grown on an upper surface opposite to the back surface of the support substrate; and two electrodes formed on or apart from the compound semiconductor layer and spaced apart from each other;
With
The compound semiconductor layer is different from the support substrate in at least one of a lattice constant and a thermal expansion coefficient,
The semiconductor device is characterized in that the recess is formed by thinning the support substrate in a region including at least a region sandwiched between the two electrodes when viewed from the thickness direction of the support substrate by dry etching .
前記素子形成領域における前記半導体素子が形成された素子形成面と反対側の面に、該素子形成面上から見て少なくとも前記2つの電極で挟まれた領域を内包する領域の前記支持基板をドライエッチングにより薄厚化した凹部が形成されていることを特徴とするウエハ構造体。 An element formation region in which one or more semiconductor elements each including a compound semiconductor layer and two electrodes formed on or above the side of the compound semiconductor layer are spaced apart from each other is disposed between the element formation region An element isolation region, and a wafer structure comprising:
The support substrate in a region including at least a region sandwiched between the two electrodes as viewed from above the element formation surface is dried on a surface opposite to the element formation surface on which the semiconductor element is formed in the element formation region. A wafer structure having a concave portion formed by etching .
前記支持基板の上面上に成長された化合物半導体層と該化合物半導体層の上方または側方に互いに離間して形成された2つの電極とを含む半導体素子を前記素子形成領域に形成する素子形成工程と、
前記支持基板の裏面における前記素子分離領域下以外の領域に、該支持基板の厚み方向から見て少なくとも前記2つの電極で挟まれた領域を内包する領域の前記支持基板をドライエッチングにより薄厚化して凹部を形成する凹部形成工程と、
を含むことを特徴とする半導体装置の製造方法。 A method of manufacturing a semiconductor device, comprising a singulation step of dividing a semiconductor device into pieces by cutting a support substrate including a plurality of element formation regions and element isolation regions partitioning each element formation region at the element isolation regions. Because
An element forming step of forming in the element forming region a semiconductor element including a compound semiconductor layer grown on the upper surface of the support substrate and two electrodes formed on or above the compound semiconductor layer and spaced apart from each other When,
The support substrate in a region including at least the region sandwiched between the two electrodes when viewed from the thickness direction of the support substrate is thinned by dry etching in a region other than under the element isolation region on the back surface of the support substrate. A recess forming step for forming the recess;
A method for manufacturing a semiconductor device, comprising:
前記支持基板の裏面における前記素子分離領域下以外の領域に凹部を形成する凹部形成工程と、
前記支持基板の上面上に成長された化合物半導体層と該化合物半導体層の上方または側方に互いに離間して形成された2つの電極とを含む半導体素子を前記素子形成領域に形成する素子形成工程と、
を含み、
前記2つの電極は、前記支持基板の厚み方向から見て前記凹部に内包される領域に形成されることを特徴とする半導体装置の製造方法。 A method of manufacturing a semiconductor device, comprising a singulation step of dividing a semiconductor device into pieces by cutting a support substrate including a plurality of element formation regions and element isolation regions partitioning each element formation region at the element isolation regions. Because
A recess forming step of forming a recess in a region other than under the element isolation region on the back surface of the support substrate;
An element forming step of forming in the element forming region a semiconductor element including a compound semiconductor layer grown on the upper surface of the support substrate and two electrodes formed on or above the compound semiconductor layer and spaced apart from each other When,
Including
The method for manufacturing a semiconductor device, wherein the two electrodes are formed in a region included in the recess as viewed from the thickness direction of the support substrate.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008246376A JP5468761B2 (en) | 2008-09-25 | 2008-09-25 | Semiconductor device, wafer structure, and method of manufacturing semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008246376A JP5468761B2 (en) | 2008-09-25 | 2008-09-25 | Semiconductor device, wafer structure, and method of manufacturing semiconductor device |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2010080633A JP2010080633A (en) | 2010-04-08 |
JP5468761B2 true JP5468761B2 (en) | 2014-04-09 |
Family
ID=42210756
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008246376A Active JP5468761B2 (en) | 2008-09-25 | 2008-09-25 | Semiconductor device, wafer structure, and method of manufacturing semiconductor device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5468761B2 (en) |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5636867B2 (en) | 2010-10-19 | 2014-12-10 | 富士通株式会社 | Semiconductor device and manufacturing method of semiconductor device |
EP2509120A1 (en) * | 2011-04-05 | 2012-10-10 | Imec | Semiconductor device and method |
US8501638B1 (en) * | 2012-04-27 | 2013-08-06 | Ultratech, Inc. | Laser annealing scanning methods with reduced annealing non-uniformities |
JP6565223B2 (en) * | 2015-03-05 | 2019-08-28 | 富士通株式会社 | Semiconductor device and manufacturing method thereof, power supply device, and high-frequency amplifier |
US10083668B2 (en) * | 2016-03-09 | 2018-09-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, display device, and electronic device |
KR102152195B1 (en) * | 2016-07-27 | 2020-09-07 | 한국전자통신연구원 | A semiconductor device and a method for manufacturing the same |
JP7248410B2 (en) * | 2018-11-01 | 2023-03-29 | エア・ウォーター株式会社 | Compound semiconductor device, compound semiconductor substrate, and method for manufacturing compound semiconductor device |
CN117916889A (en) * | 2021-09-14 | 2024-04-19 | 罗姆股份有限公司 | Semiconductor device with a semiconductor device having a plurality of semiconductor chips |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH09266215A (en) * | 1996-03-27 | 1997-10-07 | Nippon Steel Corp | Semiconductor device for high frequency high output and manufacture thereof |
JP2001093914A (en) * | 1999-09-20 | 2001-04-06 | Toshiba Corp | Semiconductor active element and semiconductor integrated circuit |
US6956250B2 (en) * | 2001-02-23 | 2005-10-18 | Nitronex Corporation | Gallium nitride materials including thermally conductive regions |
JP5383059B2 (en) * | 2008-02-26 | 2014-01-08 | ローム株式会社 | Field effect transistor |
JP5396784B2 (en) * | 2008-09-09 | 2014-01-22 | 日本電気株式会社 | Semiconductor device and manufacturing method thereof |
-
2008
- 2008-09-25 JP JP2008246376A patent/JP5468761B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
JP2010080633A (en) | 2010-04-08 |
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Legal Events
Date | Code | Title | Description |
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A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20110701 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130730 |
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A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130930 |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20140107 |
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A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20140130 |
|
R151 | Written notification of patent or utility model registration |
Ref document number: 5468761 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
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