JP5450973B2 - 回路検証装置および回路検証方法 - Google Patents
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上記実施形態の構成について具体例を挙げる。図9に、第1の具体例の構成を示す。この構成は、一般的な計算機800と半導体テスト装置806とをPCI(Peripheral Component Interconnect)バス805により、相互にアクセス可能に接続したものである。計算機800は、CPU801、RAM802、ブリッジ803およびHDD804を含む。計算機800はブリッジ803を介して、前述のユーザI/F部(120)を実現する入力ユニット809および表示ユニット810が接続されている。
半導体デバイス102として、汎用のFPGAを利用することができる。この場合の構成は、前述の図9のシステムにおいて、検証対象の半導体デバイス102をFPGAに置き換えた構成に相当する。一般的に、半導体デバイスは、動作周波数、電圧、入力I/F(LVTTL(Low Voltage TTL),HSTL(High Speed Transceiver Logic),LVDS(Low Voltage Differential Signaling)等)、パッケージ(DIP(Dual Inline Package),BGA(Ball Grid Array)等)などが異なるため、規格ごとに専用ボードを必要とすることが多い。一方で、FPGAを利用して半導体デバイス102をエミュレーションすることで、ハードウェア記述言語ごとの専用ボードが不要となる。
100:ハードウェア記述言語、101A:バイパス配線、101B:読出部、102:半導体デバイス、103:入力信号情報、104:入力信号制御部、105:クロック信号制御部、106:読出パラメータ、107:取得部、108:制御部、110:シミュレーション部、111:設定部、120:ユーザI/F部、130:回路修正部、140:エミュレーション制御部、150:停止判定部、160:シミュレーション判定部、201-1〜201-N:記憶素子、301-1〜301-N:セレクタ、
Claims (8)
- ハードウェア記述言語に基づく論理回路が形成された半導体デバイスの回路検証装置であって、
前記半導体デバイスのエミュレーションを実行するための信号を含む制御信号を当該半導体デバイスへ入力するエミュレーション部と、前記半導体デバイスの論理回路に対応したハードウェア記述言語により当該論理回路のシミュレーションを実行するシミュレーション部と、前記半導体デバイスのエミュレーション開始後にシミュレーションに係るパラメータを当該半導体デバイスから取得する取得部と、前記取得部が取得したパラメータを前記シミュレーション部によるシミュレーションに適用する設定部と、前記半導体デバイスの論理回路を前記取得部によるパラメータ取得前に修正する回路修正部とを備え、
前記回路修正部は、前記半導体デバイスの論理回路を修正するとき、当該論理回路にてパラメータを記憶する複数の記憶素子が前記制御信号によりリング型のシフトレジスタとして動作するためのバイパス配線と、前記バイパス配線を介して当該複数の記憶素子のパラメータを読み出し且つ該パラメータを前記取得部へ出力する読出部とを当該論理回路に付加することを特徴とする回路検証装置。 - さらに、前記半導体デバイスのエミュレーション中に当該半導体デバイスの信号が所定条件に該当する場合に前記エミュレーション部に対し当該エミュレーションの停止命令を発行する停止判定部を備え、
前記取得部は、前記停止判定部により停止命令が発行されたとき、前記半導体デバイスからパラメータを取得することを特徴とする請求項1記載の回路検証装置。 - さらに、前記取得部が取得したパラメータと所定条件との照合により前記シミュレーション部によるシミュレーションを実行するか否かを判定するシミュレーション判定部を備えることを特徴とする請求項1又は2記載の回路検証装置。
- 前記エミュレーション部は、前記半導体デバイスがクロック信号を生成するPLL回路を具備する場合、前記半導体デバイスのエミュレーション中は前記PLL回路に対しクロック信号の出力を指示し、前記半導体デバイスからパラメータを取得する間は前記PLL回路に対しクロック信号の出力停止を指示することを特徴とする請求項1乃至3のいずれか1項に記載の回路検証装置。
- ハードウェア記述言語に基づく論理回路が形成された半導体デバイスにおいて該半導体デバイスのシミュレーションに係るパラメータを記憶する複数の記憶素子がリング型のシフトレジスタとして動作するための配線を当該論理回路に付加し、
前記半導体デバイスのエミュレーションを開始し、
前記エミュレーションの開始後、前記複数の記憶素子を前記リング型のシフトレジスタとして動作させて当該記憶素子のパラメータを読み出し、
前記半導体デバイスの論理回路に対応したハードウェア記述言語に前記読み出したパラメータを適用して当該論理回路のシミュレーションを実行することを特徴とする回路検証方法。 - さらに、前記半導体デバイスのエミュレーション中に当該半導体デバイスの信号が所定条件に該当する場合に前記エミュレーションを停止し、前記エミュレーションの停止後に前記複数の記憶素子のパラメータを読み出すことを特徴とする請求項5記載の回路検証方法。
- さらに、前記記憶素子から読み出したパラメータと所定条件とを照合し、当該パラメータが前記所定条件に対応する場合にシミュレーションを実行することを特徴とする請求項5又は6記載の回路検証方法。
- 前記半導体デバイスがクロック信号を生成するPLL回路を具備する場合、前記半導体デバイスのエミュレーション中は前記PLL回路に対しクロック信号の出力を指示し、前記半導体デバイスからパラメータを取得する間は前記PLL回路に対しクロック信号の出力停止を指示することを特徴とする請求項5乃至7のいずれか1項に記載の回路検証方法。
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