JP5442522B2 - Test circuit for semiconductor integrated circuit - Google Patents
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Description
本発明は、半導体集積回路の外部から入力されるテスト用のシリアルデータをパラレルデータに変換し、テスト対象のマクロ等に供給してテストを行うテスト回路に関するものである。 The present invention converts the serial test data input from the outside of the semiconductor integrated circuit into parallel data, and relates to test circuitry for testing is supplied to the macro or the like of the test subject.
一般的に、半導体集積回路(半導体チップ)に搭載されたマクロをテストする際には、テスト時に、マクロへの入力信号を外部から独立に制御できるように、シフトレジスタを用意しておき、半導体集積回路の外部から、リセット信号、クロック信号およびシリアルデータを外部接続ピンを介して入力して、クロック信号が入力される毎に、入力されるシリアルデータをシフトレジスタに順次シフトして保持させた後、シフトレジスタの出力信号をテスト用のパラレルデータとしてマクロに入力する。 Generally, when testing a macro mounted on a semiconductor integrated circuit (semiconductor chip), a shift register is prepared so that the input signal to the macro can be controlled independently from the outside during the test. The reset signal, clock signal, and serial data are input from the outside of the integrated circuit via the external connection pins, and each time the clock signal is input, the input serial data is sequentially shifted and held in the shift register. Thereafter, the output signal of the shift register is input to the macro as parallel data for testing.
しかし、単にシフトレジスタのフリップフロップ(以下、FFともいう)の出力信号をマクロに直接入力すると、各FFへのシリアルデータの書き込み中に、マクロへの入力信号が頻繁にトグルし、マクロの種類によっては動作に悪影響を与えることが予想される。 However, if the output signal of the flip-flop (hereinafter also referred to as FF) of the shift register is directly input to the macro, the input signal to the macro is frequently toggled during the writing of the serial data to each FF. It is expected that some operations will be adversely affected.
これを防ぐため、シフト信号を別の外部接続ピンを介して入力し、シフト信号とシフトレジスタの各FFの出力信号とのANDやMUX(マルチプレクサ)をとってマクロに入力する方法(例えば、特許文献1参照)や、シフト信号をクロックとして用いて、シフトレジスタのFFの出力信号をさらに別のFFでラッチしてマクロに入力することにより、上記マクロの入力信号のトグルを抑えてテストを実施する方法等が考えられている。 In order to prevent this, a shift signal is input via another external connection pin, and an AND or MUX (multiplexer) of the shift signal and the output signal of each FF of the shift register is input to a macro (for example, a patent) Using the shift signal as a clock, the output signal of the FF of the shift register is latched by another FF and input to the macro, and the macro input signal toggle is suppressed to perform the test. The method of doing is considered.
以下、従来のテスト回路について、特許文献1によって提案されたテスト回路を例に挙げて説明する。
Hereinafter, a conventional test circuit will be described using the test circuit proposed in
図13は、従来の半導体集積回路のテスト回路の構成を表す一例の回路図である。同図に示すテスト回路44は、シフトレジスタ12と、出力制御回路16とによって構成されている。
FIG. 13 is an example circuit diagram showing a configuration of a test circuit of a conventional semiconductor integrated circuit. The
シフトレジスタ12は、n+1個のFFを直列に接続して構成されている。シフトレジスタ12の全てのFFのリセット端子およびクロック端子には、それぞれ、リセット信号RESETおよびクロック信号CLKが入力され、初段のFFのデータ入力端子DにはシリアルデータDINが入力される。各FFのデータ出力端子Qからの出力信号は、順次次段のFFのデータ入力端子Dに入力されるとともに、出力制御回路16に入力される。
The
出力制御回路16は、シフト信号SHIFTを用いて、シフトレジスタ12のFFの出力信号の出力制御を行うものであり、シフトレジスタ12の各FFに対応するn+1個のANDゲートによって構成されている。各ANDゲートの一方の入力端子には、各々対応するFFの出力信号が入力され、他方の入力端子にはシフト信号SHIFTが入力されている。各ANDゲートからは、テスト用のパラレルデータD[n:0]が出力される。
The
次に、テスト回路44を用いて、テスト対象のマクロ等をテストする場合の動作を説明する。
Next, an operation when testing a test target macro or the like using the
テスト時には、半導体集積回路の外部から、リセット信号RESET、クロック信号CLK、シリアルデータDINおよびシフト信号SHIFTが、半導体集積回路のリセット端子、クロック端子、シリアルデータ端子およびシフト端子の各外部接続ピンを介してテスト回路44に入力される。
During the test, the reset signal RESET, the clock signal CLK, the serial data DIN, and the shift signal SHIFT are supplied from the outside of the semiconductor integrated circuit through the external connection pins of the reset terminal, the clock terminal, the serial data terminal, and the shift terminal of the semiconductor integrated circuit. Are input to the
まず、リセット信号RESETとしてローレベルを入力すると、シフトレジスタ12の全てのFFの出力信号がローレベルに初期化される。また、シフト信号SHIFTとしてローレベルを入力すると、出力制御回路16の出力信号がローレベルに初期化される。
First, when a low level is input as the reset signal RESET, the output signals of all the FFs of the
続いて、リセット信号RESETとしてハイレベルを入力した後(リセット解除後)、クロック信号CLKおよびシリアルデータDINを順次入力する。シフトレジスタ12では、クロック信号CLKが入力される毎に、同時に入力されたシリアルデータDINが初段のFFに保持されるとともに、各々前段のFFの出力信号が順次後段のFFにシフトされる。このようにして、n+1個のシリアルデータDINを順次シフトすることにより、シフトレジスタ12の全てのFFにシリアルデータDINが保持される。
Subsequently, after inputting a high level as the reset signal RESET (after reset release), the clock signal CLK and the serial data DIN are sequentially input. In the
シフトレジスタ12へのシリアルデータの書き込みが完了すると、つまり、n+1個のシリアルデータを入力した後、クロック信号CLKの入力を停止する。これにより、シフトレジスタ12に保持されたシリアルデータの値が固定される。
When the writing of the serial data to the
その後、シフト信号SHIFTをハイレベルにすると、出力制御回路16の各ANDゲートから、シフトレジスタ12の各々対応するFFの出力信号が出力される。出力制御回路16の出力信号、つまり、テスト用のパラレルデータD[n:0]は、テスト対象のマクロ等に入力される。
Thereafter, when the shift signal SHIFT is set to the high level, output signals of the corresponding FFs of the
なお、図13の例は、出力制御回路16としてANDゲートを使用しているが、前述のように、これがMUXや、シフト信号SHIFTをクロックとするFFとなっている場合も同様である。
In the example of FIG. 13, an AND gate is used as the
上記のように、シフト信号SHIFT、つまり、半導体集積回路にシフト端子を追加して、シフトレジスタ12の出力信号の出力制御を行うことにより、シフトレジスタ12の各FFへのシリアルデータの書き込み中に、マクロへの入力信号が頻繁にトグルすることを防止することができる。しかし、テスト用の外部接続ピンの増大は大きな問題となっており、たとえ1ピンであっても増えてしまうことは望ましくない。
As described above, the shift signal SHIFT, that is, the shift terminal is added to the semiconductor integrated circuit and the output signal of the
従って、本発明の目的は、テスト時に必要となるテスト用の外部接続ピンを追加することなく、テスト対象のマクロ等をテストすることができる半導体集積回路のテスト回路を提供することにある。 Accordingly, an object of the present invention is to provide a testing circuitry of a semiconductor integrated circuit which can test without a test target macro like adding an external connection pins for testing required for the test.
上記目的を達成するために、本発明は、データ設定用フリップフロップを含む複数のフリップフロップを直列に接続して構成され、クロック信号が入力される毎に、テスト対象をテストするためのテスト用のシリアルデータを順次シフトするシフトレジスタと、あらかじめ決定された所定パターンのシリアルデータが、前記シフトレジスタの、あらかじめ決定された少なくとも1つのフリップフロップに設定されたことを検出すると、アクティブ状態の出力制御信号を出力する設定検出回路と、該設定検出回路から入力された出力制御信号を用いて、前記シフトレジスタの複数のデータ設定用フリップフロップから出力されるパラレルデータの前記テスト対象への出力制御を行う出力制御回路とを備えることを特徴とする半導体集積回路のテスト回路を提供するものである。 In order to achieve the above object, the present invention is configured by connecting a plurality of flip-flops including a data setting flip-flop in series, and for testing each time a test signal is input, the test target is tested. When the shift register for sequentially shifting the serial data and the serial data of the predetermined pattern determined in advance are set in at least one predetermined flip-flop of the shift register, the output control in the active state is performed Using a setting detection circuit that outputs a signal and an output control signal input from the setting detection circuit, output control of the parallel data output from the plurality of data setting flip-flops of the shift register to the test target is performed. And an output control circuit for performing the operation of the semiconductor integrated circuit. There is provided a preparative circuit.
ここで、前記設定検出回路は、前記所定パターンのシリアルデータが、前記シフトレジスタの最終段のデータ設定用フリップフロップに設定されたことを検出すると、前記アクティブ状態の出力制御信号を出力することが好ましい。 Here, when the setting detection circuit detects that the serial data of the predetermined pattern is set in the data setting flip-flop at the final stage of the shift register, the setting detection circuit may output the output control signal in the active state. preferable.
また、前記シフトレジスタは、さらに、前記複数のフリップフロップの最終段のデータ設定用フリップフロップの後段に接続されたテスト用のフリップフロップを備え、
前記設定検出回路は、前記所定パターンのシリアルデータが、前記テスト用のフリップフロップに設定されたことを検出すると、前記アクティブ状態の出力制御信号を出力することが好ましい。
The shift register further includes a test flip-flop connected to a subsequent stage of the data setting flip-flop of the final stage of the plurality of flip-flops,
The setting detection circuit preferably outputs the output control signal in the active state when detecting that the serial data of the predetermined pattern is set in the test flip-flop.
また、前記設定検出回路は、前記出力制御信号を遅延する遅延回路を備え、前記出力制御回路は、前記遅延回路によって遅延された出力制御信号を用いて、前記シフトレジスタの複数のデータ設定用フリップフロップの出力信号の出力制御を行うことが好ましい。 The setting detection circuit includes a delay circuit that delays the output control signal, and the output control circuit uses the output control signal delayed by the delay circuit to set a plurality of data setting flip-flops of the shift register. It is preferable to perform output control of the output signal.
本発明のテスト回路は、シフトレジスタのデータ設定用フリップフロップの出力信号に基づいて、シフトレジスタにシリアルデータの書き込みが完了したことを検出し、シフトレジスタの出力信号をテスト用のパラレルデータとして出力する。そのため、従来のテスト回路のように、シフト信号を半導体集積回路の外部から入力するための外部接続ピンは不要であり、テスト時に必要な外部接続ピンを削減することができる。 The test circuit of the present invention detects the completion of the writing of serial data to the shift register based on the output signal of the data setting flip-flop of the shift register, and outputs the output signal of the shift register as test parallel data To do. Therefore, unlike the conventional test circuit, an external connection pin for inputting the shift signal from the outside of the semiconductor integrated circuit is not necessary, and the external connection pins necessary for the test can be reduced.
以下に、添付の図面に示す好適実施形態に基づいて、本発明の半導体集積回路のテスト回路およびテスト方法を詳細に説明する。 Hereinafter, a test circuit and a test method for a semiconductor integrated circuit according to the present invention will be described in detail based on preferred embodiments shown in the accompanying drawings.
図1は、本発明の半導体集積回路のテスト回路の構成を表す一実施形態の回路概念図である。同図に示すテスト回路10は、半導体集積回路に搭載され、テスト時に、半導体集積回路の外部から入力されるテスト用のシリアルデータDINをパラレルデータD[n:0]に変換して、テスト対象のマクロ等に供給するものであり、シフトレジスタ12と、設定検出回路14と、出力制御回路16とによって構成されている。
FIG. 1 is a circuit conceptual diagram of an embodiment showing a configuration of a test circuit of a semiconductor integrated circuit according to the present invention. A
シフトレジスタ12は、テスト用のデータを設定するためのデータ設定用FFとして、n+1個のFFを直列に接続して構成されている。シフトレジスタ12の全てのFFのリセット端子およびクロック端子には、それぞれ、リセット信号RESETおよびクロック信号CLKが入力され、初段のFFのデータ入力端子DにはシリアルデータDINが入力される。各FFのデータ出力端子Qから出力される出力信号は、順次次段のFFのデータ入力端子Dに入力されるとともに、設定検出回路14および出力制御回路16に入力される。
The
設定検出回路14は、シフトレジスタ12のFFの出力信号に基づいて、あらかじめ決定された所定パターンのシリアルデータが、シフトレジスタ12の、あらかじめ決定された少なくとも1つのFFに設定されたことを検出すると、シフトレジスタ12へのテスト用のシリアルデータの書き込みが完了したものと認識し、アクティブ状態であるハイレベルの出力制御信号を出力する。出力制御信号は、従来のシフト信号SHIFTに相当するものであり、出力制御回路16に入力される。
When the setting
出力制御回路16は、設定検出回路14の出力信号である出力制御信号を用いて、テスト対象のマクロ等への、シフトレジスタ12のFFの出力信号の出力制御を行うものであり、シフトレジスタ12の各FFに対応するn+1個のANDゲートによって構成されている。各ANDゲートの一方の入力端子には、各々対応するFFの出力信号が入力され、他方の入力端子には出力制御信号が入力されている。各ANDゲートからは、テスト用のパラレルデータD[n:0]が出力される。
The
次に、テスト回路10を用いて、テスト対象のマクロ等をテストする場合の動作を説明する。
Next, an operation when testing a test target macro or the like using the
テスト時には、半導体集積回路の外部、例えば半導体テスタ等から、テストパターンとして、リセット信号RESET、クロック信号CLKおよびシリアルデータDINが、半導体集積回路のリセット端子、クロック端子およびシリアルデータ端子の外部接続ピンを介してテスト回路10に入力される。
During the test, the reset signal RESET, the clock signal CLK, and the serial data DIN are provided as test patterns from the outside of the semiconductor integrated circuit, such as a semiconductor tester, and the external connection pins of the reset terminal, the clock terminal, and the serial data terminal of the semiconductor integrated circuit. To the
まず、リセット信号RESETとしてローレベルを入力すると、シフトレジスタ12の全てのFFの出力信号がローレベルに初期化される。これにより、設定検出回路14から出力される出力制御信号および出力制御回路16から出力されるパラレルデータD[n:0]もローレベルに初期化される。これ以後、n+1個のシリアルデータをシフトレジスタ12に順次シフトして保持し、クロック信号CLKを停止するまでの動作は、従来のテスト回路44の場合と同様である。
First, when a low level is input as the reset signal RESET, the output signals of all the FFs of the
設定検出回路14は、あらかじめ決定された所定パターンのシリアルデータが、あらかじめ決定された少なくとも1つのFFに設定されたことを検出すると、アクティブ状態であるハイレベルの出力制御信号を出力する。これ以後、出力制御回路16からテスト用のパラレルデータD[n:0]が出力されるまでの動作は、従来のテスト回路44の場合と同様である。
When the setting
また、テスト対象のマクロ等に次のテスト用のパラレルデータD[n:0]を入力する場合には、上記の動作を最初から繰り返し行う。 Further, when the next test parallel data D [n: 0] is input to the test target macro or the like, the above operation is repeated from the beginning.
テスト回路10は、シフトレジスタ12のFFの出力信号に基づいて、シフトレジスタ12にシリアルデータの書き込みが完了したことを検出し、シフトレジスタ12の出力信号をテスト用のパラレルデータD[n:0]として出力する。そのため、従来のテスト回路44のように、シフト信号SHIFTを半導体集積回路の外部から入力するための外部接続ピンは不要であり、テスト時に必要な外部接続ピンを削減することができる。
The
なお、設定検出回路14は、上記機能を実現するものであれば、その具体的な回路構成は何ら限定されない。例えば、設定検出回路14が検出に使用するFFは、シフトレジスタ12の最終段のFFでもよいし、最終段のFFを含む2以上のFFであってもよい。またテスト用のデータを設定するためのデータ設定用フリップフロップに加えて、データ設定用フリップフロップの後段に直列に接続される、1以上のテスト用のフリップフロップを追加して、シフトレジスタ12を構成することも可能である。そして、所定のパターンがテスト用のフリップフロップに設定されたことを検出して、データ設定用フリップフロップからのデータ出力を制御する構成としてもよい。
Note that the specific circuit configuration of the setting
また、出力制御信号のアクティブ状態をローレベルとしてもよい。さらに、出力制御回路16は、ANDゲートに限定されず、各種のゲート回路、MUX、FF等を使用することもできる。
Further, the active state of the output control signal may be set to a low level. Furthermore, the
以下、本発明のテスト回路の具体例を挙げて説明を続ける。 Hereinafter, the description will be continued with specific examples of the test circuit of the present invention.
図2は、本発明のテスト回路の構成を表す第1の具体例の回路図である。同図に示すテスト回路18は、図1に示すテスト回路10において、設定検出回路14を、シフトレジスタ12の最終段のFFの出力信号を出力制御信号として出力する配線によって構成したものである。
FIG. 2 is a circuit diagram of a first specific example showing the configuration of the test circuit of the present invention. The
つまり、テスト回路18の設定検出回路14は、ハイレベルが、シフトレジスタ12の最終段のFFに設定されたことを検出すると、アクティブ状態であるハイレベルの出力制御信号を出力する。
That is, when the setting
テスト回路18では、図3のタイミングチャートに示すように、リセット解除後の最初のシリアルデータDIN(=D[0])としてハイレベル(=‘1’)が入力され、続いてD[1:n]に対応するシリアルデータDINが順次入力される。つまり、リセット解除後に、n+1個のシリアルデータDINをシフトすることにより、シフトレジスタ12へのシリアルデータDINの書き込みが完了する。
In the
なお、シリアルデータDINは、リセット信号RESETが解除されてハイレベルとなるまではドントケアである。また、パラレルデータD[n:0]は、リセット信号RESETがローレベルになるまでは不定である。これ以後のタイミングチャートにおいても同様である。 The serial data DIN is don't care until the reset signal RESET is released and becomes high level. The parallel data D [n: 0] is undefined until the reset signal RESET becomes low level. The same applies to the subsequent timing charts.
シフトレジスタ12の最終段のFFの出力信号、つまり、出力制御信号がアクティブ状態のハイレベルになると、出力制御回路16の各ANDゲートから、シフトレジスタ12の各FFの出力信号がテスト用のパラレルデータD[n:0]として出力される。
When the output signal of the FF in the final stage of the
前述のように、テスト回路18では、テスト時に、リセット解除後の最初のシリアルデータDINとしてハイレベルを入力する必要があり、そのためパラレルデータD[n:0]のうちのデータD[0]がハイレベルに固定される。従って、テスト回路18は、テスト対象のマクロ等へのテスト用のパラレルデータD[n:0]として、データD[0]がハイレベル固定でよい場合に適している。
As described above, in the
テスト回路18は、上記のような制約はあるが、設定検出回路14を配線のみで構成することができるため、回路規模の増大は全くない。
Although the
なお、テスト回路18において、設定検出回路14は、ローレベルが、最終段のFFに設定されたことを検出すると、アクティブ状態の出力制御信号を出力するようにしてもよい。この場合、出力制御回路16の構成を適宜変更する必要がある。
In the
また、テスト回路18では、テスト時に、リセット解除後の最初のシリアルデータDINとしてハイレベルを入力し、最終段のFFにはハイレベルが設定される。そのため、図12に示すように、シフトレジスタ12へのシリアルデータの書き込みが完了した後、最終段のFFの出力信号(ハイレベル)を用いてクロック信号CLKとのOR論理をとることにより、クロック信号CLKの入力を停止することなく、シフトレジスタ12へのクロック信号CLKの入力を停止させることもできる。
The
次に、図4は、本発明のテスト回路の構成を表す第2の具体例の回路図である。同図に示すテスト回路20は、図1に示すテスト回路10において、設定検出回路14を、ANDゲート22で構成したものである。テスト回路20の設定検出回路14のANDゲート22には、シフトレジスタ12の初段のFFの出力信号と最終段のFFの出力信号が入力され、ANDゲート22の出力信号が出力制御信号として出力される。
Next, FIG. 4 is a circuit diagram of a second specific example showing the configuration of the test circuit of the present invention. The
つまり、テスト回路20の設定検出回路14のANDゲート22は、ハイレベルが、初段のFFおよび最終段のFFの両方に設定されたことを検出すると、アクティブ状態であるハイレベルの出力制御信号を出力する。
That is, when the AND
テスト回路20では、図5のタイミングチャートに示すように、リセット解除後の最初のシリアルデータDIN(=D[0])としてハイレベルが入力され、続いてD[1:n−1]に対応するシリアルデータDINが順次入力され、最後のシリアルデータDIN(=D[n])としてハイレベルが入力される。つまり、リセット解除後に、n+1個のシリアルデータDINをシフトすることにより、シフトレジスタ12へのシリアルデータDINの書き込みが完了する。
In the
シフトレジスタ12の初段のFFの出力信号および最終段のFFの出力信号がハイレベルになると、設定検出回路14のANDゲート22の出力信号、つまり、出力制御信号がアクティブ状態であるハイレベルとなり、出力制御回路16の各ANDゲートから、シフトレジスタ12の各FFの出力信号がテスト用のパラレルデータD[n:0]として出力される。
When the output signal of the first stage FF and the output signal of the last stage FF of the
上記のように、テスト回路20では、テスト時に、リセット解除後の最初および最後のシリアルデータDINとしてハイレベルを入力する必要があり、そのためパラレルデータD[n:0]のうちのデータD[0]およびデータD[n]がハイレベルに固定される。従って、テスト回路20は、これらのデータD[0]およびD[n]がハイレベル固定でよい場合に適している。しかし、最終段のフリップフロップに所定のデータが設定されたことのみによってテスト用のパラレルデータを出力するテスト回路18に比較して、2つのフリップフロップの両方に所定のデータが設定されたときにテスト用のパラレルデータを出力することにより、ノイズによって誤ったテスト用データが出力されテスト開始となることを防止する。
As described above, in the
テスト回路20は、上記のような制約はあるが、設定検出回路14をANDゲート22のみで構成することができるため、回路規模の増大はほとんどない。
Although the
なお、テスト回路20において、設定検出回路14は、所定のパターンが、少なくとも2つのFFに設定されたことを検出するようにしているが、この少なくとも2つのフリップフロップが、初段と最終段のフリップフロップを含むことは必須ではない。
In the
次に、図6は、本発明のテスト回路の構成を表す第3の具体例の回路図である。同図に示すテスト回路24は、図1に示すテスト回路10において、シフトレジスタ12を構成するデータ設定用フリップフロップの後段にテスト用のフリップフロップ26を追加して接続し、設定検出回路14を、テスト用のFF26の出力信号を出力制御信号として出力する配線によって構成したものである。
Next, FIG. 6 is a circuit diagram of a third specific example showing the configuration of the test circuit of the present invention. The
つまり、テスト回路24の設定検出回路14は、ハイレベルが、テスト用のFF26に設定されたことを検出すると、アクティブ状態であるハイレベルの出力制御信号を出力する。
That is, when the setting
テスト回路24では、図7のタイミングチャートに示すように、リセット解除後の最初のシリアルデータDIN(=テスト用のFF26のシリアルデータ)としてハイレベルが入力され、続いてD[n:0]に対応するシリアルデータDINが順次入力される。つまり、リセット解除後に、n+2個のシリアルデータDINをシフトすることにより、シフトレジスタ12へのシリアルデータDINの書き込みが完了する。
In the
テスト用のFF26の出力信号、つまり、出力制御信号がアクティブ状態であるハイレベルになると、出力制御回路16の各ANDゲートから、シフトレジスタ12の各FFの出力信号がテスト用のパラレルデータD[n:0]として出力される。
When the output signal of the
上記のように、テスト回路24では、テスト時に、リセット解除後の最初のシリアルデータDINとしてハイレベルを入力し、かつ、従来よりも1つだけ多い、n+2個のシリアルデータを入力する必要がある。
As described above, in the
テスト回路24は、シリアルデータの入力数が増加するが、シフトレジスタ12の後段に1個のテスト用のFF26を追加するのみで構成することができるため、回路規模の増大はほとんどない。また、テスト回路24は、図2のテスト回路18や図4のテスト回路20のように、パラレルデータD[n:0]のうちの所定ビットのデータが所定値に固定されるということがなく、任意のテスト対象のマクロ等に適用することができる。
Although the number of serial data inputs increases, the
なお、テスト回路24の設定検出回路14は、ローレベルが、テスト用のFF26に設定されたことを検出すると、アクティブ状態の出力制御信号を出力するようにしてもよい。
Note that the setting
また、テスト用のFF26の出力信号、つまり、出力制御信号は、パラレルデータD[n:0]用のFFの出力信号よりも配線長が長く、その変化タイミングは、通常、他のFFの出力信号よりも遅くなると考えられる。従って、テスト用のFF26の出力信号を出力制御信号として出力制御回路16のANDゲートに直接入力しても、出力制御回路16の各ANDゲートの出力信号にグリッチが発生することはない。
Further, the output signal of the
ただし、図8のテスト回路28に示すように、設定検出回路14において、出力制御信号、つまり、テスト用のFF26の出力信号を遅延する遅延回路30を備え、遅延回路30によって遅延された出力制御信号を出力制御回路16のANDゲートに入力することが望ましい。これにより、出力制御信号の変化タイミングを他のFFの出力信号よりも確実に遅くすることができ、出力制御回路16の各ANDゲートの出力信号にグリッチが発生することを確実に防止できる。
However, as shown in the
また、図9のテスト回路32に示すように、出力制御信号が非アクティブ状態であるローレベルのときに、テスト対象のマクロ等の入力信号として要求される論理レベルに応じて、出力制御信号がローレベルのときの出力制御回路16の出力信号、つまり、パラレルデータD[n:0]をオール0とするか、オール1とするかを選択できるように、その両方の出力信号を出力することができるように構成することが望ましい。
Further, as shown in the
図9に示す出力制御回路16は、シフトレジスタ12の各FFに対応するANDゲートおよびNANDゲートを備えている。各ANDゲートの構成は、図6に示すテスト回路24の場合と同じである。また、各NANDゲートの一方の反転入力端子には、各々対応するFFの反転データ出力端子QBからの出力信号(反転出力信号)が入力され、他方の入力端子には、テスト用のFF26の出力信号、つまり、出力制御信号が入力される。
The
図9に示す出力制御回路16では、出力制御信号がローレベルのとき、各ANDゲートから出力されるテスト用のパラレルデータD[n:0]はオール0となり、各NANDゲートから出力されるテスト用のパラレルデータDB[n:0]はオール1となる。一方、出力制御信号がハイレベルになると、パラレルデータD[n:0]およびDB[n:0]として、ともにシフトレジスタ12の複数のFFの出力信号が出力される。
In the
半導体集積回路の設計者は、図9に示すテスト回路32を用いることにより、出力制御信号が非アクティブ状態のときにテスト対象のマクロ等に入力される信号の論理レベルを適宜選択することができる。
By using the
次に、図10は、本発明のテスト回路の構成を表す第4の具体例の回路図である。同図に示すテスト回路34は、図1に示すテスト回路10において、シフトレジスタ12の初段のFFの前段、シフトレジスタ12のi段目のFFとi+1段目のFFの間(1≦i≦n−1)、および、最終段のFFの後段に各々テスト用のFF(同図中、四角点線で示す)36,38,40を接続し、設定検出回路14を、ANDゲート42で構成したものである。テスト回路34の設定検出回路14のANDゲート42には、テスト用の3つのFF36,38,40の出力信号が入力され、ANDゲート42の出力信号が出力制御信号として出力される。
Next, FIG. 10 is a circuit diagram of a fourth specific example showing the configuration of the test circuit of the present invention. The
つまり、テスト回路34の設定検出回路14のANDゲート42は、ハイレベルが、テスト用の3つのFF36,38,40に設定されたことを検出すると、アクティブ状態であるハイレベルの出力制御信号を出力する。
That is, when the AND gate 42 of the setting
テスト回路34では、図11のタイミングチャートに示すように、リセット解除後の最初のシリアルデータDIN(=テスト用のFF40のシリアルデータ)としてハイレベルが入力され、続いてD[n−i:0]に対応するシリアルデータDINが順次入力され、n−i+2番目のシリアルデータDIN(=テスト用のFF38のシリアルデータ)としてハイレベルが入力され、さらに続いてD[n:n−i+1]に対応するシリアルデータDINが順次入力され、最後のシリアルデータDIN(=テスト用のFF36のシリアルデータ)としてハイレベルが入力される。つまり、リセット解除後に、n+4個のシリアルデータをシフトすることにより、シフトレジスタ12へのシリアルデータの書き込みが完了する。
In the
シフトレジスタ12のテスト用の3つのFF36,38,40の出力信号がハイレベルになると、設定検出回路14のANDゲート42の出力信号、つまり、出力制御信号がアクティブ状態のハイレベルとなり、出力制御回路16の各ANDゲートから、シフトレジスタ12の各FFの出力信号がテスト用のパラレルデータD[n:0]として出力される。
When the output signals of the three
上記のように、テスト回路34では、テスト時に、リセット解除後の最初、n−i+2番目および最後のシリアルデータDINとしてハイレベルを入力し、かつ、従来よりも3つだけ多い、n+4個のシリアルデータを入力する必要がある。しかし、最終段のテスト用フリップフロップに所定のデータが設定されたことのみによってテスト用のパラレルデータを出力するテスト回路24に比較して、データ設定用フリップフロップの前後、ならびに中間位置に配置したテスト用フリップフロップに所定のデータが設定されたときに、テスト用のパラレルデータを出力することにより、ノイズによって誤ったテスト用データが出力されテスト開始となることを防止する。
As described above, in the
テスト回路34は、シリアルデータの入力数は増えるが、シフトレジスタ12に3個のFF36,38,40を追加し、設定検出回路14として1つのANDゲート42のみで構成することができるため、回路規模の増大はほとんどない。
Although the
なお、テスト回路34のシフトレジスタ12は、初段のFFの前段、初段のFFから最終段のFFまでのFFの間、および、最終段のFFの後段のうちの少なくとも2箇所に、シフトレジスタの他のFFに対して直列に接続された少なくとも2つのテスト用のFFを備えていればよい。この場合、設定検出回路14は、所定パターンのシリアルデータが、少なくとも2つのテスト用のFFに設定されたことを検出すると、アクティブ状態の前記出力制御信号を出力するようにすればよい。また、テスト用のFFの個数、配置位置に制限はない。
Note that the
本発明は、基本的に以上のようなものである。
以上、本発明について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。
The present invention is basically as described above.
Although the present invention has been described in detail above, the present invention is not limited to the above-described embodiment, and it is needless to say that various improvements and modifications may be made without departing from the gist of the present invention.
10,18,20,24,28,32,34 テスト回路
12 シフトレジスタ
14 設定検出回路
16 出力制御回路
22,42 ANDゲート
26,36,38,40 FF
30 遅延回路
10, 18, 20, 24, 28, 32, 34
30 delay circuit
Claims (3)
前記設定検出回路は、前記所定パターンのシリアルデータが、前記シフトレジスタの最終段のデータ設定用フリップフロップに設定されたことを検出すると、前記アクティブ状態の出力制御信号を出力することを特徴とする半導体集積回路のテスト回路。 A plurality of flip-flops including data setting flip-flops connected in series, and each time a clock signal is input, a shift register that sequentially shifts test serial data for testing a test object; and A setting detection circuit that outputs an output control signal in an active state upon detecting that the determined serial data of a predetermined pattern is set in at least one flip-flop of the shift register, and the setting detection An output control circuit that performs output control of the parallel data output from the plurality of data setting flip-flops of the shift register to the test target, using an output control signal input from the circuit ;
The setting detection circuit outputs the output control signal in the active state when detecting that the serial data of the predetermined pattern is set in the data setting flip-flop in the final stage of the shift register. Test circuit for semiconductor integrated circuits.
前記シフトレジスタは、さらに、前記複数のフリップフロップの最終段のデータ設定用フリップフロップの後段に接続されたテスト用のフリップフロップを備え、
前記設定検出回路は、前記所定パターンのシリアルデータが、前記テスト用のフリップフロップに設定されたことを検出すると、前記アクティブ状態の出力制御信号を出力することを特徴とする半導体集積回路のテスト回路。 A plurality of flip-flops including data setting flip-flops connected in series, and each time a clock signal is input, a shift register that sequentially shifts test serial data for testing a test object; and A setting detection circuit that outputs an output control signal in an active state upon detecting that the determined serial data of a predetermined pattern is set in at least one flip-flop of the shift register, and the setting detection An output control circuit that performs output control of the parallel data output from the plurality of data setting flip-flops of the shift register to the test target, using an output control signal input from the circuit;
The shift register further includes a test flip-flop connected to a subsequent stage of the data setting flip-flop of the final stage of the plurality of flip-flops,
Said setting detection circuit, the serial data of said predetermined pattern, detects that it is set in the flip-flop for the test, you and outputs an output control signal of the active state of the semi-conductor integrated circuit Test circuit.
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