JP5435424B2 - プログラマブルな抵抗メモリ装置、およびそれを用いた系、ならびにそれを形成する方法 - Google Patents
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Description
4 とのあいだに印加される電流の量に応じた特定の抵抗状態をとるように、相変化材料 8 を設定する。非晶質状態(図1B)を得るには、比較的高い書き込み電流パルス(リセットパルス)を相変化メモリ素子 1 を介して第一の期間にわたり印加して、相変化材料 8 の少なくとも一部分 9 を融かし、その一部分 9 で第一の電極 2 を蔽わせるようにする。それから電流をかけるのを止め、相変化材料 8 を急速に冷やして結晶化温度を下回らせると、第一の電極 2 を蔽うように、相変化材料 8 の非晶質状態である部分 9 が得られる。結晶質状態(図1A)を得るには、低めの書き込み電流パルス(設定パルス)を相変化メモリ素子 1 に第二の期間(普通は、第一の期間と非晶質の相変化材料の結晶化時間よりも長い)にわたり印加することで、相変化材料 8 の非晶質部分 9 を加熱して、結晶化温度よりも高く融点よりも低い温度になるようにする。こうすることで、相変化材料 8 の非晶質部分 9 を再結晶化して結晶質状態へと遷移させる。電流の印加を止めて相変化メモリ素子 1 を冷却した後にも、結晶化状態は維持される。相変化メモリ素子 1 の読み取りにあたっては、読取電圧を印加するわけだが、この読取電圧では相変化材料 8 の相状態は変化しない。
なプログラミング電流を減らしつつも信頼性を高めたような相変化メモリ装置が、求められているのである。
基板 10 に支持されている。第一の誘電体層 12 は基板 10 の上に形成されており、そして導電性プラグ 44 が第一の誘電体層 12 の内部に形成されている。複数の第一の電極 14 が、第二の誘電体層 20 の内部に形成されている。第一の電極 14 の各々は、導電性プラグ 44 の上に形成され、かつ導電性プラグ 44 と接続している。
する第一の電極 14 に接続している。この相変化材料層16 には、任意の適切な材料を用
いてかまわない。適切な相変化材料の例については、図3Dの説明とあわせて後述する。見下ろし視点では、第三の誘電体層 21 および第二の電極 22 が、第一の電極 14 から基板面方向(laterally)にずれているので、相変化材料層16 が、第一の電極 14 と接続するような位置に来られるようになっている。メモリ素子 201 は、第一の電極 14 および
第二の電極 22 ならびに相変化材料層 16 の一部分が電気的に交わっている箇所に相当する。図2Aおよび図2Bでは、相変化材料層 16 が、第二の電極 22 のなす線の側壁の一部および第三の誘電体層 21 のなす線の側壁の一部にだけ付くようにして描いており、相変化材料層 16 は第一の電極 14 の真上(直接触れる上)に在る。このような場合、メモリ素子 201 内の各相変化層 16 の全体が、そのメモリ素子 201 のプラグラマブルボリュームとなり、装置 200A の動作中に完全な相変化が可能である。あるいは別の手法として、第二の電極 22 がなす線の側壁と第三の誘電体層21 がなす線の側壁とを、相変化材料
層 16 が完全に蔽うようにしてもよい。
15 の中に、任意の適切な導電性材料(特に窒化チタン(TiN)、窒化チタンアルミニウ
ム(TiAlN)、チタン-タングステン(TiW)、白金(Pt)、もしくはタングステン(W)など)を使って形成する。
を、堆積した様子を描いてある。第二の電極 22 は任意の適切な導電性材料でつくり、導電性プラグ 44 および/もしくは第一の電極 14 と同じ材料にしてもかまわない。フォトリソグラフィーとトレンチ・エッチングを用い、第三の誘電体層 21 および導電性材料層が線群をなすようにパターン化することで、第三の誘電体層 21 および第二の電極 22 を形成する。エッチングの深さは、電極 14 の上面を露出させるのに充分な程度とする。第三の誘電体層 21 の基板面方向の縁 223 (図示せず)は、第一の電極 14 と接触するよ
うに形成する。このようにすると、第二の電極 22 の基板面方向の縁 223 (図2B)を
、第一の電極 14 の一部の真上に置けるようになる。第三の誘電体層 21 および第二の電極 22 を形成して、第二の電極 22 の各々の基板面方向の一方の縁 223 が、第一の電極 14 がなす単独の列のうちの第一の電極 14 の一部に被さるようにする。こうしたエッチ
ングにより、第三の誘電体層 21 のなす線および第二の電極 22 のなす線が、ほぼまっすぐな側壁を得ることになる。
、相変化材料層 16 による側壁の被覆率を高められる。
使って、相変化材料層 16 を形成可能である。例えば、コンフォーマルな又は部分的にコンフォーマルな相変化材料層16を、第二の電極 22 のなす線に被せるように、かつ、第三の誘電体層 21 の各々の側壁と第一の電極 14 の各々の表面とに接触するように、堆積する。相変化材料 16 の一部を取り除いて、第二の電極 22 のなす線の各々の側壁上と、第三の誘電体層 21 の各々の側壁上とに、相変化材料 16 を残す。
料層 16 の厚さを調整することで、メモリ素子 201 のプログラマブルボリュームを調節
する。必要に応じて、相変化材料層16 を、各第二の電極 22 の各々の側壁の全長に沿っ
て残してもかまわない。
ある。このメモリユニット 626 はメモリ回路 400 を含む。そしてこのメモリ回路 400
は、本発明の実施形態群に応じて構築された、相変化メモリ装置 200A およびメモリ素子
201 を有している。あるいは別の手法として系 600 が、相変化メモリ装置 200C を有するメモリ回路 500 を含んでいてもよい。
ッサを有する任意のシステムであればよい)は一般に、一個以上の入出力(I/O)装置 625 とバス 621を介して通信する中央処理装置(CPU) 622 (マイクロプロセッサ、デジタル信号プロセッサ、もしくは他のプログラマブルなデジタル論理装置、など)を含んでいる。メモリユニット 626 は、バス 621 を介し、典型的にはメモリコントローラーを通じて、CPU 622 との通信を行っている。
リ回路 626 を、こうしたプロセッサ(CPU 622 など)と組み合わせて、単独の集積回路
としてもよい。
Claims (25)
- 横方向の広がりを有する第一の電極層と、
前記第一の電極層の上に在って前記第一の電極層に接触し、かつ、横方向の広がりを有する、誘電体材料層と、
前記誘電体材料層の上に在って前記誘電体材料層に接触し、かつ、横方向の広がりを有する、第二の電極層と、
前記第一の電極層の上面から上方への広がりを有する、プログラマブルな抵抗材料層であって、前記プログラマブルな抵抗材料層の下方端面が前記第一の電極層の上面に接触し、かつ、前記プログラマブルな抵抗材料層のその他の面は前記第一の電極層に接触せず、また、前記第二の電極層の横方向端面および前記誘電体材料層の横方向端面が前記プログラマブルな抵抗材料層の側面に接触し、かつ、前記第二の電極層および前記誘電体材料層のその他の面は前記プログラマブルな抵抗材料層に接触しない、プログラマブルな抵抗材料層と、
を含み、
前記プログラマブルな抵抗材料層は相変化材料層であり、前記相変化材料層は、前記相変化材料層の全体が完全に相変化し得るように調整された体積又は厚さを有する、メモリ素子。 - 前記誘電体材料層の前記横方向端面および前記第二の電極層の前記横方向端面が、連続した傾斜面であり、かつ、前記プログラマブルな抵抗材料層の前記側面が、前記連続した傾斜面に接触する傾斜面である、請求項1記載のメモリ素子。
- 前記誘電体材料層および前記第二の電極層が、前記第一の電極層から横方向にずれて配置されている、請求項1記載のメモリ素子。
- 複数の第一の電極層であって、該複数の第一の電極層の各々が横方向の広がりを有する、複数の第一の電極層と、
前記複数の第一の電極層のうちの少なくとも一つの電極層の上方に在って、かつ、誘電体材料層によって前記複数の第一の電極層のうちの前記少なくとも一つの電極層から離間されている、第二の電極層であって、前記誘電体材料層は、前記複数の第一の電極層のうちの前記少なくとも一つの電極層の上に在って前記複数の第一の電極層のうちの前記少なくとも一つの電極層に接触し、かつ、横方向の広がりを有しており、また、前記第二の電極層は、前記誘電体材料層の上に在って前記誘電体材料層に接触し、かつ、横方向の広がりを有している、第二の電極層と、
複数のメモリ素子を規定する、プログラマブルな抵抗材料層であって、前記プログラマブルな抵抗材料層は前記複数の第一の電極層のうちの前記少なくとも一つの電極層の上面から上方への広がりを有しており、前記プログラマブルな抵抗材料層の下方端面が前記複数の第一の電極層のうちの前記少なくとも一つの電極層の前記上面に接触し、かつ、前記プログラマブルな抵抗材料層のその他の面は前記複数の第一の電極層のうちの前記少なくとも一つの電極層に接触せず、また、前記第二の電極層の横方向端面および前記誘電体材料層の横方向端面が前記プログラマブルな抵抗材料層の側面に接触し、かつ、前記第二の電極層および前記誘電体材料層のその他の面は前記プログラマブルな抵抗材料層に接触しない、プログラマブルな抵抗材料層と、
を含み、
前記プログラマブルな抵抗材料層は相変化材料層であり、前記相変化材料層は、前記相変化材料層の全体が完全に相変化し得るように調整された体積又は厚さを有する、メモリ装置。 - 前記第二の電極層が、前記複数の第一の電極層の上に線として構成され、また、
前記メモリ装置は、前記プログラマブルな抵抗材料層からなる複数の部分をさらに含み、前記プログラマブルな抵抗材料層からなる複数の部分の各々が、前記第一の電極層の各々と接触し、かつ、一つのメモリ素子を規定する、請求項4記載のメモリ装置。 - 前記第二の電極層を複数含み、前記複数の第一の電極層が、複数の列に配置され、前記複数の第二の電極層の各々が、それぞれの列中の少なくとも一つの第一の電極層の一部分の真上に在る、請求項4記載のメモリ装置。
- 複数の選択線を更に含み、該選択線の各々が、前記第二の電極層の各々に電気的に接続されている、請求項6記載のメモリ装置。
- 前記複数の第二の電極層が、選択線となるように構成され、前記第二の電極層の各々が、それぞれの列中の第一の電極層の各々の一部分の真上に配置されている、請求項6記載のメモリ装置。
- 前記第二の電極層を複数含み、前記複数の第一の電極層が、複数の列に配置され、前記第二の電極層の第一の横方向縁が、第一の列中の少なくとも一つの第一の電極層の一部分の真上に在り、前記第二の電極層の第二の横方向縁が、第二の列中の少なくとも一つの第一の電極層の一部分の真上に在る、請求項4記載のメモリ装置。
- 前記第二の電極層に電気的に接続された選択線を更に含む、請求項9記載のメモリ装置。
- 前記第一の列中の前記第一の電極層の各々に切換可能に接続される第一のビット線と、
前記第二の列中の前記第一の電極層の各々に切換可能に接続される第二のビット線と
を更に含む、請求項10記載のメモリ装置。 - 前記第一のビット線および前記第二のビット線のうちの一方を電圧源に選択的に接続するためのビット線選択回路を更に含む、請求項11記載のメモリ装置。
- 前記ビット線選択回路が、前記第一のビット線に接続された第一の導電型のトランジスタと、前記第二のビット線に接続された第二の導電型のトランジスタと、前記第一の導電型のトランジスタおよび前記第二の導電型のトランジスタの各々のゲートに接続されたビット線選択線と、を含む、請求項12記載のメモリ装置。
- プロセッサと、
前記プロセッサに結合されたメモリ回路と、
を含むプロセッサシステムであって、
前記メモリ回路が、請求項4から13のいずれか一項に記載のメモリ装置を含む、プロセッサシステム。 - メモリ素子を形成する方法であって、
横方向の広がりを有する第一の電極層を形成するステップと、
前記第一の電極層の上に、前記第一の電極層に接触し且つ横方向の広がりを有する第一の誘電体材料層を形成するステップと、
前記第一の誘電体材料層の上に、前記第一の誘電体材料層に接触し且つ横方向の広がりを有する第二の電極層を形成するステップと、
前記第一の電極層の上面から上方への広がりを有する、プログラマブルな抵抗材料層を形成するステップであって、前記プログラマブルな抵抗材料層の下方端面が前記第一の電極層の上面に接触し、かつ、前記プログラマブルな抵抗材料層のその他の面は前記第一の電極層に接触せず、また、前記第二の電極層の横方向端面および前記第一の誘電体材料層の横方向端面が前記プログラマブルな抵抗材料層の側面に接触し、かつ、前記第二の電極層および前記第一の誘電体材料層のその他の面は前記プログラマブルな抵抗材料層に接触しない、ステップと、
を含み、
前記プログラマブルな抵抗材料層は相変化材料層であり、前記相変化材料層は、前記相変化材料層の全体が完全に相変化し得るように調整された体積又は厚さを有する、方法。 - 前記第二の電極層が、線として形成される、請求項15記載の方法。
- 前記第二の電極層を形成するステップが、前記第一の誘電体材料層の上に導電性材料層を形成するステップと、前記第一の誘電体材料層および前記導電性材料層をエッチングして、前記線を形成するステップと、を含む、請求項16記載の方法。
- 前記エッチングするステップが、前記第一の誘電体材料層および前記導電性材料層をエッチングして、前記第一の誘電体材料層の横方向端面および前記第二の電極層の横方向端面に傾斜をつけるステップ、を含む、請求項17記載の方法。
- 前記第二の電極層が、前記第一の電極層から横方向にずれるように形成される、請求項15記載の方法。
- 第二の誘電体材料層を形成するステップを更に含み、前記第一の電極層が前記第二の誘電体材料層の内部に形成される、請求項15記載の方法。
- メモリ装置を形成するための方法であって、
複数の第一の電極層を形成するステップであって、前記複数の第一の電極層の各々が横方向の広がりを有する、ステップと、
前記複数の第一の電極層の上に、前記複数の第一の電極層に接触する誘電体材料層を形成するステップであって、前記誘電体材料層は横方向の広がりを有する、ステップと、
前記誘電体材料層の上に、前記誘電体材料層と接触する第二の電極層を形成するステップであって、前記第二の電極層は横方向の広がりを有する、ステップと、
前記複数の第一の電極層のうちの一つの電極層の上面から上方への広がりを有するプログラマブルな抵抗材料層を形成して、メモリ素子を形成するステップであって、前記プログラマブルな抵抗材料層の下方端面が前記複数の第一の電極層のうちの前記一つの電極層の前記上面に接触し、かつ、前記プログラマブルな抵抗材料層のその他の面は前記複数の第一の電極層のうちの前記一つの電極層に接触せず、また、前記第二の電極層の横方向端面および前記誘電体材料層の横方向端面が前記プログラマブルな抵抗材料層の側面に接触し、かつ、前記第二の電極層および前記誘電体材料層のその他の面は前記プログラマブルな抵抗材料層に接触しない、ステップと、
を含み、
前記プログラマブルな抵抗材料層は相変化材料層であり、前記相変化材料層は、前記相変化材料層の全体が完全に相変化し得るように調整された体積又は厚さを有する、方法。 - 前記プログラマブルな抵抗材料層からなる複数の部分を形成するステップを更に含み、前記プログラマブルな抵抗材料層からなる複数の部分の各々が、それぞれの第一の電極層と接触するように形成されて、メモリ素子を形成する、請求項21記載の方法。
- 複数の第二の電極層を形成するステップと、
前記複数の第一の電極層を複数の列に配置するステップと、
複数の第二の電極層と、複数の誘電体材料層からなる部分とを形成するステップと、
を更に含み、
前記第二の電極層および前記誘電体材料層からなる部分の各々が、線として、かつ、それぞれの列中の各第一の電極層の一部分の真上に、形成される、請求項21記載の方法。 - 複数の第二の電極層を形成するステップと、
前記複数の第一の電極層を複数の列に配置するステップと、
を更に含み、
前記第二の電極層の第一の横方向縁が、第一の列中の第一の電極層の一部分の真上に形成され、
前記第二の電極層の第二の横方向縁が、第二の列中の第一の電極層の一部分の真上に形成される、請求項21記載の方法。 - 前記誘電体材料層、前記第二の電極層、および前記プログラマブルな抵抗材料層を形成するステップが、
前記誘電体材料層の上面に接触する導電性材料層を形成するステップと、
前記誘電体材料層および前記導電性材料層をエッチングして、複数の第二の電極層および複数の誘電体線を形成し、かつ、前記第一の電極層の各々の表面を露出させるステップであって、前記第二の電極層の各々が、前記第二の電極層の線として形成され、かつ、前記第二の電極層の線の各々が、前記誘電体線のそれぞれの上面の上に形成される、ステップと、
プログラマブルな抵抗材料層を、前記第二の電極層の線の上に、および、前記複数の誘電体線の横方向端面および前記第一の電極層の各々の上面と接触するように、形成するステップと、
前記プログラマブルな抵抗材料層の一部を除去することで、前記第二の電極層の線の各々の横方向端面および前記誘電体線の各々の横方向端面の上に、前記プログラマブルな抵抗材料層を残すステップと、
を含む、請求項21記載の方法。
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