JP5421104B2 - Method and apparatus for switching graphics sources - Google Patents

Method and apparatus for switching graphics sources Download PDF

Info

Publication number
JP5421104B2
JP5421104B2 JP2009522754A JP2009522754A JP5421104B2 JP 5421104 B2 JP5421104 B2 JP 5421104B2 JP 2009522754 A JP2009522754 A JP 2009522754A JP 2009522754 A JP2009522754 A JP 2009522754A JP 5421104 B2 JP5421104 B2 JP 5421104B2
Authority
JP
Japan
Prior art keywords
graphics processor
graphics
display device
switching
output
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2009522754A
Other languages
Japanese (ja)
Other versions
JP2009545770A (en
Inventor
コンロイ,デイビッド・ジイ
カルバート,マイケル・エフ
アタス,ウィリアム・シイ
ハワード,ブライアン・ディ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Apple Inc
Original Assignee
Apple Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Apple Inc filed Critical Apple Inc
Publication of JP2009545770A publication Critical patent/JP2009545770A/en
Application granted granted Critical
Publication of JP5421104B2 publication Critical patent/JP5421104B2/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • GPHYSICS
    • G09EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09GARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G5/00Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
    • G09G5/36Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
    • G09G5/363Graphics controllers
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00Arrangements for program control, e.g. control units
    • G06F9/06Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/14Digital output to display device ; Cooperation and interconnection of the display device with other functional units
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00Arrangements for program control, e.g. control units
    • G06F9/06Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/46Multiprogramming arrangements
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06TIMAGE DATA PROCESSING OR GENERATION, IN GENERAL
    • G06T1/00General purpose image data processing
    • GPHYSICS
    • G09EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09GARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G5/00Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
    • G09G5/12Synchronisation between the display unit and other units, e.g. other display units, video-disc players
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/14Digital output to display device ; Cooperation and interconnection of the display device with other functional units
    • G06F3/1423Digital output to display device ; Cooperation and interconnection of the display device with other functional units controlling a plurality of local displays, e.g. CRT and flat panel display
    • G06F3/1438Digital output to display device ; Cooperation and interconnection of the display device with other functional units controlling a plurality of local displays, e.g. CRT and flat panel display using more than one graphics controller
    • GPHYSICS
    • G09EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09GARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2330/00Aspects of power supply; Aspects of display protection and defect management
    • G09G2330/02Details of power systems and of start or stop of display operation
    • G09G2330/021Power management, e.g. power saving
    • GPHYSICS
    • G09EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09GARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2360/00Aspects of the architecture of display systems
    • G09G2360/06Use of more than one graphics processor to process data before displaying to one or more screens

Description

本発明は、コンピュータ・システムにおいてグラフィックス・ソースを切り替える技法に関する。さらに具体的には、本発明は、コンピュータ・システムにおいてグラフィックス・ソースを切り替えることにより、電力を低減するための方法及び装置に関する。   The present invention relates to techniques for switching graphics sources in a computer system. More specifically, the present invention relates to a method and apparatus for reducing power by switching graphics sources in a computer system.

コンピューティング技術の急速な進歩により、時には1兆バイトもの大きさになるデータ・セットに毎秒数兆もの計算操作を実行することが可能になった。こうした進歩は、集積回路のサイズと複雑さの急激な増大に大きく依存しているといえる。残念なことに、集積回路のサイズと複雑さの増大に伴って、それらの電力消費量も同様に増大してきた。   Rapid advances in computing technology have made it possible to perform trillions of computational operations per second on data sets that are sometimes as large as one trillion bytes. These advances are largely dependent on the rapid increase in size and complexity of integrated circuits. Unfortunately, with the increase in size and complexity of integrated circuits, their power consumption has increased as well.

並行開発において、ブロードバンド無線ネットワークの急速な普及は、ポータブル・コンピュータ・システムへのあくなき需要を生み出した。残念なことに、ポータブル・コンピュータ・システムは通常、使用可能なバッテリー電力が限定されているため、厳しい電力の制約がある。こうした開発は、電力を節約する技術及びシステムに対する強い必要性を生み出してきた。   In parallel development, the rapid spread of broadband wireless networks has created a tremendous demand for portable computer systems. Unfortunately, portable computer systems typically have severe power constraints due to the limited battery power available. These developments have created a strong need for power saving technologies and systems.

3Dグラフィックス技術の進歩により、多くの最新コンピュータ・システムは、専用グラフィックス・プロセッサ(場合によってはグラフィックス処理装置(GPU)と呼ばれる)を使用してグラフィックス表示デバイスを駆動するようになった。残念なことに、今日のGPUは膨大な量の電力を消費するが、これはポータブル・コンピュータ・システムのバッテリー寿命を著しく縮め、さらに熱放散の問題も生じさせる。   Advances in 3D graphics technology have led many modern computer systems to drive graphics display devices using dedicated graphics processors (sometimes called graphics processing units (GPUs)). . Unfortunately, today's GPUs consume a tremendous amount of power, which significantly reduces the battery life of portable computer systems and also creates heat dissipation problems.

グラフィックス表示操作中、たとえば、ユーザが表示装置で文書を読んでいるときのように、ほとんどグラフィックス処理が必要とされないような場合も頻繁にある。残念なことに、従来技術のグラフィックス・プロセッサは、こうした「低アクティビティ」期間中に十分な電力を節約するために十分に低電力モードに切り替えることはできない。   Often, during a graphics display operation, little graphics processing is required, such as when a user is reading a document on a display device. Unfortunately, prior art graphics processors cannot switch to a sufficiently low power mode to save enough power during these “low activity” periods.

そのような「低アクティビティ」期間中に電力を節約する1つの解決策は、表示装置を高電力グラフィックス・ソース(たとえば、高パフォーマンスGPU)から低電力グラフィックス・ソース(たとえば、低パフォーマンスGPU)に切り替えることである。理想的には、この切り替え操作は、グラフィックス処理の需要の変化に応じて、又は電力消費を制限するシステムの必要性の変化に応じて、システムが異なるグラフィックス・ソース間をシームレスに交互に切り替えることができるように、ユーザに気づかれないようにする必要がある。   One solution to conserve power during such “low activity” periods is to move the display device from a high power graphics source (eg, a high performance GPU) to a low power graphics source (eg, a low performance GPU). It is to switch to. Ideally, this switching operation seamlessly alternates between different graphics sources as the system responds to changing graphics processing demands or to changing system needs to limit power consumption. It is necessary to be unaware of the user so that it can be switched.

従来技術の技法は、ユーザがより低いパフォーマンスのグラフィックス・ソースとより高いパフォーマンスのグラフィックス・ソースを切り替えることができる機械的スイッチを備えている。しかし、この強引な技法では、ユーザは、あるグラフィックス・ソースから別のグラフィックス・ソースに切り替えるたびに、コンピュータ・システムを完全に再初期化することが必要となる。あるグラフィックス・ソースから別のグラフィックス・ソースに切り替えるためにコンピュータ・システムを再初期化するようユーザに要求することは、多くの状況において受け入れ難いことである。初期化プロセスは、コンピュータ上で実行される最も混乱をまねく操作の1つである。通常、ユーザは、コンピュータを再初期化する前に自分のすべての作業を保存しなければならず、それは完了するまでにかなりの時間を要する可能性がある。さらに、ユーザはまず、グラフィックス処理需要が近い将来高くなるのか又は低くなるのかを判断してから、システムが再初期化するのを待たなければならず、その後需要が変化した場合にはもう1度いとわずに再初期化を待つ必要がある。   Prior art techniques include a mechanical switch that allows a user to switch between a lower performance graphics source and a higher performance graphics source. However, this aggressive technique requires the user to completely reinitialize the computer system each time they switch from one graphics source to another. Requesting the user to reinitialize the computer system to switch from one graphics source to another is unacceptable in many situations. The initialization process is one of the most disruptive operations performed on a computer. Typically, the user must save all his work before reinitializing the computer, which can take a significant amount of time to complete. In addition, the user must first determine whether the graphics processing demand will be higher or lower in the near future, and then wait for the system to re-initialize, and then if the demand changes, one more time. You need to wait for re-initialization.

したがって、異なるグラフィックス・ソース間の迅速及び/又はシームレスな切り替えを容易にする方法及び装置が必要とされている。   Accordingly, there is a need for a method and apparatus that facilitates quick and / or seamless switching between different graphics sources.

本発明の1つの実施態様は、第1のグラフィックス・プロセッサから第2のグラフィックス・プロセッサに切り替えて表示装置を駆動するシステムを提供する。操作中、本システムは、第1のグラフィックス・プロセッサから第2のグラフィックス・プロセッサに表示装置を駆動する信号ソースを切り替えるよう求める要求を受信する。要求に応じて、本システムはまず、第2のグラフィックス・プロセッサがいつでも表示装置を駆動できるように、第2のグラフィックス・プロセッサを構成する。次いで、本システムは、第1のグラフィックス・プロセッサから第2のグラフィックス・プロセッサに表示装置を駆動する信号ソースを切り替え、それにより第2のグラフィックス・プロセッサに表示装置を駆動させる。   One embodiment of the present invention provides a system for driving a display device by switching from a first graphics processor to a second graphics processor. During operation, the system receives a request from the first graphics processor to switch the signal source driving the display device from the second graphics processor. Upon request, the system first configures the second graphics processor so that the second graphics processor can drive the display device at any time. The system then switches the signal source that drives the display device from the first graphics processor to the second graphics processor, thereby causing the second graphics processor to drive the display device.

この実施態様の変形において、第1のグラフィックス・プロセッサの出力表示信号は選択デバイスの入力の第1のセットに結合され、第2のグラフィックス・プロセッサの出力表示信号は選択デバイスの入力の第2のセットに結合される。選択デバイスの出力は表示装置の入力に結合され、第1のグラフィックス・プロセッサから第2のグラフィックス・プロセッサに表示装置を駆動する信号ソースを切り替える前に、入力の第1のセットは選択デバイスの出力に結合される。第1のグラフィックス・プロセッサから第2のグラフィックス・プロセッサに切り替えることは、入力の第1のセットを選択デバイスの出力から切り離し、入力の第2のセットの選択デバイスの出力に結合することを含む。   In a variation of this embodiment, the output display signal of the first graphics processor is coupled to the first set of inputs of the selection device, and the output display signal of the second graphics processor is the first of the inputs of the selection device. Combined into two sets. The output of the selection device is coupled to the input of the display device, and the first set of inputs is the selection device before switching the signal source driving the display device from the first graphics processor to the second graphics processor. To the output of. Switching from the first graphics processor to the second graphics processor decouples the first set of inputs from the output of the selection device and couples it to the output of the selection device of the second set of inputs. Including.

この実施態様のさらなる変形において、第1のグラフィックス・プロセッサから第2のグラフィックス・プロセッサに表示装置を駆動する信号ソースを切り替える前に、システムは、第1のグラフィックス・プロセッサの出力表示信号と第2のグラフィックス・プロセッサの出力表示信号を十分に同期化し、それにより表示装置でのグラフィカル出力を中断することのないシームレスな切り替えプロセスを容易にする。   In a further variation of this embodiment, prior to switching the signal source driving the display device from the first graphics processor to the second graphics processor, the system outputs the output display signal of the first graphics processor. And the output display signal of the second graphics processor are sufficiently synchronized, thereby facilitating a seamless switching process without interrupting the graphical output on the display device.

この実施態様のさらなる変形において、システムは、(1)第1のグラフィックス・プロセッサのタイミング信号と第2のグラフィックス・プロセッサのタイミング信号を十分に同期化すること、及び(2)第1のグラフィックス・プロセッサのデータ信号と第2のグラフィックス・プロセッサのデータ信号を十分に同期化することによって、出力表示信号を十分に同期化する。   In a further variation of this embodiment, the system (1) sufficiently synchronizes the timing signal of the first graphics processor and the timing signal of the second graphics processor, and (2) the first The output display signal is sufficiently synchronized by sufficiently synchronizing the data signal of the graphics processor and the data signal of the second graphics processor.

この実施態様のさらなる変形において、システムは、2つのグラフィックス・プロセッサからの同期信号を十分に合わせることにより、出力表示信号を十分に同期化する。   In a further variation of this embodiment, the system fully synchronizes the output display signal by fully matching the synchronization signals from the two graphics processors.

この実施態様のさらなる変形において、同期信号は表示ブランキング信号である。   In a further variation of this embodiment, the synchronization signal is a display blanking signal.

この実施態様のさらなる変形において、表示ブランキング信号は垂直ブランキング信号である。   In a further variation of this embodiment, the display blanking signal is a vertical blanking signal.

この実施態様のさらなる変形において、切り替えは、表示ブランキング信号に関連付けられているブランキング期間中に行われる。   In a further variant of this embodiment, the switching takes place during the blanking period associated with the display blanking signal.

この実施態様のさらなる変形において、表示ブランキング期間は垂直ブランキング期間である。   In a further variation of this embodiment, the display blanking period is a vertical blanking period.

この実施態様のさらなる変形において、選択デバイスは、マルチプレクサ又はワイヤードOR論理を含む。   In a further variation of this embodiment, the selection device includes a multiplexer or wired OR logic.

この実施態様の変形において、システムは、(1)必要に応じて第2のグラフィックス・プロセッサに電源を投入すること、(2)グラフィックス・プロセッサを初期化すること、(3)第2のグラフィックス・プロセッサから出力信号を生成することにより、第2のグラフィックス・プロセッサを構成する。   In a variation of this embodiment, the system (1) powers up the second graphics processor as needed, (2) initializes the graphics processor, (3) the second A second graphics processor is constructed by generating an output signal from the graphics processor.

この実施態様の変形において、切り替え要求を受信する前に、システムは、グラフィックス処理ロードのレベルを監視する。次いで、システムは、グラフィックス処理ロードのレベルに基づいて切り替え要求を生成する。   In a variation of this embodiment, prior to receiving a switch request, the system monitors the level of graphics processing load. The system then generates a switch request based on the level of graphics processing load.

この実施態様のさらなる変形において、第1のグラフィックス・プロセッサは高電力グラフィックス処理装置(GPU)であり、第2のグラフィックス・プロセッサは低電力GPUである。この場合、切り替え要求は、グラフィックス処理ロードのレベルが低いときに生成される。   In a further variation of this embodiment, the first graphics processor is a high power graphics processing unit (GPU) and the second graphics processor is a low power GPU. In this case, the switching request is generated when the level of the graphics processing load is low.

この実施態様のさらなる変形において、第1のグラフィックス・プロセッサは低電力グラフィックス処理装置(GPU)であり、第2のグラフィックス・プロセッサは高電力GPUである。この場合、切り替え要求は、グラフィックス処理ロードのレベルが高いときに生成される。   In a further variation of this embodiment, the first graphics processor is a low power graphics processing unit (GPU) and the second graphics processor is a high power GPU. In this case, the switching request is generated when the level of the graphics processing load is high.

この実施態様のさらなる変形において、低電力GPUは、システム・チップのうちの1つと統合される。   In a further variation of this embodiment, the low power GPU is integrated with one of the system chips.

この実施態様の変形において、システムは、切り替え後に、第1のグラフィックス・プロセッサの電源を切断する。   In a variation of this embodiment, the system powers down the first graphics processor after switching.

この実施態様のさらなる変形において、システムは、1つ又は複数の位相同期ループ(PLL)を使用して、出力表示信号を十分に同期化する。   In a further variation of this embodiment, the system uses one or more phase locked loops (PLLs) to fully synchronize the output display signal.

この実施態様の変形において、第1のグラフィックス・プロセッサから第2のグラフィックス・プロセッサに切り替えることは、第1のグラフィックス・プロセッサを使用して表示装置をフェードアウトすることを含む。   In a variation of this embodiment, switching from the first graphics processor to the second graphics processor includes fading out the display device using the first graphics processor.

この実施態様の変形において、システムは、(1)必要に応じて表示装置を初期化すること、(2)表示装置を再描画すること、(3)表示装置をフェードインすることにより、第2のグラフィックス・プロセッサを使用して表示装置を駆動する。   In a variation of this embodiment, the system includes: (1) initializing the display device as needed; (2) redrawing the display device; and (3) fading in the display device. The graphics processor is used to drive the display device.

本発明の実施形態によるコンピュータ・システムを示す図である。1 illustrates a computer system according to an embodiment of the present invention. 本発明の実施形態による異なるグラフィックス・ソースを切り替えて同じ表示装置を駆動することができるコンピュータ・システムを示す図である。FIG. 2 illustrates a computer system that can switch between different graphics sources to drive the same display device according to embodiments of the invention. 本発明の実施形態による第1のグラフィックス・ソースから第2のグラフィックス・ソースに切り替えて表示装置を駆動するプロセスを示す流れ図である。3 is a flow diagram illustrating a process for driving a display device by switching from a first graphics source to a second graphics source according to an embodiment of the present invention. 本発明の実施形態による出力表示信号を同期化することなく第1のグラフィックス・ソースから第2のグラフィックス・ソースに切り替えるプロセスを示す流れ図である。3 is a flow diagram illustrating a process of switching from a first graphics source to a second graphics source without synchronizing output display signals according to embodiments of the present invention. 本発明の実施形態によるグラフィックス・ソースによって生成された単一の垂直ブランキング期間(VBI)及び対応する垂直同期(V−sync)パルスを示す図である。FIG. 6 illustrates a single vertical blanking period (VBI) and corresponding vertical sync (V-sync) pulse generated by a graphics source according to an embodiment of the present invention. 本発明の実施形態による2つのグラフィックス・ソースによって生成された2つの重複するVBIを示す図である。FIG. 4 illustrates two overlapping VBIs generated by two graphics sources according to an embodiment of the present invention. 本発明の実施形態による2つのグラフィックス・ソース間のタイミング信号を同期化する技法を示す概略図である。FIG. 2 is a schematic diagram illustrating a technique for synchronizing timing signals between two graphics sources according to an embodiment of the present invention. 本発明の実施形態による2つのグラフィックス・ソース間のタイミング信号を同期化するもう1つの技法を示す概略図である。FIG. 3 is a schematic diagram illustrating another technique for synchronizing timing signals between two graphics sources according to an embodiment of the present invention. 本発明の実施形態による2つのグラフィックス・ソースを備えるコンピュータ・システムを示す図である。FIG. 2 shows a computer system with two graphics sources according to an embodiment of the invention.

以下の説明は、当業者が本発明を実施し使用することができるようにするために提示され、特定の用途及びその要件の状況において提供される。開示される実施形態へのさまざまな変更は、当業者には容易に明らかとなり、本明細書において定義される一般的原理は、本発明の精神と範囲を逸脱することなくその他の実施形態や用途に適用することができる。したがって、本発明は、示されている実施形態に限定されることはなく、特許請求の範囲と一致する最大範囲を許容されるものとする。   The following description is presented to enable any person skilled in the art to make and use the invention and is provided in the context of a particular application and its requirements. Various modifications to the disclosed embodiments will be readily apparent to those skilled in the art, and the generic principles defined herein may be used in other embodiments or applications without departing from the spirit and scope of the invention. Can be applied to. Accordingly, the invention is not limited to the illustrated embodiments but is to be accorded the maximum scope consistent with the claims.

この発明を実施するための形態において説明されるデータ構造及びコードは通常、コンピュータ可読記憶媒体に格納されるが、これはコンピュータ・システムが使用するコード及び/又はデータを格納することができる任意のデバイス又は媒体である。これは、揮発性メモリ、不揮発性メモリ、又はディスクドライブ、磁気テープ、CD(コンパクトディスク)、DVD(デジタル多用途ディスク又はデジタルビデオディスク)のような磁気及び光ストレージ・デバイス、あるいは現在既知であるか又は後に開発されるコンピュータ可読媒体を格納することができるその他の媒体を含むが、これらに限定されることはない。   The data structures and codes described in the detailed description are typically stored on a computer readable storage medium, although this may be any code and / or data that can be used by a computer system. Device or medium. This is volatile memory, non-volatile memory, or magnetic and optical storage devices such as disk drives, magnetic tape, CD (compact disc), DVD (digital versatile disc or digital video disc), or currently known Or other media that can store computer-readable media that will be developed later, but is not limited to such.

コンピュータ・システム
図1は、本発明の実施形態によるコンピュータ・システム100を示す。図1に示されるように、コンピュータ・システム100は、ブリッジ104を介してメモリ・サブシステム106、周辺バス108、グラフィックス・プロセッサ110に結合されたプロセッサ102を含む。ブリッジ104は、コンピューティング・システム100内のコンポーネントを連結させるために一般に使用される任意のタイプのコア論理演算装置、ブリッジチップ、又はチップセットを含むことができる。本発明の1つの実施形態において、ブリッジ104は、ノースブリッジ(Northbridge)チップである。プロセッサ102は、マイクロプロセッサ、デジタル信号プロセッサ、デバイス・コントローラ、又は機器内の計算エンジンを含む任意のタイプのプロセッサを含むが、これらに限定されることはない。
Computer System FIG. 1 illustrates a computer system 100 according to an embodiment of the invention. As shown in FIG. 1, the computer system 100 includes a processor 102 coupled to a memory subsystem 106, a peripheral bus 108, and a graphics processor 110 via a bridge 104. The bridge 104 can include any type of core logic unit, bridge chip, or chipset that is commonly used to connect components within the computing system 100. In one embodiment of the invention, the bridge 104 is a Northbridge chip. The processor 102 includes, but is not limited to, any type of processor including a microprocessor, a digital signal processor, a device controller, or a computing engine within an instrument.

コンピュータ・システム100の1つ又は複数のコンポーネントが離れて位置し、ネットワークを介してアクセスできることを理解されたい。   It should be understood that one or more components of computer system 100 are located remotely and can be accessed over a network.

プロセッサ102は、ブリッジ104を介してメモリ・サブシステム106と通信する。メモリ・サブシステム106は、高速度でプロセッサ102がアクセスすることができる1つ又は複数のメモリチップを含む複数のコンポーネントを含んでいる。   The processor 102 communicates with the memory subsystem 106 via the bridge 104. The memory subsystem 106 includes a plurality of components including one or more memory chips that can be accessed by the processor 102 at high speeds.

また、プロセッサ102は、ブリッジ104及び周辺バス108を介してストレージ・デバイス112と通信する。ストレージ・デバイス112は、コンピュータ・システムに結合することができる任意のタイプの不揮発性ストレージ・デバイスを含む。これは、磁気、光、光磁気ストレージ・デバイス、さらにフラッシュメモリ及び/又はバッテリー・バックアップ式メモリに基づくストレージ・デバイスを含むが、これらに限定されることはない。   The processor 102 also communicates with the storage device 112 via the bridge 104 and the peripheral bus 108. Storage device 112 includes any type of non-volatile storage device that can be coupled to a computer system. This includes, but is not limited to, magnetic, optical, magneto-optical storage devices, as well as storage devices based on flash memory and / or battery-backed memory.

プロセッサ102はさらに、ブリッジ104を介してグラフィックス・プロセッサ110と通信する。グラフィックス・プロセッサ110は、表示装置114に信号ソースを供給して、表示装置114を駆動する専用のグラフィックス・レンダリング・デバイスである。表示装置114は、ビジュアル形式(イメージ及びテキストを含む)で情報をユーザに提示することができる任意のタイプの表示デバイスを含むことができる。これは、ブラウン管(CRT)ディスプレイ、発光ダイオード(LED)ディスプレイ、液晶ディスプレイ(LCD)、有機LED(OLED)ディスプレイ、表面電界ディスプレイ(SED)、又は電子ペーパーを含むが、これらに限定されることはない。   The processor 102 further communicates with the graphics processor 110 via the bridge 104. The graphics processor 110 is a dedicated graphics rendering device that provides a signal source to the display device 114 to drive the display device 114. Display device 114 can include any type of display device that can present information to the user in a visual form (including images and text). This includes, but is not limited to, cathode ray tube (CRT) displays, light emitting diode (LED) displays, liquid crystal displays (LCD), organic LED (OLED) displays, surface electric field displays (SED), or electronic paper. Absent.

グラフィックス・プロセッサ110は、ライティング、シェーディング、変形などの2Dや3Dグラフィックス・レンダリング操作を、高パフォーマンスで実行する。高パフォーマンスを達成するため、グラフィックス・プロセッサ110は、専用ビデオ・メモリ116を使用して、フレーム・バッファ、テクスチャ、頂点配列、及び/又はディスプレイ・リストを格納することができる。   The graphics processor 110 performs 2D and 3D graphics rendering operations such as lighting, shading, and transformation with high performance. To achieve high performance, graphics processor 110 may use dedicated video memory 116 to store frame buffers, textures, vertex arrays, and / or display lists.

ブリッジ104はまた、組み込みグラフィックス・プロセッサ118も含む。組み込みグラフィックス・プロセッサ118は通常、適度なパフォーマンスのグラフィックス処理を目的として構築されており、そのためグラフィックス・プロセッサ110よりもはるかに消費電力が低い。図1において、組み込みグラフィックス・プロセッサ118は、表示装置114に直接結合されていないので、これを駆動しないことに留意されたい。   The bridge 104 also includes an embedded graphics processor 118. The embedded graphics processor 118 is typically built for moderate performance graphics processing and therefore consumes much less power than the graphics processor 110. Note that in FIG. 1, the embedded graphics processor 118 is not directly coupled to the display device 114 and therefore does not drive it.

本発明は、図1に示されるコンピュータ・システム100を使用して説明されるが、本発明は一般に、複数のグラフィックス・プロセッサをサポートする任意のタイプのコンピューティング・デバイス上で機能することができることに留意されたい。したがって、本発明は、図1に示されるコンピュータ・システム100に限定されることはない。   Although the present invention is described using the computer system 100 shown in FIG. 1, the present invention may generally function on any type of computing device that supports multiple graphics processors. Note that you can. Thus, the present invention is not limited to the computer system 100 shown in FIG.

グラフィックス・ソースの選択的な切り替え
図2は、本発明の実施形態による異なるグラフィックス・ソースを切り替えて同じ表示装置を駆動することができるコンピュータ・システム200を示す。図2において、グラフィックス・プロセッサ210と組み込みグラフィックス・プロセッサ218の2つのグラフィックス・ソースは、各々独立して表示装置214を駆動することができることに留意されたい。しかし、所定の時間に表示装置214をアクティブに駆動するグラフィックス・ソースは、2つのグラフィックス・ソースを選択することができる選択デバイス220によって決定される。具体的には、コンピュータ・システム200は、選択デバイス220を使用して、その現在の操作条件に基づいてグラフィックス・ソースを選択することができる。
Selective Switching of Graphics Sources FIG. 2 illustrates a computer system 200 that can switch between different graphics sources to drive the same display device according to embodiments of the invention. In FIG. 2, it should be noted that two graphics sources, graphics processor 210 and embedded graphics processor 218, can each independently drive display device 214. However, the graphics source that actively drives the display device 214 at a predetermined time is determined by the selection device 220 that can select two graphics sources. Specifically, the computer system 200 can use the selection device 220 to select a graphics source based on its current operating conditions.

さらに具体的には、グラフィックス・プロセッサ210からの出力表示信号222、及び組み込みグラフィックス・プロセッサ218からの出力表示信号224はいずれも、2対1マルチプレクサ(MUX)220の入力に結合される。MUX220の出力はソース選択226によって制御されるが、これは2つのグラフィックス・ソースのうちのいずれが表示装置214を駆動すべきかを決定する。この実施形態において、ソース選択226はブリッジチップ204の出力であるが、これはソース選択226を生成するための固有の論理を備える。ソース選択226はまた、ブリッジ204以外の論理ブロックによって生成されることができることに留意されたい。   More specifically, output display signal 222 from graphics processor 210 and output display signal 224 from embedded graphics processor 218 are both coupled to the input of a two-to-one multiplexer (MUX) 220. The output of MUX 220 is controlled by source selection 226, which determines which of the two graphics sources should drive display device 214. In this embodiment, source selection 226 is the output of bridge chip 204, which comprises inherent logic for generating source selection 226. Note that source selection 226 can also be generated by logic blocks other than bridge 204.

次いで、選択されたグラフィックス・ソースからの出力表示信号は、表示装置214の入力に結合され、表示装置をアクティブに駆動する。選択デバイスはマルチプレクサとして示されているが、これはまた、単純なワイヤードOR論理など、他の任意のタイプの選択デバイスを含むことができる。   The output display signal from the selected graphics source is then coupled to the input of display device 214, actively driving the display device. Although the selection device is shown as a multiplexer, it can also include any other type of selection device, such as simple wired-OR logic.

本発明の1つの実施形態において、グラフィックス・プロセッサ210と組み込みグラフィックス・プロセッサ218は、各自の出力表示信号を同期化することができるように、パス228を介して協働することができる。出力表示信号は、タイミング信号とデータ信号を含むので、出力表示信号を同期化することは、それぞれのタイミング信号及びそれぞれのデータ信号の同期化を含む。パス228は、2つのグラフィックス・ソースの同期化を容易にするためにハードウェア及び/又はソフトウェアを使用して実現することができることに留意されたい。   In one embodiment of the present invention, graphics processor 210 and embedded graphics processor 218 can cooperate via path 228 so that their output display signals can be synchronized. Since the output display signal includes a timing signal and a data signal, synchronizing the output display signal includes synchronizing each timing signal and each data signal. Note that path 228 can be implemented using hardware and / or software to facilitate synchronization of the two graphics sources.

本発明の1つの実施形態において、グラフィックス・プロセッサ210は、大量の電力を消費する高パフォーマンスのグラフィックス・プロセッサ装置(GPU)であるが、組み込みグラフィックス・プロセッサ218は、より少量の電力しか消費しない低パフォーマンスGPUである。この実施形態において、グラフィックス処理ロードが軽い場合、システムはグラフィックス・プロセッサ210から組み込みグラフィックス・プロセッサ218にグラフィックス・ソースを切り替えて表示装置214を駆動し、続いてグラフィックス・プロセッサ210を完全に電源切断することにより、電力を節約する。一方、グラフィックス処理ロードが再度重くなった場合、システムは、組み込みグラフィックス・プロセッサ218からグラフィックス・プロセッサ210にグラフィックス・ソースを再び切り替える。   In one embodiment of the present invention, the graphics processor 210 is a high performance graphics processor unit (GPU) that consumes a large amount of power, but the embedded graphics processor 218 uses less power. It is a low-performance GPU that does not consume. In this embodiment, if the graphics processing load is light, the system switches the graphics source from the graphics processor 210 to the embedded graphics processor 218 to drive the display device 214, and then turns the graphics processor 210 on. Save power by completely powering down. On the other hand, if the graphics processing load becomes heavier again, the system switches the graphics source from the embedded graphics processor 218 to the graphics processor 210 again.

グラフィックス・プロセッサの切り替えについて、図2に示されているスタンドアロンのグラフィックス・プロセッサと統合グラフィックス・プロセッサ間の関連で説明してきたが、本発明は一般に、2つ以上のグラフィックス・プロセッサを備え、適切に構成された場合に各々のグラフィックス・プロセッサが表示装置を独立して駆動することができるコンピュータ・システムに対して機能することができることに留意されたい。さらに、これらの複数のグラフィックス・プロセッサは、さまざまな電力消費レベルを含む、さまざまな動作特性を有する。その上、複数のグラフィックス・プロセッサの各々は、スタンドアロンのグラフィックス・プロセッサ、又はチップ内に統合されたグラフィックス・プロセッサのいずれであってもよい。したがって、本発明は、図2に示されるコンピュータ・システム200に限定されることはない。   Although graphics processor switching has been described in the context of a stand-alone graphics processor and an integrated graphics processor as shown in FIG. 2, the present invention generally includes two or more graphics processors. Note that each graphics processor, if provided and properly configured, can function for a computer system that can independently drive a display device. In addition, these multiple graphics processors have different operating characteristics, including different power consumption levels. Moreover, each of the plurality of graphics processors may be either a stand-alone graphics processor or a graphics processor integrated in a chip. Accordingly, the present invention is not limited to the computer system 200 shown in FIG.

異なるグラフィックス・ソース間の前述の切り替え技法は、コンピュータ・システムのシャットダウン、又はコンピュータ・システムの再初期化を必要としないことに留意されたい。その結果、切り替えプロセスは、再初期化が必要とされる場合に要するであろう時間をはるかに下回るようにすることができる。その結果、本発明は、グラフィックス・プロセッサ間の迅速かつ頻繁な切り替えを可能にする。   It should be noted that the switching technique described above between different graphics sources does not require a computer system shutdown or computer system re-initialization. As a result, the switching process can be far below the time that would be required if re-initialization was required. As a result, the present invention allows for rapid and frequent switching between graphics processors.

図3は、本発明の実施形態による第1のグラフィックス・ソースから第2のグラフィックス・ソースに切り替えて表示装置を駆動するプロセスを示す流れ図である。   FIG. 3 is a flow diagram illustrating a process for driving a display device by switching from a first graphics source to a second graphics source according to an embodiment of the present invention.

操作中、システムは最初に、表示装置をアクティブに駆動している第1のグラフィックス・プロセッサから、非アクティブ状態にある第2のグラフィックス・プロセッサに、表示装置の信号ソースを切り替えるよう求める要求を受信する(ステップ302)。   During operation, the system first requests to switch the signal source of the display device from the first graphics processor actively driving the display device to the second graphics processor in the inactive state. Is received (step 302).

切り替え要求は、グラフィックス処理ロードのレベルを認識するユーザによって生成されてもよい。代替として、切り替え要求はシステムによって内部的に生成されてもよい。   The switching request may be generated by a user who recognizes the level of graphics processing load. Alternatively, the switch request may be generated internally by the system.

本発明の1つの実施形態において、システム・ソフトウェアは、グラフィックス処理ロードのレベルを継続的に監視する。さらに具体的には、システムは、グラフィックス・プロセッサに関連付けられているグラフィックス・コマンド・キューの状態に基づいて、グラフィックス処理ロードのレベルを決定することができる。たとえば、コマンド・キューがほとんど空である場合、システムは、低グラフィックス処理ロードをアサートする。一方、コマンド・キューがほぼ満たされている場合、システムは、高グラフィックス処理ロードをアサートする。   In one embodiment of the invention, the system software continuously monitors the level of the graphics processing load. More specifically, the system can determine the level of graphics processing load based on the state of the graphics command queue associated with the graphics processor. For example, if the command queue is almost empty, the system asserts a low graphics processing load. On the other hand, if the command queue is almost full, the system asserts a high graphics processing load.

次いで、グラフィックス処理ロードのレベルに基づいて、システム・ソフトウェアは2つのグラフィックス・プロセッサのうちの1つを選択し、続いて、非アクティブなグラフィックス・プロセッサが選択される場合に切り替え要求を生成する。   Then, based on the level of graphics processing load, the system software selects one of the two graphics processors and subsequently issues a switch request when an inactive graphics processor is selected. Generate.

たとえば、第1のグラフィックス・プロセッサが大電力を消費する高パフォーマンスGPUである場合、システム・ソフトウェアがグラフィックス処理ロードの大幅な減少を検出すると、システム・ソフトウェアは、低パフォーマンスであるが、消費電力がより少ない第2のグラフィックス・プロセッサに切り替えるよう求める要求を発行する。一方、第1のグラフィックス・プロセッサが低パフォーマンスの低電力のGPUである場合、システム・ソフトウェアがグラフィックス処理ロードの大幅な増加を検出すると、システムは、高パフォーマンスの高電力のGPUに切り替えるよう求める要求を発行する。   For example, if the first graphics processor is a high performance GPU that consumes a lot of power, if the system software detects a significant decrease in the graphics processing load, the system software is low performance but consumes Issue a request to switch to a second graphics processor with less power. On the other hand, if the first graphics processor is a low performance, low power GPU, the system will switch to a high performance, high power GPU if the system software detects a significant increase in graphics processing load. Issue the request you want.

システム・ソフトウェアを使用してグラフィックス処理ロードを監視し、切り替え要求を自動的に発行することは、人間が開始する要求に比べて極めて迅速であり、しかも場合によってはエネルギー効率がより高くなることに留意されたい。さらに、システム・ソフトウェアを使用することで、ジョブを監視する作業からユーザを解放することができる。   Using system software to monitor the graphics processing load and automatically issue a switch request is much faster and sometimes more energy efficient than a human-initiated request. Please note that. Furthermore, by using the system software, the user can be freed from the work of monitoring the job.

次に、切り替え要求に応じて、システムは、表示装置の駆動に備えて、第2のグラフィックス・プロセッサを構成する(ステップ304)。本発明の1つの実施形態において第2のグラフィックス・プロセッサを構成することは、(1)現在電源切断されている場合に、プロセッサに電源を投入するステップ、(2)グラフィックス・プロセッサを初期化するステップ、(3)表示装置の電源投入に備えて出力信号を生成するステップのうちの1つ又は複数を含む。   Next, in response to the switching request, the system configures a second graphics processor in preparation for driving the display device (step 304). In one embodiment of the present invention, configuring the second graphics processor includes: (1) powering on the processor if it is currently powered down; (2) initializing the graphics processor; Or (3) one or more of generating output signals in preparation for powering on the display device.

次いで、システムは、表示装置を駆動する信号ソースを、第1のグラフィックス・プロセッサから第2のグラフィックス・プロセッサに切り替え、それにより第2のグラフィックス・プロセッサに表示装置を駆動させる(ステップ306)。本発明の1つの実施形態において、切り替えは、図2のMUX220のような選択デバイスを使用することを含むが、これは第1のグラフィックス・プロセッサを切り離して、第2のグラフィックス・プロセッサを表示装置に結合する。切り替え操作中、さまざまなタイミング制御を使用することができるが、それは以下でさらに詳細に説明される。一般に、より円滑な切り替え移行を達成するには、より正確なタイミング制御が必要となるので、通常、より複雑な切り替え制御機構が必要となる。   The system then switches the signal source driving the display device from the first graphics processor to the second graphics processor, thereby causing the second graphics processor to drive the display device (step 306). ). In one embodiment of the present invention, the switching includes using a selection device such as MUX 220 of FIG. 2, which decouples the first graphics processor and causes the second graphics processor to switch. Connect to the display device. Various timing controls can be used during the switching operation, which will be described in more detail below. In general, more accurate timing control is required to achieve a smoother switching transition, and thus more complicated switching control mechanisms are usually required.

第2のグラフィックス・プロセッサが第1のグラフィックス・プロセッサに取って代わると、システムは、第1のグラフィックス・プロセッサの電源を切断して電力を節約する。前述の切り替えプロセスは、有効にするためにシステム全体を再初期化する必要はないことに留意されたい。   When the second graphics processor replaces the first graphics processor, the system powers down the first graphics processor to save power. Note that the switching process described above need not reinitialize the entire system to take effect.

グラフィックス処理ロードに基づく切り替えについて説明してきたが、切り替え要求はまた、電力条件(たとえば、システムがバッテリー又は外部電源で稼働しているかどうか、あるいはバッテリーが電力低下しているかどうか)に基づいて、システム熱放散量を低減させる必要性に基づいて、ユーザ・プリファレンスに基づいて、又は2つのグラフィックス・プロセッサ間で異なる任意の機能又は能力に基づいても生成することができることに留意されたい。   While switching based on graphics processing load has been described, switching requests are also based on power conditions (eg, whether the system is running on battery or external power, or if the battery is low), Note that it can be generated based on the need to reduce the amount of system heat dissipation, based on user preferences, or based on any function or capability that differs between the two graphics processors.

切り替え中のタイミング
異なるグラフィックス・プロセッサを切り替えて同一の表示デバイスを駆動することは、十分にシームレスな移行を確実にするために、グラフィックス・プロセッサ間の特定レベルの協働が必要となる。同期化が出力表示信号に関与するかどうかに基づいて区別することにより、以下で切り替え中のさまざまなタイミング技法について説明する。
Timing during switching Switching between different graphics processors to drive the same display device requires a certain level of cooperation between the graphics processors to ensure a sufficiently seamless transition. Various timing techniques during switching are described below by distinguishing based on whether synchronization is involved in the output display signal.

同期化を伴わない切り替え
図4は、本発明の実施形態による出力表示信号を同期化することなく第1のグラフィックス・ソースから第2のグラフィックス・ソースに切り替えるプロセスを示す流れ図である。
Switching Without Synchronization FIG. 4 is a flow diagram illustrating a process for switching from a first graphics source to a second graphics source without synchronizing the output display signal according to an embodiment of the present invention.

操作中、第1のグラフィックス・プロセッサは、表示装置をフェードアウトする(ステップ402)。これは、画面上に黒又はその他の色を表示すること、バックライトをオフにすること、又は表示装置全体を電源切断することを含むいくつかの方法で行うことができるが、これらに限定されることはないことに留意されたい。   During operation, the first graphics processor fades out the display device (step 402). This can be done in several ways, including displaying black or other colors on the screen, turning off the backlight, or powering down the entire display device. Note that this is not the case.

次に、システムは、第1のグラフィックス・プロセッサから第2のグラフィックス・プロセッサに表示装置を駆動する信号ソースを切り替えるが、第2のグラフィックス・プロセッサは表示装置を駆動するように構成されている(ステップ404)。さらに具体的には、切り替えは、第1のグラフィックス・プロセッサの出力信号を表示装置の入力から切り離し、第2のグラフィックス・プロセッサの出力信号を表示装置の入力に結合することを含む。   The system then switches the signal source driving the display device from the first graphics processor to the second graphics processor, wherein the second graphics processor is configured to drive the display device. (Step 404). More specifically, the switching includes decoupling the output signal of the first graphics processor from the input of the display device and coupling the output signal of the second graphics processor to the input of the display device.

切り替えを完了すると、第2のグラフィックス・プロセッサは、必要に応じて表示装置を初期化する(ステップ406)。次に、第2のグラフィックス・プロセッサは、表示画面を再描画し、続いて表示画面をフェードインする(ステップ408)。   When the switching is completed, the second graphics processor initializes the display device as necessary (step 406). Next, the second graphics processor redraws the display screen, and then fades in the display screen (step 408).

この実施形態において、2つのグラフィックス・ソースは、相互に同期化する必要はない。その結果、第2の信号ソースは、切り替えが行われる前に表示装置を再描画するように構成される必要はない。さらに、第1の信号ソースは、切り替えに先立って(たとえば、フェードアウト操作を介して)オフにすることができる。   In this embodiment, the two graphics sources need not be synchronized with each other. As a result, the second signal source need not be configured to redraw the display device before switching takes place. Further, the first signal source can be turned off prior to switching (eg, via a fade-out operation).

同期化を伴わずに切り替えることは簡単であるが、ユーザに切り替えを認識させることに留意されたい。しかし、切り替えを瞬時のうちに完了することができる場合、ユーザには切り替えに気づかれずにすむ。代替として、切り替えが時間をかけて行われる場合、ディスプレイ解像度が変更されるときに使用されるフェードアウト/フェードイン効果のような適切な視覚効果を使用することにより、視覚的な中断を軽減することができる。一般に、ある表示信号のセットから別の同期化されていない表示信号のセットに切り替えることの望ましくない視覚効果は、移行中に表示装置をフェードアウトすることによって目立たなくすることができる。   Note that switching without synchronization is straightforward, but makes the user aware of the switch. However, if the switching can be completed in an instant, the user need not be aware of the switching. Alternatively, if switching takes place over time, reducing visual interruptions by using appropriate visual effects such as the fade-out / fade-in effects used when the display resolution is changed Can do. In general, the undesirable visual effect of switching from one set of display signals to another set of unsynchronized display signals can be made inconspicuous by fading out the display device during transition.

同期化を伴う切り替え
切り替えに先立って出力信号を同期化することは、表示装置上のグラフィカル出力を中断することのない円滑でより目立たない、つまりシームレスな切り替えプロセスを容易にする。しかし、両方のグラフィックス・ソースからの出力表示信号が同期化されるように、切り替えに先立ち、表示装置の駆動に備えて、第2のグラフィックス・プロセッサが出力信号の生成を開始することが必要となる。
Switching with synchronization Synchronizing the output signal prior to switching facilitates a smoother, less noticeable or seamless switching process without interrupting the graphical output on the display device. However, prior to switching, the second graphics processor may begin generating output signals in preparation for driving the display so that the output display signals from both graphics sources are synchronized. Necessary.

本発明の1つの実施形態において、2つのグラフィックス・ソースからの出力信号の同期化は、出力信号に埋め込まれているタイミング情報を一致させることによって達成することができる。そのようなタイミング情報は、水平同期(H−sync)パルス、垂直同期(V−sync)パルス、水平ブランキング信号、垂直ブランキング信号を含むが、これらに限定されることはない。特に、V−syncパルスは、データの新しいフレームのスキャンを開始するタイミングを指示することにより、表示装置の画像リフレッシュを制御する。通常、V−syncパルスは、垂直ブランキング期間(VBI)と呼ばれる2つの連続する画像フレーム間の短時間の間隔内に発生するが、この間画面上の表示は、さまざまなハウスキーピングの目的で一定の状態に保持される。図5Aは、本発明の実施形態によるグラフィックス・ソースによって生成された単一のVBI 502及び対応するV−syncパルス504を示す。V−syncパルス504は、VBI 502内にあることに留意されたい。   In one embodiment of the invention, synchronization of output signals from two graphics sources can be achieved by matching timing information embedded in the output signals. Such timing information includes, but is not limited to, horizontal synchronization (H-sync) pulses, vertical synchronization (V-sync) pulses, horizontal blanking signals, and vertical blanking signals. In particular, the V-sync pulse controls the image refresh of the display device by indicating when to start scanning a new frame of data. V-sync pulses typically occur within a short interval between two consecutive image frames called the vertical blanking period (VBI), during which the on-screen display remains constant for various housekeeping purposes. Is maintained in the state. FIG. 5A shows a single VBI 502 and corresponding V-sync pulse 504 generated by a graphics source according to an embodiment of the present invention. Note that V-sync pulse 504 is within VBI 502.

この実施形態において、コンピュータ・システムは、第1のグラフィックス・ソースでV−syncパルスがいつ生じたかを追跡し、第2のグラフィックス・ソースのタイミング・シーケンスを、そのV−syncパルスが第1のグラフィックス・ソースと合うまで調整する。1つの実施形態において、2つのグラフィックス・ソースからのV−syncパルスを合わせることは、ソフトウェア又はハードウェアのいずれかを使用して、第2のグラフィックス・ソースのタイミング・シーケンスを第1のグラフィックス・ソースと一致させることを含む。この整合の期間中、第1のグラフィックス・ソースは、表示装置を駆動し続ける。V−syncパルスが2つのソース間で十分に整合されると、次のVBI中に切り替えが実行される。   In this embodiment, the computer system keeps track of when a V-sync pulse has occurred at the first graphics source and the second graphics source's timing sequence is tracked by the V-sync pulse at the first. Adjust until it matches one graphics source. In one embodiment, combining the V-sync pulses from the two graphics sources uses either software or hardware to convert the timing sequence of the second graphics source to the first Includes matching with graphics source. During this alignment, the first graphics source continues to drive the display device. When the V-sync pulse is well aligned between the two sources, a switch is performed during the next VBI.

図5Bは、本発明の実施形態による2つのグラフィックス・ソースによって生成された2つの重複するVBIであるVBI 506及びVBI 508を示す。切り替えは、2つのVBIの重複する期間510内に生じることに留意されたい。また、切り替えプロセスは、重複期間510内に完了することができる場合、ユーザに認識されることなく行われることに留意されたい。さらに、2つのグラフィックス・ソース間を十分に同期化することによって、ユーザには表示に変化が生じなかったように見えるように、第2のグラフィックソースが即座に表示装置の駆動を開始する。   FIG. 5B shows two overlapping VBIs, VBI 506 and VBI 508, generated by two graphics sources according to an embodiment of the present invention. Note that the switching occurs within the overlapping period 510 of the two VBIs. It should also be noted that the switching process occurs without the user's knowledge if it can be completed within the overlap period 510. In addition, by sufficiently synchronizing the two graphics sources, the second graphics source will immediately start driving the display device so that it appears to the user that the display has not changed.

しかし、切り替えプロセスが完了するまでに単一VBIよりも長い時間を要するか、又は解決するまでに数フレーム時間を占めてしまう可能性もある。この場合、システムは、画面を完全にブランキング又はフェードアウトすることによって、切り替えの効果を目立たなくすることができる。   However, it may take longer than a single VBI to complete the switching process, or it may take several frame times to resolve. In this case, the system can make the effect of switching inconspicuous by completely blanking or fading out the screen.

本発明のもう1つの実施形態において、第2のグラフィックス・ソースを第1のグラフィックス・ソースと整列させるのではなく、システムは、第2のグラフィックス・ソースのV−sync信号が第1のグラフィックス・ソースに対してドリフトできるようにすることができる。タイミング信号のそのようなドリフトは、1つ又は複数のタイミング差異の結果生じることがある。たとえば、ドリフトは、2つのグラフィックス・プロセッサのクロック周波数のわずかな差異によって引き起こされる。代替として、ドリフトは、2つのグラフィックス・プロセッサをわずかに異なる表示フレーム速度で動作させるためにプログラミングすることによって生じさせることができる。   In another embodiment of the invention, rather than aligning the second graphics source with the first graphics source, the system causes the V-sync signal of the second graphics source to be the first. Can be drifted against any graphics source. Such drift of the timing signal may result from one or more timing differences. For example, drift is caused by slight differences in the clock frequencies of two graphics processors. Alternatively, drift can be caused by programming the two graphics processors to operate at slightly different display frame rates.

同期化のこの実施形態において、システムは、2つのV−sync信号を監視して、2つのソースからの2つのV−sync信号が相互に重複するときを検出する。監視はソフトウェア又はハードウェアのいずれかで実行することができる。これが生じた場合、システムは、2つの信号がドリフトして相互に離れてしまう前に、一方のグラフィックス・ソースからもう一方のグラフィックス・ソースに切り替えることができる。   In this embodiment of synchronization, the system monitors two V-sync signals to detect when two V-sync signals from two sources overlap each other. Monitoring can be performed in either software or hardware. If this occurs, the system can switch from one graphics source to the other before the two signals drift away from each other.

ハードウェアベースの同期化を伴う切り替え
本発明の1つの実施形態においては、2つのグラフィックス・ソースの表示出力タイミングを正確に合わせるように、追加のハードウェアを使用して、グラフィックス・ソースの一方を、もう一方のグラフィックス・ソースと同期化させる。次いで、切り替えがユーザによって検知されないように、切り替えは次のVBI中に行う。この実施形態において、第2のグラフィックス・ソースの表示タイミング発生器の位相及び周波数を調整して、その表示出力タイミングを第1のグラフィックス・ソースの表示出力タイミングに合わせるために、追加のハードウェアを組み入れることによって、より円滑な切り替えが可能になる。
Switching with Hardware-Based Synchronization In one embodiment of the present invention, additional hardware is used to accurately match the display output timing of the two graphics sources. Synchronize one with the other graphics source. The switch is then performed during the next VBI so that the switch is not detected by the user. In this embodiment, additional hardware is used to adjust the phase and frequency of the display timing generator of the second graphics source so that its display output timing matches the display output timing of the first graphics source. By incorporating the wear, smoother switching is possible.

図6Aは、本発明の実施形態による2つのグラフィックス・ソース間のタイミング信号を同期化する技法を示す概略図である。図6Aに示されるように、2つのグラフィックス・ソースA及びBはそれぞれ、タイミング発生器602及びタイミング発生器604を備える。タイミング発生器602は、グラフィックス・ソースAの出力V−SYNC 606にV−syncパルスを生成し、かつ出力VBI 608に垂直ブランキング期間を生成し、一方タイミング発生器604は、グラフィックス・ソースBの出力V−SYNC 610にV−syncパルスを生成し、かつ出力VBI 612に垂直ブランキング期間を生成する。   FIG. 6A is a schematic diagram illustrating a technique for synchronizing timing signals between two graphics sources according to an embodiment of the present invention. As shown in FIG. 6A, the two graphics sources A and B comprise a timing generator 602 and a timing generator 604, respectively. Timing generator 602 generates a V-sync pulse at graphics source A output V-SYNC 606 and a vertical blanking period at output VBI 608, while timing generator 604 generates a graphics source A. A V-sync pulse is generated at the B output V-SYNC 610 and a vertical blanking period is generated at the output VBI 612.

グラフィックス・ソースA及びBはまた、それぞれ位相同期ループ(PLL)614及びPLL 616を使用して、タイミング発生器602、604の周波数基準を供給する。さらに具体的には、PLL 614及びPLL 616は、左から基準周波数入力fA REF618及びfB REF620を受信し、タイミング発生器602、604への入力として、基準周波数出力fA OUT622及びfB OUT624を生成する。PLL及び関連するコンポーネントの機能の詳細な説明は、PLLについて説明するいくつかの参考文献に見い出される(Floyd M.Gardner、「Charge−Pump Phase−Lock Loops」IEEE Transactions on Communications、Vol.28、No.11、1980年11月を参照)。 Graphics sources A and B also provide a frequency reference for timing generators 602, 604 using phase locked loop (PLL) 614 and PLL 616, respectively. More specifically, PLL 614 and PLL 616 receive reference frequency inputs f A REF 618 and f B REF 620 from the left, and as inputs to timing generators 602 and 604, reference frequency outputs f A OUT 622 and f B OUT 624 is generated. Detailed descriptions of the functionality of PLLs and related components can be found in several references describing PLLs (Floyd M. Gardner, “Charge-Pump Phase-Lock Loops” IEEE Transactions on Communications, Vol. 28, No. 11, see November 1980).

周波数同期化のために、PLL 614は、分割器MA626及び分割器NA628を備える。同様に、PLL 616は、分割器MB630及び分割器NB632を備える。PLL 614及びPLL 616の出力は、位相同期の場合、それぞれ、出力周波数fA OUT=fA REF×(MA/NA)、及びfB OUT=fB REF×(MB/NB)を生成する。 For frequency synchronization, the PLL 614 includes a divider M A 626 and a divider N A 628. Similarly, the PLL 616 includes a divider M B 630 and a divider N B 632. The outputs of PLL 614 and PLL 616 are output frequencies f A OUT = f A REF × (M A / N A ) and f B OUT = f B REF × (M B / N B ), respectively, in the case of phase synchronization. Is generated.

本発明の1つの実施形態において、周波数スカラー値MA、MB、NA、NBは、プログラム可能であり、プログラマブル・レジスタに格納される。具体的には、スカラーMA、MB、NA、NBは、コントローラ634に結合され、コントローラ634を介してプログラムすることができるが、これは、ソフトウェアにおいて、又はマイクロコントローラや有限状態マシンとしてハードウェアにおいて実装することができる。コントローラ634は、入力切り替え要求REQSW 636を受信し、加えて、グラフィックス・ソースAからクロック信号V−SYNCA606及びVBIA608、グラフィックス・ソースBからクロック信号V−SYNCB610及びVBIB612を受信する。次いで、コントローラ634は、2つのグラフィックス・ソースのV−sync信号又はVBI信号の間の位相差を測定する。次いで、コントローラ634は、測定された位相差をフィードバック信号として使用して、関連するPLLのMとN値を同期して変更することにより、一方のグラフィックス・ソースからのV−sync及びVBIの位相を、もう一方のグラフィックス・ソースと相対的に調整することができる。 In one embodiment of the invention, the frequency scalar values M A , M B , N A , N B are programmable and stored in a programmable register. Specifically, the scalars M A , M B , N A , N B are coupled to the controller 634 and can be programmed via the controller 634, which can be done in software or in a microcontroller or finite state machine. Can be implemented in hardware. The controller 634 receives the input switching request REQSW 636, and in addition, the clock signals V-SYNC A 606 and VBI A 608 from the graphics source A , and the clock signals V-SYNC B 610 and VBI B from the graphics source B. 612 is received. Controller 634 then measures the phase difference between the V-sync or VBI signals of the two graphics sources. The controller 634 then uses the measured phase difference as a feedback signal to synchronously change the M and N values of the associated PLL so that V-sync and VBI from one graphics source. The phase can be adjusted relative to the other graphics source.

コントローラ634は、フィードバック・ループを使用し、引き続き位相差を測定して調整する。コントローラ634は、位相差があらかじめ定められた境界の範囲内であると決定した場合、切り替え可能OK2SWITCH 638を生成する。本発明の1つの実施形態において、OK2SWITCH 638は、図2のソース選択204に結合されるが、これによりMUX220がソースを切り替える。   The controller 634 uses the feedback loop and continues to measure and adjust the phase difference. If the controller 634 determines that the phase difference is within a predetermined boundary, it generates a switchable OK2SWITCH 638. In one embodiment of the invention, OK2SWITCH 638 is coupled to source selection 204 of FIG. 2, which causes MUX 220 to switch sources.

前述の説明では、アクティブなグラフィックス・ソースと非アクティブなグラフィックス・ソースの両方のクロックを変更できるようにすることに留意されたい。特に、変更されるPLLスカラー値がアクティブに表示装置を駆動するソースに関連付けられている場合、関連する周波数を時間をかけて円滑に調整することが望ましいこともある。また、完全にクロックを合わせて切り替えを可能にする必要はないことにも留意されたい。1つの実施形態において、コントローラ634は、切り替え操作が顕著なアーティファクトを生じることがないように、過不足なく重複させてVBIを合わせるように構成することができる。コントローラは、十分な重複があることを検出すると、OK2SWITCH信号をアサートして同期化を完了する。   It should be noted that the above description allows the clocks of both active and inactive graphics sources to be changed. In particular, if the PLL scalar value to be changed is associated with a source that actively drives the display device, it may be desirable to smoothly adjust the associated frequency over time. It should also be noted that it is not necessary to be able to switch completely in time with the clock. In one embodiment, the controller 634 can be configured to match VBIs without overlap, so that switching operations do not cause significant artifacts. If the controller detects that there is sufficient overlap, it will assert the OK2SWITCH signal to complete the synchronization.

図6Bは、本発明の実施形態による2つのグラフィックス・ソース間のタイミング信号を同期化するもう1つの技法を示す概略図である。   FIG. 6B is a schematic diagram illustrating another technique for synchronizing timing signals between two graphics sources according to an embodiment of the present invention.

この実施形態において、単一のPLL 640は、グラフィックス・ソースA及びBの間のタイミング信号を同期化するために使用される。図6AにおけるようなコントローラによるPLLの直接の制御はないことに留意されたい。代わりに、PLL 640は、タイミング発生器のうちの1つで閉ループを形成する。   In this embodiment, a single PLL 640 is used to synchronize the timing signals between graphics sources A and B. Note that there is no direct control of the PLL by the controller as in FIG. 6A. Instead, PLL 640 forms a closed loop with one of the timing generators.

図6Bに示されるように、タイミング発生器602、604はそれぞれ、基準周波数入力fREF_A642及びfREF_B644を受信する。タイミング発生器602、604からの4つの出力である、V−SYNCA606、VBIA608、V−SYNCB610、VBIB612は、4対2のマルチプレクサMUX 646に結合されるが、これはV−SYNCA606とV−SYNCB610、又はVBIA608とVBIB612のいずれかをその出力として選択する。次いで、MUX 646の出力は、PLL 640の位相検出器の入力に結合される。この実施形態において、V−sync信号又はVBI信号のいずれかを合わせるために使用できることに留意されたい。 As shown in FIG. 6B, timing generators 602 and 604 receive reference frequency inputs f REF_A 642 and f REF_B 644, respectively. The four outputs from timing generators 602, 604, V-SYNC A 606, VBI A 608, V-SYNC B 610, and VBI B 612 are coupled to a 4 to 2 multiplexer MUX 646, which is Either V-SYNC A 606 and V-SYNC B 610 or VBI A 608 and VBI B 612 are selected as outputs. The output of MUX 646 is then coupled to the input of PLL 640 phase detector. Note that in this embodiment, it can be used to match either the V-sync signal or the VBI signal.

次に、PLL 640からのVCO出力は、タイミング発生器のうちの1つに結合され、入力基準周波数としての機能を果たし、それによりそのタイミング発生器での閉ループを完結する。さらに具体的には、PLL 640からの出力は最初に2つのマルチプレクサMUX 648及びMUX 650の入力に結合され、これらがさらに、それぞれ外部クロック信号EXTCLK_A 652及びEXTCLK_B 654を入力として受信する。MUX 648及びMUX 650の出力はコントローラ656によって制御されるが、これはそれぞれのタイミング発生器の基準周波数入力として、外部クロック・ソース又はPLL出力のいずれかを選択する。コントローラ656は、PLL 640の位相検出器から入力を受信し、PLL 640が入力に基づいてロックされているかどうかを検出することに留意されたい。   The VCO output from PLL 640 is then coupled to one of the timing generators and serves as the input reference frequency, thereby completing the closed loop at that timing generator. More specifically, the output from PLL 640 is initially coupled to the inputs of two multiplexers MUX 648 and MUX 650, which further receive external clock signals EXTCLK_A 652 and EXTCLK_B 654, respectively, as inputs. The outputs of MUX 648 and MUX 650 are controlled by controller 656, which selects either the external clock source or the PLL output as the reference frequency input for each timing generator. Note that the controller 656 receives input from the phase detector of the PLL 640 and detects whether the PLL 640 is locked based on the input.

操作中、グラフィックス・ソースAがアクティブに表示装置を駆動していると仮定する。その間、PLL 640のVCO出力は、グラフィックス・ソースBのタイミング発生器604の基準周波数fREF_B644として選択される。したがって、PLL 640及びタイミング発生器604は閉ループを形成し、これが2つのタイミング発生器からの選択されたタイミング信号(V−sync又はVBIのいずれか)が同調(sync−up)することを容易にする。コントローラ656は、PLL 640が位相同期になっていることを検出すると、表示装置を駆動するグラフィックス・ソースを、次のブランキング期間中に、グラフィックス・ソースAからグラフィックス・ソースBに切り替える。さらに具体的には、後続のブランキング間隔において、コントローラ656は、fREF_B入力をPLL 640から外部クロック・ソースEXTCLK_B 654に切り替える。切り替えた後、PLL 640を使用して、グラフィックス・ソースAをグラフィックス・ソースBにロックすることができるが、それ以降グラフィックス・ソースBが表示装置をアクティブに駆動している。 Assume that during operation, graphics source A is actively driving the display. Meanwhile, the VCO output of PLL 640 is selected as the reference frequency f REF_B 644 of graphics source B timing generator 604. Thus, PLL 640 and timing generator 604 form a closed loop that facilitates the selected timing signal (either V-sync or VBI) from the two timing generators to be sync-up. To do. When controller 656 detects that PLL 640 is in phase synchronization, it switches the graphics source driving the display device from graphics source A to graphics source B during the next blanking period. . More specifically, in subsequent blanking intervals, the controller 656 switches the f REF_B input from the PLL 640 to the external clock source EXTCLK_B 654. After switching, PLL 640 can be used to lock graphics source A to graphics source B, but since then graphics source B is actively driving the display.

切り替えを伴わないグラフィックス・プロセッサの選択
本発明の1つの実施形態において、2つのグラフィックス・プロセッサを切り替えて同じ表示デバイスを駆動するのではなく、低パフォーマンスで低電力のグラフィックス・プロセッサが常に表示装置を駆動する。この実施形態において、追加のグラフィックスのパフォーマンスが必要になる場合、高パフォーマンスのプロセッサがグラフィックス処理ロードを引き継ぎ、その表示イメージを、低パフォーマンスのプロセッサによって使用される同じフレーム・バッファにレンダリングする。システムがこの方法で動作している場合、低パフォーマンスのプロセッサは純粋に表示出力デバイスとして機能する、つまりフレーム・バッファから表示装置にイメージ・データを転送するが、高パフォーマンスのデバイスはすべてのグラフィックス処理を実行する。それほど高いパフォーマンスが求められない場合、低パフォーマンスのデバイスが再度グラフィックス処理タスクを引き継ぎ、高パフォーマンスのデバイスはそれに応じて電源切断することができる。
Selecting a graphics processor without switching In one embodiment of the present invention, instead of switching between two graphics processors to drive the same display device, a low performance, low power graphics processor is always present. The display device is driven. In this embodiment, if additional graphics performance is required, the high performance processor takes over the graphics processing load and renders its display image in the same frame buffer used by the low performance processor. When the system is operating in this way, a low performance processor functions purely as a display output device, that is, transfers image data from the frame buffer to the display device, while a high performance device does not support all graphics. Execute the process. If high performance is not required, the low performance device can take over the graphics processing task again and the high performance device can be powered off accordingly.

図7は、本発明の実施形態による2つのグラフィックス・ソースを備えるコンピュータ・システム700を示す。低パフォーマンスで低電力のグラフィックス・プロセッサ712は、表示装置714に直接結合され、常に表示装置を駆動する。一方、高パフォーマンスで高電力のグラフィックス・プロセッサ716は、グラフィックス・プロセッサ712に結合され、使用されていないときは通常電源切断される。   FIG. 7 illustrates a computer system 700 comprising two graphics sources according to an embodiment of the present invention. A low performance, low power graphics processor 712 is coupled directly to the display 714 and always drives the display. On the other hand, a high performance, high power graphics processor 716 is coupled to the graphics processor 712 and is normally powered off when not in use.

追加のグラフィックス処理能力が必要とされる場合、システムは、グラフィックス・プロセッサ716に電力を投入して、追加のグラフィックスレンダリング容量を供給する。しかし、グラフィックスを自身のフレーム・バッファにレンダリングするのではなく、グラフィックス・プロセッサ716は、イメージをグラフィックス・プロセッサ712のフレーム・バッファに直接レンダリングし、これが継続的にリフレッシュを行うことにより表示装置714にグラフィックスを表示する責任を負う。   If additional graphics processing power is required, the system powers up the graphics processor 716 to provide additional graphics rendering capacity. However, instead of rendering graphics into its own frame buffer, graphics processor 716 renders the image directly into the graphics processor 712 frame buffer, which is displayed by continuous refresh. Responsible for displaying graphics on device 714.

表示装置は常に同じグラフィックス・プロセッサによって駆動されるので、この手法において、ハードウェアの切り替えが必要とされることはなく、ユーザに認識されないようにすべきハードウェアの切り替え移行の効果もないことに留意されたい。   Since the display device is always driven by the same graphics processor, this approach does not require hardware switching and does not have the effect of hardware switching transitions that should not be recognized by the user. Please note that.

本発明の実施形態の上記の説明は、例示及び説明のみを目的として提示されている。説明は、網羅的であること、又は本発明を開示される形態に限定することを意図されていない。したがって、当業者にとっては、多くの変更及び変形が明らかとなろう。加えて、上記の開示は、本発明を限定することを意図されていない。本発明の範囲は、添付の特許請求の範囲によって定義される。   The foregoing descriptions of embodiments of the present invention have been presented for purposes of illustration and description only. The description is not intended to be exhaustive or to limit the invention to the form disclosed. Accordingly, many modifications and variations will be apparent to practitioners skilled in this art. In addition, the above disclosure is not intended to limit the present invention. The scope of the present invention is defined by the appended claims.

Claims (14)

コンピュータによって実行されるとき、前記コンピュータに、第1のグラフィックス・プロセッサから第2のグラフィックス・プロセッサに切り替えて一つの表示装置を駆動する方法を実行させる命令を格納するコンピュータ可読記憶媒体であって、前記方法は、
第1の複数の画像フレームに対して、前記第1のグラフィックス・プロセッサを用いて前記表示装置を駆動する信号ソースを生成するステップであって、前記第2のグラフィックス・プロセッサは前記第1の複数の画像フレームに対して非アクティブ状態にある、ステップと、
前記第1のグラフィックス・プロセッサから前記第2のグラフィックス・プロセッサに前記表示装置を駆動する前記信号ソースを切り替えるよう求める要求を受信するステップと、
前記要求に応じて、
前記第2のグラフィックス・プロセッサがいつでも前記表示装置を駆動できるように前記第2のグラフィックス・プロセッサを構成するステップと、
前記第1のグラフィックス・プロセッサから前記第2のグラフィックス・プロセッサに前記表示装置を駆動する前記信号ソースを切り替え、それにより前記第2のグラフィックス・プロセッサに前記表示装置を駆動させるステップと、
前記第1のグラフィックス・プロセッサから前記第2のグラフィックス・プロセッサに切り替える前に、前記第1のグラフィックス・プロセッサの出力表示信号と前記第2のグラフィックス・プロセッサの出力表示信号を同期化し、それにより前記表示装置でのグラフィカル出力を中断することのないシームレスな切り替えプロセスを行うステップと、
第2の複数の画像フレームに対して、前記第2のグラフィックス・プロセッサを用いて前記表示装置を駆動する信号ソースを生成するステップであって、前記第1のグラフィックス・プロセッサは前記第2の複数の画像フレームに対して非アクティブ状態にある、ステップと、
を備えることを特徴とするコンピュータ可読記憶媒体。
A computer-readable storage medium that stores instructions that, when executed by a computer, cause the computer to execute a method of switching from a first graphics processor to a second graphics processor to drive a display device. The method is
Generating a signal source for driving the display device for the first plurality of image frames using the first graphics processor, the second graphics processor including the first graphics processor; A step inactive for a plurality of image frames of
Receiving a request from the first graphics processor to switch the signal source driving the display device to the second graphics processor;
In response to the request,
Configuring the second graphics processor so that the second graphics processor can drive the display device at any time;
Switching the signal source driving the display device from the first graphics processor to the second graphics processor, thereby causing the second graphics processor to drive the display device;
Before switching from the first graphics processor to the second graphics processor, the output display signal of the first graphics processor and the output display signal of the second graphics processor are synchronized. Performing a seamless switching process without interrupting the graphical output on the display device;
Generating a signal source for driving the display device for the second plurality of image frames using the second graphics processor, the first graphics processor including the second graphics processor; A step inactive for a plurality of image frames of
A computer-readable storage medium comprising:
第1のグラフィックス・プロセッサから第2のグラフィックス・プロセッサに切り替えて一つの表示装置を駆動するコンピュータ・システムであって、
プロセッサと、
メモリと、
第1のグラフィックス・プロセッサと、
第2のグラフィックス・プロセッサであって、前記第1のグラフィックス・プロセッサと前記第2のグラフィックス・プロセッサは異なる動作特性を有する、第2のグラフィックス・プロセッサと、
前記第1のグラフィックス・プロセッサ及び前記第2のグラフィックス・プロセッサに結合された切り替え機構と、
前記切り替え機構に結合された表示装置であって、前記切り替え機構は前記2つのグラフィックス・プロセッサのうちの1つを所定の時間に前記表示装置に結合するように構成され、前記第2のグラフィックス・プロセッサが非アクティブ状態にある間、少なくとも第1の複数の画像フレームに対して、前記表示装置は最初に前記第1のグラフィックス・プロセッサに結合される、表示装置と、
前記第1のグラフィックス・プロセッサから前記第2のグラフィックス・プロセッサに前記表示装置を駆動する信号ソースを切り替えるよう求める要求を受信するように構成された受信機構と、
前記第2のグラフィックス・プロセッサがいつでも前記表示装置を駆動できるように前記第2のグラフィックス・プロセッサを構成するステップを実行する機構と、
前記第1のグラフィックス・プロセッサから前記第2のグラフィックス・プロセッサに切り替える前に、前記第1のグラフィックス・プロセッサの出力表示信号と前記第2のグラフィックス・プロセッサの出力表示信号を同期化するステップを実行し、それにより前記表示装置でのグラフィカル出力を中断することのないシームレスな切り替えプロセスを容易にする期化機構と、
を備え、
前記切り替え機構は、前記第1のグラフィックス・プロセッサから前記第2のグラフィックス・プロセッサに前記表示装置を駆動する前記信号ソースを切り替えるステップを実行し、それにより前記第1のグラフィックス・プロセッサが非アクティブ状態にある間、少なくとも第2の複数の画像フレームに対して、前記第2のグラフィックス・プロセッサに前記表示装置を駆動させるとを特徴とするコンピュータ・システム。
A computer system that switches from a first graphics processor to a second graphics processor to drive a display device,
A processor;
Memory,
A first graphics processor;
A second graphics processor, wherein the first graphics processor and the second graphics processor have different operating characteristics;
A switching mechanism coupled to the first graphics processor and the second graphics processor;
A display device coupled to the switching mechanism, wherein the switching mechanism is configured to couple one of the two graphics processors to the display device at a predetermined time, the second graphics A display device that is initially coupled to the first graphics processor for at least a first plurality of image frames while the graphics processor is in an inactive state;
A receiving mechanism configured to receive a request from the first graphics processor to switch the signal source driving the display device to the second graphics processor;
A machine configuration for executing the step of configuring the second graphics processor to the second graphics processor to drive the display device at any time,
Before switching from the first graphics processor to the second graphics processor, the output display signal of the first graphics processor and the output display signal of the second graphics processor are synchronized. and synchronize mechanism executing step, thereby facilitating seamless switching process without interrupting the graphical output in the display apparatus,
With
The switching mechanism, the first of the signal source from the graphics processor to drive the display device to the second graphics processor to perform the toggle its steps, whereby the first graphics processor computer system but while in the inactive state, in which for at least a second plurality of image frames, characterized that you driving the display device to the second graphics processor.
前記第1のグラフィックス・プロセッサの出力表示信号は選択デバイスの入力の第1のセットに結合され、
前記第2のグラフィックス・プロセッサの出力表示信号は前記選択デバイスの入力の第2のセットに結合され、
前記選択デバイスの出力は前記表示装置の入力に結合され、
前記第1のグラフィックス・プロセッサから前記第2のグラフィックス・プロセッサに前記表示装置を駆動する前記信号ソースを切り替える前に、入力の前記第1のセットは前記選択デバイスの出力に結合され、
前記第1のグラフィックス・プロセッサから前記第2のグラフィックス・プロセッサに前記表示装置を駆動する前記信号ソースを切り替えるステップは、
入力の前記第1のセットを前記選択デバイスの出力から切り離すステップと、
入力の前記第2のセットを前記選択デバイスの出力に結合するステップと、
を含むことを特徴とする請求項2に記載のコンピュータ・システム。
The output display signal of the first graphics processor is coupled to a first set of inputs of a selection device;
An output display signal of the second graphics processor is coupled to a second set of inputs of the selection device;
An output of the selection device is coupled to an input of the display device;
Prior to switching the signal source driving the display device from the first graphics processor to the second graphics processor, the first set of inputs is coupled to the output of the selection device;
Switching the signal source driving the display device from the first graphics processor to the second graphics processor comprises:
Decoupling the first set of inputs from the output of the selection device;
Coupling the second set of inputs to the output of the selection device;
The computer system according to claim 2, comprising:
前記同期化機構は、1つ又は複数の位相同期ループ(PLL)を使用して前記出力表示信号を同期化するように構成されることを特徴とする請求項2に記載のコンピュータ・システム。   The computer system of claim 2, wherein the synchronization mechanism is configured to synchronize the output display signal using one or more phase locked loops (PLLs). 前記出力表示信号を同期化するステップは、前記2つのグラフィックス・プロセッサの同期信号を合わせるステップを含むことを特徴とする請求項2に記載のコンピュータ・システム。   3. The computer system of claim 2, wherein synchronizing the output display signal includes aligning the synchronization signals of the two graphics processors. 前記同期信号は垂直ブランキング信号であることを特徴とする請求項に記載のコンピュータ・システム。 3. The computer system according to claim 2 , wherein the synchronization signal is a vertical blanking signal. 前記選択デバイスは、
マルチプレクサ又は、
ワイヤードOR論理を含むことを特徴とする請求項2に記載のコンピュータ・システム。
The selection device is:
Multiplexer or
The computer system of claim 2, comprising wired OR logic.
前記第2のグラフィックス・プロセッサの構成するステップは、
必要に応じて前記第2のグラフィックス・プロセッサに電源を投入するステップと、
前記第2のグラフィックス・プロセッサを初期化するステップと、
前記第2のグラフィックス・プロセッサから出力信号を生成するステップと、
から構成されることを特徴とする請求項2に記載のコンピュータ・システム。
The step of configuring the second graphics processor includes:
Powering up the second graphics processor as needed;
Initializing the second graphics processor;
Generating an output signal from the second graphics processor;
The computer system according to claim 2, comprising:
グラフィックス処理ロードのレベルを監視するように構成された監視機構と、
グラフィックス処理ロードの前記レベルに基づいて前記切り替え要求を生成するように構成された生成機構と、
をさらに備えることを特徴とする請求項2に記載のコンピュータ・システム。
A monitoring mechanism configured to monitor the level of the graphics processing load;
A generation mechanism configured to generate the switching request based on the level of graphics processing load;
The computer system according to claim 2, further comprising:
前記第1のグラフィックス・プロセッサが高電力グラフィックス処理装置(GPU)である場合、前記第2のグラフィックス・プロセッサは低電力GPUであり、又は、
前記第1のグラフィックス・プロセッサが低電力GPUである場合、前記第2のグラフィックス・プロセッサは高電力GPUであることを特徴とする請求項2に記載のコンピュータ・システム。
If the first graphics processor is a high power graphics processing unit (GPU), the second graphics processor is a low power GPU; or
The computer system of claim 2, wherein when the first graphics processor is a low power GPU, the second graphics processor is a high power GPU.
前記低電力GPUはシステム・チップのうちの1つと統合されることを特徴とする請求項10に記載のコンピュータ・システム。 The computer system of claim 10 , wherein the low power GPU is integrated with one of the system chips. 前記第1のグラフィックス・プロセッサから前記第2のグラフィックス・プロセッサに切り替えるステップは、前記第1のグラフィックス・プロセッサを使用して前記表示装置の画面をフェードアウトするステップを含むことを特徴とする請求項2に記載のコンピュータ・システム。   Switching from the first graphics processor to the second graphics processor includes fading out the screen of the display device using the first graphics processor. The computer system according to claim 2. 前記第2のグラフィックス・プロセッサによる前記表示装置駆動
必要に応じて前記表示装置を初期化
前記表示装置の画面を再描画
前記表示装置の画面をフェードインすること、
を含むことを特徴とする請求項2記載のコンピュータ・システム。
Driving of the display apparatus according to the second graphics processor,
It said display device initializes as necessary,
Redraw screen of the display device,
Fading in the screen of the display device ;
The computer system according to claim 2 , comprising:
前記第1のグラフィックス・プロセッサは高電力グラフィックス処理装置(GPU)であり、前記第2のグラフィックス・プロセッサは低電力GPUであり、
切り替え要求はグラフィックス処理ロードの前記レベルが低い場合に生成されることを特徴とする請求項10に記載のコンピュータ・システム。
The first graphics processor is a high power graphics processing unit (GPU), and the second graphics processor is a low power GPU;
The computer system of claim 10, wherein a switch request is generated when the level of graphics processing load is low.
JP2009522754A 2006-08-04 2007-06-14 Method and apparatus for switching graphics sources Active JP5421104B2 (en)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US11/499,167 US8681159B2 (en) 2006-08-04 2006-08-04 Method and apparatus for switching between graphics sources
US11/499,167 2006-08-04
PCT/US2007/014033 WO2008016424A1 (en) 2006-08-04 2007-06-14 Method and apparatus for switching between graphics sources

Publications (2)

Publication Number Publication Date
JP2009545770A JP2009545770A (en) 2009-12-24
JP5421104B2 true JP5421104B2 (en) 2014-02-19

Family

ID=38661529

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009522754A Active JP5421104B2 (en) 2006-08-04 2007-06-14 Method and apparatus for switching graphics sources

Country Status (7)

Country Link
US (1) US8681159B2 (en)
EP (2) EP2052315A1 (en)
JP (1) JP5421104B2 (en)
KR (1) KR101143750B1 (en)
CN (1) CN101501624B (en)
HK (1) HK1137526A1 (en)
WO (1) WO2008016424A1 (en)

Families Citing this family (60)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7496695B2 (en) 2005-09-29 2009-02-24 P.A. Semi, Inc. Unified DMA
US8199155B2 (en) * 2006-11-22 2012-06-12 Nvidia Corporation System, method, and computer program product for saving power in a multi-graphics processor environment
US11714476B2 (en) 2006-12-31 2023-08-01 Google Llc Apparatus and method for power management of a computing system
US9275430B2 (en) 2006-12-31 2016-03-01 Lucidlogix Technologies, Ltd. Computing system employing a multi-GPU graphics processing and display subsystem supporting single-GPU non-parallel (multi-threading) and multi-GPU application-division parallel modes of graphics processing operation
TW200928982A (en) * 2007-12-19 2009-07-01 Micro Star Int Co Ltd Host device and computer system for reducing power consumption in graphic cards
US8358314B2 (en) * 2008-02-08 2013-01-22 Apple Inc. Method for reducing framebuffer memory accesses
US20090248910A1 (en) * 2008-04-01 2009-10-01 Apple Inc. Central dma with arbitrary processing functions
US8386672B2 (en) * 2008-07-08 2013-02-26 Dell Products L.P. Systems, methods and media for disabling graphic processing units
JP4748188B2 (en) * 2008-07-11 2011-08-17 ソニー株式会社 Information processing apparatus, information processing method, and program thereof
US8041848B2 (en) 2008-08-04 2011-10-18 Apple Inc. Media processing method and device
US8610830B2 (en) * 2008-09-11 2013-12-17 Apple Inc. Video rotation method and device
US8356200B2 (en) 2008-09-26 2013-01-15 Apple Inc. Negotiation between multiple processing units for switch mitigation
US8181059B2 (en) 2008-09-26 2012-05-15 Apple Inc. Inter-processor communication channel including power-down functionality
US8300056B2 (en) * 2008-10-13 2012-10-30 Apple Inc. Seamless display migration
US9135889B2 (en) 2008-10-14 2015-09-15 Apple Inc. Color correction of electronic displays
US9165493B2 (en) 2008-10-14 2015-10-20 Apple Inc. Color correction of electronic displays utilizing gain control
US9063713B2 (en) * 2008-10-28 2015-06-23 Apple Inc. Graphics controllers with increased thermal management granularity
US9865233B2 (en) 2008-12-30 2018-01-09 Intel Corporation Hybrid graphics display power management
US9542914B2 (en) 2008-12-31 2017-01-10 Apple Inc. Display system with improved graphics abilities while switching graphics processing units
US8207974B2 (en) * 2008-12-31 2012-06-26 Apple Inc. Switch for graphics processing units
US8508538B2 (en) 2008-12-31 2013-08-13 Apple Inc. Timing controller capable of switching between graphics processing units
US9075559B2 (en) * 2009-02-27 2015-07-07 Nvidia Corporation Multiple graphics processing unit system and method
US20100220101A1 (en) * 2009-02-27 2010-09-02 Nvidia Corporation Multiple graphics processing unit system and method
US8542240B2 (en) * 2009-03-31 2013-09-24 Intel Corporation Electronic device having switchable graphics processors
CN101887292A (en) * 2009-05-12 2010-11-17 鸿富锦精密工业(深圳)有限公司 Computer mainboard and power supply control circuit thereon
US9336028B2 (en) * 2009-06-25 2016-05-10 Apple Inc. Virtual graphics device driver
TWI405077B (en) * 2009-08-14 2013-08-11 Via Tech Inc Power-saving computer system, graphics processing module, and the power saving method thereof
CN101661326B (en) * 2009-08-25 2012-09-05 威盛电子股份有限公司 Image processing module, power-saving computer system and power-saving method thereof
US8370605B2 (en) * 2009-11-11 2013-02-05 Sunman Engineering, Inc. Computer architecture for a mobile communication platform
US8648868B2 (en) 2010-01-06 2014-02-11 Apple Inc. Color correction to facilitate switching between graphics-processing units
US8368702B2 (en) 2010-01-06 2013-02-05 Apple Inc. Policy-based switching between graphics-processing units
US8797334B2 (en) 2010-01-06 2014-08-05 Apple Inc. Facilitating efficient switching between graphics-processing units
US9128849B2 (en) 2010-04-13 2015-09-08 Apple Inc. Coherent memory scheme for heterogeneous processors
CN102243607B (en) * 2010-05-14 2014-10-22 技嘉科技股份有限公司 Method for detecting overclocking operational performance of GPU (graphic processing unit) and then grading GPU
US8730251B2 (en) * 2010-06-07 2014-05-20 Apple Inc. Switching video streams for a display without a visible interruption
EP2450786A1 (en) * 2010-11-03 2012-05-09 Giga-Byte Technology Co., Ltd. A detection switch system of a video operation module
CN102467361A (en) * 2010-11-11 2012-05-23 技嘉科技股份有限公司 Detection switching system of display operation module
US20120140121A1 (en) * 2010-12-01 2012-06-07 Giga-Byte Technology Co., Ltd. Detection switch system for video operation modules
US8692833B2 (en) * 2011-08-09 2014-04-08 Apple Inc. Low-power GPU states for reducing power consumption
DE112011105950T5 (en) * 2011-12-16 2014-09-25 Intel Corporation Method, apparatus and system for advanced graphics processing via an external I / O port for display data
CN105607725B (en) * 2012-08-17 2019-03-01 宏碁股份有限公司 Power-supply management system and method for managing power supply
US20140082307A1 (en) * 2012-09-17 2014-03-20 Mobileye Technologies Limited System and method to arbitrate access to memory
JP2014085861A (en) * 2012-10-24 2014-05-12 Canon Inc Display system, terminal device, display device, display system control method, terminal device control method and display device control method
US9164134B2 (en) 2012-11-13 2015-10-20 Nvidia Corporation High-resolution phase detector
US9471091B2 (en) 2012-11-28 2016-10-18 Nvidia Corporation Periodic synchronizer using a reduced timing margin to generate a speculative synchronized output signal that is either validated or recalled
US9135672B2 (en) 2013-05-08 2015-09-15 Himax Technologies Limited Display system and data transmission method thereof
TWI493537B (en) * 2013-06-05 2015-07-21 Himax Tech Ltd Display system and data transmission method thereof
TWI514358B (en) * 2013-08-23 2015-12-21 Himax Tech Ltd Display system and data transmission method thereof
CN105446462B (en) * 2014-06-27 2020-12-18 联想(北京)有限公司 Display method, device, circuit and electronic equipment
CN104503783B (en) * 2014-12-11 2018-02-13 华为技术有限公司 A kind of method and server of presence server hardware initialization degree
KR102478018B1 (en) * 2016-01-13 2022-12-16 삼성전자주식회사 Method and electronic device for displaying content
TWI581247B (en) * 2016-02-02 2017-05-01 奇景光電股份有限公司 Display device and control method thereof
CN108572891B (en) * 2017-03-10 2022-06-17 鸿富锦精密工业(武汉)有限公司 Display card connection prompting circuit
US10540318B2 (en) * 2017-04-09 2020-01-21 Intel Corporation Graphics processing integrated circuit package
US10224003B1 (en) * 2017-09-29 2019-03-05 Intel Corporation Switchable hybrid graphics
CN112860428A (en) * 2019-11-28 2021-05-28 华为技术有限公司 High-energy-efficiency display processing method and equipment
KR102166644B1 (en) * 2020-06-08 2020-10-16 삼성전자주식회사 Electronic system including a plurality of heterogeneous cores and operating method therof
US11763414B2 (en) * 2020-09-23 2023-09-19 Ati Technologies Ulc Glitchless GPU switching at a multiplexer
US20220189435A1 (en) * 2020-12-15 2022-06-16 Intel Corporation Runtime switchable graphics with a smart multiplexer
US11699408B2 (en) * 2020-12-22 2023-07-11 Ati Technologies Ulc Performing asynchronous memory clock changes on multi-display systems

Family Cites Families (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5155595A (en) 1991-01-31 1992-10-13 Lsi Logic Corp. Genlock frequency generator
JPH05113785A (en) 1991-10-23 1993-05-07 Fujitsu General Ltd Static image reproducing device
US5621431A (en) 1994-04-29 1997-04-15 Atari Games Corporation Animation system having variable video display rate
US6385267B1 (en) * 1998-12-22 2002-05-07 Microsoft Corporation System and method for locking disparate video formats
US6424320B1 (en) 1999-06-15 2002-07-23 Ati International Srl Method and apparatus for rendering video
US6624816B1 (en) * 1999-09-10 2003-09-23 Intel Corporation Method and apparatus for scalable image processing
US6473086B1 (en) 1999-12-09 2002-10-29 Ati International Srl Method and apparatus for graphics processing using parallel graphics processors
US6778187B1 (en) * 1999-12-27 2004-08-17 Oak Technology, Inc. Methods and devices to process graphics and/or video data
US7576748B2 (en) 2000-11-28 2009-08-18 Nintendo Co. Ltd. Graphics system with embedded frame butter having reconfigurable pixel formats
US6535208B1 (en) * 2000-09-05 2003-03-18 Ati International Srl Method and apparatus for locking a plurality of display synchronization signals
EP1189198A1 (en) * 2000-09-18 2002-03-20 Siemens Aktiengesellschaft A method and system for operating a unified memory and graphics controller combination
US7119815B1 (en) 2000-10-31 2006-10-10 Intel Corporation Analyzing alpha values for flicker filtering
US6807232B2 (en) 2000-12-21 2004-10-19 National Instruments Corporation System and method for multiplexing synchronous digital data streams
AU2002338475A1 (en) 2001-04-23 2002-11-05 Quantum 3D, Inc. System and method for synchronization of video display outputs from multiple pc graphics subsystems
US8730230B2 (en) * 2002-10-19 2014-05-20 Via Technologies, Inc. Continuous graphics display method for multiple display devices during the processor non-responding period
TW589880B (en) 2003-03-07 2004-06-01 Asustek Comp Inc Processing method and system for real-time video stream
US6911983B2 (en) 2003-03-12 2005-06-28 Nvidia Corporation Double-buffering of pixel data using copy-on-write semantics
US7483031B2 (en) 2003-04-17 2009-01-27 Nvidia Corporation Method for synchronizing graphics processing units
US7119808B2 (en) 2003-07-15 2006-10-10 Alienware Labs Corp. Multiple parallel processor computer graphics system
US7499044B2 (en) 2003-10-30 2009-03-03 Silicon Graphics, Inc. System for synchronizing display of images in a multi-display computer system
US6985152B2 (en) 2004-04-23 2006-01-10 Nvidia Corporation Point-to-point bus bridging without a bridge controller
JP2005316176A (en) 2004-04-28 2005-11-10 Toshiba Corp Electronic equipment and display control method
US7634615B2 (en) 2004-06-10 2009-12-15 Marvell World Trade Ltd. Adaptive storage system
US8446417B2 (en) 2004-06-25 2013-05-21 Nvidia Corporation Discrete graphics system unit for housing a GPU
GB2415852B (en) 2004-07-02 2010-07-14 Filmlight Ltd Method and apparatus for image processing
TWM261751U (en) 2004-07-09 2005-04-11 Uniwill Comp Corp Switching display processing architecture for information device
US7576745B1 (en) * 2004-11-17 2009-08-18 Nvidia Corporation Connecting graphics adapters
US8066515B2 (en) 2004-11-17 2011-11-29 Nvidia Corporation Multiple graphics adapter connection systems
US7730336B2 (en) * 2006-05-30 2010-06-01 Ati Technologies Ulc Device having multiple graphics subsystems and reduced power consumption mode, software and methods
US7613346B2 (en) * 2005-05-27 2009-11-03 Ati Technologies, Inc. Compositing in multiple video processing unit (VPU) systems
US20070139445A1 (en) 2005-12-16 2007-06-21 Intel Corporation Method and apparatus for displaying rotated images
US20080186319A1 (en) 2007-02-05 2008-08-07 D.S.P. Group Ltd. Dynamically activated frame buffer
JP5113785B2 (en) 2009-02-27 2013-01-09 パナソニック株式会社 Dome camera

Also Published As

Publication number Publication date
JP2009545770A (en) 2009-12-24
EP2052315A1 (en) 2009-04-29
WO2008016424A1 (en) 2008-02-07
KR20090048441A (en) 2009-05-13
US20080030509A1 (en) 2008-02-07
CN101501624B (en) 2014-04-23
EP2244181A3 (en) 2011-01-26
EP2244181A2 (en) 2010-10-27
CN101501624A (en) 2009-08-05
US8681159B2 (en) 2014-03-25
HK1137526A1 (en) 2010-07-30
KR101143750B1 (en) 2012-05-14

Similar Documents

Publication Publication Date Title
JP5421104B2 (en) Method and apparatus for switching graphics sources
JP5300030B2 (en) Apparatus and method for selectively switching between frame buffers used to refresh a display
US9336560B2 (en) Facilitating efficient switching between graphics-processing units
US7698579B2 (en) Multiplexed graphics architecture for graphics power management
US20120092351A1 (en) Facilitating atomic switching of graphics-processing units
US10019971B2 (en) Switching video streams for a display without a visible interruption
EP2521971B1 (en) Policy-based switching between graphics-processing units
US7657775B1 (en) Dynamic memory clock adjustments
JP2002543486A (en) Method and apparatus for powering up an integrated device from a low power state
JP2012505488A (en) Seamless display transition
US8612794B2 (en) Clock signal generating device and electronic device
TWI443576B (en) Graphics display systems and methods
US20200312271A1 (en) Method and apparatus to avoid visual artifacts in a display device during a configuration change
JP2000066654A (en) Video controller and its power consumption control circuit

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120417

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120717

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20121002

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20121228

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130521

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130821

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20131112

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20131121

R150 Certificate of patent or registration of utility model

Ref document number: 5421104

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250