JP5417069B2 - Silicon carbide semiconductor device manufacturing apparatus and method - Google Patents
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Description
本発明は、炭化ケイ素を用いた半導体装置の製造装置および製造方法に関する。
The present invention relates to a semiconductor device manufacturing apparatus and manufacturing method using silicon carbide .
炭化ケイ素（ＳｉＣ）を半導体材料に用いた半導体装置の開発課題の一つとして、ＳｉＣ基板にイオン注入を行った後に行うアニール工程における課題が挙げられる。アニール工程においては、熱処理を行うことで半導体基板に注入したイオンを活性化させる。ＳｉＣ基板を用いる場合には、イオン活性化に必要な熱処理温度は１６００℃以上であり、従来の半導体材料の基板（Ｓｉ基板）を用いる場合と比較して高い。ところが、高温の熱処理を行うと、ＳｉＣ基板の表面荒れ等が発生しやすくなる。この課題に対して、例えば、特許文献１では、ダミーウェハを利用してアニール工程を行う技術が開示されている。この技術では、原料となる単結晶ＳｉＣ基板のイオン注入面に、ダミーウェハとしての多結晶ＳｉＣ基板を密接させる。この原料ウェハとダミーウェハとの組合せを数組積層して密閉容器内に設置し、密閉容器を加熱炉内に設置して熱処理（アニール処理）を行う。これによって、十分にイオン活性化を行うことと、原料ウェハの表面荒れを抑制することとを両立できるとしている。 One of the development problems of a semiconductor device using silicon carbide (SiC) as a semiconductor material is a problem in an annealing process performed after ion implantation is performed on a SiC substrate. In the annealing step, the ions implanted into the semiconductor substrate are activated by heat treatment. When a SiC substrate is used, the heat treatment temperature necessary for ion activation is 1600 ° C. or higher, which is higher than when a conventional semiconductor material substrate (Si substrate) is used. However, when a high-temperature heat treatment is performed, the surface roughness of the SiC substrate tends to occur. In response to this problem, for example, Patent Document 1 discloses a technique for performing an annealing process using a dummy wafer. In this technique, a polycrystalline SiC substrate as a dummy wafer is brought into close contact with an ion implantation surface of a single crystal SiC substrate as a raw material. Several combinations of the raw material wafer and dummy wafer are stacked and placed in a sealed container, and the sealed container is placed in a heating furnace to perform heat treatment (annealing). This makes it possible to achieve both ion activation sufficiently and suppression of surface roughness of the raw material wafer.
特許文献１では、複数の原料ウェハとダミーウェハの組合せを同一の密閉容器内に積層して、加熱炉内で加熱する。このため、密閉容器への設置位置によって、原料ウェハ、ダミーウェハの温度が異なってしまう。このため、それぞれの原料ウェハ、ダミーウェハを適切な温度に加熱することができない。その結果、アニール工程後の原料ウェハの品質にばらつきが生じる。 In Patent Document 1, a combination of a plurality of raw material wafers and a dummy wafer is stacked in the same sealed container and heated in a heating furnace. For this reason, the temperature of a raw material wafer and a dummy wafer will differ with the installation position to an airtight container. For this reason, each raw material wafer and dummy wafer cannot be heated to an appropriate temperature. As a result, the quality of the raw material wafer after the annealing process varies.
本願は、かかる点に鑑みてなされたものであり、その目的とするところは、原料ウェハを適切な温度に加熱することを実現することによって、原料ウェハの品質にばらつきが生じることを抑制することにある。 The present application has been made in view of such a point, and the object of the present application is to suppress the variation in the quality of the raw material wafer by realizing that the raw material wafer is heated to an appropriate temperature. It is in.
本発明に係る半導体装置を製造する装置では、第１加熱手段と、第１ウェハ設置部と、第２ウェハ設置部と、第２加熱手段とが、この順序で配置されている。第１ウェハ設置部には、表面にイオン注入された単結晶炭化ケイ素の原料ウェハが、そのイオン注入面が第２ウェハ設置部側となるように設置される。第２ウェハ設置部には、炭化ケイ素のダミーウェハが、その一方の面が第１ウェハ設置部に設置される原料ウェハのイオン注入面に対向すると共に離間するように設置される。第１加熱手段は、第１ウェハ設置部に設置される原料ウェハを加熱し、第２加熱手段は、第２ウェハ設置部に設置されるダミーウェハを加熱する。 In the apparatus for manufacturing a semiconductor device according to the present invention, the first heating means, the first wafer placement section, the second wafer placement section, and the second heating means are arranged in this order. The raw material wafer of single crystal silicon carbide ion-implanted on the surface is placed on the first wafer placement portion so that the ion implantation surface is on the second wafer placement portion side. A silicon carbide dummy wafer is placed on the second wafer placement section so that one surface of the dummy wafer faces and separates from the ion implantation surface of the raw material wafer placed on the first wafer placement section. The first heating means heats the raw material wafer installed in the first wafer installation section, and the second heating means heats the dummy wafer installed in the second wafer installation section.
この製造装置では、第１、第２の加熱手段によって、原料ウェハとダミーウェハとを別々に加熱するため、原料ウェハ、ダミーウェハをそれぞれ適切な温度に加熱することができる。これによって、原料ウェハのそれぞれを適切な温度に加熱することができ、原料ウェハの品質にばらつきが生じることを抑制することができる。 In this manufacturing apparatus, since the raw material wafer and the dummy wafer are separately heated by the first and second heating means, the raw material wafer and the dummy wafer can be heated to appropriate temperatures, respectively. Thereby, each of the raw material wafers can be heated to an appropriate temperature, and variation in the quality of the raw material wafers can be suppressed.
上記の製造装置においては、ダミーウェハの温度が原料ウェハの温度よりも高くなるように、第１加熱手段による加熱量と第２加熱手段による加熱量とが設定されていることが好ましい。Ｓｉが高温のダミーウェハ側から低温の原料ウェハ側に移動し易い状態となるため、原料ウェハにおけるＳｉ離脱をより効果的に抑制することができる。 In the above manufacturing apparatus, it is preferable that the heating amount by the first heating unit and the heating amount by the second heating unit are set so that the temperature of the dummy wafer is higher than the temperature of the raw material wafer. Since Si becomes easy to move from the high temperature dummy wafer side to the low temperature raw material wafer side, Si detachment in the raw material wafer can be more effectively suppressed.
上記の製造装置の第１設置部は、表面にイオン注入された単結晶炭化ケイ素の原料ウェハが設置されるサセプタを有していてもよい。このサセプタは、その表面に形成された凹形状のウェハポケット部を備えており、ウェハポケット部の底面の一部には、ウェハポケット部の他の底面よりも高い位置でウェハと接するウェハ支持部が設けられており、ウェハの裏面とウェハポケット部の底面とが、ウェハ支持部によって離間されることが好ましい。ウェハの裏面とウェハポケット部の底面とが離間されているため、熱処理によってウェハが反った場合でも、ウェハの面内温度分布が不均一となることを抑制することができる。 The first installation part of the manufacturing apparatus may include a susceptor on which a single crystal silicon carbide raw material wafer ion-implanted on the surface is installed. The susceptor has a concave wafer pocket portion formed on the surface thereof, and a wafer support portion that is in contact with the wafer at a position higher than the other bottom surface of the wafer pocket portion at a part of the bottom surface of the wafer pocket portion. It is preferable that the back surface of the wafer and the bottom surface of the wafer pocket portion are separated from each other by the wafer support portion. Since the back surface of the wafer and the bottom surface of the wafer pocket portion are separated from each other, it is possible to suppress the in-plane temperature distribution of the wafer from becoming uneven even when the wafer is warped by heat treatment.
ウェハポケット部の底面からウェハ支持部のウェハ支持面までの距離は、周縁部よりも中央部の方が大きくなっていることが好ましい。このような構成によると、ウェハの面内温度分布をより均一化することができる。 It is preferable that the distance from the bottom surface of the wafer pocket portion to the wafer support surface of the wafer support portion is larger in the center portion than in the peripheral portion. According to such a configuration, the in-plane temperature distribution of the wafer can be made more uniform.
なお、上記の製造装置では、ダミーウェハが単結晶の炭化ケイ素（ＳｉＣ）であることが好ましい。特許文献１のように、ダミーウェハとして多結晶ＳｉＣの基板を用いると、原料ウェハの汚染や、原料ウェハ表面の組成比異常が発生し易くなる。すなわち、多結晶ＳｉＣ基板は、不純物が偏析し易い結晶粒界面を有しており、また、その結晶粒界面においては、シリコン（Ｓｉ）や不純物の離脱が発生し易いためである。一方、ダミーウェハとして単結晶ＳｉＣの基板を用いると、多結晶ＳｉＣ基板を用いた場合と比較して、アニール工程における原料ウェハの汚染を抑制することができる。 In the above manufacturing apparatus, it is preferable that the dummy wafer is single-crystal silicon carbide (SiC). When a polycrystalline SiC substrate is used as a dummy wafer as in Patent Document 1, contamination of the raw material wafer and an abnormal composition ratio on the raw material wafer surface are likely to occur. That is, the polycrystalline SiC substrate has a crystal grain interface at which impurities are easily segregated, and silicon (Si) and impurities are easily detached at the crystal grain interface. On the other hand, when a single crystal SiC substrate is used as a dummy wafer, contamination of the raw material wafer in the annealing process can be suppressed as compared with the case where a polycrystalline SiC substrate is used.
本発明は、単結晶炭化ケイ素の原料ウェハから半導体装置を製造する方法としても実現できる。この製造方法は、原料ウェハの表面にイオン注入するイオン注入工程と、イオン注入された原料ウェハを加熱するアニール工程と、を有している。アニール工程では、複数の原料ウェハと、少なくとも１つのダミーウェハとを設置する。それぞれの原料ウェハのイオン注入面は、炭化ケイ素を材料とするダミーウェハのいずれか一方の面と対向しており、ダミーウェハの温度と原料ウェハの温度とを個別に制御しながら、ダミーウェハと原料ウェハを加熱する。
The present invention can also be realized as a method of manufacturing a semiconductor device from a raw wafer of single crystal silicon carbide. This manufacturing method includes an ion implantation process for ion implantation into the surface of the raw material wafer and an annealing process for heating the ion-implanted raw material wafer. In the annealing step, a plurality of raw material wafers and at least one dummy wafer are installed. Ion implantation surface of each raw material wafer, the carbonization silicon as the material has one surface and the counter direction either dummy wafer, while controlling individually the temperature of the raw material wafer dummy wafers, the dummy wafer and the raw material Heat the wafer.
上記の製造方法では、アニール工程では、原料ウェハのイオンが注入されていない面側に設置された第１加熱手段によって原料ウェハを加熱し、ダミーウェハの原料ウェハと対向しない面側に設置された第２加熱手段によってダミーウェハを加熱してもよい。 In the above manufacturing method, in the annealing step, the raw material wafer is heated by the first heating means provided on the surface side where the ions of the raw material wafer are not implanted, and the dummy wafer is provided on the surface side not facing the raw material wafer. The dummy wafer may be heated by two heating means.
上記の製造方法では、アニール工程では、ダミーウェハの温度が原料ウェハの温度よりも高くなるようにしてもよい。 In the above manufacturing method, the temperature of the dummy wafer may be higher than the temperature of the raw material wafer in the annealing step.
本発明によれば、原料ウェハの品質にばらつきが生じることを抑制することができる。 According to the present invention, it is possible to suppress variation in the quality of the raw material wafer.
（第１実施形態）
以下、本発明の第１実施形態について、図面を参照しながら説明する。図１は、本実施形態の製造装置１００を模式的に示す図である。図１では、加熱室１１０内に、サセプタ２００、３００を設置した状態が示されている。加熱室１１０には、ガス供給路１３０、減圧装置１３１が接続されている。尚、図１においては、製造装置１００はサセプタ２００、３００を含んでいないが、製造装置１００にサセプタ２００、３００が備え付けられていてもよい。
(First embodiment)
Hereinafter, a first embodiment of the present invention will be described with reference to the drawings. FIG. 1 is a diagram schematically illustrating a manufacturing apparatus 100 according to the present embodiment. FIG. 1 shows a state in which susceptors 200 and 300 are installed in the heating chamber 110. A gas supply path 130 and a decompression device 131 are connected to the heating chamber 110. In FIG. 1, the manufacturing apparatus 100 does not include the susceptors 200 and 300, but the manufacturing apparatus 100 may be provided with the susceptors 200 and 300.
製造装置１００の加熱室１１０内においては、下方から上方に向かって順に、第１加熱手段１０１、第１ウェハ設置部１１１、第２ウェハ設置部１１２、第２加熱手段１０２が設けられている。製造装置１００は、さらに、図示しない第１温度検出手段と、第２温度検出手段と、制御装置とを備えている。 In the heating chamber 110 of the manufacturing apparatus 100, a first heating unit 101, a first wafer installation unit 111, a second wafer installation unit 112, and a second heating unit 102 are provided in order from the bottom to the top. The manufacturing apparatus 100 further includes first temperature detection means, second temperature detection means, and a control device (not shown).
図１においては、サセプタ２００には、原料ウェハ２１０が設置されており、サセプタ３００には、ダミーウェハ３１０が設置されている。本実施形態では、原料ウェハ２１０は、単結晶の炭化ケイ素（ＳｉＣ）を材料とする円盤状のウェハであり、その表面に不純物イオンが注入されている。ダミーウェハ３１０は、単結晶ＳｉＣを材料としており、その直径（ウェハ直径）は原料ウェハ２１０の直径（ウェハ直径）と同一である。ダミーウェハ３１０は、ボロン（Ｂ）、アルミニウム（Ａｌ）等のアクセプタとなるＰ型不純物濃度が１×１０１４ｃｍ−３以下である高純度の単結晶ＳｉＣである。サセプタ２００、３００の材料としては、タンタルカーバイド（ＴａＣ）、カーボン等を好適に用いることができる。 In FIG. 1, a raw material wafer 210 is installed on the susceptor 200, and a dummy wafer 310 is installed on the susceptor 300. In this embodiment, the raw material wafer 210 is a disk-shaped wafer made of single crystal silicon carbide (SiC), and impurity ions are implanted into the surface thereof. The dummy wafer 310 is made of single crystal SiC, and its diameter (wafer diameter) is the same as the diameter (wafer diameter) of the raw wafer 210. The dummy wafer 310 is high-purity single crystal SiC having a P-type impurity concentration of 1 × 10 14 cm −3 or less that serves as an acceptor of boron (B), aluminum (Al), or the like. As a material of the susceptors 200 and 300, tantalum carbide (TaC), carbon, or the like can be suitably used.
図２は、本実施形態で用いる原料ウェハ２１０をサセプタ２００に設置した状態の平面図であり、図３は、図２のＩＩＩ−ＩＩＩ線断面図である。サセプタ２００は、円盤形状であり、その表面に、複数のウェハポケット部２０１が設けられている。サセプタ２００によれば、複数の原料ウェハ２１０を同一面上に設置することが可能である。ウェハポケット部２０１は、サセプタ２００に形成された略円柱形状の凹部（ザグリ）である。図２、図３に示すように、ウェハポケット部２０１の底面２０３の一部には、ウェハ支持部２０２が設けられている。ウェハ支持部２０２は、ウェハポケット部２０１の周縁部に沿って設けられており、底面２０３よりも上方に突出している。 2 is a plan view of a state in which the raw material wafer 210 used in the present embodiment is installed on the susceptor 200, and FIG. 3 is a cross-sectional view taken along the line III-III in FIG. The susceptor 200 has a disk shape, and a plurality of wafer pocket portions 201 are provided on the surface thereof. According to the susceptor 200, a plurality of raw material wafers 210 can be installed on the same surface. Wafer pocket portion 201 is a substantially cylindrical concave portion (counterbore) formed in susceptor 200. As shown in FIGS. 2 and 3, a wafer support portion 202 is provided on a part of the bottom surface 203 of the wafer pocket portion 201. Wafer support portion 202 is provided along the peripheral edge portion of wafer pocket portion 201 and protrudes upward from bottom surface 203.
ウェハポケット部２０１に原料ウェハ２１０を設置すると、図３に示すように、原料ウェハ２１０の裏面２１２は、このウェハ支持部２０２によって支持される。これによって、原料ウェハ２１０の裏面２１２は、ウェハポケット部２０１の底面２０３よりも高い位置で支持される。すなわち、ウェハポケット部２０１の底面２０３と、原料ウェハ２１０の裏面２１２が、ウェハ支持部２０２によって距離ｄ１だけ離間される。本実施形態では、イオン注入面２１１が上面側となるように原料ウェハ２１０が載置される。これによって、サセプタ２００の上面側に、原料ウェハ２１０のイオン注入面２１１が露出する。尚、ウェハ支持部２０２は、図６に示すように、ウェハポケット部２０１の周縁部の一部に設けられており、原料ウェハ２１０の裏面の周縁部の一部を支持するものであってもよい。 When the raw material wafer 210 is installed in the wafer pocket portion 201, the back surface 212 of the raw material wafer 210 is supported by the wafer support portion 202 as shown in FIG. Thereby, the back surface 212 of the raw material wafer 210 is supported at a position higher than the bottom surface 203 of the wafer pocket portion 201. That is, the bottom surface 203 of the wafer pocket portion 201 and the back surface 212 of the raw material wafer 210 are separated by a distance d1 by the wafer support portion 202. In the present embodiment, the raw material wafer 210 is placed so that the ion implantation surface 211 is on the upper surface side. As a result, the ion implantation surface 211 of the raw material wafer 210 is exposed on the upper surface side of the susceptor 200. As shown in FIG. 6, the wafer support portion 202 is provided at a part of the peripheral edge portion of the wafer pocket portion 201, and supports a part of the peripheral edge portion of the back surface of the raw material wafer 210. Good.
図４は、本実施形態で用いるダミーウェハ３１０をサセプタ３００に設置した状態の平面図であり、図５は、図４のＶ−Ｖ線断面図である。サセプタ３００においては、ウェハポケット部３０１がサセプタ３００を貫通している。図４、図５に示すように、ウェハポケット部３０１の周縁部に沿って、ウェハポケット部の内側に向けて延びるウェハ支持部３０２が設けられている。ウェハポケット部３０１にダミーウェハ３１０を設置すると、図５に示すように、ダミーウェハ３１０の裏面３１２は、このウェハ支持部３０２によって支持される。このため、ダミーウェハ３１０の表面３１１と、ダミーウェハ３１０の裏面３１２のうちウェハ支持部３０２が設けられている箇所を除いた部分とが露出することになる。 FIG. 4 is a plan view showing a state in which the dummy wafer 310 used in the present embodiment is installed on the susceptor 300, and FIG. 5 is a cross-sectional view taken along line VV of FIG. In the susceptor 300, the wafer pocket portion 301 penetrates the susceptor 300. As shown in FIGS. 4 and 5, a wafer support portion 302 extending toward the inside of the wafer pocket portion is provided along the peripheral edge portion of the wafer pocket portion 301. When the dummy wafer 310 is installed in the wafer pocket portion 301, the back surface 312 of the dummy wafer 310 is supported by the wafer support portion 302 as shown in FIG. For this reason, the surface 311 of the dummy wafer 310 and the portion of the back surface 312 of the dummy wafer 310 other than the portion where the wafer support portion 302 is provided are exposed.
本実施形態に係る製造装置１００に、図２、３に示す状態のサセプタ２００を、原料ウェハ２１０のイオン注入面２１１が上側（第１加熱手段１０１が設置されていない側）になるように第１ウェハ設置部１１１に設置し、図４、５に示す状態のサセプタ３００を、ダミーウェハ３１０の表面３１１が上側（第２加熱手段１０２が設置されている側）になるように第２ウェハ設置部１１２に設置する。これによって、図１に示す状態となる。尚、図１では、サセプタ２００と原料ウェハ２１０については、図３に示す断面図を図示しており、サセプタ３００とダミーウェハ３１０については、図５に示す断面図を図示している。 The susceptor 200 in the state shown in FIGS. 2 and 3 is added to the manufacturing apparatus 100 according to this embodiment so that the ion implantation surface 211 of the raw material wafer 210 is on the upper side (the side where the first heating means 101 is not installed). The second wafer placement section is placed on the first wafer placement section 111 so that the susceptor 300 in the state shown in FIGS. 112. As a result, the state shown in FIG. 1 is obtained. In FIG. 1, the susceptor 200 and the raw material wafer 210 are shown in the cross-sectional view shown in FIG. 3, and the susceptor 300 and the dummy wafer 310 are shown in the cross-sectional view in FIG.
図１に示すように、加熱室１１０内にサセプタ２００，３００が設置された状態では、５つの原料ウェハ２１０のイオン注入面２１１と、５つのダミーウェハ３１０の裏面３１２とが、それぞれ対向する。尚、サセプタ２００とサセプタ３００とが互いに平行になるように、第１ウェハ設置部１１１、第２ウェハ設置部１１２の位置が調整されている。これによって、対向する原料ウェハ２１０のイオン注入面２１１と、ダミーウェハ３１０の裏面３１２も平行になる。５つの原料ウェハ２１０のイオン注入面２１１と、５つのダミーウェハ３１０の裏面３１２との距離は、いずれも等しい（図１のｄ２）。 As shown in FIG. 1, when the susceptors 200 and 300 are installed in the heating chamber 110, the ion implantation surfaces 211 of the five source wafers 210 and the back surfaces 312 of the five dummy wafers 310 face each other. Note that the positions of the first wafer placement unit 111 and the second wafer placement unit 112 are adjusted so that the susceptor 200 and the susceptor 300 are parallel to each other. As a result, the ion implantation surface 211 of the opposing raw material wafer 210 and the back surface 312 of the dummy wafer 310 are also parallel. The distances between the ion implantation surfaces 211 of the five source wafers 210 and the back surfaces 312 of the five dummy wafers 310 are all equal (d2 in FIG. 1).
第１加熱手段１０１は、下方からサセプタ２００を加熱し、サセプタ２００に設置された原料ウェハ２１０を加熱する。第２加熱手段１０２は、上方から、サセプタ３００と、サセプタ３００に設置されたダミーウェハ３１０とを加熱する。第１加熱手段１０１、第２加熱手段１０２としては、抵抗ヒータ、ランプ加熱器、誘導加熱器等を用いることができる。尚、誘導加熱器とは、電磁誘導によってサセプタから発熱させる加熱器であって、加熱器自体は発熱しないものである。 The first heating means 101 heats the susceptor 200 from below and heats the raw material wafer 210 installed on the susceptor 200. The second heating unit 102 heats the susceptor 300 and the dummy wafer 310 installed on the susceptor 300 from above. As the first heating unit 101 and the second heating unit 102, a resistance heater, a lamp heater, an induction heater, or the like can be used. The induction heater is a heater that generates heat from the susceptor by electromagnetic induction, and the heater itself does not generate heat.
第１加熱手段１０１は、サセプタ２００の面方向（図２に示す平面方向）に出力を変えるように構成されていてもよい。例えば、サセプタ２００の中央部よりもサセプタ２００の周縁部で出力を大きくすることによって、サセプタ２００の面内温度分布をより均一化するように制御することも可能である。第２加熱手段１０２も、同様に、サセプタ３００の面方向（図４に示す平面方向）に出力を変えることによって、サセプタ３００の面内温度分布をより均一化するように制御することも可能である。 The 1st heating means 101 may be comprised so that an output may be changed to the surface direction (plane direction shown in FIG. 2) of the susceptor 200. FIG. For example, the in-plane temperature distribution of the susceptor 200 can be controlled to be more uniform by increasing the output at the peripheral portion of the susceptor 200 than at the central portion of the susceptor 200. Similarly, the second heating means 102 can be controlled to make the in-plane temperature distribution of the susceptor 300 more uniform by changing the output in the surface direction of the susceptor 300 (the plane direction shown in FIG. 4). is there.
第１温度検出手段は、サセプタ２００の代表温度として、その中央部分の温度を検出する。同様に、第２温度検出手段は、サセプタ３００の代表温度として、その中央部分の温度を検出する。第１温度検出手段、第２温度検出手段としては、輻射センサ等を用いることができる。 The first temperature detecting means detects the temperature of the central portion as the representative temperature of the susceptor 200. Similarly, the second temperature detecting means detects the temperature of the central portion as the representative temperature of the susceptor 300. As the first temperature detecting means and the second temperature detecting means, a radiation sensor or the like can be used.
制御装置は、第１温度検出手段の検出値に基づいて第１加熱手段１０１を制御し、原料ウェハ２１０の温度制御を行う。同様に、制御装置は、第２温度検出手段の検出値に基づいて第２加熱手段１０２を制御し、ダミーウェハ３１０の温度制御を行う。本実施形態では、原料ウェハ２１０を加熱するための第１加熱手段１０１と、ダミーウェハ３１０を加熱するための第２加熱手段１０２とが別々に設置されているため、原料ウェハ２１０の温度と、ダミーウェハ３１０の温度とを、それぞれの適切な温度に制御することができる。 The control device controls the temperature of the raw material wafer 210 by controlling the first heating means 101 based on the detection value of the first temperature detection means. Similarly, the control device controls the temperature of the dummy wafer 310 by controlling the second heating unit 102 based on the detection value of the second temperature detection unit. In the present embodiment, since the first heating means 101 for heating the raw material wafer 210 and the second heating means 102 for heating the dummy wafer 310 are separately provided, the temperature of the raw material wafer 210 and the dummy wafer The temperature of 310 can be controlled to each appropriate temperature.
尚、第１温度検出手段は、原料ウェハ２１０の面方向の温度分布を検知するように構成されていてもよい。そして、第１加熱手段１０１は、第１温度検出手段の検出値に基づいて、原料ウェハ２１０の面方向に出力を変え、原料ウェハ２１０の面内温度分布をより均一化するように構成されていてもよい。同様に、第２温度検出手段は、ダミーウェハ３１０の面方向の温度分布を検知するように構成されていてもよい。そして、第２加熱手段１０２は、第２温度検出手段の検出値に基づいて、ダミーウェハ３１０の面方向に出力を変え、ダミーウェハ３１０の面内温度分布をより均一化するように構成されていてもよい。 The first temperature detection means may be configured to detect the temperature distribution in the surface direction of the raw material wafer 210. The first heating unit 101 is configured to change the output in the surface direction of the raw material wafer 210 based on the detection value of the first temperature detection unit, and to make the in-plane temperature distribution of the raw material wafer 210 more uniform. May be. Similarly, the second temperature detection unit may be configured to detect a temperature distribution in the surface direction of the dummy wafer 310. The second heating unit 102 may be configured to change the output in the surface direction of the dummy wafer 310 based on the detection value of the second temperature detection unit, and to make the in-plane temperature distribution of the dummy wafer 310 more uniform. Good.
本実施形態では、アニール工程においては、原料ウェハ２１０の温度よりも、ダミーウェハ３１０の温度の方が高くなるように、第１加熱手段１０１、第２加熱手段１０２が制御されることが好ましい。ダミーウェハ３１０側が高温、原料ウェハ２１０側が低温となる温度勾配によって、Ｓｉ原子を、ダミーウェハ３１０側から原料ウェハ２１０側へと移動させる推進力を得ることができる。原料ウェハ２１０には、ダミーウェハ３１０からＳｉ原子が供給される状態となるため、原料ウェハ２１０からＳｉ原子が離脱することを防ぐことができる。 In the present embodiment, in the annealing step, it is preferable that the first heating unit 101 and the second heating unit 102 are controlled so that the temperature of the dummy wafer 310 is higher than the temperature of the raw material wafer 210. A propulsive force that moves Si atoms from the dummy wafer 310 side to the raw material wafer 210 side can be obtained by a temperature gradient in which the dummy wafer 310 side is high temperature and the raw material wafer 210 side is low temperature. Since the raw material wafer 210 is supplied with Si atoms from the dummy wafer 310, it is possible to prevent the Si atoms from separating from the raw material wafer 210.
上記のように、温度勾配によってＳｉ原子の移動の推進力を制御すれば、原料ウェハからのＳｉ原子の離脱を防止することができる。このため、特許文献１のように、原料ウェハのイオン注入面とダミーウェハの面とを接触もしくは密接させることや、密閉容器内にウェハを密閉することが不要となる。特許文献１のように、原料ウェハのイオン注入面とダミーウェハの面とを密接させると、原料ウェハは、ダミーウェハからのパーティクル汚染やスリ傷を受ける場合があるが、本実施形態に係る製造方法によれば、原料ウェハのパーティクル汚染やスリ傷の発生を防止することができる。 As described above, if the driving force for the movement of Si atoms is controlled by the temperature gradient, the separation of Si atoms from the raw material wafer can be prevented. For this reason, as in Patent Document 1, it is not necessary to bring the ion implantation surface of the raw material wafer into contact with the surface of the dummy wafer or to close the wafer in a sealed container. As in Patent Document 1, when the ion implantation surface of the raw material wafer and the surface of the dummy wafer are brought into close contact with each other, the raw material wafer may be subjected to particle contamination or scratches from the dummy wafer. According to this, it is possible to prevent the raw material wafer from being contaminated with particles or scratched.
アニール工程において、原料ウェハ２１０の温度よりも、ダミーウェハ３１０の温度の方が高くなるように、第１加熱手段１０１、第２加熱手段１０２が制御される場合には、原料ウェハ２１０の温度が、１６００〜２１００℃、好ましくは、１７００〜１９００℃となるように、第１加熱手段１０１が制御される。１６００℃以上の高温でアニール工程の熱処理を行うと、原料ウェハ２１０が反る現象が発生する。アニール工程において、原料ウェハに反りが発生すると、原料ウェハ全体を均一に加熱できなくなる。例えば、図８に示すように、サセプタ４００のウェハポケット部４０１の底面４０３が平面形状で、原料ウェハ４１０の裏面全体がウェハポケット部４０１の底面４０３に接触した状態でアニール工程を開始すると、原料ウェハ４１０に反りが発生した場合には、図９に示すように原料ウェハ４１０が変形し、原料ウェハ４１０の周縁部がウェハポケット部４０１の底面４０３と離間した状態となる。この場合、原料ウェハ４１０の周縁部は、原料ウェハ４１０の中央部と比較して低温となってしまう。すなわち、設定されたアニール温度（例えば１６００℃）に対して、原料ウェハ４１０の周縁部では、アニール温度より低い温度でアニール工程が実施される。このように、原料ウェハ全体を均一に加熱できない状態で原料ウェハのアニール工程を行うと、原料ウェハから製造される各半導体装置の特性がばらつく要因となる。 In the annealing step, when the first heating unit 101 and the second heating unit 102 are controlled so that the temperature of the dummy wafer 310 is higher than the temperature of the source wafer 210, the temperature of the source wafer 210 is The 1st heating means 101 is controlled so that it may become 1600-2100 degreeC, Preferably, it is 1700-1900 degreeC. When heat treatment in the annealing process is performed at a high temperature of 1600 ° C. or higher, a phenomenon that the raw material wafer 210 is warped occurs. If the raw material wafer is warped in the annealing step, the entire raw material wafer cannot be heated uniformly. For example, as shown in FIG. 8, when the annealing process is started in a state where the bottom surface 403 of the wafer pocket portion 401 of the susceptor 400 is planar and the entire back surface of the raw material wafer 410 is in contact with the bottom surface 403 of the wafer pocket portion 401, When the wafer 410 is warped, the raw material wafer 410 is deformed as shown in FIG. 9, and the peripheral edge portion of the raw material wafer 410 is separated from the bottom surface 403 of the wafer pocket portion 401. In this case, the peripheral edge portion of the raw material wafer 410 has a lower temperature than the central portion of the raw material wafer 410. That is, with respect to the set annealing temperature (for example, 1600 ° C.), the annealing process is performed at the peripheral portion of the raw material wafer 410 at a temperature lower than the annealing temperature. As described above, if the annealing process of the raw material wafer is performed in a state where the entire raw material wafer cannot be heated uniformly, the characteristics of each semiconductor device manufactured from the raw material wafer vary.
これに対して、図１０に示すように、サセプタ６００のウェハポケット部６０１の底面６０３をＲ形状とし、原料ウェハ４１０の反りが発生したときにサセプタ６００と原料ウェハ４１０の裏面の全面とが接触するようにできれば、アニール温度において、原料ウェハ４１０の面内温度分布を小さくすることができる。しかしながら、イオン注入の条件によって、原料ウェハ４１０の反り量が変化する。また、イオン注入条件が同一であっても、原料ウェハ４１０の反り量は、ウェハごとに異なる場合がある。このため、原料ウェハ４１０の反り発生時に、サセプタが原料ウェハ４１０の裏面の全面と接触する状態（図１０に示す状態）となるように、ウェハポケット部の底面形状を設計することは、非常に困難である。 On the other hand, as shown in FIG. 10, the bottom surface 603 of the wafer pocket portion 601 of the susceptor 600 has an R shape, and when the raw material wafer 410 is warped, the susceptor 600 and the entire back surface of the raw material wafer 410 are in contact with each other. If possible, the in-plane temperature distribution of the raw material wafer 410 can be reduced at the annealing temperature. However, the amount of warpage of the raw material wafer 410 varies depending on the ion implantation conditions. Further, even if the ion implantation conditions are the same, the warpage amount of the raw material wafer 410 may differ from wafer to wafer. For this reason, designing the bottom surface shape of the wafer pocket portion so that the susceptor is in contact with the entire back surface of the raw material wafer 410 when the raw material wafer 410 is warped is very Have difficulty.
本実施形態に係るサセプタ２００では、図３に示す距離ｄ１は、原料ウェハ２１０の反りが発生しても、ウェハポケット部２０１の底面２０３と、原料ウェハ２１０の裏面２１２が接触しない距離に設計されている。このため、サセプタ２００では、アニール工程を通して、ウェハポケット部２０１の底面２０３と、原料ウェハ２１０の裏面２１２が離間された状態が維持され、原料ウェハ２１０の反りによって、アニール工程における原料ウェハ２１０の面内温度分布が影響を受けにくい。その結果、アニール工程後の原料ウェハ２１０の状態がばらつくことを抑制することができる。 In the susceptor 200 according to the present embodiment, the distance d1 shown in FIG. 3 is designed such that the bottom surface 203 of the wafer pocket portion 201 and the back surface 212 of the raw material wafer 210 do not contact even if the raw material wafer 210 warps. ing. Therefore, in the susceptor 200, the bottom surface 203 of the wafer pocket portion 201 and the back surface 212 of the raw material wafer 210 are kept separated from each other through the annealing process, and the surface of the raw material wafer 210 in the annealing process is caused by the warpage of the raw material wafer 210. The internal temperature distribution is not easily affected. As a result, the state of the raw material wafer 210 after the annealing process can be suppressed from varying.
なお、１６００℃以上の高温では、輻射による熱伝播が支配的になるため、原料ウェハ２１０の裏面２１２と、ウェハポケット部２０１の底面２０３との距離ｄ１を調整することによって、原料ウェハ２１０の面内温度分布がばらつかないようにすることもできる。輻射熱量は、物体間の距離の二乗に反比例するため、原料ウェハ２１０の裏面２１２と、ウェハポケット部２０１の底面２０３との距離が小さいほど、輻射熱量は大きくなる。 In addition, since heat propagation by radiation becomes dominant at a high temperature of 1600 ° C. or higher, the surface of the raw material wafer 210 is adjusted by adjusting the distance d1 between the back surface 212 of the raw material wafer 210 and the bottom surface 203 of the wafer pocket portion 201. It is also possible to prevent the internal temperature distribution from varying. Since the amount of radiant heat is inversely proportional to the square of the distance between objects, the amount of radiant heat increases as the distance between the back surface 212 of the raw material wafer 210 and the bottom surface 203 of the wafer pocket portion 201 decreases.
また、原料ウェハ２１０の裏面２１２と、ウェハポケット部２０１の底面２０３との距離を、原料ウェハ２１０の面方向（図２に示す平面方向）に変化させることもできる。例えば、図７に示すように、原料ウェハ２１０の中央部とウェハポケット部２０１の底面２０３の中央部との距離ｄ４を大きく、原料ウェハ２１０の周縁部とウェハポケット部２０１の底面２０３の周縁部との距離ｄ３を小さくすれば（ｄ４＞ｄ３）、原料ウェハ２１０の面内温度分布をより均一化することが可能となる。尚、距離ｄ４は、ウェハポケット２０１の底面２０３の中央部と、ウェハ支持部２０２のウェハ支持面との距離に等しく、距離ｄ３は、ウェハポケット２０１の底面２０３の周縁部と、ウェハ支持部２０２のウェハ支持面との距離に等しい。 Further, the distance between the back surface 212 of the raw material wafer 210 and the bottom surface 203 of the wafer pocket portion 201 can be changed in the surface direction of the raw material wafer 210 (planar direction shown in FIG. 2). For example, as shown in FIG. 7, the distance d4 between the central portion of the raw material wafer 210 and the central portion of the bottom surface 203 of the wafer pocket portion 201 is increased, and the peripheral portion of the raw material wafer 210 and the peripheral portion of the bottom surface 203 of the wafer pocket portion 201. If the distance d3 is reduced (d4> d3), the in-plane temperature distribution of the raw material wafer 210 can be made more uniform. The distance d4 is equal to the distance between the center portion of the bottom surface 203 of the wafer pocket 201 and the wafer support surface of the wafer support portion 202, and the distance d3 is the peripheral edge portion of the bottom surface 203 of the wafer pocket 201 and the wafer support portion 202. Is equal to the distance from the wafer support surface.
次に、上記で説明した、第１実施形態をより具体化した実施例１を挙げ、さらに詳細に説明する。実施例１では、上記に説明した第１実施形態に係る製造装置を用いて、原料ウェハのアニール工程を行う。図１１は、この原料ウェハを用いて製造される半導体装置５００の断面を模式的に示す図である。半導体装置５００は、ＪＢＳ（Junction Barrier Schottky：ジャンクションバリアショットキー）構造を有するダイオードである。Ｎ型の基板５０１の表面に、Ｎ型のエピタキシャル層５０２が積層され、その表面には、Ｐ＋層５０３が形成されている。Ｐ＋層５０３は、ストライプ構造であり、不純物濃度は１×１０１９ｃｍ−３、ピッチは５μｍ、幅は２μｍ、深さ１．５μｍである。エピタキシャル層５０２およびＰ＋層５０３の表面には、ショットキー電極層（Ｍｏ（モリブデン）電極層）５０４、アルミニウム電極層５０５が積層されている。基板層５０１の裏面には、オーミック電極層（Ｎｉ／Ｔｉ／Ａｕ電極層）５０６が形成されている。 Next, a more detailed description will be given by giving a first example that is a more specific example of the first embodiment described above. In Example 1, the raw material wafer annealing process is performed using the manufacturing apparatus according to the first embodiment described above. FIG. 11 is a diagram schematically showing a cross section of a semiconductor device 500 manufactured using this raw material wafer. The semiconductor device 500 is a diode having a JBS (Junction Barrier Schottky) structure. An N-type epitaxial layer 502 is laminated on the surface of the N-type substrate 501, and a P + layer 503 is formed on the surface. The P + layer 503 has a stripe structure, an impurity concentration of 1 × 10 19 cm −3 , a pitch of 5 μm, a width of 2 μm, and a depth of 1.5 μm. A Schottky electrode layer (Mo (molybdenum) electrode layer) 504 and an aluminum electrode layer 505 are laminated on the surfaces of the epitaxial layer 502 and the P + layer 503. On the back surface of the substrate layer 501, an ohmic electrode layer (Ni / Ti / Au electrode layer) 506 is formed.
（原料ウェハの準備）
直径φ＝１００ｍｍ、厚さ：３５０μｍの４Ｈ−ＳｉＣのＮ型のウェハの表面に、Ｎ型のエピタキシャル成長層（不純物濃度：５×１０１５ｃｍ−３、層厚さ：１０μｍ）を成膜した。さらに、その表面（エピタキシャル成長層側）に、Ａｌイオン注入を行い、Ｐ＋型のＪＢＳ構造（ストライプ構造、不純物濃度：１×１０１９ｃｍ−３、ピッチ：５μｍ、幅：２μｍ、深さ：１．５μｍ）を形成した（図１１参照）。
(Preparation of raw material wafer)
An N-type epitaxial growth layer (impurity concentration: 5 × 10 15 cm −3 , layer thickness: 10 μm) was formed on the surface of a 4H—SiC N-type wafer having a diameter φ = 100 mm and a thickness: 350 μm. Further, Al ion implantation is performed on the surface (epitaxial growth layer side), and a P + type JBS structure (stripe structure, impurity concentration: 1 × 10 19 cm −3 , pitch: 5 μm, width: 2 μm, depth: 1) 0.5 μm) was formed (see FIG. 11).
上記の方法によって、ウェハ上に、チップサイズが６ｍｍ×６ｍｍで、アクティブサイズが５．５ｍｍ×５．５ｍｍのＪＢＳ構造のダイオードを複数個作製した。この状態のウェハを原料ウェハ７１０として用いた。 By the above method, a plurality of JBS structure diodes having a chip size of 6 mm × 6 mm and an active size of 5.5 mm × 5.5 mm were produced on the wafer. The wafer in this state was used as the raw material wafer 710.
（ウェハ設置）
原料ウェハ７１０を、図１２にその断面図を示す、サセプタ７００に５枚設置した。サセプタ７００は、図７に示すサセプタ２００の変形例と同様に、ウェハポケット部７０１の底面７０３が、その中央部ほど低くなっている。この点において、サセプタ７００は、図１〜３に示すサセプタ２００と異なっており、その他の構成については、図１〜３に示すサセプタ２００と同様である。図１２に示すように、サセプタ７００においては、原料ウェハ７１０の裏面中央部とウェハポケット部７０１の底面７０３の中央部との距離が８０μｍであり、ウェハ支持部７０２近傍の原料ウェハ７１０の裏面とウェハポケット部７０１の底面７０３との距離が５０μｍである。すなわち、ウェハ支持部７０２の高さは、底面７０３の周縁部に対して５０μｍとなっている。
(Wafer installation)
Five raw material wafers 710 were installed on a susceptor 700 whose cross-sectional view is shown in FIG. In the susceptor 700, similarly to the modification of the susceptor 200 shown in FIG. 7, the bottom surface 703 of the wafer pocket portion 701 is lowered toward the center. In this respect, the susceptor 700 is different from the susceptor 200 shown in FIGS. 1 to 3, and the other configuration is the same as that of the susceptor 200 shown in FIGS. As shown in FIG. 12, in the susceptor 700, the distance between the central portion of the back surface of the raw material wafer 710 and the central portion of the bottom surface 703 of the wafer pocket portion 701 is 80 μm, and the back surface of the raw material wafer 710 near the wafer support portion 702 The distance from the bottom surface 703 of the wafer pocket portion 701 is 50 μm. That is, the height of the wafer support portion 702 is 50 μm with respect to the peripheral edge portion of the bottom surface 703.
ダミーウェハ３１０として、直径φ＝１００ｍｍ、厚さ：４００μｍの単結晶ＳｉＣウェハを、図５、６に示すサセプタ３００に５枚設置した。尚、本実施例においては、２つのサセプタ７００、３００の直径は同一であり、材質は、いずれもタンタルカーバイドであった。 As the dummy wafer 310, five single crystal SiC wafers having a diameter φ = 100 mm and a thickness of 400 μm were placed on the susceptor 300 shown in FIGS. In this embodiment, the diameters of the two susceptors 700 and 300 are the same, and the material is tantalum carbide.
サセプタ７００、３００を、第１実施形態に係る半導体装置の製造装置１００に設置した。サセプタ７００は、図１に示すサセプタ２００に代えて、第１ウェハ設置部１１１に設置した。サセプタ３００は、図１に示すように、第２ウェハ設置部１１２に設置した。第１実施形態において説明したとおり、５枚の原料ウェハ７１０のイオン注入面と、５枚のダミーウェハ３１０の裏面とが、それぞれ対向するように、２つのサセプタ７００、３００を製造装置１００に設置した。 The susceptors 700 and 300 are installed in the semiconductor device manufacturing apparatus 100 according to the first embodiment. The susceptor 700 was installed in the first wafer installation unit 111 instead of the susceptor 200 shown in FIG. As shown in FIG. 1, the susceptor 300 was installed in the second wafer installation unit 112. As described in the first embodiment, the two susceptors 700 and 300 are installed in the manufacturing apparatus 100 so that the ion implantation surfaces of the five source wafers 710 and the back surfaces of the five dummy wafers 310 face each other. .
（アニール工程）
減圧装置１３１によって加熱室１１０を減圧後、ガス供給路１３０からＡｒガスを供給することによって、加熱室１１０内をＡｒガスで置換した。このＡｒガス置換を１０回行った後、加熱室１１０の圧力を１×１０−６Ｔｏｒｒ以下に減圧した。次に、第１加熱手段１０１の設定温度を１７００℃、第２加熱手段１０２の設定温度を１７２５℃に設定し、Ａｒ雰囲気下、８０Ｔｏｒｒの状態で、１０分間アニール処理を行った。尚、本実施例では、第１、第２加熱手段１０１、１０２としては、カーボン製の抵抗ヒータを用いた。
(Annealing process)
After the heating chamber 110 was depressurized by the decompression device 131, Ar gas was supplied from the gas supply path 130 to replace the inside of the heating chamber 110 with Ar gas. After performing this Ar gas replacement 10 times, the pressure in the heating chamber 110 was reduced to 1 × 10 −6 Torr or less. Next, the setting temperature of the first heating means 101 was set to 1700 ° C., the setting temperature of the second heating means 102 was set to 1725 ° C., and annealing was performed for 10 minutes in an Ar atmosphere at 80 Torr. In the present embodiment, a carbon resistance heater is used as the first and second heating means 101 and 102.
（原料ウェハの表面観察）
アニール工程後の原料ウェハのイオン注入面の状態を、原子間力顕微鏡（Atomic Force Microscope：ＡＦＭ）によって観察した。この結果を図１３に示す。観察面に垂直な方向の１軸は０〜１０ｎｍを示しており、水平方向の２軸は０〜１０μｍを示している。ＡＦＭ観察の結果、原料ウェハの自乗平均面粗さ(ＲＭＳ）は、０．２ｎｍであった。また、ステップバンチングなどの表面荒れも観察されなかった。また、２次イオン質量分析法（Secondary Ion Mass Spectrometry：ＳＩＭＳ）を用いてＮ型領域表層の純度分析を行ったが、窒素以外の不純物は観察されなかった。
(Surface observation of raw material wafer)
The state of the ion implantation surface of the raw material wafer after the annealing step was observed with an atomic force microscope (AFM). The result is shown in FIG. One axis in a direction perpendicular to the observation surface indicates 0 to 10 nm, and two horizontal axes indicate 0 to 10 μm. As a result of AFM observation, the root mean square roughness (RMS) of the raw material wafer was 0.2 nm. Moreover, surface roughness such as step bunching was not observed. Further, the purity analysis of the surface layer of the N-type region was performed using secondary ion mass spectrometry (SIMS), but no impurities other than nitrogen were observed.
（ダイオード作成）
真空蒸着法により、原料ウェハの表面側（イオン注入面側）に、ショットキー電極層として、Ｍｏ電極層を２００ｎｍの厚さに形成した。次に、スパッタによって、Ａｌ電極層を３μｍの厚さに形成した。原料ウェハの裏面側に、オーミック電極層として、Ｎｉ／Ｔｉ／Ａｕ層を形成した。さらに、ダイシング等を行って、チップサイズが６ｍｍ×６ｍｍで、アクティブサイズが５．５ｍｍ×５．５ｍｍのＪＢＳ構造のダイオードを製造した。このダイオードを用いて、電流−電圧特性を測定した結果、後述する比較例によって製造したダイオードに比べて、リーク電流が２〜３桁小さくなっていた。また、順方向電圧は、比較例で製造したダイオードよりも、０．２Ｖ低くなっていた。
(Diode creation)
A Mo electrode layer having a thickness of 200 nm was formed as a Schottky electrode layer on the surface side (ion implantation surface side) of the raw material wafer by vacuum deposition. Next, an Al electrode layer was formed to a thickness of 3 μm by sputtering. A Ni / Ti / Au layer was formed as an ohmic electrode layer on the back side of the raw material wafer. Further, dicing or the like was performed to manufacture a JBS structure diode having a chip size of 6 mm × 6 mm and an active size of 5.5 mm × 5.5 mm. As a result of measuring current-voltage characteristics using this diode, the leakage current was 2 to 3 orders of magnitude smaller than that of a diode manufactured by a comparative example described later. Further, the forward voltage was 0.2 V lower than that of the diode manufactured in the comparative example.
＜比較例＞
比較例では、実施例１で説明した「原料ウェハの準備」と同様の手順で準備した原料ウェハ７１０を用いた。
（ウェハ設置）
比較例では、図１４に示すように、イオン注入面７１１が下向きの原料ウェハ７１０ａと、イオン注入面７１１が上向きの原料ウェハ７１０ｂが互いに向き合うようにした原料ウェハの組合せ７１を作成し、その組合せ７１を３組（６枚）重ねて、その上下を多結晶ＳｉＣ製の治具９１２によって挟み込んだ。この状態で、密閉容器９１１に収納し、アニール工程を行うための装置９００の加熱室９１０内に設置した。
<Comparative example>
In the comparative example, a raw material wafer 710 prepared in the same procedure as “Preparation of raw material wafer” described in Example 1 was used.
(Wafer installation)
In the comparative example, as shown in FIG. 14, a raw material wafer combination 71 in which a raw material wafer 710 a having an ion implantation surface 711 facing downward and a raw material wafer 710 b having an ion implantation surface 711 facing upward is made to face each other. Three sets (six) of 71 were stacked, and the upper and lower sides were sandwiched between jigs 912 made of polycrystalline SiC. In this state, it was stored in a sealed container 911 and installed in a heating chamber 910 of an apparatus 900 for performing an annealing process.
（アニール工程）
実施例１と同様に、製造装置９００の減圧装置９３１によって加熱室９１０を減圧後、ガス供給路９３０からＡｒガスを供給することによって、Ａｒガス置換を１０回行い、ウェハ設置部の圧力を１×１０−６Ｔｏｒｒ以下に減圧した。次に、加熱室９１０内に設置された、カーボン製の抵抗ヒータ９０１を用いて、密閉容器９１１を周囲から加熱し、１７００℃（加熱室９１０内の温度であって、密閉容器９１１の外部の温度）、Ａｒ雰囲気下、８０Ｔｏｒｒの状態で、１０分間アニール処理を行った。
(Annealing process)
Similarly to the first embodiment, the decompression device 931 of the manufacturing apparatus 900 depressurizes the heating chamber 910 and then supplies Ar gas from the gas supply path 930, so that Ar gas replacement is performed 10 times, and the pressure of the wafer placement unit is 1 The pressure was reduced to × 10 −6 Torr or less. Next, the sealed container 911 is heated from the surroundings using a carbon resistance heater 901 installed in the heating chamber 910, and is heated to 1700 ° C. (the temperature inside the heating chamber 910, outside the sealed container 911. Annealing treatment was performed for 10 minutes at a temperature of 80 Torr in an Ar atmosphere.
（原料ウェハの表面観察）
アニール工程後の原料ウェハのイオン注入面の状態を、ＡＦＭによって観察した。この結果を図１５に示す。図１３と同様に、観察面に垂直な方向の１軸は０〜１０ｎｍを示しており、水平方向の２軸は０〜１０μｍを示している。ＡＦＭ観察の結果、原料ウェハの自乗平均面粗さ(ＲＭＳ）は、０．２〜１．６ｎｍであり、ステップバンチングなどの表面荒れが観察された。また、ＳＩＭＳ分析法を用いてＮ型領域表層の純度分析を行った結果、不純物（Ａｌ）が検出されていなかった比較例の原料ウェハは、Ａｌによって汚染されていた。
(Surface observation of raw material wafer)
The state of the ion implantation surface of the raw material wafer after the annealing step was observed by AFM. The result is shown in FIG. Similarly to FIG. 13, one axis in the direction perpendicular to the observation plane indicates 0 to 10 nm, and two axes in the horizontal direction indicate 0 to 10 μm. As a result of AFM observation, the root mean square roughness (RMS) of the raw material wafer was 0.2 to 1.6 nm, and surface roughness such as step bunching was observed. Further, as a result of the purity analysis of the N-type region surface layer using SIMS analysis, the raw material wafer of the comparative example in which no impurity (Al) was detected was contaminated with Al.
（ダイオード作成）
実施例１と同様の方法を用いて、各電極を形成し、チップサイズが６ｍｍ×６ｍｍで、アクティブサイズが５．５ｍｍ×５．５ｍｍのＪＢＳ構造のダイオードを製造した。このダイオードを用いて、電流−電圧特性を測定した結果、既に説明したとおり、実施例１によって製造したダイオードと比較して、半導体特性が劣化していた。
(Diode creation)
Using the same method as in Example 1, each electrode was formed, and a JBS structure diode having a chip size of 6 mm × 6 mm and an active size of 5.5 mm × 5.5 mm was manufactured. As a result of measuring the current-voltage characteristics using this diode, the semiconductor characteristics were degraded as compared with the diode manufactured according to Example 1 as already described.
上記のとおり、実施例１では、比較例と比べて、原料ウェハをより均一に加熱することができ、原料ウェハの汚染や表面の組成比異常を防ぐことができる。その結果、図１３、１５から明らかなように、実施例１では、比較例と比べて、原料ウェハの表面荒れを抑制でき、優れた表面平坦性を備えた原料ウェハを作成することができる。実施例１によって製造したダイオードは、比較例によって製造したダイオードよりも、リーク電流が小さく、順方向電圧が低くなっていた。比較例のダイオードで順方向電圧が高かった理由は、ＳＩＭＳ分析法によって検出された、原料ウェハのＡｌの汚染によるものと推察される。 As described above, in Example 1, the raw material wafer can be heated more uniformly than in the comparative example, and contamination of the raw material wafer and surface composition ratio abnormality can be prevented. As a result, as is apparent from FIGS. 13 and 15, in Example 1, the surface roughness of the raw material wafer can be suppressed and a raw material wafer having excellent surface flatness can be produced as compared with the comparative example. The diode manufactured according to Example 1 had a smaller leakage current and a lower forward voltage than the diode manufactured according to the comparative example. The reason why the forward voltage was high in the diode of the comparative example is presumed to be due to Al contamination of the raw material wafer detected by the SIMS analysis method.
以上、本発明の実施例について詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。 As mentioned above, although the Example of this invention was described in detail, these are only illustrations and do not limit a claim. The technology described in the claims includes various modifications and changes of the specific examples illustrated above.
本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。 The technical elements described in this specification or the drawings exhibit technical usefulness alone or in various combinations, and are not limited to the combinations described in the claims at the time of filing. In addition, the technology exemplified in this specification or the drawings can achieve a plurality of objects at the same time, and has technical usefulness by achieving one of the objects.
１００ 製造装置
１０１ 第１加熱手段
１０２ 第２加熱手段
１１０ 加熱室
１１１ 第１ウェハ設置部
１１２ 第２ウェハ設置部
１３０ ガス供給路
１３１ 減圧装置
２００、３００、７００ サセプタ
２０１、３０１，７０１ ウェハポケット部
２０２、３０２，７０２ ウェハ支持部
２０３、７０３ ウェハポケット部の底面
２１０、７１０ 原料ウェハ
２１１、７１１ 原料ウェハのイオン注入面
２１２ 原料ウェハの裏面
３１０ ダミーウェハ
３１１ ダミーウェハの表面
３１２ ダミーウェハの裏面
５００ 半導体装置
５０１ 基板層
５０２ エピタキシャル層
５０３ Ｐ＋層
５０４ ショットキー電極層
５０５ アルミニウム電極層
５０６ オーミック電極層
DESCRIPTION OF SYMBOLS 100 Manufacturing apparatus 101 1st heating means 102 2nd heating means 110 Heating chamber 111 1st wafer installation part 112 2nd wafer installation part 130 Gas supply path 131 Decompression apparatus 200,300,700 Susceptor 201,301,701 Wafer pocket part 202 , 302, 702 Wafer support portion 203, 703 Wafer pocket bottom surface 210, 710 Raw material wafer 211, 711 Raw material wafer ion implantation surface 212 Raw material wafer back surface 310 Dummy wafer 311 Dummy wafer surface 312 Dummy wafer back surface 500 Semiconductor device 501 Substrate layer 502 epitaxial layer 503 P + layer 504 Schottky electrode layer 505 aluminum electrode layer 506 ohmic electrode layer
Claims (8)
第１ウェハ設置部には、表面にイオン注入された単結晶炭化ケイ素の原料ウェハが、そのイオン注入面が第２ウェハ設置部側となるように設置され、
第２ウェハ設置部には、炭化ケイ素のダミーウェハが、その一方の面が第１ウェハ設置部に設置される原料ウェハのイオン注入面に対向すると共に離間するように設置され、
第１加熱手段は、第１ウェハ設置部に設置される原料ウェハを加熱し、
第２加熱手段は、第２ウェハ設置部に設置されるダミーウェハを加熱することを特徴とする半導体装置を製造する装置。 The first heating means, the first wafer placement section, the second wafer placement section, and the second heating means are arranged in this order,
In the first wafer installation part, the raw material wafer of single crystal silicon carbide ion-implanted on the surface is installed so that the ion implantation surface is on the second wafer installation part side,
In the second wafer installation part, a silicon carbide dummy wafer is installed so that one surface thereof faces and separates from the ion implantation surface of the raw material wafer installed in the first wafer installation part,
The first heating means heats the raw material wafer installed in the first wafer installation unit,
An apparatus for manufacturing a semiconductor device, wherein the second heating means heats a dummy wafer placed in the second wafer placement section.
そのサセプタは、その表面に形成された凹形状のウェハポケット部を備えており、
前記ウェハポケット部の底面の一部には、ウェハポケット部の他の底面よりも高い位置でウェハと接するウェハ支持部が設けられており、
ウェハの裏面とウェハポケット部の底面とが、前記ウェハ支持部によって離間されることを特徴とする請求項１または２に記載の半導体装置を製造する装置。 The first wafer placement unit has a susceptor on which the raw material wafer is placed,
The susceptor has a concave wafer pocket formed on its surface,
A part of the bottom surface of the wafer pocket portion is provided with a wafer support portion in contact with the wafer at a position higher than the other bottom surface of the wafer pocket portion,
The apparatus for manufacturing a semiconductor device according to claim 1, wherein a back surface of the wafer and a bottom surface of the wafer pocket portion are separated by the wafer support portion.
原料ウェハの表面にイオン注入するイオン注入工程と、
イオン注入された原料ウェハを加熱するアニール工程と、を有しており、
アニール工程では、
複数の原料ウェハと、少なくとも１つのダミーウェハとを設置し、
それぞれの原料ウェハのイオン注入面は、炭化ケイ素を材料とするダミーウェハのいずれか一方の面と対向しており、
ダミーウェハの温度と原料ウェハの温度とを個別に制御しながら、ダミーウェハと原料ウェハを加熱することを特徴とする半導体装置の製造方法。 A method of manufacturing a semiconductor device from a single crystal silicon carbide raw material wafer,
An ion implantation process for implanting ions into the surface of the raw material wafer;
And an annealing step for heating the ion-implanted material wafer,
In the annealing process,
Installing a plurality of raw material wafers and at least one dummy wafer;
Ion implantation surface of each raw material wafer is against countercurrent with one of the surfaces of the dummy wafer for a silicon carbide material,
A method of manufacturing a semiconductor device, comprising: heating a dummy wafer and a raw material wafer while individually controlling a temperature of the dummy wafer and a temperature of the raw material wafer.
8. The method of manufacturing a semiconductor device according to claim 6, wherein the temperature of the dummy wafer is higher than the temperature of the raw material wafer in the annealing step.
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