JP5412305B2 - モデルベースの性能予測システム - Google Patents
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Description
以下、本発明の実施形態について、図を用いて説明する。
図1には、モデルベースの性能予測システムの、全体的な構成が示されている。本発明の第1実施形態にかかるモデルベースの性能予測システムは、設計モデル・タスク定義の入力装置100と、実装状態シミュレーションユニット110、基本ブロックデータベース、及び設計モデル・タスク定義関連のデータベースとを備えている。基本ブロックデータベース関連の記憶装置として、複数の基本ブロックについてそれらの機能と遅延とを少なくとも属性として持つ要素演算ブロックの集合である基本処理機能の情報が格納されている。ここでは、基本ブロックの機能を記憶する基本機能記憶部101と、それらの機能に対応した各基本ブロックの各構成要素の実装遅延を記憶する実装遅延要素記憶102部とを有するものとする。
ここで、フィルタ係数h[i]、フィルタ・タップ長Nである。上式から、乗算N回と加算N回の組み合わせであることが分かる。よって、それぞれ乗算と加算に必要なクロックサイクルを定義することで、演算の総サイクルを見積もることができる。本発明では、上記のような乗算、加算などの要素演算について、CPU実行サイクルを定義する方法をとる。
ここで、リアルタイム性の評価については、個々の演算の実行遅延をいかに正確に見積もるかということに加えて、演算間の相互関係を考慮に入れることが、大きく影響する場合もある。この場合、タスクの実行優先度や、割り込み処理の発生タイミングなどを考慮に入れなければならない。
図6に、上記モデルに対応したタスク定義の例(104B)を示す。ここでは、各タスクID毎に、優先度が定義され、出力部分のタスクにはデッドラインも定義されている。
図11では、実装遅延計算の前処理の流れが示されており、まず、上記モデル解析部111において解析ずみである、モデル内ブロックとタスク定義との関係付けをもとに、各タスクが含む基本ブロック(図5のテーブル104A参照)をすべてリストアップする(P1101)。
101 基本機能記憶部、
102 実装遅延要素記憶、
103 設計モデル記憶部、
104 タスク定義記憶部、
105 リソース情報記憶部、
106 デッドライン記憶部、
110 実装状態シミュレーションユニット、
111 モデル解析部、
112 実装遅延計算部、
113 リアルタイム性判定部、
114 モデル遅延記憶部、
115 表示部、FIR 有限インパルス応答、
DFT 離散フーリエ変換、
FFT 高速フーリエ変換、
ADD 加算、
MUL 乗算、
CMP 比較演算、
LOG 論理演算、
CPU 中央演算ユニット、
IPC 1サイクル当りの実行命令数。
Claims (20)
- 基本ブロックデータベースと、設計モデル・タスク定義関連のデータベースと、実装状態シミュレーションユニットとを備え、
上記実装状態シミュレーションユニットは、モデル解析部と実装遅延計算部とを有し、
上記基本ブロックデータベースは、
複数の基本ブロックの各機能を記憶する基本機能記憶部と、
上記各機能に対応した各基本ブロックの要素の、実装遅延の情報を記憶する実装遅延要素記憶部と
を有し、
上記設計モデル・タスク定義関連のデータベースは、
上記基本ブロックを組み合せて作成された設計モデルを格納する設計モデル記憶部と、
上記設計モデルに含まれるタスクに関して、上記基本ブロックの組み合わせ構成や実行優先度などのタスク定義を格納するタスク定義記憶部と、
リソースの情報を記憶するリソース情報記憶部と
を有し、
上記実装状態シミュレーションユニットは、上記タスク定義に基づいて上記設計モデルを解析し、上記リソースの情報及び上記各基本ブロックの要素の実装遅延の情報に基づき、上記設計モデルを実際の装置に組み込んで動作させることを想定した状態で予想される、該設計モデルの動作の遅延を算出し、その結果を遅延情報として出力する
ことを特徴とするモデルベースの性能予測システム。 - 請求項1において、
上記設計モデル・タスク定義関連のデータベースは、上記設計モデルに設定されたデッドラインの情報を記憶するデッドライン記憶部を有しており、
上記実装状態シミュレーションユニットは、上記実装遅延計算部で求めた設計モデルの遅延時間と、上記設定された上記設計モデルのデッドラインとを比較して、上記設計モデルのリアルタイム処理の可否を判断するリアルタイム性判定部を備えている
ことを特徴とするモデルベースの性能予測システム。 - 請求項1において、
上記基本ブロックの各処理機能を実現する要素は、少なくとも加算処理及び乗算処理の要素を含み、
上記タスク定義記憶部には、
上記基本ブロックを構成する上記各要素の演算の組み合わせで機能が定義され、かつ、
あらかじめ上記実装遅延要素記憶部に定義された上記各要素演算の遅延の情報から、上記基本ブロックの遅延を算出する数式が記憶されている
ことを特徴とするモデルベース性能予測システム。 - 請求項1において、
上記タスク定義記憶部は、タスクの識別子と、タスクの実行優先度と、タスクのデッドラインのいずれかもしくは全てが記憶されている
ことを特徴とするモデルベース性能予測システム。 - 請求項1において、
上記リソース情報記憶部は、CPUの動作クロックと、1クロックサイクル当たりの処理量のいずれかもしくは全てが記憶されている
ことを特徴とするモデルベース性能予測システム。 - 請求項1において、
上記基本ブロックデータベースは、通信機能を基本ブロックに含み、
上記基本ブロックは、実装遅延要素記憶部に複数の通信方式、複数の通信速度の選択肢を持ち、
上記実装状態シミュレーションユニットは、上記通信方式と上記通信速度の組み合わせから、上記モデルの通信遅延を算出する
ことを特徴とするモデルベース性能予測システム。 - 請求項6において、
上記設計モデルは、上記通信機能の基本ブロックによって、複数のブロックが通信路に接続された構成を持ち、上記通信路に複数の通信データが発生した場合に、あらかじめ定めた優先度に従って、上記通信を処理する機能を有する
ことを特徴とするモデルベース性能予測システム。 - 請求項1において、
上記遅延情報を記憶するモデル遅延記憶部と、
該モデル遅延記憶部の情報に基づいて実装遅延に関する情報を表示する表示部と
を更に備えて成る
ことを特徴とするモデルベースの性能予測システム。 - 請求項4において、
上記モデル解析部は、
上記設計モデル記憶部から上記設計モデルを読み込み、上記タスク定義記憶部からタスクID、タスクの優先度、タスクのデッドラインなどの情報を読み込み、該読み込んだ各タスクIDを基に、全タスクIDと上記各ブロックの組み合わせについて対応付けを行う
ことを特徴とするモデルベースの性能予測システム。 - 請求項9において、
上記実装遅延計算部は、
前処理として、上記設計モデル解析部において解析されたモデル内ブロックと上記タスク定義との関係付けをもとに、各タスクが含む基本ブロックをリストアップし、上記各タスクについて、内包する基本遅延を累積し、総サイクルを算出し、上記リソース情報記憶部の情報に基づいて、上記各タスクの実遅延時間を計算する機能を有する
ことを特徴とするモデルベースの性能予測システム。 - 請求項9において、
上記実装遅延計算部は、シミュレーション時刻を初期設定し、当該シミュレーション時刻において実行可能なタスクをレディキューに入れ、該レディキューにタスクがない場合は上記シミュレーション時刻に単位遅延ΔTを加算し更新し、上記レディキューにタスクがある場合はその中でもっとも優先度の高いタスクを選び、上記レディキューから削除し、上記タスクの遅延時間をシミュレーション時刻に加算して更新し、全タスクが終了した場合に、現在のシミュレーション時刻を上記設計モデルの実行に要する遅延情報として出力する
ことを特徴とするモデルベースの性能予測システム。 - 実装状態シミュレーションユニットと、基本ブロックデータベースと、設計モデル・タスク定義関連のデータベースとを備え、
上記基本ブロックデータベースは、
基本機能と実装遅延とを少なくとも属性として持つ複数の基本ブロックを記憶する基本機能記憶部と、
上記各機能に対応した各基本ブロックの要素の、実装遅延の情報を記憶する実装遅延要素記憶部と
を有し、
上記設計モデル・タスク定義関連のデータベースは、
上記基本ブロックを用いて設計されたモデルを記憶する設計モデル記憶部と、
上記設計モデルに含まれる基本ブロックの集合であるタスク情報が定義されるタスク定義記憶部と、
上記設計モデルの機能を実装するCPUやメモリを含めた資源情報を記憶するリソース情報記憶部と
を有し、
上記実装状態シミュレーションユニットは、
上記タスク定義記憶部の情報に基づいて、上記設計モデルを解析するモデル解析部と、
上記基本機能記憶部と、上記タスク定義記憶部及び上記リソース情報記憶部の情報に基づいて、上記設計モデルの実装遅延を計算する実装遅延計算部と
を有する
ことを特徴とするモデルベースの性能予測システム。 - 請求項12において、
上記設計モデル記憶部は、上記複数の基本ブロックを組み合せて生成された組み込みシステムの設計モデルが格納され、
上記タスク定義記憶部には、上記設計モデルに含まれる上記基本ブロックの各処理機能に対して処理条件を与える上記タスク情報が格納され、
上記リソース情報記憶部には、上記設計モデルの機能を実装するCPUやメモリを含めた上記リソースの情報が格納され、
上記実装状態シミュレーションユニットは、
上記設計モデルの上記タスク情報、上記リソースの情報、及び上記基本ブロックの要素毎の実装遅延に関する情報を用いて、上記設計モデルが上記組み込みシステムに実装された状態における上記設計モデルの動作遅延の予測値を計算し、その結果を遅延情報として出力する
ことを特徴とするモデルベースの性能予測システム。 - 請求項12において、
少なくとも上記設計モデルおよび上記タスク定義のいずれかを入力する入力装置と、
上記実装遅延に関する情報を表示する表示部と
を更に備えて成る
ことを特徴とするモデルベースの性能予測システム。 - 請求項12において、
上記設計モデル・タスク定義関連のデータベースは、設定された上記設計モデルのデッドラインの情報を記憶するデッドライン記憶部を有しており、
上記実装状態シミュレーションユニットは、上記実装遅延計算部で求めた設計モデルの遅延時間と、上記設定されたデッドラインとを比較して、上記設計モデルのリアルタイム処理の可否を判断するリアルタイム性判定部を備えている
ことを特徴とするモデルベースの性能予測システム。 - 請求項12において、
上記基本機能記憶部には、加算や乗算などの要素演算の組み合わせで機能が定義され、かつ、あらかじめ定義された上記要素演算の遅延の情報から、上記基本ブロックの遅延を算出できる数式が記憶されている
ことを特徴とするモデルベース性能予測システム。 - 請求項12において、
上記リソース情報記憶部には、CPUの動作クロックと、1クロックサイクル当たりの処理量のいずれかもしくは全てが記憶されている
ことを特徴とするモデルベース性能予測システム。 - 請求項12において、
上記基本ブロックデータベースは、通信機能を基本ブロックに含み、
上記基本ブロックは、実装遅延要素記憶部に複数の通信方式、複数の通信速度の選択肢を持ち、
上記実装状態シミュレーションユニットは、上記通信方式と上記通信速度の組み合わせから、上記モデルの通信遅延を算出する
ことを特徴とするモデルベース性能予測システム。 - 実装状態シミュレーションユニットと、実時間シミュレーション装置と、データベース及び複数の記憶部と、与えられたモデルからプログラムを生成する自動コード生成および実装部とを具備し、
上記データベース及び複数の記憶部は、
機能と遅延とを少なくとも属性として持つ複数の基本ブロックを記憶する基本ブロックデータベースと、
上記基本ブロックを用いて設計された設計モデルを記憶する設計モデル記憶部と、
上記設計モデルに含まれる基本ブロックの集合であるタスク情報が定義されるタスク定義記憶部と、
上記設計モデルの機能を実装するCPUやメモリを含めた資源情報を記憶するリソース情報記憶部と
を有し、
上記実装状態シミュレーションユニットは、
上記タスク定義記憶部の情報に基づいて、設計モデルを解析するモデル解析部と、
上記基本ブロックデータベースおよび上記リソース情報記憶部の情報に基づいて、上記設計モデルの実装遅延を計算する実装遅延計算部と、
上記実装遅延計算部が算出した設計モデルの実装遅延情報を記憶するモデル遅延記憶部と
を有し、
上記実装遅延は、上記設計モデルを実際の装置に組み込んで動作させることを想定した状態で予想される、該設計モデルの動作の遅延であり、
上記実時間シミュレーション装置は、
上記生成されたプログラムを実時間で実行する演算実行部と、
上記設計モデル遅延記憶部の情報に基づいて、遅延時間の指令を出す遅延指令部と、
上記遅延指令部の実装遅延情報に基づいて、上記遅延を生成する遅延制御部と、
上記遅延制御部の信号を実機の制御対象へ出力する信号入出力部と
を具備する
ことを特徴とするモデルベース性能予測システム。 - 請求項19において、
上記基本ブロックは、加算や乗算などの要素演算の組み合わせで機能が定義され、かつ、あらかじめ定義された上記要素演算の遅延の情報から、上記基本ブロックの実装遅延を算出できる数式が記憶されている
ことを特徴とするモデルベース性能予測システム。
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