JP5387173B2 - Semiconductor device and manufacturing method thereof - Google Patents

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Description

本発明は、半導体装置及びその製造方法に係り、特に、高誘電率膜のゲート絶縁膜を含むＭＩＳＦＥＴを有する半導体装置及びその製造方法に関する。   The present invention relates to a semiconductor device and a manufacturing method thereof, and more particularly to a semiconductor device having a MISFET including a gate insulating film of a high dielectric constant film and a manufacturing method thereof.

ＬＳＩの高速化・集積化は、スケーリング則によるＭＩＳ型電界効果トランジスタ（Metal-Insulator-Semiconductor Field Effect Transistor：以下、ＭＩＳＦＥＴという）の微細化によって進められてきた。すなわち、ゲート絶縁膜の膜厚やゲート長等のＭＩＳＦＥＴの各部分を、高さ方向と横方向の寸法を同時に縮小することで微細化時に素子の特性を正常に保ち、また性能を上げることを可能にしてきた。現在もＭＩＳＦＥＴは微細化の一途をたどっており、次世代ＭＩＳＦＥＴとしてはシリコン酸化膜換算で１ｎｍ以下の膜厚を有するゲート絶縁膜が要求されている。   The speeding up and integration of LSIs has been advanced by miniaturization of MIS type field effect transistors (hereinafter referred to as MISFETs) based on scaling rules. In other words, each part of the MISFET such as the thickness of the gate insulating film and the gate length is reduced in size in the height direction and the lateral direction at the same time, so that the characteristics of the element can be kept normal and the performance can be improved. Made it possible. At present, MISFET continues to be miniaturized, and a gate insulating film having a film thickness of 1 nm or less in terms of silicon oxide film is required as the next generation MISFET.

従来より、ゲート絶縁膜としては、シリコン酸化膜が広く用いられてきた。しかしながら、シリコン酸化膜では膜厚が約３ｎｍ程度以下になるとトンネルリーク電流が顕著となり、絶縁膜としての機能を果たさなくなるという問題が指摘されている。また、ゲート絶縁膜の薄膜化により、ゲート電極に添加されているドーパント不純物がゲート絶縁膜を突き抜けてシリコン基板のチャネル領域に拡散し、ＭＩＳ特性が変動するという問題も指摘されている。   Conventionally, a silicon oxide film has been widely used as a gate insulating film. However, it has been pointed out that when the film thickness is about 3 nm or less in the silicon oxide film, the tunnel leakage current becomes remarkable and the function as the insulating film is not achieved. In addition, it has been pointed out that the dopant impurity added to the gate electrode penetrates the gate insulating film and diffuses into the channel region of the silicon substrate due to the thinning of the gate insulating film, thereby changing the MIS characteristics.

リーク電流の低減やドーパント不純物の突き抜けを防止する手法として、酸化シリコンよりも誘電率の高い高誘電率のゲート絶縁材料を用いることにより、実効酸化膜膜厚を増加することなく物理膜厚を増加する方法が提案されている。近年では、高誘電率材料としてＨｆＯ、ＨｆＯＮ、ＨｆＳｉＯ、ＨｆＳｉＯＮ等の酸化ハフニウムを主体とするハフニウム系の高誘電率材料が注目されており、これらハフニウム系材料を用いたＭＩＳＦＥＴの検討が行われている。   As a technique to reduce leakage current and prevent dopant impurities from penetrating, the physical film thickness can be increased without increasing the effective oxide film thickness by using a gate dielectric material with a higher dielectric constant than silicon oxide. A method has been proposed. In recent years, hafnium-based high dielectric constant materials mainly composed of hafnium oxide such as HfO, HfON, HfSiO, and HfSiON have attracted attention as high-dielectric constant materials, and MISFETs using these hafnium-based materials have been studied. Yes.

一方、ゲート電極材料としては、低抵抗で空乏化が生じることがなく、材料の選択により仕事関数を制御して閾値電圧を浅くできることから、金属材料を適用する検討が行われている。   On the other hand, as a gate electrode material, depletion does not occur due to low resistance, and a work function can be controlled by selecting a material, so that a threshold voltage can be made shallow.

特開２００５−１９１３４１号公報JP 2005-191341 A 特開２００６−０８０４０９号公報JP 2006-080409 A 特開２００６−２３７３７１号公報JP 2006-237371 A 特開２００７−２６６２３０号公報JP 2007-266230 A 特開２００８−１３５７６０号公報JP 2008-135760 A 特表２００８−５３７３５９号公報JP 2008-537359 A

T. W. Hickmott, "Dipole layers at the metal-SiO2 interface", J. Appl. Phys., Vol. 51, No. 8, 1980, pp. 4269-4281T. W. Hickmott, "Dipole layers at the metal-SiO2 interface", J. Appl. Phys., Vol. 51, No. 8, 1980, pp. 4269-4281 T. Morooka et al., "Vt variation suppressed Al2O3-capped HfO2 gate dielectrics for low Vt pMISFETs with high-k/metal gate stacks", Extended Abstracts of the 2008 International Conference on Solid State Devices and Materials, pp. 24-25T. Morooka et al., "Vt variation suppressed Al2O3-capped HfO2 gate dielectrics for low Vt pMISFETs with high-k / metal gate stacks", Extended Abstracts of the 2008 International Conference on Solid State Devices and Materials, pp. 24-25 M. Sato et al., "Physical understanding of the reliability improvement of dual high-k CMOSFETs with the fifth element incorporation into HfSiON gate dielectrics", 2008 Symposium on VLSI Technology Digest of Technical Papers, pp. 66-67M. Sato et al., "Physical understanding of the reliability improvement of dual high-k CMOSFETs with the fifth element incorporation into HfSiON gate dielectrics", 2008 Symposium on VLSI Technology Digest of Technical Papers, pp. 66-67

しかしながら、ハフニウム系材料を含むゲート絶縁膜上に金属材料のゲート電極を形成した場合、メタルゲート材料の仕事関数と半導体基板の仕事関数との間の関係ではＭＩＳＦＥＴの閾値電圧を制御できなくなることがあった。   However, when a gate electrode made of a metal material is formed on a gate insulating film containing a hafnium-based material, the threshold voltage of the MISFET may not be controlled depending on the relationship between the work function of the metal gate material and the work function of the semiconductor substrate. there were.

本発明の目的は、酸化ハフニウムを主体とするゲート絶縁膜上にメタルゲートを形成したＭＩＳＦＥＴにおいて、メタルゲート材料の仕事関数と半導体基板の仕事関数との間の関係によって閾値電圧を容易且つ浅い値に制御しうる半導体装置及びその製造方法を提供することにある。   An object of the present invention is to provide an easy and shallow threshold voltage in a MISFET in which a metal gate is formed on a gate insulating film mainly composed of hafnium oxide, depending on the relationship between the work function of the metal gate material and the work function of the semiconductor substrate. An object of the present invention is to provide a semiconductor device that can be controlled and a manufacturing method thereof.

実施形態の一観点によれば、半導体基板上に、酸化シリコンを主体とする第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に、酸化ハフニウムを主体とする第２の絶縁膜を形成する工程と、熱処理を行い、前記第２の絶縁膜上に、シリコンを析出させる工程と、前記シリコン上に、シリコンに対して酸化作用を有する第３の絶縁膜を形成する工程と、前記第３の絶縁膜上に、金属膜を形成する工程と、前記金属膜をパターニングし、前記金属膜を含むゲート電極を形成する工程と、熱処理を行い、前記第３の絶縁膜の前記酸化作用によって前記シリコンを酸化させる工程とを有する半導体装置の製造方法が提供される。   According to one aspect of the embodiment, a step of forming a first insulating film mainly composed of silicon oxide on a semiconductor substrate, and a second insulation mainly composed of hafnium oxide on the first insulating film. Forming a film; performing a heat treatment to deposit silicon on the second insulating film; forming a third insulating film having an oxidizing action on silicon on the silicon; A step of forming a metal film on the third insulating film, a step of patterning the metal film to form a gate electrode including the metal film, a heat treatment, and the step of forming the metal film on the third insulating film. There is provided a method of manufacturing a semiconductor device including a step of oxidizing the silicon by an oxidizing action.

また、実施形態の他の観点によれば、半導体基板上に、酸化シリコンを主体とする第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に、酸化ハフニウムを主体とする第２の絶縁膜を形成する工程と、熱処理を行い、前記第２の絶縁膜上に、シリコンを析出させる工程と、前記シリコンを酸化する工程と、前記シリコンを酸化する工程の後、酸化した前記シリコンを除去する工程と、前記シリコンを除去する工程の後、前記第２の絶縁膜上に、金属膜を形成する工程と、前記金属膜をパターニングし、前記金属膜を含むゲート電極を形成する工程とを有する半導体装置の製造方法が提供される。 According to another aspect of the embodiment, a step of forming a first insulating film mainly composed of silicon oxide on a semiconductor substrate and a first step mainly composed of hafnium oxide on the first insulating film. forming a second insulating film, a heat treatment is performed on the second insulating film, a step of precipitating silicon, a step of oxidizing the silicon, after the step of oxidizing the silicon and oxide wherein After the step of removing silicon and the step of removing silicon, a step of forming a metal film on the second insulating film, patterning the metal film, and forming a gate electrode including the metal film A method of manufacturing a semiconductor device having a process is provided.

また、実施形態の更に他の観点によれば、半導体基板上に、酸化シリコンを主体とする第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に、酸化ハフニウムを主体とする第２の絶縁膜を形成する工程と、熱処理を行い、前記第２の絶縁膜上に、シリコンを析出させる工程と、前記シリコンを除去する工程と、前記第２の絶縁膜上に、金属膜を形成する工程と、前記金属膜をパターニングし、前記金属膜を含むゲート電極を形成する工程とを有する半導体装置の製造方法が提供される。   According to still another aspect of the embodiment, a step of forming a first insulating film mainly composed of silicon oxide on a semiconductor substrate and a process mainly composed of hafnium oxide on the first insulating film. A step of forming a second insulating film; a step of performing heat treatment to deposit silicon on the second insulating film; a step of removing the silicon; and a metal film on the second insulating film. There is provided a method for manufacturing a semiconductor device, which includes a step of forming a gate electrode, and a step of patterning the metal film to form a gate electrode including the metal film.

また、実施形態の更に他の観点によれば、半導体基板上に、酸化シリコンを主体とする第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に、酸化ハフニウムを主体とする第２の絶縁膜を形成する工程と、前記第２の絶縁膜の表面を、シリコンに対して所定の導電型を付与しうるドーパント不純物を含む雰囲気に曝し、前記第２の絶縁膜上に、前記ドーパント不純物が付着してなるドーパント付着層を形成する工程と、前記ドーパント付着層が形成された前記第２の絶縁膜上に、金属膜を形成する工程と、前記金属膜をパターニングし、前記金属膜のゲート電極を形成する工程と、熱処理を行い、前記第２の絶縁膜と前記金属膜との間にシリコンを析出させるとともに、前記シリコンに前記ドーパント付着層の前記ドーパント不純物を添加する工程とを有する半導体装置の製造方法が提供される。   According to still another aspect of the embodiment, a step of forming a first insulating film mainly composed of silicon oxide on a semiconductor substrate and a process mainly composed of hafnium oxide on the first insulating film. A step of forming a second insulating film; and exposing the surface of the second insulating film to an atmosphere containing a dopant impurity capable of imparting a predetermined conductivity type to silicon; and on the second insulating film, Forming a dopant adhesion layer formed by adhering the dopant impurities, forming a metal film on the second insulating film on which the dopant adhesion layer is formed, patterning the metal film, A step of forming a gate electrode of a metal film and a heat treatment are performed to deposit silicon between the second insulating film and the metal film, and the dopant impurity of the dopant adhesion layer is added to the silicon That a method of manufacturing a semiconductor device and a step is provided.

また、実施形態の更に他の観点によれば、半導体基板上に、酸化シリコンを主体とする第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に、酸化ハフニウムを主体とする第２の絶縁膜を形成する工程と、前記第２の絶縁膜上に、金属膜を形成する工程と、前記金属膜の膜中に、ドーパント不純物を導入する工程と、前記金属膜をパターニングし、前記金属膜のゲート電極を形成する工程と、熱処理を行い、前記第２の絶縁膜と前記金属膜との間にシリコンを析出させるとともに、前記金属膜中の前記ドーパント不純物を前記シリコン中に拡散させる工程とを有する半導体装置の製造方法が提供される。   According to still another aspect of the embodiment, a step of forming a first insulating film mainly composed of silicon oxide on a semiconductor substrate and a process mainly composed of hafnium oxide on the first insulating film. Forming a second insulating film, forming a metal film on the second insulating film, introducing a dopant impurity into the metal film, and patterning the metal film. A step of forming a gate electrode of the metal film and a heat treatment to deposit silicon between the second insulating film and the metal film, and to add the dopant impurity in the metal film into the silicon A method for manufacturing a semiconductor device is provided.

また、実施形態の更に他の観点によれば、半導体基板上に形成され、酸化シリコンを主体とする第１の絶縁膜と、前記第１の絶縁膜上に形成され、酸化ハフニウムを主体とする第２の絶縁膜と、前記第２の絶縁膜上に形成され、酸化シリコンを主体とする第３の絶縁膜と、前記第３の絶縁膜上に形成され、Ｔａ、Ｍｏ、Ｍｎ、Ｆｅ、Ｎｉ、Ｒｕ、Ｃｏ、Ｃｕ、Ｐｔ又はＺｎの酸化物を主体とする第４の絶縁膜とを有するゲート絶縁膜と、前記ゲート絶縁膜上に形成され、前記第４の絶縁膜と接する金属膜を有するゲート電極とを有する半導体装置が提供される。   According to still another aspect of the embodiment, a first insulating film formed on a semiconductor substrate and mainly made of silicon oxide, and formed on the first insulating film and mainly made of hafnium oxide. A second insulating film, a third insulating film formed on the second insulating film, mainly made of silicon oxide, and formed on the third insulating film; Ta, Mo, Mn, Fe, A gate insulating film having a fourth insulating film mainly composed of an oxide of Ni, Ru, Co, Cu, Pt or Zn, and a metal film formed on the gate insulating film and in contact with the fourth insulating film A semiconductor device is provided.

開示の半導体装置及びその製造方法によれば、ＭＩＳＦＥＴ形成過程の熱処理によってゲート絶縁膜とゲート電極との間にシリコンが析出した場合にも、このシリコンをシリコン酸化膜に置換することができる。これにより、メタルゲート膜の仕事関数による閾値電圧制御の効果が析出したシリコン膜によって阻害されるのを抑制し、メタルゲート膜とシリコン基板の仕事関数との関係によって閾値電圧を制御することができる。   According to the disclosed semiconductor device and the manufacturing method thereof, even when silicon is deposited between the gate insulating film and the gate electrode by the heat treatment in the MISFET formation process, the silicon can be replaced with the silicon oxide film. As a result, the effect of the threshold voltage control by the work function of the metal gate film can be suppressed from being inhibited by the deposited silicon film, and the threshold voltage can be controlled by the relationship between the work function of the metal gate film and the silicon substrate. .

図１は、参考例による半導体装置の製造方法を示す工程断面図（その１）である。FIG. 1 is a process cross-sectional view (part 1) illustrating a method for manufacturing a semiconductor device according to a reference example. 図２は、参考例による半導体装置の製造方法を示す工程断面図（その２）である。FIG. 2 is a process cross-sectional view (part 2) illustrating the method for manufacturing the semiconductor device according to the reference example. 図３は、参考例による半導体装置の製造方法を示す工程断面図（その３）である。FIG. 3 is a process cross-sectional view (part 3) illustrating the method for manufacturing the semiconductor device according to the reference example. 図４は、第１実施形態による半導体装置の構造を示す概略断面図である。FIG. 4 is a schematic cross-sectional view showing the structure of the semiconductor device according to the first embodiment. 図５は、第１実施形態による半導体装置の製造方法を示す工程断面図（その１）である。FIG. 5 is a process cross-sectional view (part 1) illustrating the method for manufacturing the semiconductor device according to the first embodiment. 図６は、第１実施形態による半導体装置の製造方法を示す工程断面図（その２）である。FIG. 6 is a process cross-sectional view (part 2) illustrating the method for manufacturing the semiconductor device according to the first embodiment. 図７は、第１実施形態による半導体装置の製造方法を示す工程断面図（その３）である。FIG. 7 is a process cross-sectional view (part 3) illustrating the method for manufacturing the semiconductor device according to the first embodiment. 図８は、第１実施形態による半導体装置の製造方法を示す工程断面図（その４）である。FIG. 8 is a process cross-sectional view (part 4) illustrating the method for manufacturing the semiconductor device according to the first embodiment. 図９は、第１実施形態による半導体装置の製造方法を示す工程断面図（その５）である。FIG. 9 is a process cross-sectional view (part 5) illustrating the method for manufacturing the semiconductor device according to the first embodiment. 図１０は、第１実施形態による半導体装置の製造方法を示す工程断面図（その６）である。FIG. 10 is a process cross-sectional view (No. 6) illustrating the method for manufacturing the semiconductor device according to the first embodiment. 図１１は、第１実施形態による半導体装置の製造方法を示す工程断面図（その７）である。FIG. 11 is a process cross-sectional view (No. 7) illustrating the method for manufacturing the semiconductor device according to the first embodiment. 図１２は、第１実施形態による半導体装置の製造方法を示す工程断面図（その８）である。FIG. 12 is a process cross-sectional view (No. 8) illustrating the method for manufacturing the semiconductor device according to the first embodiment. 図１３は、シリコンの析出を検証するために作成した試料のＲＢＳスペクトルを示す図（その１）である。FIG. 13 is a diagram (No. 1) showing an RBS spectrum of a sample prepared for verifying silicon deposition. 図１４は、シリコンの析出を検証するために作成した試料のＲＢＳスペクトルを示す図（その２）である。FIG. 14 is a diagram (part 2) showing an RBS spectrum of a sample prepared for verifying the deposition of silicon. 図１５は、シリコンの析出を検証するために作成した試料のＲＢＳスペクトルを示す図（その３）である。FIG. 15 is a diagram (No. 3) showing an RBS spectrum of a sample prepared for verifying the deposition of silicon. 図１６は、Ｐ型ＭＩＳＦＥＴのゲート長と閾値電圧との関係を示すグラフである。FIG. 16 is a graph showing the relationship between the gate length of the P-type MISFET and the threshold voltage. 図１７は、Ｎ型ＭＩＳＦＥＴのゲート長と閾値電圧との関係を示すグラフである。FIG. 17 is a graph showing the relationship between the gate length of N-type MISFET and the threshold voltage. 図１８は、Ｐ型ＭＩＳＦＥＴのＣ−Ｖ測定結果を示すグラフである。FIG. 18 is a graph showing a CV measurement result of a P-type MISFET. 図１９は、第２実施形態による半導体装置の構造を示す概略断面図である。FIG. 19 is a schematic cross-sectional view showing the structure of the semiconductor device according to the second embodiment. 図２０は、第２実施形態による半導体装置の製造方法を示す工程断面図（その１）である。FIG. 20 is a process cross-sectional view (part 1) illustrating the method for manufacturing the semiconductor device according to the second embodiment. 図２１は、第２実施形態による半導体装置の製造方法を示す工程断面図（その２）である。FIG. 21 is a process cross-sectional view (part 2) illustrating the method for manufacturing the semiconductor device according to the second embodiment. 図２２は、第３実施形態による半導体装置の構造を示す概略断面図である。FIG. 22 is a schematic cross-sectional view showing the structure of the semiconductor device according to the third embodiment. 図２３は、第３実施形態による半導体装置の製造方法を示す工程断面図（その１）である。FIG. 23 is a process cross-sectional view (part 1) illustrating the method for manufacturing the semiconductor device according to the third embodiment. 図２４は、第３実施形態による半導体装置の製造方法を示す工程断面図（その２）である。FIG. 24 is a process cross-sectional view (part 2) illustrating the method for manufacturing the semiconductor device according to the third embodiment. 図２５は、第４実施形態による半導体装置の構造を示す概略断面図である。FIG. 25 is a schematic cross-sectional view showing the structure of the semiconductor device according to the fourth embodiment. 図２６は、第４実施形態による半導体装置の製造方法を示す工程断面図（その１）である。FIG. 26 is a process cross-sectional view (part 1) illustrating the method for manufacturing the semiconductor device according to the fourth embodiment. 図２７は、第４実施形態による半導体装置の製造方法を示す工程断面図（その２）である。FIG. 27 is a process cross-sectional view (part 2) illustrating the method for manufacturing the semiconductor device according to the fourth embodiment. 図２８は、第５実施形態による半導体装置の構造を示す概略断面図である。FIG. 28 is a schematic sectional view showing the structure of the semiconductor device according to the fifth embodiment. 図２９は、第５実施形態による半導体装置の製造方法を示す工程断面図（その１）である。FIG. 29 is a process cross-sectional view (part 1) illustrating the method for manufacturing the semiconductor device according to the fifth embodiment. 図３０は、第５実施形態による半導体装置の製造方法を示す工程断面図（その２）である。FIG. 30 is a process cross-sectional view (part 2) illustrating the method for manufacturing the semiconductor device according to the fifth embodiment; 図３１は、第６実施形態による半導体装置の構造を示す概略断面図である。FIG. 31 is a schematic cross-sectional view showing the structure of the semiconductor device according to the sixth embodiment. 図３２は、第６実施形態による半導体装置の製造方法を示す工程断面図（その１）である。FIG. 32 is a process cross-sectional view (part 1) illustrating the method for manufacturing the semiconductor device according to the sixth embodiment. 図３３は、第６実施形態による半導体装置の製造方法を示す工程断面図（その２）である。FIG. 33 is a process cross-sectional view (part 2) illustrating the method for manufacturing the semiconductor device according to the sixth embodiment. 図３４は、第７実施形態による半導体装置の構造を示す概略断面図である。FIG. 34 is a schematic sectional view showing the structure of the semiconductor device according to the seventh embodiment. 図３５は、第７実施形態による半導体装置の製造方法を示す工程断面図（その１）である。FIG. 35 is a process cross-sectional view (part 1) illustrating the method for manufacturing the semiconductor device according to the seventh embodiment. 図３６は、第７実施形態による半導体装置の製造方法を示す工程断面図（その２）である。FIG. 36 is a process cross-sectional view (part 2) illustrating the method for manufacturing the semiconductor device according to the seventh embodiment;

［参考例］
参考例による半導体装置の製造方法について、図１乃至図３を用いて説明する。図１乃至図３は、本参考例による半導体装置の製造方法を示す工程断面図である。 [Reference example]
A method for manufacturing a semiconductor device according to a reference example will be described with reference to FIGS. 1 to 3 are process cross-sectional views illustrating a method of manufacturing a semiconductor device according to this reference example.

本参考例は、本願発明者等が、高誘電率膜を含むゲート絶縁膜と、ゲート絶縁膜に接する金属膜を含むゲート電極とを有する半導体装置を検討する過程で行った製造方法の一例である。   This reference example is an example of a manufacturing method performed by the present inventors in the process of examining a semiconductor device having a gate insulating film including a high dielectric constant film and a gate electrode including a metal film in contact with the gate insulating film. is there.

まず、シリコン基板１０内に、例えばＳＴＩ（Shallow Trench Isolation）法により、シリコン酸化膜の素子分離膜１２を形成する（図１（ａ））。   First, an element isolation film 12 of a silicon oxide film is formed in the silicon substrate 10 by, eg, STI (Shallow Trench Isolation) method (FIG. 1A).

次いで、素子分離膜１２が形成されたシリコン基板１０内に、フォトリソグラフィ及びイオン注入法により、必要に応じて所定のウェル（図示せず）を形成する。   Next, a predetermined well (not shown) is formed in the silicon substrate 10 on which the element isolation film 12 has been formed, if necessary, by photolithography and ion implantation.

次いで、素子分離膜１２が形成されたシリコン基板１０上に、例えば熱酸化法により、シリコン酸化膜１４を形成する（図１（ｂ））。   Next, a silicon oxide film 14 is formed on the silicon substrate 10 on which the element isolation film 12 has been formed, for example, by a thermal oxidation method (FIG. 1B).

次いで、シリコン酸化膜１４上に、例えばＡＬＤ（Atomic Layer Deposition：原子層堆積）法により、ハフニウム酸化膜１６を形成する（図１（ｃ））。   Next, a hafnium oxide film 16 is formed on the silicon oxide film 14 by, eg, ALD (Atomic Layer Deposition) method (FIG. 1C).

次いで、ハフニウム酸化膜１６上に、例えばＰＶＤ（Physical Vapor Deposition：物理気相成長）法により、窒化チタン（ＴｉＮ）膜２２を形成する。窒化チタン膜２２は、ＭＩＳＦＥＴのメタルゲート膜となる膜である。   Next, a titanium nitride (TiN) film 22 is formed on the hafnium oxide film 16 by, for example, a PVD (Physical Vapor Deposition) method. The titanium nitride film 22 is a film that becomes a metal gate film of the MISFET.

次いで、窒化チタン膜２２上に、例えば熱ＣＶＤ法により、ポリシリコン膜２４を形成する（図２（ａ））。   Next, a polysilicon film 24 is formed on the titanium nitride film 22 by, eg, thermal CVD (FIG. 2A).

次いで、フォトリソグラフィ及びドライエッチングにより、ポリシリコン膜２４、窒化チタン膜２２、ハフニウム酸化膜１６、及びシリコン酸化膜１４をパターニングし、窒化チタン膜２２とポリシリコン膜２４との積層膜のゲート電極２８を形成する。   Next, the polysilicon film 24, the titanium nitride film 22, the hafnium oxide film 16, and the silicon oxide film 14 are patterned by photolithography and dry etching, and a gate electrode 28 of a laminated film of the titanium nitride film 22 and the polysilicon film 24 is formed. Form.

次いで、ゲート電極２８をマスクとしてイオン注入を行い、ゲート電極２８の両側のシリコン基板１０の表面に、エクステンション領域となる不純物拡散領域３０を形成する（図２（ｂ））。   Next, ion implantation is performed using the gate electrode 28 as a mask, and impurity diffusion regions 30 serving as extension regions are formed on the surface of the silicon substrate 10 on both sides of the gate electrode 28 (FIG. 2B).

次いで、全面に、例えばＣＶＤ法により、例えばシリコン窒化膜を堆積してエッチバックし、ゲート電極２８の側壁部分に、シリコン窒化膜のサイドウォール絶縁膜３２を形成する。   Next, for example, a silicon nitride film is deposited and etched back on the entire surface by, eg, CVD, and a sidewall insulating film 32 of a silicon nitride film is formed on the side wall portion of the gate electrode 28.

次いで、ゲート電極２８及びサイドウォール絶縁膜３２をマスクとしてイオン注入を行い、ゲート電極２８の両側のシリコン基板１０の表面に、不純物拡散領域３４を形成する。   Next, ion implantation is performed using the gate electrode 28 and the sidewall insulating film 32 as a mask to form impurity diffusion regions 34 on the surface of the silicon substrate 10 on both sides of the gate electrode 28.

次いで、例えば窒素雰囲気中で熱処理を行い、導入した不純物を活性化する。この熱処理により、不純物拡散領域３０，３４を形成する不純物が活性化し、ソース／ドレイン領域３６が形成される（図３（ａ））。   Next, heat treatment is performed in, for example, a nitrogen atmosphere to activate the introduced impurities. By this heat treatment, the impurities forming the impurity diffusion regions 30 and 34 are activated, and the source / drain regions 36 are formed (FIG. 3A).

上記製造方法によれば、シリコン酸化膜１４とハフニウム酸化膜１６との積層構造のゲート絶縁膜４０と、窒化チタン膜２２とポリシリコン膜２４との積層構造のゲート電極３８とを有する半導体装置が形成できるものと推察された（図３（ａ）参照）。   According to the above manufacturing method, a semiconductor device having the gate insulating film 40 having a stacked structure of the silicon oxide film 14 and the hafnium oxide film 16 and the gate electrode 38 having a stacked structure of the titanium nitride film 22 and the polysilicon film 24 is obtained. It was inferred that it could be formed (see FIG. 3 (a)).

しかしながら、実際に製造された半導体装置では、本来は窒化チタン膜２２の仕事関数とシリコン基板１０の仕事関数との関係によって閾値電圧を制御できると考えられるところ、閾値電圧を理論通りに制御できないことが判明した。   However, in the actually manufactured semiconductor device, it is considered that the threshold voltage can be controlled originally by the relationship between the work function of the titanium nitride film 22 and the work function of the silicon substrate 10, but the threshold voltage cannot be controlled theoretically. There was found.

これについて本願発明者等が鋭意検討を行ったところ、図３（ｂ）に示すように、ゲート絶縁膜４０のハフニウム酸化膜１６とゲート電極２８の窒化チタン膜２２との間に、シリコン膜１８が形成されていることが判明した。そして、このシリコン膜１８の存在により、ＭＩＳＦＥＴの閾値電圧を理論通りに制御できないことが初めて明らかとなった。   When the inventors of the present invention have made extensive studies on this, as shown in FIG. 3B, the silicon film 18 is interposed between the hafnium oxide film 16 of the gate insulating film 40 and the titanium nitride film 22 of the gate electrode 28 as shown in FIG. Was found to be formed. It has been clarified for the first time that the threshold voltage of the MISFET cannot be controlled theoretically due to the presence of the silicon film 18.

シリコン膜１８が形成される原因と、シリコン膜１８の存在により閾値電圧を理論通りに制御できない理由について、本願発明者等は以下のように推察している。   The inventors of the present application infer as follows about the reason why the silicon film 18 is formed and the reason why the threshold voltage cannot be controlled theoretically due to the presence of the silicon film 18.

ハフニウム酸化膜１６は、欠陥の多い膜であり、膜中には多数の酸素欠損が生じている。このため、ソース／ドレイン領域３６を形成する際の活性化アニールのような高温熱処理を行うと、ハフニウム酸化膜１６膜中の酸素欠損がシリコン酸化膜１４中の酸素を取り込んでより安定な状態になろうとする。   The hafnium oxide film 16 is a film having many defects, and a large number of oxygen vacancies are generated in the film. Therefore, when high-temperature heat treatment such as activation annealing is performed when forming the source / drain regions 36, oxygen vacancies in the hafnium oxide film 16 take in oxygen in the silicon oxide film 14 and become more stable. Try to be.

この結果、シリコン酸化膜１４中の酸素がハフニウム酸化膜１６中に拡散し、シリコン酸化膜１４中のシリコンの組成は、化学量論的組成よりも過剰となる。そして、この過剰となったシリコンがハフニウム酸化膜１６と窒化チタン膜２２との界面に析出し、シリコン膜１８を形成する。また、これとは別に、シリコン膜１８を形成するシリコンは、ポリシリコン膜２４側から拡散してくることも考えられる。   As a result, oxygen in the silicon oxide film 14 diffuses into the hafnium oxide film 16, and the composition of silicon in the silicon oxide film 14 becomes excessive compared to the stoichiometric composition. This excess silicon is deposited at the interface between the hafnium oxide film 16 and the titanium nitride film 22 to form a silicon film 18. In addition to this, the silicon forming the silicon film 18 may be diffused from the polysilicon film 24 side.

析出したシリコン膜１８は、ノンドープのシリコンであり、フェルミ準位が禁制帯中心（ミッドギャップ）の近傍に位置している。この結果、このシリコン膜１８上にゲート電極２８を形成すると、窒化チタン膜２２の仕事関数による閾値電圧制御の効果が阻害され、シリコン膜１８の仕事関数とシリコン基板１０の仕事関数との関係によって閾値電圧が規定されてしまい、ＭＩＳＦＥＴの閾値電圧が深く（絶対値が大きく）なるものと考えられる。   The deposited silicon film 18 is non-doped silicon, and the Fermi level is located in the vicinity of the forbidden band center (mid gap). As a result, when the gate electrode 28 is formed on the silicon film 18, the effect of the threshold voltage control by the work function of the titanium nitride film 22 is hindered, and depending on the relationship between the work function of the silicon film 18 and the work function of the silicon substrate 10. It is considered that the threshold voltage is defined and the threshold voltage of the MISFET becomes deep (absolute value is large).

［第１実施形態］
第１実施形態による半導体装置及びその製造方法について図４乃至図１８を用いて説明する。 [First Embodiment]
The semiconductor device and the manufacturing method thereof according to the first embodiment will be described with reference to FIGS.

図４は、本実施形態による半導体装置の構造を示す概略断面図である。図５乃至図１２は、本実施形態による半導体装置の製造方法を示す工程断面図である。図１３乃至図１５は、シリコンの析出を検証するために作成した試料のＲＢＳスペクトルを示す図である。図１６及び図１７はＭＩＳＦＥＴのゲート長と閾値電圧との関係を示すグラフである。図１８は、Ｐ型ＭＩＳＦＥＴのＣ−Ｖ測定結果を示すグラフである。   FIG. 4 is a schematic cross-sectional view showing the structure of the semiconductor device according to the present embodiment. 5 to 12 are process cross-sectional views illustrating the method for fabricating the semiconductor device according to the present embodiment. FIG. 13 to FIG. 15 are diagrams showing RBS spectra of samples prepared for verifying silicon deposition. 16 and 17 are graphs showing the relationship between the gate length of the MISFET and the threshold voltage. FIG. 18 is a graph showing a CV measurement result of a P-type MISFET.

はじめに、本実施形態による半導体装置の構造について図４を用いて説明する。   First, the structure of the semiconductor device according to the present embodiment will be explained with reference to FIG.

シリコン基板１０の表面には、活性領域を画定する素子分離膜１２が埋め込まれている。素子分離膜１２により画定されたシリコン基板１０の活性領域上には、シリコン酸化膜１４と、ハフニウム酸化膜１６と、シリコン酸化膜３８と、ＴａＯ（ＣＮ）膜２０との積層構造のゲート絶縁膜４０が形成されている。ゲート絶縁膜４０上には、窒化チタン膜２２とポリシリコン膜２４との積層構造のゲート電極２８が形成されている。ゲート電極２８の側壁部分には、サイドウォール絶縁膜３２が形成されている。ゲート電極２８の両側のシリコン基板１０内には、ソース／ドレイン領域３６が形成されている。   An element isolation film 12 that defines an active region is embedded in the surface of the silicon substrate 10. On the active region of the silicon substrate 10 defined by the element isolation film 12, a gate insulating film having a stacked structure of a silicon oxide film 14, a hafnium oxide film 16, a silicon oxide film 38, and a TaO (CN) film 20 is formed. 40 is formed. A gate electrode 28 having a laminated structure of the titanium nitride film 22 and the polysilicon film 24 is formed on the gate insulating film 40. A sidewall insulating film 32 is formed on the side wall portion of the gate electrode 28. Source / drain regions 36 are formed in the silicon substrate 10 on both sides of the gate electrode 28.

このように、本実施形態による半導体装置は、ゲート絶縁膜４０が、シリコン酸化膜１４と、ハフニウム酸化膜１６と、シリコン酸化膜３８と、ＴａＯ（ＣＮ）膜２０との積層構造を有している。ゲート絶縁膜４０のハフニウム酸化膜１６とゲート電極２８の窒化チタン膜２２との間には、シリコン酸化膜３８とＴａＯ（ＣＮ）膜２０とが形成されているが、参考例におけるシリコン膜１８のようなノンドープのシリコンは存在していない。   As described above, in the semiconductor device according to the present embodiment, the gate insulating film 40 has the laminated structure of the silicon oxide film 14, the hafnium oxide film 16, the silicon oxide film 38, and the TaO (CN) film 20. Yes. A silicon oxide film 38 and a TaO (CN) film 20 are formed between the hafnium oxide film 16 of the gate insulating film 40 and the titanium nitride film 22 of the gate electrode 28. There is no such undoped silicon.

したがって、本実施形態による半導体装置によれば、フェルミレベルピニングの影響を抑制し、窒化チタン膜２２の仕事関数とシリコン基板１０の仕事関数との関係によって閾値電圧を制御することができる。   Therefore, according to the semiconductor device according to the present embodiment, the influence of Fermi level pinning can be suppressed, and the threshold voltage can be controlled by the relationship between the work function of the titanium nitride film 22 and the work function of the silicon substrate 10.

なお、図４は、Ｐ型ＭＩＳＦＥＴの例である。メタルゲート膜は、形成するＭＩＳＦＥＴの導電型に応じて、所望の閾値電圧を得られる仕事関数を有するメタル材料を適宜選択することが望ましい。Ｐ型ＭＩＳＦＥＴ用のメタルゲート材料としては、例えば上述のＴｉＮ等を、Ｎ型ＭＩＳＦＥＴ用のメタルゲート材料としては、例えばＴｉ、ＴａＮ、ＴａＳｉＮ等を適用することができる。   FIG. 4 is an example of a P-type MISFET. As the metal gate film, it is desirable to appropriately select a metal material having a work function capable of obtaining a desired threshold voltage according to the conductivity type of the MISFET to be formed. As the metal gate material for the P-type MISFET, for example, the above-described TiN can be applied, and as the metal gate material for the N-type MISFET, for example, Ti, TaN, TaSiN, or the like can be applied.

次に、本実施形態による半導体装置の製造方法について図５乃至図１５を用いて説明する。   Next, the method for fabricating the semiconductor device according to the present embodiment will be explained with reference to FIGS.

まず、シリコン基板１０内に、例えばＳＴＩ法により、深さが例えば４００ｎｍの溝内に埋め込まれたシリコン酸化膜の素子分離膜１２を形成する（図５（ａ））。   First, an element isolation film 12 of a silicon oxide film embedded in a trench having a depth of, for example, 400 nm is formed in the silicon substrate 10 by, eg, STI method (FIG. 5A).

次いで、素子分離膜１２が形成されたシリコン基板１０内に、フォトリソグラフィ及びイオン注入法により、必要に応じて所定のウェル（図示せず）を形成する。   Next, a predetermined well (not shown) is formed in the silicon substrate 10 on which the element isolation film 12 has been formed, if necessary, by photolithography and ion implantation.

Ｎ型ＭＩＳＦＥＴの形成領域には、例えば、ボロンイオン（Ｂ＋）を、加速エネルギー１２０ｋｅＶ、ドーズ量１．０×１０１３ｃｍ−２の条件でイオン注入し、Ｐ型ウェルを形成する。また、Ｎ型ＭＩＳＦＥＴの閾値電圧制御用に、例えば、ボロンイオン（Ｂ＋）を、加速エネルギー１５ｋｅＶ、ドーズ量１．０×１０１３ｃｍ−２の条件でイオン注入する。 In the N-type MISFET formation region, for example, boron ions (B + ) are ion-implanted under the conditions of an acceleration energy of 120 keV and a dose of 1.0 × 10 13 cm −2 to form a P-type well. For threshold voltage control of the N-type MISFET, for example, boron ions (B + ) are ion-implanted under conditions of an acceleration energy of 15 keV and a dose of 1.0 × 10 13 cm −2 .

Ｐ型ＭＩＳＦＥＴの形成領域には、例えば、リンイオン（Ｐ＋）を、加速エネルギー３００ｋｅＶ、ドーズ量１．０×１０１３ｃｍ−２の条件でイオン注入し、Ｐ型ウェルを形成する。また、Ｐ型ＭＩＳＦＥＴの閾値電圧制御用に、例えば、砒素イオン（Ａｓ＋）を、加速エネルギー８０ｋｅＶ、ドーズ量１．０×１０１３ｃｍ−２の条件でイオン注入する。 In the P-type MISFET formation region, for example, phosphorus ions (P + ) are ion-implanted under conditions of an acceleration energy of 300 keV and a dose of 1.0 × 10 13 cm −2 to form a P-type well. For controlling the threshold voltage of the P-type MISFET, for example, arsenic ions (As + ) are ion-implanted under conditions of an acceleration energy of 80 keV and a dose of 1.0 × 10 13 cm −2 .

次いで、素子分離膜１２が形成されたシリコン基板１０上に、例えば熱酸化法により、膜厚０．３ｎｍ〜１．０ｎｍ、例えば０．７ｎｍのシリコン酸化膜１４を形成する（図５（ｂ））。熱酸化は、例えば、Ｏ３、Ｏ２、酸化窒化ガスなどの酸素元素を含む酸化雰囲気中で行う。 Next, a silicon oxide film 14 having a film thickness of 0.3 nm to 1.0 nm, for example, 0.7 nm is formed on the silicon substrate 10 on which the element isolation film 12 is formed by, eg, thermal oxidation (FIG. 5B). ). The thermal oxidation is performed in an oxidizing atmosphere containing an oxygen element such as O 3 , O 2 , or an oxynitride gas.

シリコン酸化膜１４の成膜後、例えば、Ｎ２ガスを含む雰囲気中でプラズマ処理し、続いて７５０℃〜１１００℃の熱処理を行い、シリコン酸化膜１４をシリコン窒化酸化膜としてもよい。シリコン酸化膜１４の成膜後のプラズマ処理では、シリコン酸化膜１４下のシリコン基板１０内にダメージが入らないように、Ｎ２プラズマ処理条件を最適化することが望ましい。 After the silicon oxide film 14 is formed, for example, plasma treatment may be performed in an atmosphere containing N 2 gas, followed by heat treatment at 750 ° C. to 1100 ° C., so that the silicon oxide film 14 may be a silicon nitride oxide film. In the plasma processing after the silicon oxide film 14 is formed, it is desirable to optimize the N 2 plasma processing conditions so that the silicon substrate 10 under the silicon oxide film 14 is not damaged.

シリコン酸化膜１４は、酸化シリコンを主体とするシリコン系絶縁膜であれば、特に限定されるものではない。酸化シリコンを主体とするシリコン系絶縁膜としては、例えば、ＳｉＯ２膜やＳｉＯＮ膜等が挙げられる。 The silicon oxide film 14 is not particularly limited as long as it is a silicon-based insulating film mainly composed of silicon oxide. Examples of the silicon-based insulating film mainly composed of silicon oxide include a SiO 2 film and a SiON film.

次いで、シリコン酸化膜１４上に、例えばＡＬＤ法により、膜厚０．５ｎｍ〜３ｎｍ、例えば２．１ｎｍのハフニウム酸化膜１６を形成する（図５（ｃ））。ハフニウム酸化膜１６は、ＡＬＤ法のほか、熱ＣＶＤ（Chemical Vapor Deposition：化学気相成長）法、ＰＶＤ法等により形成してもよい。   Next, a hafnium oxide film 16 having a film thickness of 0.5 nm to 3 nm, for example, 2.1 nm is formed on the silicon oxide film 14 by, eg, ALD (FIG. 5C). The hafnium oxide film 16 may be formed by a thermal CVD (Chemical Vapor Deposition) method, a PVD method, or the like in addition to the ALD method.

ハフニウム酸化膜１６には、ジルコニウム（Ｚｒ）、チタン（Ｔｉ）、アルミニウム（Ａｌ）、シリコン（Ｓｉ）、タンタル（Ｔａ）、ランタン（Ｌａ）、イットリウム（Ｙ）、マグネシウム（Ｍｇ）等のうちいずれか１つ以上の元素を添加するようにしてもよい。これら元素の添加量は、ＭＩＳＦＥＴの閾値電圧を制御可能な範囲で、適宜設定することができる。   The hafnium oxide film 16 includes any one of zirconium (Zr), titanium (Ti), aluminum (Al), silicon (Si), tantalum (Ta), lanthanum (La), yttrium (Y), magnesium (Mg), etc. One or more elements may be added. The addition amount of these elements can be appropriately set within a range in which the threshold voltage of the MISFET can be controlled.

ハフニウム酸化膜１６は、酸化ハフニウムを主体とするハフニウム系絶縁膜であれば、特に限定されるものではない。酸化ハフニウムを主体とするハフニウム系絶縁膜としては、例えば、ＨｆＯ２膜、ＨｆＳｉＯ膜、ＨｆＳｉＯＮ膜、ＨｆＡｌＯ膜、ＨｆＡｌＯＮ膜等が挙げられる。 The hafnium oxide film 16 is not particularly limited as long as it is a hafnium-based insulating film mainly composed of hafnium oxide. Examples of the hafnium-based insulating film mainly composed of hafnium oxide include an HfO 2 film, an HfSiO film, an HfSiON film, an HfAlO film, and an HfAlON film.

次いで、必要に応じて、５００℃〜１０５０℃、例えば８５０℃の熱処理を例えば５秒間行い、ハフニウム酸化膜１６の膜質を調整する。   Next, if necessary, heat treatment at 500 ° C. to 1050 ° C., for example, 850 ° C. is performed for 5 seconds, for example, to adjust the film quality of the hafnium oxide film 16.

ハフニウム酸化膜１６の成膜後、例えば、Ｎ２ガスを含む雰囲気中でプラズマ処理し、続いて７５０℃〜１１００℃の熱処理を行い、ハフニウム酸化膜１６を窒化するようにしてもよい。 After the hafnium oxide film 16 is formed, the hafnium oxide film 16 may be nitrided by performing plasma treatment in an atmosphere containing N 2 gas and subsequently performing heat treatment at 750 ° C. to 1100 ° C.

次いで、窒素雰囲気中で、７５０℃〜１１００℃の温度、例えば１０５０℃で５秒間の熱処理を行い、ハフニウム酸化膜１６上にシリコン膜１８を析出させる（図６（ａ））。この熱処理は、後述のソース／ドレイン領域を形成する際の活性化アニールと同程度の熱処理である。   Next, heat treatment is performed in a nitrogen atmosphere at a temperature of 750 ° C. to 1100 ° C., for example, 1050 ° C. for 5 seconds to deposit a silicon film 18 on the hafnium oxide film 16 (FIG. 6A). This heat treatment is the same heat treatment as activation annealing in forming a source / drain region described later.

ソース／ドレイン領域を形成する際の活性化アニールのような高温の熱処理を行うことにより、ハフニウム酸化膜１６膜中の酸素欠損がシリコン酸化膜１４中の酸素を取り込んでより安定な状態になろうとする。この結果、シリコン酸化膜１４中の酸素がハフニウム酸化膜１６中に拡散し、シリコン酸化膜１４中のシリコンの組成は、化学量論的組成よりも過剰となる。そして、この過剰となったシリコンがハフニウム酸化膜１６と窒化チタン膜２２との界面に析出し、シリコン膜１８が形成される。   By performing a high-temperature heat treatment such as activation annealing when forming the source / drain regions, the oxygen vacancies in the hafnium oxide film 16 take in oxygen in the silicon oxide film 14 and become a more stable state. To do. As a result, oxygen in the silicon oxide film 14 diffuses into the hafnium oxide film 16, and the composition of silicon in the silicon oxide film 14 becomes excessive compared to the stoichiometric composition. The excess silicon is deposited at the interface between the hafnium oxide film 16 and the titanium nitride film 22 to form a silicon film 18.

シリコン膜１８を析出させる熱処理を、ソース／ドレイン領域を形成する際の活性化アニールよりも前に予め行っておくことにより、活性化アニールの際にシリコンが析出することを抑制することができる。   By preliminarily performing the heat treatment for depositing the silicon film 18 before the activation annealing for forming the source / drain regions, it is possible to suppress the deposition of silicon during the activation annealing.

なお、本願明細書では、「シリコン膜」と表現するが、析出するシリコンは、必ずしも完全な膜状に存在するとは限らない。例えば、シリコンがアイランド状に析出することも考えられる。本願明細書における「シリコン膜」は、シリコンがアイランド状に析出した場合なども含むものである。   In the present specification, although expressed as “silicon film”, the deposited silicon does not necessarily exist in a complete film shape. For example, silicon may be deposited in an island shape. The “silicon film” in this specification includes a case where silicon is deposited in an island shape.

図１３乃至図１５は、シリコンの析出を検証するために作成した試料のＨＲＢＳ（High resolution Rutherford Backscattering Spectrometry：高分解能ラザフォード後方散乱分光）スペクトルを示す図である。図１３はスペクトルの全体像であり、図１４及び図１５は、それぞれ、Ｃ，Ｏ，Ｓｉピーク近傍のスペクトルの拡大図及びＨｆピーク近傍のスペクトルの拡大図である。横軸は後方散乱粒子のエネルギーを示し、縦軸は後方散乱粒子のカウント数を示している。   FIGS. 13 to 15 are diagrams showing HRBS (High Resolution Rutherford Backscattering Spectrometry) spectra of a sample prepared for verifying the precipitation of silicon. FIG. 13 is an overview of the spectrum, and FIGS. 14 and 15 are an enlarged view of the spectrum near the C, O, and Si peaks and an enlarged view of the spectrum near the Hf peak, respectively. The horizontal axis indicates the energy of the backscattered particles, and the vertical axis indicates the count number of the backscattered particles.

各図中、サンプルＡは、シリコン基板上に、膜厚０．７ｎｍのＳｉＯＮ膜と、膜厚２．１ｎｍのＨｆＯ膜とを形成し、窒素雰囲気中、１０５０℃、５秒間の熱処理を行ったサンプルである。サンプルＢは、サンプルＡと同様の処理後、酸素雰囲気中、４００℃、３０分間の酸化処理を行い、更に希弗酸処理を行ったサンプルである。サンプルＣは、サンプルＡと同様の処理後、アンモニア過水処理を行ったサンプルである。ＳｉＯＮ膜が本実施形態のシリコン酸化膜１４に対応し、ＨｆＯ膜が本実施形態のハフニウム酸化膜に対応している。   In each figure, sample A formed a 0.7 nm thick SiON film and a 2.1 nm thick HfO film on a silicon substrate, and was subjected to heat treatment at 1050 ° C. for 5 seconds in a nitrogen atmosphere. It is a sample. Sample B is a sample that was subjected to the same treatment as Sample A, followed by oxidation in an oxygen atmosphere at 400 ° C. for 30 minutes, and further with dilute hydrofluoric acid. Sample C is a sample that has been treated with ammonia overwater after the same treatment as Sample A. The SiON film corresponds to the silicon oxide film 14 of the present embodiment, and the HfO film corresponds to the hafnium oxide film of the present embodiment.

ＲＢＳスペクトルにおいて、横軸のエネルギーは、サンプル表面からの深さに対応づけることができる。例えばシリコンの場合、図１３乃至図１５のスペクトルでは、３４４〜３４６ｋｅＶのエネルギー位置がサンプル表面を表し、これよりも低エネルギー側がサンプル内部を表す。すなわち、サンプル表面にシリコンが存在する場合、３４４〜３４６ｋｅＶのエネルギー位置にシリコンのスペクトルが観察される。   In the RBS spectrum, the energy on the horizontal axis can correspond to the depth from the sample surface. For example, in the case of silicon, in the spectra of FIGS. 13 to 15, the energy position of 344 to 346 keV represents the sample surface, and the lower energy side represents the inside of the sample. That is, when silicon is present on the sample surface, a silicon spectrum is observed at an energy position of 344 to 346 keV.

ＨｆＯ膜を形成後、１０５０℃、５秒間の熱処理を行ったサンプルＡでは、図１４に示されるように、３４４〜３４６ｋｅＶ近傍にシリコンのピークが観察される。このことは、サンプルＡの表面にシリコンが析出していることを表している。   In Sample A, which was heat-treated at 1050 ° C. for 5 seconds after forming the HfO film, a silicon peak is observed in the vicinity of 344 to 346 keV as shown in FIG. This indicates that silicon is deposited on the surface of the sample A.

一方、サンプルＢ及びサンプルＣのスペクトルでは、３４４〜３４６ｋｅＶ近傍にシリコンのピークは観察されない。このことは、サンプルＢでは析出したシリコンを酸化した後に希弗酸処理によって除去しており、サンプルＣでは析出したシリコンをアンモニア過水処理によって除去しているからである。   On the other hand, in the spectra of Sample B and Sample C, no silicon peak is observed in the vicinity of 344 to 346 keV. This is because in Sample B, the deposited silicon is oxidized and then removed by dilute hydrofluoric acid treatment, and in Sample C, the deposited silicon is removed by ammonia overwater treatment.

図１５においてサンプルＢにおけるハフニウムのスペクトルの半値幅が狭くなっているのは、析出したシリコンを酸化して除去する過程で、ＨｆＯ膜の表面も僅かに除去されているためである。このことからも、ＨｆＯ膜上に析出したシリコンないしはシリコン酸化膜が除去されていることが推察される。   In FIG. 15, the half width of the hafnium spectrum in sample B is narrow because the surface of the HfO film is slightly removed in the process of oxidizing and removing the deposited silicon. This also suggests that the silicon or silicon oxide film deposited on the HfO film has been removed.

以上の結果から、ＨｆＯ膜を形成後に熱処理を行うことにより、ＨｆＯ膜の表面にシリコンが析出することを検証することができた。   From the above results, it was verified that silicon was deposited on the surface of the HfO film by performing heat treatment after forming the HfO film.

次いで、析出したシリコン膜１８上に、例えばＡＬＤ法により、膜厚０．３ｎｍ〜１ｎｍ、例えば１ｎｍであり、タンタルを２５．６％、酸素を３６．１％、炭素を２６．７％、窒素を１１．６％含むＴａＯ（ＣＮ）膜２０を形成する（図６（ｂ））。なお、ＴａＯ（ＣＮ）膜２０は、実効酸化膜膜厚（ＥＯＴ：Effective Oxide Thickness）の増加の要因となるため、膜厚は１ｎｍ以下であることが望ましい。ＴａＯ（ＣＮ）膜２０は、タンタルを主原料とし、酸素を１０％〜７０％、炭素を１０％〜３３％、窒素を５％〜３３％、それぞれ含有することが望ましい。   Next, a film thickness of 0.3 nm to 1 nm, for example 1 nm, is deposited on the deposited silicon film 18 by, for example, ALD, 25.6% tantalum, 36.1% oxygen, 26.7% carbon, nitrogen A TaO (CN) film 20 containing 11.6% is formed (FIG. 6B). Note that the TaO (CN) film 20 is a factor in increasing the effective oxide film thickness (EOT), and thus the film thickness is desirably 1 nm or less. The TaO (CN) film 20 is preferably made of tantalum as a main raw material, containing 10% to 70% oxygen, 10% to 33% carbon, and 5% to 33% nitrogen.

ＴａＯ（ＣＮ）膜２０は、例えばＡＬＤ法により、例えば、ＰＤＭＡＴ（Pentadimethylaminotantalum：［（ＣＨ３）２Ｎ］５Ｔａ）を原料として、堆積温度１５０℃〜３００℃で、水素、酸素、アンモニア、窒素、ヘリウム、アルゴンのうちのいずれか１つ以上のガスを用い、１Ｐａ〜１０００Ｐａ圧力下で、堆積とパージと反応ガスとプラズマ反応のいずれか１つ以上を含むシーケンスを繰り返し行うことにより、形成することができる。 The TaO (CN) film 20 is formed by, for example, ALD, using, for example, PDMAT (Pentadimethylaminotantalum: [(CH 3 ) 2 N] 5 Ta) as a raw material at a deposition temperature of 150 ° C. to 300 ° C., hydrogen, oxygen, ammonia, nitrogen , By using one or more gases of helium and argon, and repeatedly performing a sequence including any one or more of deposition, purge, reaction gas, and plasma reaction under a pressure of 1 Pa to 1000 Pa. be able to.

シリコン膜１８上に形成する膜は、シリコンに対して酸化作用を有する元素を含む酸素含有膜であれば、ＴａＯ（ＣＮ）膜２０に限定されるものではない。シリコンに対して酸化作用を有する元素を含む酸素含有膜は、一般的には、Ａｌ２Ｏ３、ＺｒＯ２、ＨｆＯ２、ＴｉＯ２以外の金属酸化物膜である。例えば、タンタル、モリブデン（Ｍｏ）、マンガン（Ｍｎ）、鉄（Ｆｅ）、ニッケル（Ｎｉ）、ルテニウム（Ｒｕ）、コバルト（Ｃｏ）、銅（Ｃｕ）、プラチナ（Ｐｔ）、亜鉛（Ｚｎ）の酸化物膜が挙げられる。 The film formed on the silicon film 18 is not limited to the TaO (CN) film 20 as long as it is an oxygen-containing film containing an element having an oxidizing action on silicon. An oxygen-containing film containing an element having an oxidizing action on silicon is generally a metal oxide film other than Al 2 O 3 , ZrO 2 , HfO 2 , and TiO 2 . For example, oxidation of tantalum, molybdenum (Mo), manganese (Mn), iron (Fe), nickel (Ni), ruthenium (Ru), cobalt (Co), copper (Cu), platinum (Pt), zinc (Zn) Examples include physical films.

これら酸化物膜は、上述のＴａＯ（ＣＮ）膜２０のように、窒素や炭素を含むことが望ましい。これは、膜中に含まれる窒素や炭素が、シリコンに対して酸化作用を有する元素がシリサイド化するのを防止するように作用するからである。シリコンに対して酸化作用を有する元素がシリサイド化して半導体的或いは金属的な性質を有すると、後に形成するメタルゲート膜による閾値電圧の制御ができなくなるからである。   These oxide films desirably contain nitrogen and carbon like the TaO (CN) film 20 described above. This is because nitrogen and carbon contained in the film act to prevent an element having an oxidizing action on silicon from being silicided. This is because if an element having an oxidizing action on silicon is silicided and has a semiconductor or metallic property, the threshold voltage cannot be controlled by a metal gate film to be formed later.

次いで、ＴａＯ（ＣＮ）膜２０上に、例えばＰＶＤ法により、例えば膜厚１０ｎｍの窒化チタン（ＴｉＮ）膜２２を形成する（図６（ｃ））。窒化チタン膜２２は、例えば、スパッタ法により、基板温度を例えば−３０℃〜４００℃、ＲＦパワーを０〜２０００Ｗ、ＤＣパワーを０〜５００００Ｗ、Ｎ２ガスのみ又はＡｒ＋Ｎ２ガス雰囲気中で成膜する。窒化チタン膜２２は、ＰＶＤ法に限らず、ＡＬＤ法、ＣＶＤ法等により形成してもよい。 Next, a titanium nitride (TiN) film 22 of, eg, a 10 nm-thickness is formed on the TaO (CN) film 20 by, eg, PVD method (FIG. 6C). The titanium nitride film 22 is formed by sputtering, for example, in a substrate temperature of −30 ° C. to 400 ° C., RF power of 0 to 2000 W, DC power of 0 to 50000 W, N 2 gas alone or Ar + N 2 gas atmosphere. To do. The titanium nitride film 22 is not limited to the PVD method, and may be formed by an ALD method, a CVD method, or the like.

窒化チタン膜２２は、メタルゲート膜となる膜である。メタルゲート膜としては、例えば、Ｔｉ、Ｈｆ、Ａｌ、ＴｉＴａ、ＲｕＴａ、ＴｉＳｉ、ＷＮ、ＴｉＡｌＮ、ＴｉＳｉＮ、ＴａＳｉＮ、ＴａＮ、ＮｉＳｉ、ＮｉＳｉ２、Ｗ、ＷＳｉ２、ＴｉＮ、ＣｏＳｉ２、ＭｏＳｉ２、ＺｒＮ、ＷＳｉ、ＨｆＮ、ＩｒＯ２、ＰｔＲａ、Ｉｒ、ＴａＣＮ、Ｍｏ、ＭｏＮ、ＲｕＯ２、Ｒｕ、Ｐｔ、Ｎｉ３Ｓｉ、Ｎｉのうちのいずれか又はこれらから選択される２以上の材料の積層膜等を適用することができる。 The titanium nitride film 22 is a film that becomes a metal gate film. The metal gate layer, for example, Ti, Hf, Al, TiTa , RuTa, TiSi, WN, TiAlN, TiSiN, TaSiN, TaN, NiSi, NiSi 2, W, WSi 2, TiN, CoSi 2, MoSi 2, ZrN, Apply a laminated film of two or more materials selected from WSi, HfN, IrO 2 , PtRa, Ir, TaCN, Mo, MoN, RuO 2 , Ru, Pt, Ni 3 Si, Ni or the like can do.

メタルゲート膜となる膜は、Ｎ型ＭＩＳＦＥＴ形成領域とＰ型ＭＩＳＦＥＴ形成領域とで作り分けるようにしてもよい。この場合、Ｎ型ＭＩＳＦＥＴ用のメタルゲート膜としては、Ｔｉ、ＴａＮ、ＴａＳｉＮ等を適用することができる。また、Ｐ型ＭＩＳＦＥＴ用のメタルゲート膜としては、ＴｉＮ等を適用することができる。   The film that becomes the metal gate film may be formed separately in the N-type MISFET formation region and the P-type MISFET formation region. In this case, Ti, TaN, TaSiN, etc. can be applied as the metal gate film for the N-type MISFET. Further, TiN or the like can be applied as the metal gate film for the P-type MISFET.

なお、本願明細書では、上記メタルゲート材料を、総括して「金属」と表現することもある。この場合の「金属」には、金属元素そのもののみならず、上述のような、金属酸化物、金属窒化物、金属珪化物、金属合金等をも含むものである。これらは、電気的に金属的な性質を示すものである。   In the specification of the present application, the metal gate material may be collectively expressed as “metal”. The “metal” in this case includes not only the metal element itself but also the metal oxide, metal nitride, metal silicide, metal alloy and the like as described above. These exhibit electrically metallic properties.

次いで、窒化チタン膜２２上に、例えば熱ＣＶＤ法により、例えば膜厚１０ｎｍ〜１００ｎｍのポリシリコン膜２４を形成する。ポリシリコン膜２４の代わりに、アモルファスシリコン膜を堆積してもよい。   Next, a polysilicon film 24 of, eg, a 10 nm to 100 nm film thickness is formed on the titanium nitride film 22 by, eg, thermal CVD. Instead of the polysilicon film 24, an amorphous silicon film may be deposited.

なお、ポリシリコン膜２４は、いわゆるＭＩＰＳ（Metal Insert Polycrystalline Silicon）構造と呼ばれるゲート電極構造を形成するためのものである。ゲート電極は、必ずしもＭＩＰＳ構造である必要はなく、ポリシリコン膜２４の代わりに、例えば膜厚１０ｎｍのＴｉＮ膜と、例えば膜厚５０ｎｍのＷ膜とを形成してもよい。   The polysilicon film 24 is for forming a gate electrode structure called a so-called MIPS (Metal Insert Polycrystalline Silicon) structure. The gate electrode is not necessarily required to have the MIPS structure, and instead of the polysilicon film 24, for example, a TiN film having a thickness of 10 nm and a W film having a thickness of 50 nm may be formed.

次いで、ポリシリコン膜２４上に、例えば熱ＣＶＤ法により、例えば膜厚５ｎｍ〜２０ｎｍのシリコン窒化膜２６を形成する（図７（ａ））。なお、シリコン窒化膜２６は、ゲート電極を形成する際のパターニング工程においてハードマスクとして用いる膜であり、必ずしも形成する必要はない。   Next, a silicon nitride film 26 of, eg, a 5 nm to 20 nm film thickness is formed on the polysilicon film 24 by, eg, thermal CVD (FIG. 7A). Note that the silicon nitride film 26 is a film used as a hard mask in the patterning step when forming the gate electrode, and is not necessarily formed.

次いで、フォトリソグラフィ及びドライエッチングにより、シリコン窒化膜２６、ポリシリコン膜２４、窒化チタン膜２２、ＴａＯ（ＣＮ）膜２０、シリコン膜１８、ハフニウム酸化膜１６、及びシリコン酸化膜１４をパターニングし、窒化チタン膜２２とポリシリコン膜２４との積層膜のゲート電極２８を形成する。   Next, the silicon nitride film 26, the polysilicon film 24, the titanium nitride film 22, the TaO (CN) film 20, the silicon film 18, the hafnium oxide film 16, and the silicon oxide film 14 are patterned by photolithography and dry etching, and nitrided. A gate electrode 28 of a laminated film of the titanium film 22 and the polysilicon film 24 is formed.

次いで、ハードマスクとして用いたシリコン窒化膜２６を除去する（図７（ｂ））。   Next, the silicon nitride film 26 used as a hard mask is removed (FIG. 7B).

次いで、ゲート電極２８をマスクとしてイオン注入を行い、ゲート電極２８の両側のシリコン基板１０の表面に、エクステンション領域となる不純物拡散領域３０を形成する。   Next, ion implantation is performed using the gate electrode 28 as a mask, and impurity diffusion regions 30 serving as extension regions are formed on the surface of the silicon substrate 10 on both sides of the gate electrode 28.

Ｎ型ＭＩＳＦＥＴ用の不純物拡散領域３０は、例えば、砒素イオンを、加速エネルギー２ｋｅＶ、ドーズ量２．０×１０１５ｃｍ−２の条件でイオン注入することにより形成する。Ｐ型ＭＩＳＦＥＴ用の不純物拡散領域３０は、例えば、ボロンイオンを、加速エネルギー０．６ｋｅＶ、ドーズ量２．０×１０１５ｃｍ−２の条件でイオン注入することにより形成する。 The impurity diffusion region 30 for the N-type MISFET is formed, for example, by ion-implanting arsenic ions under conditions of an acceleration energy of 2 keV and a dose amount of 2.0 × 10 15 cm −2 . The impurity diffusion region 30 for the P-type MISFET is formed, for example, by implanting boron ions under the conditions of an acceleration energy of 0.6 keV and a dose of 2.0 × 10 15 cm −2 .

次いで、全面に、例えばＣＶＤ法により、膜厚１００ｎｍ程度、例えば５０ｎｍのシリコン窒化膜を堆積する。このシリコン窒化膜は、ゲート電極２８の側壁部分に形成されるサイドウォール絶縁膜となる膜である。シリコン窒化膜の代わりに、シリコン酸化膜、窒化ホウ素膜、又はこれらの膜を組み合わせて用いてもよい。   Next, a silicon nitride film having a thickness of about 100 nm, for example, 50 nm is deposited on the entire surface by, eg, CVD. This silicon nitride film is a film to be a side wall insulating film formed on the side wall portion of the gate electrode 28. Instead of the silicon nitride film, a silicon oxide film, a boron nitride film, or a combination of these films may be used.

次いで、ドライエッチングにより、シリコン窒化膜をエッチバックし、ゲート電極２８の側壁部分に、シリコン窒化膜のサイドウォール絶縁膜３２を形成する（図８（ａ））。   Next, the silicon nitride film is etched back by dry etching to form a side wall insulating film 32 of the silicon nitride film on the side wall portion of the gate electrode 28 (FIG. 8A).

次いで、ゲート電極２８及びサイドウォール絶縁膜３２をマスクとしてイオン注入を行い、ゲート電極２８の両側のシリコン基板１０の表面に、不純物拡散領域３４を形成する。   Next, ion implantation is performed using the gate electrode 28 and the sidewall insulating film 32 as a mask to form impurity diffusion regions 34 on the surface of the silicon substrate 10 on both sides of the gate electrode 28.

Ｎ型ＭＩＳＦＥＴ用の不純物拡散領域３４は、例えば、砒素イオンを、加速エネルギー５ｋｅＶ、ドーズ量５．０×１０１５ｃｍ−２の条件でイオン注入することにより形成する。Ｐ型ＭＩＳＦＥＴ用の不純物拡散領域３４は、例えば、ボロンイオンを、加速エネルギー２ｋｅＶ、ドーズ量３．０×１０１５ｃｍ−２の条件でイオン注入することにより形成する。 The impurity diffusion region 34 for the N-type MISFET is formed, for example, by ion-implanting arsenic ions under conditions of an acceleration energy of 5 keV and a dose amount of 5.0 × 10 15 cm −2 . The impurity diffusion region 34 for the P-type MISFET is formed, for example, by implanting boron ions under conditions of an acceleration energy of 2 keV and a dose of 3.0 × 10 15 cm −2 .

次いで、例えば窒素雰囲気中で、９５０℃〜１０５０℃で０〜３秒間、例えば１０００℃で０秒間（スパイクアニール）を行い、導入した不純物を活性化する。   Next, for example, in nitrogen atmosphere, 950 ° C. to 1050 ° C. is performed for 0 to 3 seconds, for example, 1000 ° C. for 0 second (spike annealing) to activate the introduced impurities.

この熱処理により、不純物拡散領域３０，３４の不純物が活性化し、ソース／ドレイン領域３６が形成される。   By this heat treatment, impurities in the impurity diffusion regions 30 and 34 are activated, and source / drain regions 36 are formed.

また、シリコン膜１８とＴａＯ（ＣＮ）膜２０との間では、
ＴａＯｘ（ＣＮ） ＋ Ｓｉｙ → ＴａＯｘ−ｙＣＮ ＋ ＳｉｙＯｙ
の反応式で表されるシリコンの酸化反応が生じる。この熱処理の過程でポリシリコン膜２４側から窒化チタン膜２２とシリコン膜１８との界面にシリコンが拡散してきた場合にも、上記反応式で表されるシリコンの酸化反応が生じる。この反応が生じるのは、酸素がタンタルと結合するよりもシリコンと結合する方が安定だからである。この反応により、シリコン膜１８はシリコン酸化膜３６に置換され、ハフニウム酸化膜１６とＴａＯ（ＣＮ）膜２０との間のシリコン膜１８は消滅する。 In addition, between the silicon film 18 and the TaO (CN) film 20,
TaO x (CN) + Si y → TaO xy CN + Si y O y
Oxidation reaction of silicon represented by the following reaction formula occurs. Even when silicon diffuses from the polysilicon film 24 side to the interface between the titanium nitride film 22 and the silicon film 18 during this heat treatment, an oxidation reaction of silicon represented by the above reaction formula occurs. This reaction occurs because oxygen is more stable in bonding with silicon than with tantalum. By this reaction, the silicon film 18 is replaced by the silicon oxide film 36, and the silicon film 18 between the hafnium oxide film 16 and the TaO (CN) film 20 disappears.

また、本実施形態による半導体装置の製造方法では、ソース／ドレイン領域３６を形成するための活性化アニールの前に、シリコン膜１８を析出させる熱処理を前もって行っているため、活性化アニールの際にシリコンが析出することはない。   In the semiconductor device manufacturing method according to the present embodiment, since the heat treatment for depositing the silicon film 18 is performed in advance before the activation annealing for forming the source / drain regions 36, the activation annealing is performed. Silicon does not precipitate.

こうして、シリコン酸化膜１４、ハフニウム酸化膜１６、シリコン酸化膜３８、及びＴａＯ（ＣＮ）膜２０の積層膜のゲート絶縁膜４０を形成する（図８（ｂ））。   In this way, the gate insulating film 40 of the laminated film of the silicon oxide film 14, the hafnium oxide film 16, the silicon oxide film 38, and the TaO (CN) film 20 is formed (FIG. 8B).

なお、以後のプロセスにおいてゲート電極２８及びゲート絶縁膜４０の構造は変化しないため、本工程以降を説明する図面では、ゲート電極２８及びゲート絶縁膜４０の積層構造の記載を省略する。   Note that, since the structure of the gate electrode 28 and the gate insulating film 40 does not change in the subsequent processes, the description of the stacked structure of the gate electrode 28 and the gate insulating film 40 is omitted in the drawings that describe this process and thereafter.

次いで、例えば弗酸水溶液を用いたウェットエッチングにより、ゲート電極２８上及びソース／ドレイン領域３６上に形成されている自然酸化膜（図示せず）を除去する。   Next, a natural oxide film (not shown) formed on the gate electrode 28 and the source / drain region 36 is removed by wet etching using, for example, a hydrofluoric acid aqueous solution.

次いで、全面に、例えばスパッタ法により、膜厚５ｎｍ〜２０ｎｍ、例えば９ｎｍのニッケル膜４２を形成する。ニッケル膜４２は、ゲート電極２８上及びソース／ドレイン領域３６上にシリサイド膜を形成するための膜である。ニッケル膜４２には、Ｐｔ、Ｔａ、Ｗ、Ｒｅ、Ｙ、Ｙｂ、Ａｌ、Ｌａ、Ｔｉの郡から選択される少なくとも１種類の元素を添加してもよい。また、ニッケルのほか、シリサイド化する他の金属材料を用いてもよい。   Next, a nickel film 42 having a film thickness of 5 nm to 20 nm, for example, 9 nm is formed on the entire surface by, eg, sputtering. The nickel film 42 is a film for forming a silicide film on the gate electrode 28 and the source / drain region 36. The nickel film 42 may be added with at least one element selected from the group consisting of Pt, Ta, W, Re, Y, Yb, Al, La, and Ti. In addition to nickel, other metal materials that are silicided may be used.

次いで、ニッケル膜４２上に、例えばスパッタ法により、膜厚５ｎｍ〜５０ｎｍ、例えば１０ｎｍの窒化チタン膜４４を形成する（図９（ａ））。窒化チタン膜４４は、ゲート電極２８上及びソース／ドレイン領域３６上にシリサイド膜を形成する際のキャップ膜である。窒化チタン膜４４の代わりに、膜厚５ｎｍ〜５０ｎｍ程度のチタン膜を用いてもよい。   Next, a titanium nitride film 44 having a film thickness of 5 nm to 50 nm, for example, 10 nm is formed on the nickel film 42 by, eg, sputtering (FIG. 9A). The titanium nitride film 44 is a cap film when a silicide film is formed on the gate electrode 28 and the source / drain regions 36. Instead of the titanium nitride film 44, a titanium film having a thickness of about 5 nm to 50 nm may be used.

次いで、窒素雰囲気中で、例えば４５０℃で３０秒間の急速アニール処理を行い、ニッケル膜４２とシリコンとが接触する部分（ゲート電極２８のポリシリコン膜２４上及びソース／ドレイン領域３６上）をシリサイド化し、ＮｉＳｉ膜４６を形成する（図９（ｂ））。なお、シリサイド化のための熱処理には、急速アニール処理の代わりに、炉アニール、又は炉アニールと急速加熱処理とを組み合わせた熱処理を用いてもよい。   Next, a rapid annealing process is performed in a nitrogen atmosphere at, for example, 450 ° C. for 30 seconds to silicide the portions where the nickel film 42 and silicon are in contact (on the polysilicon film 24 and the source / drain regions 36 of the gate electrode 28). Then, a NiSi film 46 is formed (FIG. 9B). Note that as the heat treatment for silicidation, instead of the rapid annealing treatment, furnace annealing or heat treatment that combines furnace annealing and rapid heating treatment may be used.

次いで、例えば硫酸と過酸化水素水との混合液（硫酸：過酸化水素水＝３：１）を用いて化学処理（ＳＰＭ処理）し、キャップ膜としての窒化チタン膜４４と未反応のニッケル膜４２とを選択的に除去する（図９（ｃ））。硫酸と過酸化水素水との混合液の代わりに塩酸と過酸化水素水との混合液を用いてもよい。   Next, for example, a chemical treatment (SPM treatment) is performed using a mixed solution of sulfuric acid and hydrogen peroxide solution (sulfuric acid: hydrogen peroxide solution = 3: 1), and the titanium nitride film 44 serving as a cap film and an unreacted nickel film. 42 is selectively removed (FIG. 9C). Instead of a mixed solution of sulfuric acid and hydrogen peroxide solution, a mixed solution of hydrochloric acid and hydrogen peroxide solution may be used.

次いで、全面に、例えば熱ＣＶＤ法により、例えば４００℃の処理温度で、例えば膜厚５０ｎｍのシリコン窒化膜４８を形成する（図１０（ａ））。シリコン窒化膜４８は、いわゆるデュアルストレスライナーと呼ばれるストレス膜でもよい。   Next, a silicon nitride film 48 of, eg, a 50 nm-thickness is formed on the entire surface by, eg, thermal CVD at a processing temperature of, eg, 400 ° C. (FIG. 10A). The silicon nitride film 48 may be a stress film called a so-called dual stress liner.

次いで、シリコン窒化膜４８上に、例えばプラズマＣＶＤ法により、例えば４００℃の処理温度で、例えば膜厚６００ｎｍのシリコン酸化膜５０を形成する（図１０（ｂ））。   Next, a silicon oxide film 50 of, eg, a 600 nm-thickness is formed on the silicon nitride film 48 by, eg, plasma CVD at a processing temperature of, eg, 400 ° C. (FIG. 10B).

次いで、例えばＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法により、シリコン酸化膜５０の表面を研磨し、平坦化する（図１０（ｃ））。   Next, the surface of the silicon oxide film 50 is polished and planarized by, for example, a CMP (Chemical Mechanical Polishing) method (FIG. 10C).

次いで、リソグラフィ及びドライエッチングにより、シリコン酸化膜５０及びシリコン窒化膜４８に、ゲート電極２８上のＮｉＳｉ膜４６に達するコンタクトホール５２と、ソース／ドレイン領域３６上のＮｉＳｉ膜４６に達するコンタクトホール５４とを形成する（図１１（ａ））。このエッチングの際、シリコン窒化膜４８がエッチングストッパとして機能し、ゲート電極２８及びソース／ドレイン領域３６の不測のオーバーエッチングを防止することができる。   Next, contact holes 52 reaching the NiSi film 46 on the gate electrode 28 and contact holes 54 reaching the NiSi film 46 on the source / drain regions 36 are formed in the silicon oxide film 50 and the silicon nitride film 48 by lithography and dry etching. Is formed (FIG. 11A). During this etching, the silicon nitride film 48 functions as an etching stopper, and unexpected over-etching of the gate electrode 28 and the source / drain region 36 can be prevented.

次いで、全面に、例えばＣＶＤ法により、例えば膜厚１０ｎｍのＴｉと、例えば膜厚１０ｎｍのＴｉＮとを堆積し、シリコン酸化膜５０上及びコンタクトホール５２，５４の内壁にＴｉＮ／Ｔｉ構造の下地膜５６を形成する。   Next, Ti having a thickness of, for example, 10 nm and TiN having a thickness of, for example, 10 nm are deposited on the entire surface by, eg, CVD, and a base film having a TiN / Ti structure is formed on the silicon oxide film 50 and the inner walls of the contact holes 52 and 54. 56 is formed.

次いで、下地膜５６上に、例えばＣＶＤ法により、例えば膜厚３００ｎｍのＷ膜５８を形成する（図１１（ｂ））。これにより、下地膜５６が形成されたコンタクトホール５２，５４内は、Ｗ膜５８によって充填される。   Next, a W film 58 of, eg, a 300 nm-thickness is formed on the base film 56 by, eg, CVD (FIG. 11B). As a result, the contact holes 52 and 54 in which the base film 56 is formed are filled with the W film 58.

次いで、シリコン酸化膜５０上のＷ膜５８及び下地膜５６を、例えばＣＭＰ法により研磨して除去し、コンタクトホール５２，５４内に、下地膜５６及びＷ膜５８により形成されたコンタクトプラグ６０を形成する（図１１（ｃ））。   Next, the W film 58 and the base film 56 on the silicon oxide film 50 are removed by polishing, for example, by a CMP method, and the contact plug 60 formed by the base film 56 and the W film 58 is formed in the contact holes 52 and 54. It forms (FIG.11 (c)).

次いで、コンタクトプラグ６０が埋め込まれたシリコン酸化膜５０上に、必要に応じて、所望の層数のメタル配線層やパッシベーション膜等を形成し、本実施形態による半導体装置を完成する（図１２）。図１２では、シリコン酸化膜５０上に、Ｃｕ又はＣｕ合金の配線層６４が埋め込まれた層間絶縁膜６２と、Ｃｕ又はＣｕ合金のビア部６８が埋め込まれた層間絶縁膜６６と、層間絶縁膜６６上に形成されたＡｌ又はＡｌ合金の配線層７０を形成した例を示している。   Next, a desired number of metal wiring layers, passivation films, and the like are formed on the silicon oxide film 50 in which the contact plugs 60 are embedded as necessary, thereby completing the semiconductor device according to the present embodiment (FIG. 12). . In FIG. 12, an interlayer insulating film 62 in which a Cu or Cu alloy wiring layer 64 is embedded on a silicon oxide film 50, an interlayer insulating film 66 in which a via portion 68 of Cu or Cu alloy is embedded, and an interlayer insulating film An example in which a wiring layer 70 of Al or Al alloy formed on 66 is formed is shown.

図１６は及び図１７は、ＭＩＳＦＥＴのゲート長（Ｌｓｅｍ）と閾値電圧（Ｖｔｈ）との関係を示すグラフである。図１６がＰ型ＭＩＳＦＥＴの場合であり、図１７がＮ型ＭＩＳＦＥＴの場合である。横軸は、測長ＳＥＭにより測定したゲート長である。   16 and 17 are graphs showing the relationship between the gate length (Lsem) of the MISFET and the threshold voltage (Vth). FIG. 16 shows a case of a P-type MISFET, and FIG. 17 shows a case of an N-type MISFET. The horizontal axis is the gate length measured by the length measurement SEM.

各図において、●印は、上述の本実施形態の製造方法により製造したＭＩＳＦＥＴの場合である。■印は、ＴａＯ（ＣＮ）膜の代わりにＡｌＯｘ膜を用いるほかは、上述の本実施形態による製造方法と同様の方法により製造したＭＩＳＦＥＴの場合である。◆印は、ＴａＯ（ＣＮ）膜を形成していないほかは、上述の本実施形態による製造方法と同様の方法により製造したＭＩＳＦＥＴの場合である。ゲート電極のメタルゲート膜は、Ｎ型ＭＩＳＦＥＴ及びＰ型ＭＩＳＦＥＴともに、窒化チタン膜とした。   In each figure, the mark ● represents the case of the MISFET manufactured by the manufacturing method of the above-described embodiment. (2) shows the case of a MISFET manufactured by a method similar to the manufacturing method according to the above-described embodiment except that an AlOx film is used instead of the TaO (CN) film. The asterisk indicates the case of the MISFET manufactured by the same method as the manufacturing method according to the above-described embodiment except that the TaO (CN) film is not formed. The metal gate film of the gate electrode was a titanium nitride film for both the N-type MISFET and the P-type MISFET.

Ｐ型ＭＩＳＦＥＴでは、図１６に示すように、ＴａＯ（ＣＮ）膜の代わりにＡｌＯｘ膜を用いた試料（■印）及びＴａＯ（ＣＮ）膜を形成していない試料（◆印）では、ゲート長Ｌｓｅｍが１２０ｎｍの点における閾値電圧Ｖｔｈは、−０．４５Ｖ程度であった。   In the P-type MISFET, as shown in FIG. 16, in the sample using the AlOx film instead of the TaO (CN) film (marked with ■) and the sample not formed with the TaO (CN) film (marked with ♦), the gate length The threshold voltage Vth at the point where Lsem was 120 nm was about −0.45V.

また、Ｎ型ＭＩＳＦＥＴでは、図１７に示すように、ＴａＯ（ＣＮ）膜の代わりにＡｌＯｘ膜を用いた試料（■印）及びＴａＯ（ＣＮ）膜を形成していない試料（◆印）では、ゲート長Ｌｓｅｍが１２０ｎｍの点における閾値電圧Ｖｔｈは、０．４Ｖ程度であった。   Further, in the N-type MISFET, as shown in FIG. 17, in the sample using the AlOx film instead of the TaO (CN) film (■ mark) and the sample not forming the TaO (CN) film (♦ mark), The threshold voltage Vth at the point where the gate length Lsem is 120 nm was about 0.4V.

これらのことから、ＴａＯ（ＣＮ）膜の代わりにＡｌＯｘ膜を用いた試料（■印）及びＴａＯ（ＣＮ）膜を形成していない試料（◆印）では、Ｐ型ＭＩＳＦＥＴ用のメタルゲート膜として形成した窒化チタン膜２２による恩恵が得られていないことが判る。これは、ＨｆＯ膜上に析出したシリコン膜が残存しているためであると考えられる。   For these reasons, the sample using the AlOx film instead of the TaO (CN) film (marked with ■) and the sample without the TaO (CN) film formed with the mark (♦) are used as metal gate films for P-type MISFETs. It can be seen that the benefit of the formed titanium nitride film 22 is not obtained. This is presumably because the deposited silicon film remains on the HfO film.

ＴａＯ（ＣＮ）膜の代わりにＡｌＯｘ膜を用いた試料（■印）において、ＴａＯ（ＣＮ）膜を形成していない試料（◆印）と相違点が見られないのは、前述のように、ＡｌＯｘがシリコンに対して酸化作用をもつ元素を含有していないためである。   In the sample using the AlOx film instead of the TaO (CN) film (marked with ■), the difference from the sample without the TaO (CN) film (marked with ◆) is not seen as described above. This is because AlOx does not contain an element having an oxidizing action on silicon.

これに対し、本実施形態の製造方法により製造した試料（●印）では、ゲート長Ｌｓｅｍが１２０ｎｍの点におけるＰ型ＭＩＳＦＥＴの閾値電圧Ｖｔｈは、−０．３Ｖ程度であった。また、ゲート長Ｌｓｅｍが１２０ｎｍの点におけるＮ型ＭＩＳＦＥＴの閾値電圧Ｖｔｈは、＋０．５５Ｖ程度であった。   On the other hand, in the sample manufactured by the manufacturing method of the present embodiment (● mark), the threshold voltage Vth of the P-type MISFET at the point where the gate length Lsem is 120 nm is about −0.3V. Further, the threshold voltage Vth of the N-type MISFET at the point where the gate length Lsem is 120 nm is about + 0.55V.

これらのことから、本実施形態の製造方法により製造したＭＩＳＦＥＴは、Ｐ型ＭＩＳＦＥＴがより浅い（絶対値の低い）閾値電圧Ｖｔｈを有することが判る。これは、シリコンのミッドギャップよりも大きい仕事関数を有する窒化チタン膜によって、ＭＩＳＦＥＴの閾値電圧Ｖｔｈが制御できたことを示している。Ｎ型ＭＩＳＦＥＴでは、より深い（絶対値の大きい）閾値電圧Ｖｔｈとなっているが、これはＰ型用のメタルゲート材料を用いているためである。Ｎ型ＭＩＳＦＥＴにおいても、Ｐ型ＭＩＳＦＥＴと同様の効果により閾値電圧を制御できることが判った。   From these facts, it can be seen that the MISFET manufactured by the manufacturing method of the present embodiment has a shallower (lower absolute value) threshold voltage Vth than the P-type MISFET. This indicates that the threshold voltage Vth of the MISFET can be controlled by the titanium nitride film having a work function larger than the mid gap of silicon. The N-type MISFET has a deeper (larger absolute value) threshold voltage Vth because a P-type metal gate material is used. It has been found that the threshold voltage can also be controlled in the N-type MISFET by the same effect as the P-type MISFET.

図１８は、Ｐ型ＭＩＳＦＥＴのＣ−Ｖ測定結果を示すグラフである。横軸がゲート電圧Ｖｇであり、縦軸がＭＩＳキャパシタの容量Ｃである。図中、●印は、上述の本実施形態の製造方法により製造したＭＩＳＦＥＴの場合である。◆印は、ＴａＯ（ＣＮ）膜を形成していないほかは、上述の本実施形態による製造方法と同様の方法により製造したＭＩＳＦＥＴの場合である。   FIG. 18 is a graph showing a CV measurement result of a P-type MISFET. The horizontal axis is the gate voltage Vg, and the vertical axis is the capacitance C of the MIS capacitor. In the figure, the ● marks indicate the case of the MISFET manufactured by the manufacturing method of the present embodiment described above. The asterisk indicates the case of the MISFET manufactured by the same method as the manufacturing method according to the above-described embodiment except that the TaO (CN) film is not formed.

図１８に示すように、本実施形態の製造方法により製造した試料（●印）では、ＴａＯ（ＣＮ）膜を形成していない試料（◆印）と比較して、容量値が減少している。これは、析出したシリコンを酸化するために形成したＴａＯ（ＣＮ）膜が、絶縁膜としてゲート絶縁膜４０内に残存していることを示している。   As shown in FIG. 18, in the sample (● mark) manufactured by the manufacturing method of the present embodiment, the capacitance value is reduced as compared to the sample (♦ mark) in which no TaO (CN) film is formed. . This indicates that the TaO (CN) film formed for oxidizing the deposited silicon remains in the gate insulating film 40 as an insulating film.

ただし、図１８の結果からも明らかなように、ＴａＯ（ＣＮ）膜を厚くしすぎると実効酸化膜膜厚が増加して好ましくないため、半導体装置の商品価値を保つには、膜厚は１ｎｍ以下とすることが望ましい。   However, as is apparent from the results of FIG. 18, if the TaO (CN) film is too thick, the effective oxide film thickness increases, which is not preferable. Therefore, in order to maintain the commercial value of the semiconductor device, the film thickness is 1 nm. The following is desirable.

このように、本実施形態によれば、ソース／ドレイン領域の活性化アニールよりも前に、熱処理を加えることによって余剰になるシリコンをハフニウム酸化膜上に析出させる熱処理を行うので、ソース／ドレイン領域の活性化アニールの際にゲート絶縁膜とゲート電極との間にシリコンが析出するのを防止することができる。また、析出させたシリコン膜上に、シリコンに対して酸化作用を有する元素を含む酸素含有膜を形成するので、後工程の熱処理により、析出したシリコン膜をシリコン酸化膜に置換することができる。これにより、メタルゲート膜の仕事関数による閾値電圧制御の効果が析出したシリコン膜によって阻害されるのを抑制し、メタルゲート膜とシリコン基板の仕事関数との関係によって閾値電圧を制御することができる。   As described above, according to the present embodiment, the heat treatment for depositing surplus silicon on the hafnium oxide film by performing the heat treatment is performed before the activation annealing of the source / drain regions. In the activation annealing, silicon can be prevented from being deposited between the gate insulating film and the gate electrode. Further, since the oxygen-containing film containing an element having an oxidizing action on silicon is formed on the deposited silicon film, the deposited silicon film can be replaced with the silicon oxide film by a heat treatment in a later step. As a result, the effect of the threshold voltage control by the work function of the metal gate film can be suppressed from being inhibited by the deposited silicon film, and the threshold voltage can be controlled by the relationship between the work function of the metal gate film and the silicon substrate. .

［第２実施形態］
第２実施形態による半導体装置及びその製造方法について図１９乃至図２１を用いて説明する。なお、図４乃至図１２に示す第１実施形態による半導体装置及びその製造方法と同様の構成要素には同一の符号を付し説明を省略し又は簡潔にする。 [Second Embodiment]
The semiconductor device and the manufacturing method thereof according to the second embodiment will be described with reference to FIGS. Components similar to those of the semiconductor device and the manufacturing method thereof according to the first embodiment shown in FIGS. 4 to 12 are denoted by the same reference numerals, and description thereof is omitted or simplified.

図１９は、本実施形態による半導体装置の構造を示す概略断面図である。図２０及び図２１は、本実施形態による半導体装置の製造方法を示す工程断面図である。   FIG. 19 is a schematic cross-sectional view showing the structure of the semiconductor device according to the present embodiment. 20 and 21 are process cross-sectional views illustrating the method for manufacturing the semiconductor device according to the present embodiment.

はじめに、本実施形態による半導体装置の構造について図１９を用いて説明する。   First, the structure of the semiconductor device according to the present embodiment will be explained with reference to FIG.

本実施形態による半導体装置は、図１９に示すように、ゲート絶縁膜４０のハフニウム酸化膜１６とシリコン酸化膜２８との間にＡｌＯｘ膜７２が形成されているほかは、図４に示す第１実施形態による半導体装置と同様である。すなわち、本実施形態による半導体装置では、ゲート絶縁膜４０が、シリコン酸化膜１４と、ハフニウム酸化膜１６と、ＡｌＯｘ膜７２と、シリコン酸化膜３８と、ＴａＯ（ＣＮ）膜２０との積層構造により形成されている。   As shown in FIG. 19, the semiconductor device according to the present embodiment is the same as that shown in FIG. 4 except that an AlOx film 72 is formed between the hafnium oxide film 16 and the silicon oxide film 28 of the gate insulating film 40. This is the same as the semiconductor device according to the embodiment. That is, in the semiconductor device according to the present embodiment, the gate insulating film 40 has a stacked structure of the silicon oxide film 14, the hafnium oxide film 16, the AlOx film 72, the silicon oxide film 38, and the TaO (CN) film 20. Is formed.

ゲート絶縁膜４０のハフニウム酸化膜１６とゲート電極２８の窒化チタン膜２２との間には、ＡｌＯｘ膜７２と、シリコン酸化膜３８と、ＴａＯ（ＣＮ）膜２０とが形成されているが、参考例におけるシリコン膜１８のようなノンドープのシリコンは存在していない。したがって、本実施形態による半導体装置によれば、フェルミレベルピニングの影響を抑制し、窒化チタン膜２２の仕事関数によって閾値電圧を制御することができる。   An AlOx film 72, a silicon oxide film 38, and a TaO (CN) film 20 are formed between the hafnium oxide film 16 of the gate insulating film 40 and the titanium nitride film 22 of the gate electrode 28. There is no non-doped silicon like the silicon film 18 in the example. Therefore, according to the semiconductor device according to the present embodiment, the influence of Fermi level pinning can be suppressed and the threshold voltage can be controlled by the work function of the titanium nitride film 22.

ＡｌＯｘ膜７２は、シリコン酸化膜１４とハフニウム酸化膜１６との界面近傍にダイポールを形成し、ＭＩＳＦＥＴのしきい値電圧を制御するために用いるキャップ膜である。キャップ膜としては、Ｐ型ＭＩＳＦＥＴでは膜厚０．３ｎｍ〜１ｎｍ程度のＡｌＯｘ等を、Ｎ型ＭＩＳＦＥＴでは膜厚０．３ｎｍ〜１ｎｍ程度のＬａＯｘ、ＹＯｘ、ＭｇＯ等を、それぞれ適用することができる。ＡｌＯｘ膜７２等のキャップ膜を形成することにより、ＭＩＳＦＥＴの閾値電圧をより浅くすることができる。   The AlOx film 72 is a cap film used to form a dipole near the interface between the silicon oxide film 14 and the hafnium oxide film 16 and to control the threshold voltage of the MISFET. As the cap film, AlOx or the like having a film thickness of about 0.3 nm to 1 nm can be applied for the P-type MISFET, and LaOx, YOx, MgO or the like having a film thickness of about 0.3 nm to 1 nm can be applied to the N-type MISFET. By forming a cap film such as the AlOx film 72, the threshold voltage of the MISFET can be made shallower.

次に、本実施形態による半導体装置の製造方法について図２０及び図２１を用いて説明する。   Next, the method for fabricating the semiconductor device according to the present embodiment will be explained with reference to FIGS.

まず、図５（ａ）乃至図５（ｃ）に示す第１実施形態による半導体装置の製造方法と同様にして、シリコン基板１０上に、素子分離膜１２、シリコン酸化膜１４、及びハフニウム酸化膜１６を形成する（図２０（ａ））。   First, in the same manner as the semiconductor device manufacturing method according to the first embodiment shown in FIGS. 5A to 5C, the element isolation film 12, the silicon oxide film 14, and the hafnium oxide film are formed on the silicon substrate 10. 16 is formed (FIG. 20A).

次いで、ハフニウム酸化膜１６上に、例えばＰＶＤ法により、膜厚０．３ｎｍ〜１ｎｍ、例えば０．５ｎｍのＡｌＯｘ膜７２を形成する（図２０（ｂ））。ＡｌＯｘ膜７２は、ＰＶＤ法のほか、熱ＣＶＤ法、ＡＬＤ法等により形成してもよい。Ｎ型ＭＩＳＦＥＴ形成領域には、ＡｌＯｘ膜の代わりに膜厚０．３ｎｍ〜１ｎｍ程度のＬａＯｘ、ＹＯｘ、ＭｇＯ等を形成するようにしてもよい。   Next, an AlOx film 72 having a film thickness of 0.3 nm to 1 nm, for example, 0.5 nm is formed on the hafnium oxide film 16 by, eg, PVD method (FIG. 20B). The AlOx film 72 may be formed by a thermal CVD method, an ALD method, or the like in addition to the PVD method. In the N-type MISFET formation region, LaOx, YOx, MgO or the like having a film thickness of about 0.3 nm to 1 nm may be formed instead of the AlOx film.

次いで、７５０℃〜１１００℃、例えば１０５０℃の熱処理を５秒間行い、ＡｌＯｘ膜７２中のアルミニウムを、シリコン酸化膜１４とハフニウム酸化膜１６との界面に拡散させる。シリコン酸化膜１４とハフニウム酸化膜１６との界面に拡散したアルミニウムは、ダイポールを形成し、ＭＩＳＦＥＴの閾値電圧制御用に用いることができる。   Next, heat treatment at 750 ° C. to 1100 ° C., for example, 1050 ° C. is performed for 5 seconds to diffuse the aluminum in the AlOx film 72 to the interface between the silicon oxide film 14 and the hafnium oxide film 16. Aluminum diffused at the interface between the silicon oxide film 14 and the hafnium oxide film 16 forms a dipole and can be used for threshold voltage control of the MISFET.

この熱処理に伴い、ＡｌＯｘ膜７２の表面には、シリコン膜１８が析出する（図２０（ｃ））。ソース／ドレイン領域を形成する際の活性化アニールのような高温の熱処理を行うことにより、ハフニウム酸化膜１６膜中の酸素欠損がシリコン酸化膜１４中の酸素を取り込んでより安定な状態になろうとする。この結果、シリコン酸化膜１４中の酸素がハフニウム酸化膜１６中に拡散し、シリコン酸化膜１４中のシリコンの組成は、化学量論的組成よりも過剰となる。そして、この過剰となったシリコンがハフニウム酸化膜１６と窒化チタン膜２２との界面に析出し、シリコン膜１８が形成される。   With this heat treatment, the silicon film 18 is deposited on the surface of the AlOx film 72 (FIG. 20C). By performing a high-temperature heat treatment such as activation annealing when forming the source / drain regions, the oxygen vacancies in the hafnium oxide film 16 take in oxygen in the silicon oxide film 14 and become a more stable state. To do. As a result, oxygen in the silicon oxide film 14 diffuses into the hafnium oxide film 16, and the composition of silicon in the silicon oxide film 14 becomes excessive compared to the stoichiometric composition. The excess silicon is deposited at the interface between the hafnium oxide film 16 and the titanium nitride film 22 to form a silicon film 18.

シリコン膜１８を析出させる熱処理を、ソース／ドレイン領域を形成する際の活性化アニールよりも前に予め行っておくことにより、活性化アニールの際にシリコンが析出することを抑制することができる。   By preliminarily performing the heat treatment for depositing the silicon film 18 before the activation annealing for forming the source / drain regions, it is possible to suppress the deposition of silicon during the activation annealing.

次いで、シリコン膜１８上に、図６（ｂ）乃至図７（ａ）に示す第１実施形態による半導体装置の製造方法と同様にして、ＴａＯ（ＣＮ）膜２０、窒化チタン膜２２、ポリシリコン膜２４及びシリコン窒化膜２６を形成する（図２１（ａ））。   Next, a TaO (CN) film 20, a titanium nitride film 22, polysilicon, and the like are formed on the silicon film 18 in the same manner as the semiconductor device manufacturing method according to the first embodiment shown in FIGS. 6B to 7A. A film 24 and a silicon nitride film 26 are formed (FIG. 21A).

次いで、図７（ｂ）乃至図１２に示す第１実施形態による半導体装置の製造方法と同様にして、本実施形態による半導体装置を完成する。   Next, the semiconductor device according to the present embodiment is completed in the same manner as in the method for manufacturing the semiconductor device according to the first embodiment shown in FIGS.

この際、図８（ｂ）に示す工程では、シリコン膜１８がシリコン酸化膜３６に置換され、ＡｌＯｘ膜７２とＴａＯ（ＣＮ）膜２０との間のシリコン膜１８は消滅する。これにより、シリコン酸化膜１４、ハフニウム酸化膜１６、ＡｌＯｘ膜７２、シリコン酸化膜３８、及びＴａＯ（ＣＮ）膜２０の積層膜のゲート絶縁膜４０が形成される（図２１（ｂ））。   At this time, in the step shown in FIG. 8B, the silicon film 18 is replaced with the silicon oxide film 36, and the silicon film 18 between the AlOx film 72 and the TaO (CN) film 20 disappears. As a result, a gate insulating film 40 of a stacked film of the silicon oxide film 14, the hafnium oxide film 16, the AlOx film 72, the silicon oxide film 38, and the TaO (CN) film 20 is formed (FIG. 21B).

このように、本実施形態によれば、ソース／ドレイン領域の活性化アニールよりも前に、熱処理を加えることによって余剰になるシリコンをハフニウム酸化膜上に析出させる熱処理を行うので、ソース／ドレイン領域の活性化アニールの際にゲート絶縁膜とゲート電極との間にシリコンが析出するのを防止することができる。また、析出させたシリコン膜上に、シリコンに対して酸化作用を有する元素を含む酸素含有膜を形成するので、後工程の熱処理により、析出したシリコン膜をシリコン酸化膜に置換することができる。これにより、メタルゲート膜の仕事関数による閾値電圧制御の効果が析出したシリコン膜によって阻害されるのを抑制し、メタルゲート膜とシリコン基板の仕事関数との関係によって閾値電圧を制御することができる。   As described above, according to the present embodiment, the heat treatment for depositing surplus silicon on the hafnium oxide film by performing the heat treatment is performed before the activation annealing of the source / drain regions. In the activation annealing, silicon can be prevented from being deposited between the gate insulating film and the gate electrode. Further, since the oxygen-containing film containing an element having an oxidizing action on silicon is formed on the deposited silicon film, the deposited silicon film can be replaced with the silicon oxide film by a heat treatment in a later step. As a result, the effect of the threshold voltage control by the work function of the metal gate film can be suppressed from being inhibited by the deposited silicon film, and the threshold voltage can be controlled by the relationship between the work function of the metal gate film and the silicon substrate. .

また、ハフニウム酸化膜上に、ハフニウム膜中にダイポールを形成してＭＩＳＦＥＴのしきい値電圧を制御しうるキャップ膜を形成することにより、ＭＩＳＦＥＴの閾値電圧をより浅くすることができる。   Further, by forming a cap film capable of controlling the threshold voltage of the MISFET by forming a dipole in the hafnium film on the hafnium oxide film, the threshold voltage of the MISFET can be made shallower.

［第３実施形態］
第３実施形態による半導体装置及びその製造方法について図２２乃至図２４を用いて説明する。なお、図４乃至図２１に示す第１及び第２実施形態による半導体装置及びその製造方法と同様の構成要素には同一の符号を付し説明を省略し又は簡潔にする。 [Third Embodiment]
The semiconductor device and the manufacturing method thereof according to the third embodiment will be described with reference to FIGS. The same components as those of the semiconductor device and the manufacturing method thereof according to the first and second embodiments shown in FIGS. 4 to 21 are denoted by the same reference numerals, and description thereof is omitted or simplified.

図２２は、本実施形態による半導体装置の構造を示す概略断面図である。図２３及び図２４は、本実施形態による半導体装置の製造方法を示す工程断面図である。   FIG. 22 is a schematic cross-sectional view showing the structure of the semiconductor device according to the present embodiment. 23 and 24 are process cross-sectional views illustrating the method for fabricating the semiconductor device according to the present embodiment.

はじめに、本実施形態による半導体装置の構造について図２２を用いて説明する。   First, the structure of the semiconductor device according to the present embodiment will be explained with reference to FIG.

本実施形態による半導体装置は、図２２に示すように、シリコン酸化膜３８と窒化チタン膜２２との間にＴａＯ（ＣＮ）膜２０が形成されていないほかは、図１９に示す第２実施形態による半導体装置と同様である。すなわち、本実施形態による半導体装置では、ゲート絶縁膜４０が、シリコン酸化膜１４と、ハフニウム酸化膜１６と、ＡｌＯｘ膜７２と、シリコン酸化膜３８との積層構造により形成されている。   The semiconductor device according to the present embodiment is the same as the second embodiment shown in FIG. 19 except that the TaO (CN) film 20 is not formed between the silicon oxide film 38 and the titanium nitride film 22 as shown in FIG. It is the same as that of the semiconductor device by. That is, in the semiconductor device according to the present embodiment, the gate insulating film 40 is formed by a laminated structure of the silicon oxide film 14, the hafnium oxide film 16, the AlOx film 72, and the silicon oxide film 38.

ゲート絶縁膜４０のハフニウム酸化膜１６とゲート電極２８の窒化チタン膜２２との間には、ＡｌＯｘ膜７２とシリコン酸化膜３８とが形成されているが、参考例におけるシリコン膜１８のようなノンドープのシリコンは存在していない。したがって、本実施形態による半導体装置によれば、フェルミレベルピニングの影響を抑制し、窒化チタン膜２２の仕事関数によって閾値電圧を制御することができる。   An AlOx film 72 and a silicon oxide film 38 are formed between the hafnium oxide film 16 of the gate insulating film 40 and the titanium nitride film 22 of the gate electrode 28, but are not doped like the silicon film 18 in the reference example. No silicon exists. Therefore, according to the semiconductor device according to the present embodiment, the influence of Fermi level pinning can be suppressed and the threshold voltage can be controlled by the work function of the titanium nitride film 22.

次に、本実施形態による半導体装置の製造方法について図２３及び図２４を用いて説明する。   Next, the method for fabricating the semiconductor device according to the present embodiment will be explained with reference to FIGS.

まず、第１実施形態及び第２実施形態による半導体装置の製造方法と同様にして、シリコン基板１０上に、素子分離膜１２、シリコン酸化膜１４、ハフニウム酸化膜１６、及びＡｌＯｘ膜７２を形成する（図２３（ａ））。   First, the element isolation film 12, the silicon oxide film 14, the hafnium oxide film 16, and the AlOx film 72 are formed on the silicon substrate 10 in the same manner as in the semiconductor device manufacturing method according to the first and second embodiments. (FIG. 23 (a)).

次いで、７５０℃〜１１００℃、例えば１０５０℃の熱処理を５秒間行い、ＡｌＯｘ膜７２中のアルミニウムを、シリコン酸化膜１４とハフニウム酸化膜１６との界面に拡散させる。シリコン酸化膜１４とハフニウム酸化膜１６との界面に拡散したアルミニウムは、ダイポールを形成し、ＭＩＳＦＥＴの閾値電圧制御用に用いることができる。   Next, heat treatment at 750 ° C. to 1100 ° C., for example, 1050 ° C. is performed for 5 seconds to diffuse the aluminum in the AlOx film 72 to the interface between the silicon oxide film 14 and the hafnium oxide film 16. Aluminum diffused at the interface between the silicon oxide film 14 and the hafnium oxide film 16 forms a dipole and can be used for threshold voltage control of the MISFET.

この熱処理に伴い、ＡｌＯｘ膜７２の表面には、シリコン膜１８が析出する（図２３（ｂ））。ソース／ドレイン領域を形成する際の活性化アニールのような高温の熱処理を行うことにより、ハフニウム酸化膜１６膜中の酸素欠損がシリコン酸化膜１４中の酸素を取り込んでより安定な状態になろうとする。この結果、シリコン酸化膜１４中の酸素がハフニウム酸化膜１６中に拡散し、シリコン酸化膜１４中のシリコンの組成は、化学量論的組成よりも過剰となる。そして、この過剰となったシリコンがハフニウム酸化膜１６と窒化チタン膜２２との界面に析出し、シリコン膜１８が形成される。   With this heat treatment, the silicon film 18 is deposited on the surface of the AlOx film 72 (FIG. 23B). By performing a high-temperature heat treatment such as activation annealing when forming the source / drain regions, the oxygen vacancies in the hafnium oxide film 16 take in oxygen in the silicon oxide film 14 and become a more stable state. To do. As a result, oxygen in the silicon oxide film 14 diffuses into the hafnium oxide film 16, and the composition of silicon in the silicon oxide film 14 becomes excessive compared to the stoichiometric composition. The excess silicon is deposited at the interface between the hafnium oxide film 16 and the titanium nitride film 22 to form a silicon film 18.

次いで、酸素を含む雰囲気中で、３００℃〜５００℃、例えば４００℃の温度で３０分間の熱処理を行い、シリコン膜１８を酸化してシリコン酸化膜３８に置換する（図２３（ｃ））。ここで、酸化温度を３００℃以上としているのは、３００℃未満ではシリコンを酸化するためのエネルギーが足りないからである。酸化温度を５００℃以下としているのは、５００℃よりも高い温度で酸化すると、シリコン基板１０のシリコンまでもが酸化され、シリコン酸化膜３８の膜厚が増加してしまうからである。   Next, heat treatment is performed in an atmosphere containing oxygen at a temperature of 300 ° C. to 500 ° C., for example, 400 ° C. for 30 minutes to oxidize the silicon film 18 and replace it with the silicon oxide film 38 (FIG. 23C). Here, the reason why the oxidation temperature is set to 300 ° C. or more is that if it is less than 300 ° C., there is insufficient energy for oxidizing silicon. The reason why the oxidation temperature is set to 500 ° C. or lower is that if the oxidation is performed at a temperature higher than 500 ° C., even silicon of the silicon substrate 10 is oxidized, and the thickness of the silicon oxide film 38 increases.

次いで、シリコン膜１８上に、図６（ｃ）乃至図７（ａ）に示す第１実施形態による半導体装置の製造方法と同様にして、窒化チタン膜２２、ポリシリコン膜２４及びシリコン窒化膜２６を形成する（図２４（ａ））。   Next, the titanium nitride film 22, the polysilicon film 24, and the silicon nitride film 26 are formed on the silicon film 18 in the same manner as the semiconductor device manufacturing method according to the first embodiment shown in FIGS. 6C to 7A. (FIG. 24A).

次いで、図７（ｂ）乃至図１２に示す第１実施形態による半導体装置の製造方法と同様にして、本実施形態による半導体装置を完成する。   Next, the semiconductor device according to the present embodiment is completed in the same manner as in the method for manufacturing the semiconductor device according to the first embodiment shown in FIGS.

この際、図２３（ｂ）に示す工程においてシリコン膜１８を析出させる熱処理を前もって行っているため、図８（ｂ）に示す活性化アニール工程では、シリコン膜が再び析出することはない。これにより、シリコン酸化膜１４、ハフニウム酸化膜１６、ＡｌＯｘ膜７２、及びシリコン酸化膜３８の積層膜のゲート絶縁膜４０が形成される（図２４（ｂ））。   At this time, since the heat treatment for precipitating the silicon film 18 is performed in advance in the step shown in FIG. 23B, the silicon film is not precipitated again in the activation annealing step shown in FIG. As a result, the gate insulating film 40 of the laminated film of the silicon oxide film 14, the hafnium oxide film 16, the AlOx film 72, and the silicon oxide film 38 is formed (FIG. 24B).

このように、本実施形態によれば、ソース／ドレイン領域の活性化アニールよりも前に、熱処理を加えることによって余剰になるシリコンをハフニウム酸化膜上に析出させる熱処理を行うので、ソース／ドレイン領域の活性化アニールの際にゲート絶縁膜とゲート電極との間にシリコンが析出するのを防止することができる。また、析出させたシリコン膜を、メタルゲート膜の形成前にシリコン酸化膜に置換するので、メタルゲート膜の仕事関数による閾値電圧制御の効果が析出したシリコン膜によって阻害されるのを抑制し、メタルゲート膜とシリコン基板の仕事関数との関係によって閾値電圧を制御することができる。   As described above, according to the present embodiment, the heat treatment for depositing surplus silicon on the hafnium oxide film by performing the heat treatment is performed before the activation annealing of the source / drain regions. In the activation annealing, silicon can be prevented from being deposited between the gate insulating film and the gate electrode. Moreover, since the deposited silicon film is replaced with a silicon oxide film before the formation of the metal gate film, the effect of the threshold voltage control by the work function of the metal gate film is suppressed from being inhibited by the deposited silicon film, The threshold voltage can be controlled by the relationship between the metal gate film and the work function of the silicon substrate.

［第４実施形態］
第４実施形態による半導体装置及びその製造方法について図２５乃至図２７を用いて説明する。なお、図４乃至図２４に示す第１乃至第３実施形態による半導体装置及びその製造方法と同様の構成要素には同一の符号を付し説明を省略し又は簡潔にする。 [Fourth Embodiment]
The semiconductor device and the manufacturing method thereof according to the fourth embodiment will be described with reference to FIGS. The same components as those of the semiconductor device and the manufacturing method thereof according to the first to third embodiments shown in FIGS. 4 to 24 are denoted by the same reference numerals, and description thereof is omitted or simplified.

図２５は、本実施形態による半導体装置の構造を示す概略断面図である。図２６及び図２７は、本実施形態による半導体装置の製造方法を示す工程断面図である。   FIG. 25 is a schematic cross-sectional view showing the structure of the semiconductor device according to the present embodiment. 26 and 27 are process cross-sectional views illustrating the method for fabricating the semiconductor device according to the present embodiment.

はじめに、本実施形態による半導体装置の構造について図２５を用いて説明する。   First, the structure of the semiconductor device according to the present embodiment will be explained with reference to FIG.

本実施形態による半導体装置は、図２５に示すように、ハフニウム酸化膜１６と窒化チタン膜２２との間にＡｌＯｘ膜７２及びシリコン酸化膜３８が形成されていないほかは、図２２に示す第３実施形態による半導体装置と同様である。すなわち、本実施形態による半導体装置では、ゲート絶縁膜４０が、シリコン酸化膜１４と、ハフニウム酸化膜１６との積層構造により形成されている。   The semiconductor device according to the present embodiment is the same as the third embodiment shown in FIG. 22 except that the AlOx film 72 and the silicon oxide film 38 are not formed between the hafnium oxide film 16 and the titanium nitride film 22 as shown in FIG. This is the same as the semiconductor device according to the embodiment. That is, in the semiconductor device according to the present embodiment, the gate insulating film 40 is formed by a laminated structure of the silicon oxide film 14 and the hafnium oxide film 16.

ゲート絶縁膜４０のハフニウム酸化膜１６とゲート電極２８の窒化チタン膜２２との間には、参考例におけるシリコン膜１８のようなノンドープのシリコンは存在していない。したがって、本実施形態による半導体装置によれば、フェルミレベルピニングの影響を抑制し、窒化チタン膜２２の仕事関数によって閾値電圧を制御することができる。   There is no non-doped silicon like the silicon film 18 in the reference example between the hafnium oxide film 16 of the gate insulating film 40 and the titanium nitride film 22 of the gate electrode 28. Therefore, according to the semiconductor device according to the present embodiment, the influence of Fermi level pinning can be suppressed and the threshold voltage can be controlled by the work function of the titanium nitride film 22.

次に、本実施形態による半導体装置の製造方法について図２６及び図２７を用いて説明する。   Next, the method for fabricating the semiconductor device according to the present embodiment will be explained with reference to FIGS.

まず、第１実施形態による半導体装置の製造方法と同様にして、シリコン基板１０上に、素子分離膜１２、シリコン酸化膜１４、及びハフニウム酸化膜１６を形成する。   First, the element isolation film 12, the silicon oxide film 14, and the hafnium oxide film 16 are formed on the silicon substrate 10 in the same manner as in the semiconductor device manufacturing method according to the first embodiment.

次いで、ハフニウム酸化膜１６上に、例えばＰＶＤ法により、膜厚０．３ｎｍ〜５ｎｍ、例えば０．５ｎｍのＡｌＯｘ膜７２を形成する。Ｎ型ＭＩＳＦＥＴ形成領域には、ＡｌＯｘ膜の代わりに膜厚０．３ｎｍ〜１ｎｍ程度のＬａＯｘ、ＹＯｘ、ＭｇＯ等を形成するようにしてもよい。   Next, an AlOx film 72 having a film thickness of 0.3 nm to 5 nm, for example, 0.5 nm is formed on the hafnium oxide film 16 by, for example, the PVD method. In the N-type MISFET formation region, LaOx, YOx, MgO or the like having a film thickness of about 0.3 nm to 1 nm may be formed instead of the AlOx film.

次いで、７５０℃〜１１００℃、例えば１０５０℃の熱処理を５秒間行い、ＡｌＯｘ膜７２中のアルミニウムを、シリコン酸化膜１４とハフニウム酸化膜１６との界面に拡散させる。シリコン酸化膜１４とハフニウム酸化膜１６との界面に拡散したアルミニウムは、ダイポールを形成し、ＭＩＳＦＥＴの閾値電圧制御用に用いることができる。   Next, heat treatment at 750 ° C. to 1100 ° C., for example, 1050 ° C. is performed for 5 seconds to diffuse the aluminum in the AlOx film 72 to the interface between the silicon oxide film 14 and the hafnium oxide film 16. Aluminum diffused at the interface between the silicon oxide film 14 and the hafnium oxide film 16 forms a dipole and can be used for threshold voltage control of the MISFET.

この熱処理に伴い、ＡｌＯｘ膜７２の表面には、シリコン膜１８が析出する（図２６（ａ））。ソース／ドレイン領域を形成する際の活性化アニールのような高温の熱処理を行うことにより、ハフニウム酸化膜１６膜中の酸素欠損がシリコン酸化膜１４中の酸素を取り込んでより安定な状態になろうとする。この結果、シリコン酸化膜１４中の酸素がハフニウム酸化膜１６中に拡散し、シリコン酸化膜１４中のシリコンの組成は、化学量論的組成よりも過剰となる。そして、この過剰となったシリコンがハフニウム酸化膜１６と窒化チタン膜２２との界面に析出し、シリコン膜１８が形成される。   With this heat treatment, the silicon film 18 is deposited on the surface of the AlOx film 72 (FIG. 26A). By performing a high-temperature heat treatment such as activation annealing when forming the source / drain regions, the oxygen vacancies in the hafnium oxide film 16 take in oxygen in the silicon oxide film 14 and become a more stable state. To do. As a result, oxygen in the silicon oxide film 14 diffuses into the hafnium oxide film 16, and the composition of silicon in the silicon oxide film 14 becomes excessive compared to the stoichiometric composition. The excess silicon is deposited at the interface between the hafnium oxide film 16 and the titanium nitride film 22 to form a silicon film 18.

次いで、酸素を含む雰囲気中で、３００℃〜５００℃、例えば４００℃の温度で３０分間の熱処理を行い、シリコン膜１８を酸化してシリコン酸化膜３８に置換する（図２６（ｂ））。   Next, heat treatment is performed in an atmosphere containing oxygen at a temperature of 300 ° C. to 500 ° C., for example, 400 ° C. for 30 minutes to oxidize the silicon film 18 and replace it with the silicon oxide film 38 (FIG. 26B).

次いで、例えば希弗酸を用いたウェットエッチングにより、シリコン酸化膜３８及びＡｌＯｘ膜７２を除去する（図２６（ｃ））。シリコン酸化膜３８及びＡｌＯｘ膜７２を除去することにより、ゲート絶縁膜の実効酸化膜膜厚を薄くすることができる。   Next, the silicon oxide film 38 and the AlOx film 72 are removed by wet etching using, for example, diluted hydrofluoric acid (FIG. 26C). By removing the silicon oxide film 38 and the AlOx film 72, the effective oxide film thickness of the gate insulating film can be reduced.

シリコン酸化膜３８及びＡｌＯｘ膜７２のエッチングは、エッチング液として例えばＨＦ：Ｈ２Ｏ＝１：１００〜１０００の希弗酸を用い、室温で行うことができる。希弗酸の代わりに、ＮＨ４Ｆ：ＨＦ：Ｈ２Ｏ等のＢＯＥ（Buffered Oxide Etchant）を用いてもよい。この場合、例えば、ＮＨ４Ｆ：ＨＦ：Ｈ２Ｏ＝４０：０．２：５７．４のエッチング液を用いることができる。 Etching of the silicon oxide film 38 and the AlOx film 72 can be performed at room temperature using, for example, dilute hydrofluoric acid of HF: H 2 O = 1: 100 to 1000 as an etchant. Instead of dilute hydrofluoric acid, BOE (Buffered Oxide Etchant) such as NH 4 F: HF: H 2 O may be used. In this case, for example, an etching solution of NH 4 F: HF: H 2 O = 40: 0.2: 57.4 can be used.

シリコン酸化膜３８及びＡｌＯｘ膜７２のエッチングでは、図１５のＲＢＳスペクトルからも判るように、下地のハフニウム酸化膜１６の一部もエッチングされるため、エッチング量は適宜制御することが望ましく、弗酸濃度は可能な限り薄くすることが望ましい。また、本エッチングでは、シリコン酸化膜３８とともにＡｌＯｘ膜７２も除去可能のため、ＡｌＯｘ膜７２によるゲート絶縁膜の実効酸化膜膜厚の増加を防止することができる。これにより、ＡｌＯｘ膜７２は、第１乃至第３実施形態の場合よりも厚く形成することができる。   In the etching of the silicon oxide film 38 and the AlOx film 72, as can be seen from the RBS spectrum of FIG. 15, a part of the underlying hafnium oxide film 16 is also etched. It is desirable to make the concentration as thin as possible. In this etching, since the AlOx film 72 can be removed together with the silicon oxide film 38, an increase in the effective oxide film thickness of the gate insulating film due to the AlOx film 72 can be prevented. Thereby, the AlOx film 72 can be formed thicker than in the case of the first to third embodiments.

次いで、ハフニウム酸化膜１６上に、図６（ｃ）乃至図７（ａ）に示す第１実施形態による半導体装置の製造方法と同様にして、窒化チタン膜２２、ポリシリコン膜２４及びシリコン窒化膜２６を形成する（図２７（ａ））。   Next, a titanium nitride film 22, a polysilicon film 24, and a silicon nitride film are formed on the hafnium oxide film 16 in the same manner as the semiconductor device manufacturing method according to the first embodiment shown in FIGS. 26 is formed (FIG. 27A).

次いで、図７（ｂ）乃至図１２に示す第１実施形態による半導体装置の製造方法と同様にして、本実施形態による半導体装置を完成する。   Next, the semiconductor device according to the present embodiment is completed in the same manner as in the method for manufacturing the semiconductor device according to the first embodiment shown in FIGS.

この際、図２６（ａ）に示す工程においてシリコン膜１８を析出させる熱処理を前もって行っているため、図８（ｂ）に示す活性化アニール工程では、シリコン膜が再び析出することはない。これにより、シリコン酸化膜１４及びハフニウム酸化膜１６の積層膜のゲート絶縁膜４０が形成される（図２７（ｂ））。   At this time, since the heat treatment for precipitating the silicon film 18 is performed in advance in the step shown in FIG. 26A, the silicon film is not precipitated again in the activation annealing step shown in FIG. As a result, the gate insulating film 40 of the laminated film of the silicon oxide film 14 and the hafnium oxide film 16 is formed (FIG. 27B).

このように、本実施形態によれば、ソース／ドレイン領域の活性化アニールよりも前に、熱処理を加えることによって余剰になるシリコンをハフニウム酸化膜上に析出させる熱処理を行うので、ソース／ドレイン領域の活性化アニールの際にゲート絶縁膜とゲート電極との間にシリコンが析出するのを防止することができる。また、析出させたシリコン膜を、メタルゲート膜の形成前にシリコン酸化膜に置換して除去するので、メタルゲート膜の仕事関数による閾値電圧制御の効果が析出したシリコン膜によって阻害されるのを抑制し、メタルゲート膜とシリコン基板の仕事関数との関係によって閾値電圧を制御することができる。   As described above, according to the present embodiment, the heat treatment for depositing surplus silicon on the hafnium oxide film by performing the heat treatment is performed before the activation annealing of the source / drain regions. In the activation annealing, silicon can be prevented from being deposited between the gate insulating film and the gate electrode. In addition, since the deposited silicon film is replaced with a silicon oxide film before the metal gate film is formed, the effect of threshold voltage control by the work function of the metal gate film is inhibited by the deposited silicon film. The threshold voltage can be controlled by the relationship between the metal gate film and the work function of the silicon substrate.

［第５実施形態］
第５実施形態による半導体装置及びその製造方法について図２８乃至図３０を用いて説明する。なお、図４乃至図２７に示す第１乃至第４実施形態による半導体装置及びその製造方法と同様の構成要素には同一の符号を付し説明を省略し又は簡潔にする。 [Fifth Embodiment]
The semiconductor device and the manufacturing method thereof according to the fifth embodiment will be described with reference to FIGS. The same components as those of the semiconductor device and the manufacturing method thereof according to the first to fourth embodiments shown in FIGS. 4 to 27 are denoted by the same reference numerals, and description thereof will be omitted or simplified.

図２８は、本実施形態による半導体装置の構造を示す概略断面図である。図２９及び図３０は、本実施形態による半導体装置の製造方法を示す工程断面図である。   FIG. 28 is a schematic cross-sectional view showing the structure of the semiconductor device according to the present embodiment. 29 and 30 are process cross-sectional views illustrating the method for fabricating the semiconductor device according to the present embodiment.

はじめに、本実施形態による半導体装置の構造について図２８を用いて説明する。   First, the structure of the semiconductor device according to the present embodiment will be explained with reference to FIG.

本実施形態による半導体装置は、図２８に示すように、ＡｌＯｘ膜７２と窒化チタン膜２２との間にシリコン酸化膜３８が形成されていないほかは、図２２に示す第３実施形態による半導体装置と同様である。すなわち、本実施形態による半導体装置では、ゲート絶縁膜４０が、シリコン酸化膜１４と、ハフニウム酸化膜１６と、ＡｌＯｘ膜７２との積層構造により形成されている。   The semiconductor device according to the present embodiment is the same as that shown in FIG. 28 except that the silicon oxide film 38 is not formed between the AlOx film 72 and the titanium nitride film 22, as shown in FIG. It is the same. That is, in the semiconductor device according to the present embodiment, the gate insulating film 40 is formed by a laminated structure of the silicon oxide film 14, the hafnium oxide film 16, and the AlOx film 72.

ゲート絶縁膜４０のハフニウム酸化膜１６とゲート電極２８の窒化チタン膜２２との間には、参考例におけるシリコン膜１８のようなノンドープのシリコンは存在していない。したがって、本実施形態による半導体装置によれば、フェルミレベルピニングの影響を抑制し、窒化チタン膜２２の仕事関数によって閾値電圧を制御することができる。   There is no non-doped silicon like the silicon film 18 in the reference example between the hafnium oxide film 16 of the gate insulating film 40 and the titanium nitride film 22 of the gate electrode 28. Therefore, according to the semiconductor device according to the present embodiment, the influence of Fermi level pinning can be suppressed and the threshold voltage can be controlled by the work function of the titanium nitride film 22.

次に、本実施形態による半導体装置の製造方法について図２９及び図３０を用いて説明する。   Next, the method for fabricating the semiconductor device according to the present embodiment will be explained with reference to FIGS.

まず、第１実施形態による半導体装置の製造方法と同様にして、シリコン基板１０上に、素子分離膜１２、シリコン酸化膜１４、及びハフニウム酸化膜１６を形成する。   First, the element isolation film 12, the silicon oxide film 14, and the hafnium oxide film 16 are formed on the silicon substrate 10 in the same manner as in the semiconductor device manufacturing method according to the first embodiment.

次いで、ハフニウム酸化膜１６上に、例えばＰＶＤ法により、膜厚０．３ｎｍ〜３ｎｍ、例えば０．５ｎｍのＡｌＯｘ膜７２を形成する。Ｎ型ＭＩＳＦＥＴ形成領域には、ＡｌＯｘ膜の代わりに膜厚０．３ｎｍ〜１ｎｍ程度のＬａＯｘ、ＹＯｘ、ＭｇＯ等を形成するようにしてもよい。   Next, an AlOx film 72 having a film thickness of 0.3 nm to 3 nm, for example, 0.5 nm is formed on the hafnium oxide film 16 by, for example, the PVD method. In the N-type MISFET formation region, LaOx, YOx, MgO or the like having a film thickness of about 0.3 nm to 1 nm may be formed instead of the AlOx film.

次いで、７５０℃〜１１００℃、例えば１０５０℃の熱処理を５秒間行い、ＡｌＯｘ膜７２中のアルミニウムを、シリコン酸化膜１４とハフニウム酸化膜１６との界面に拡散させる。シリコン酸化膜１４とハフニウム酸化膜１６との界面に拡散したアルミニウムは、ダイポールを形成し、ＭＩＳＦＥＴの閾値電圧制御用に用いることができる。   Next, heat treatment at 750 ° C. to 1100 ° C., for example, 1050 ° C. is performed for 5 seconds to diffuse the aluminum in the AlOx film 72 to the interface between the silicon oxide film 14 and the hafnium oxide film 16. Aluminum diffused at the interface between the silicon oxide film 14 and the hafnium oxide film 16 forms a dipole and can be used for threshold voltage control of the MISFET.

この熱処理に伴い、ＡｌＯｘ膜７２の表面には、シリコン膜１８が析出する（図２９（ａ））。ソース／ドレイン領域を形成する際の活性化アニールのような高温の熱処理を行うことにより、ハフニウム酸化膜１６膜中の酸素欠損がシリコン酸化膜１４中の酸素を取り込んでより安定な状態になろうとする。この結果、シリコン酸化膜１４中の酸素がハフニウム酸化膜１６中に拡散し、シリコン酸化膜１４中のシリコンの組成は、化学量論的組成よりも過剰となる。そして、この過剰となったシリコンがハフニウム酸化膜１６と窒化チタン膜２２との界面に析出し、シリコン膜１８が形成される。   With this heat treatment, the silicon film 18 is deposited on the surface of the AlOx film 72 (FIG. 29A). By performing a high-temperature heat treatment such as activation annealing when forming the source / drain regions, the oxygen vacancies in the hafnium oxide film 16 take in oxygen in the silicon oxide film 14 and become a more stable state. To do. As a result, oxygen in the silicon oxide film 14 diffuses into the hafnium oxide film 16, and the composition of silicon in the silicon oxide film 14 becomes excessive compared to the stoichiometric composition. The excess silicon is deposited at the interface between the hafnium oxide film 16 and the titanium nitride film 22 to form a silicon film 18.

次いで、例えばアンモニアと過酸化水素水との混合液（ＡＰＭ：アンモニア過水）を用いたウェットエッチングにより、ＡｌＯｘ膜７２上に析出したシリコン膜１８を除去する。（図２９（ｂ））。シリコン膜１８のエッチングは、例えばエッチング液としてＮＨ４ＯＨ：Ｈ２Ｏ２＝１：２：１１０のアンモニア過水を用い、例えば２０℃〜８０℃の温度で行うことができる。 Next, the silicon film 18 deposited on the AlOx film 72 is removed by wet etching using, for example, a mixed liquid of ammonia and hydrogen peroxide (APM: ammonia perwater). (FIG. 29 (b)). Etching of the silicon film 18 can be performed, for example, using ammonia perwater of NH 4 OH: H 2 O 2 = 1: 2: 110 as an etchant at a temperature of 20 ° C. to 80 ° C., for example.

なお、シリコン膜１８のエッチングではＡｌＯｘ膜７２の一部もエッチングされるため、ゲート絶縁膜の実効酸化膜圧を考慮すれば、第１乃至第３実施形態の場合よりもＡｌＯｘ膜７２を若干厚めに形成することができる。   In addition, since part of the AlOx film 72 is etched in the etching of the silicon film 18, the AlOx film 72 is made slightly thicker than in the first to third embodiments in consideration of the effective oxide film pressure of the gate insulating film. Can be formed.

次いで、ＡｌＯｘ膜７２上に、図６（ｃ）乃至図７（ａ）に示す第１実施形態による半導体装置の製造方法と同様にして、窒化チタン膜２２、ポリシリコン膜２４及びシリコン窒化膜２６を形成する（図３０（ａ））。   Next, the titanium nitride film 22, the polysilicon film 24, and the silicon nitride film 26 are formed on the AlOx film 72 in the same manner as the semiconductor device manufacturing method according to the first embodiment shown in FIGS. 6C to 7A. Is formed (FIG. 30A).

次いで、図７（ｂ）乃至図１２に示す第１実施形態による半導体装置の製造方法と同様にして、本実施形態による半導体装置を完成する。   Next, the semiconductor device according to the present embodiment is completed in the same manner as in the method for manufacturing the semiconductor device according to the first embodiment shown in FIGS.

この際、図２９（ａ）に示す工程においてシリコン膜１８を析出させる熱処理を前もって行っているため、図８（ｂ）に示す活性化アニール工程では、シリコン膜が再び析出することはない。これにより、シリコン酸化膜１４、ハフニウム酸化膜１６、及びＡｌＯｘ膜７２の積層膜のゲート絶縁膜４０が形成される（図３０（ｂ））。   At this time, since the heat treatment for precipitating the silicon film 18 is performed in advance in the step shown in FIG. 29A, the silicon film is not precipitated again in the activation annealing step shown in FIG. As a result, a gate insulating film 40 of a laminated film of the silicon oxide film 14, the hafnium oxide film 16, and the AlOx film 72 is formed (FIG. 30B).

このように、本実施形態によれば、ソース／ドレイン領域の活性化アニールよりも前に、熱処理を加えることによって余剰になるシリコンをハフニウム酸化膜上に析出させる熱処理を行うので、ソース／ドレイン領域の活性化アニールの際にゲート絶縁膜とゲート電極との間にシリコンが析出するのを防止することができる。また、析出させたシリコン膜を、メタルゲート膜の形成前に除去するので、メタルゲート膜の仕事関数による閾値電圧制御の効果が析出したシリコン膜によって阻害されるのを抑制し、メタルゲート膜とシリコン基板の仕事関数との関係によって閾値電圧を制御することができる。   As described above, according to the present embodiment, the heat treatment for depositing surplus silicon on the hafnium oxide film by performing the heat treatment is performed before the activation annealing of the source / drain regions. In the activation annealing, silicon can be prevented from being deposited between the gate insulating film and the gate electrode. Further, since the deposited silicon film is removed before the formation of the metal gate film, the effect of the threshold voltage control by the work function of the metal gate film is suppressed from being inhibited by the deposited silicon film, The threshold voltage can be controlled by the relationship with the work function of the silicon substrate.

［第６実施形態］
第６実施形態による半導体装置及びその製造方法について図３１乃至図３３を用いて説明する。なお、図４乃至図３０に示す第１乃至第５実施形態による半導体装置及びその製造方法と同様の構成要素には同一の符号を付し説明を省略し又は簡潔にする。 [Sixth Embodiment]
A semiconductor device and a manufacturing method thereof according to the sixth embodiment will be described with reference to FIGS. The same components as those of the semiconductor device and the manufacturing method thereof according to the first to fifth embodiments shown in FIGS. 4 to 30 are denoted by the same reference numerals, and description thereof will be omitted or simplified.

図３１は、本実施形態による半導体装置の構造を示す概略断面図である。図３２及び図３３は、本実施形態による半導体装置の製造方法を示す工程断面図である。   FIG. 31 is a schematic cross-sectional view showing the structure of the semiconductor device according to the present embodiment. 32 and 33 are process cross-sectional views illustrating the method for fabricating the semiconductor device according to the present embodiment.

はじめに、本実施形態による半導体装置の構造について図３１を用いて説明する。   First, the structure of the semiconductor device according to the present embodiment will be explained with reference to FIG.

本実施形態による半導体装置は、図３１に示すように、ＡｌＯｘ膜７２と窒化チタン膜２２との間に、シリコン酸化膜３８の代わりにドープされたシリコン膜７４が形成されているほかは、図２２に示す第３実施形態による半導体装置と同様である。すなわち、本実施形態による半導体装置では、ゲート絶縁膜４０が、シリコン酸化膜１４と、ハフニウム酸化膜１６と、ＡｌＯｘ膜７２との積層構造により形成され、ゲート電極２８が、ドープされたシリコン膜７４と、窒化チタン膜２２と、ポリシリコン膜２４との積層膜により形成されている。   In the semiconductor device according to the present embodiment, as shown in FIG. 31, a doped silicon film 74 is formed between the AlOx film 72 and the titanium nitride film 22 instead of the silicon oxide film 38. This is the same as the semiconductor device according to the third embodiment shown in FIG. That is, in the semiconductor device according to the present embodiment, the gate insulating film 40 is formed by a laminated structure of the silicon oxide film 14, the hafnium oxide film 16, and the AlOx film 72, and the gate electrode 28 is doped with the doped silicon film 74. , A titanium nitride film 22, and a polysilicon film 24.

ゲート絶縁膜４０のハフニウム酸化膜１６とゲート電極２８の窒化チタン膜２２との間には、参考例におけるシリコン膜１８のようなノンドープのシリコンは存在せず、代わりに、所定の導電型にドープされたシリコン膜７４が形成されている。したがって、ハフニウム酸化膜１６と窒化チタン膜２２との間にノンドープのシリコン膜１８が形成されている場合と比較して、閾値電圧を低くすることができる。シリコン膜７４の導電型は、Ｐ型ＭＩＳＦＥＴであればＰ型、Ｎ型ＭＩＳＦＥＴであればＮ型である。   There is no non-doped silicon like the silicon film 18 in the reference example between the hafnium oxide film 16 of the gate insulating film 40 and the titanium nitride film 22 of the gate electrode 28. Instead, it is doped to a predetermined conductivity type. A silicon film 74 is formed. Therefore, the threshold voltage can be lowered as compared with the case where the non-doped silicon film 18 is formed between the hafnium oxide film 16 and the titanium nitride film 22. The conductivity type of the silicon film 74 is P-type for a P-type MISFET and N-type for an N-type MISFET.

なお、本実施形態において窒化チタン膜２２は、第１乃至第５実施形態において用いているような、いわゆるメタルゲート膜と呼ばれる、金属の仕事関数を利用して閾値電圧を制御するための膜ではない。本実施形態における窒化チタン膜２２は、主として、ゲート空乏化を抑制し、また、ポリシリコン膜２４の成膜の際にドーパントの昇華を抑制することを目的とするものである。したがって、ＭＩＳＦＥＴの導電型に応じて選択する必要はなく、上述のメタルゲート用の材料を任意に適用することができる。   In the present embodiment, the titanium nitride film 22 is a so-called metal gate film, which is used in the first to fifth embodiments, for controlling a threshold voltage using a metal work function. Absent. The titanium nitride film 22 in this embodiment is mainly intended to suppress gate depletion and to suppress dopant sublimation during the formation of the polysilicon film 24. Therefore, it is not necessary to select according to the conductivity type of the MISFET, and the above-described material for the metal gate can be arbitrarily applied.

次に、本実施形態による半導体装置の製造方法について図３２及び図３３を用いて説明する。   Next, the method for fabricating the semiconductor device according to the present embodiment will be explained with reference to FIGS.

まず、第１実施形態及び第２実施形態による半導体装置の製造方法と同様にして、シリコン基板１０上に、素子分離膜１２、シリコン酸化膜１４、ハフニウム酸化膜１６、及びＡｌＯｘ膜７２を形成する（図３２（ａ））。   First, the element isolation film 12, the silicon oxide film 14, the hafnium oxide film 16, and the AlOx film 72 are formed on the silicon substrate 10 in the same manner as in the semiconductor device manufacturing method according to the first and second embodiments. (FIG. 32 (a)).

次いで、ＡｌＯｘ膜７２の表面を、シリコンに導電型を付与しうる不純物ドーパント、例えばボロン、砒素、アルミニウム、リン、ガリウム、インジウム、アンチモン等を含む気体雰囲気に曝し、これら不純物ドーパントが付着したドーパント付着層７６を形成する（図３２（ｂ））。Ｎ型ＭＩＳＦＥＴであれば、例えば、リン、砒素、アンチモンのいずれかを含む気体雰囲気に曝し、Ｐ型ＭＩＳＦＥＴであれば、例えば、ボロン、アルミニウム、ガリウム、インジウムのいずれかを含む気体雰囲気に曝す。この気体雰囲気としては、固体元素を気化した雰囲気を用いてもよいし、ＢＨ３、Ｂ２Ｈ６、ＡｓＨ３、ＰＨ３等の水素化合物や有機化合物の雰囲気を用いてもよい。 Next, the surface of the AlOx film 72 is exposed to a gas atmosphere containing an impurity dopant that can impart conductivity to silicon, such as boron, arsenic, aluminum, phosphorus, gallium, indium, antimony, and the like. A layer 76 is formed (FIG. 32B). In the case of an N-type MISFET, for example, it is exposed to a gas atmosphere containing any of phosphorus, arsenic, and antimony, and in the case of a P-type MISFET, for example, it is exposed to a gas atmosphere containing any of boron, aluminum, gallium, and indium. As the gas atmosphere, an atmosphere obtained by vaporizing a solid element may be used, or an atmosphere of a hydrogen compound or an organic compound such as BH 3 , B 2 H 6 , AsH 3 , and PH 3 may be used.

なお、本実施形態では、ＡｌＯｘ膜７２の形成後に、ダイポールの形成及びシリコン膜１８の析出のための熱処理を行っていないが、第３乃至第５実施形態の場合と同様、ダイポールの形成及びシリコン膜１８の析出のための熱処理を行ってもよい。ダイポールの形成及びシリコン膜１８の析出のための熱処理を行った場合には、析出したシリコン膜１８上にドーパント付着層７６が形成され、或いは析出したシリコン膜１８中にドーパント不純物が添加される。   In this embodiment, the heat treatment for forming the dipole and depositing the silicon film 18 is not performed after the formation of the AlOx film 72. However, as in the third to fifth embodiments, formation of the dipole and silicon Heat treatment for deposition of the film 18 may be performed. When heat treatment for forming a dipole and depositing the silicon film 18 is performed, a dopant adhesion layer 76 is formed on the deposited silicon film 18 or dopant impurities are added to the deposited silicon film 18.

次いで、ドーパント付着層７６が形成されたＡｌＯｘ膜７２上に、図６（ｃ）乃至図７（ａ）に示す第１実施形態による半導体装置の製造方法と同様にして、窒化チタン膜２２、ポリシリコン膜２４及びシリコン窒化膜２６を形成する（図３３（ａ））。   Next, on the AlOx film 72 on which the dopant adhesion layer 76 is formed, the titanium nitride film 22, the poly-silicon film 22, and the poly-oxide film 72 are formed in the same manner as in the semiconductor device manufacturing method according to the first embodiment shown in FIGS. A silicon film 24 and a silicon nitride film 26 are formed (FIG. 33A).

次いで、図７（ｂ）乃至図１２に示す第１実施形態による半導体装置の製造方法と同様にして、本実施形態による半導体装置を完成する。   Next, the semiconductor device according to the present embodiment is completed in the same manner as in the method for manufacturing the semiconductor device according to the first embodiment shown in FIGS.

この際、図８（ｂ）に示す活性化アニール工程では、ハフニウム酸化膜１６膜中の酸素欠損がシリコン酸化膜１４中の酸素を取り込んでより安定な状態になろうとする。この結果、シリコン酸化膜１４中の酸素がハフニウム酸化膜１６中に拡散し、シリコン酸化膜１４中のシリコンの組成は、化学量論的組成よりも過剰となる。そして、この過剰となったシリコンがハフニウム酸化膜１６と窒化チタン膜２２との界面に析出し、シリコン膜１８が形成される。   At this time, in the activation annealing step shown in FIG. 8B, oxygen vacancies in the hafnium oxide film 16 take in oxygen in the silicon oxide film 14 and try to be in a more stable state. As a result, oxygen in the silicon oxide film 14 diffuses into the hafnium oxide film 16, and the composition of silicon in the silicon oxide film 14 becomes excessive compared to the stoichiometric composition. The excess silicon is deposited at the interface between the hafnium oxide film 16 and the titanium nitride film 22 to form a silicon film 18.

しかしながら、ＡｌＯｘ膜７２と窒化チタン膜２２との間には、ドーパント付着層７６が形成されており、シリコン膜の析出とともにこのシリコン膜にはドーパント付着層７６からドーパント不純物が添加される。これにより、ＡｌＯｘ膜７２と窒化チタン膜２２との間には、ドープされたシリコン膜７４が形成される。これにより、シリコン酸化膜１４、ハフニウム酸化膜１６、及びＡｌＯｘ膜７２の積層膜のゲート絶縁膜４０と、ドープされたシリコン膜７４、窒化チタン膜２２、及びポリシリコン膜２４の積層膜のゲート電極２８が形成される（図３３（ｂ））。   However, a dopant adhesion layer 76 is formed between the AlOx film 72 and the titanium nitride film 22, and dopant impurities are added from the dopant adhesion layer 76 to the silicon film as the silicon film is deposited. As a result, a doped silicon film 74 is formed between the AlOx film 72 and the titanium nitride film 22. Thereby, the gate insulating film 40 of the laminated film of the silicon oxide film 14, the hafnium oxide film 16, and the AlOx film 72, and the gate electrode of the laminated film of the doped silicon film 74, the titanium nitride film 22, and the polysilicon film 24 are obtained. 28 is formed (FIG. 33B).

このように、本実施形態によれば、メタルゲート膜の形成前に、ドーパント付着層を形成するので、その後の熱処理によってハフニウム酸化膜とメタルゲート膜との間にシリコン膜が析出した場合にも、そのシリコン膜に、ドーパント付着層からドーパント不純物を添加することができる。これにより、ゲート電極の仕事関数がシリコンのミッドギャップ近傍となり閾値電圧が深くなるのを抑制することができる。   As described above, according to the present embodiment, since the dopant adhesion layer is formed before the formation of the metal gate film, even when a silicon film is deposited between the hafnium oxide film and the metal gate film by the subsequent heat treatment. The dopant impurity can be added to the silicon film from the dopant adhesion layer. As a result, the work function of the gate electrode becomes near the silicon midgap and the threshold voltage can be prevented from deepening.

［第７実施形態］
第７実施形態による半導体装置及びその製造方法について図３４乃至図３６を用いて説明する。なお、図４乃至図３３に示す第１乃至第６実施形態による半導体装置及びその製造方法と同様の構成要素には同一の符号を付し説明を省略し又は簡潔にする。 [Seventh Embodiment]
The semiconductor device and the manufacturing method thereof according to the seventh embodiment will be described with reference to FIGS. The same components as those of the semiconductor device and the manufacturing method thereof according to the first to sixth embodiments shown in FIGS. 4 to 33 are denoted by the same reference numerals, and the description thereof is omitted or simplified.

図３４は、本実施形態による半導体装置の構造を示す概略断面図である。図３５及び図３６は、本実施形態による半導体装置の製造方法を示す工程断面図である。   FIG. 34 is a schematic cross-sectional view showing the structure of the semiconductor device according to the present embodiment. 35 and 36 are process cross-sectional views illustrating the method for fabricating the semiconductor device according to the present embodiment.

はじめに、本実施形態による半導体装置の構造について図３４を用いて説明する。   First, the structure of the semiconductor device according to the present embodiment will be explained with reference to FIG.

本実施形態による半導体装置は、図３４に示すように、ゲート絶縁膜４０が、シリコン酸化膜１４と、ハフニウム酸化膜１６と、ＡｌＯｘ膜７２との積層構造により形成され、ゲート電極２８が、ドープされたシリコン膜７４と、窒化チタン膜２２と、ポリシリコン膜２４との積層膜により形成されている点で、図３１に示す第６実施形態による半導体装置と同様である。   In the semiconductor device according to the present embodiment, as shown in FIG. 34, the gate insulating film 40 is formed by a laminated structure of the silicon oxide film 14, the hafnium oxide film 16, and the AlOx film 72, and the gate electrode 28 is doped. This is the same as the semiconductor device according to the sixth embodiment shown in FIG. 31 in that it is formed of a laminated film of the silicon film 74, the titanium nitride film 22, and the polysilicon film 24.

第６実施形態の場合と同様、本実施形態による半導体装置においても、ゲート絶縁膜４０のハフニウム酸化膜１６とゲート電極２８の窒化チタン膜２２との間には、参考例におけるシリコン膜１８のようなノンドープのシリコンは存在せず、代わりに、所定の導電型にドープされたシリコン膜７４が形成されている。したがって、ハフニウム酸化膜１６と窒化チタン膜２２との間にノンドープのシリコン膜１８が形成されている場合と比較して、閾値電圧を低くすることができる。シリコン膜７４の導電型は、Ｐ型ＭＩＳＦＥＴであればＰ型、Ｎ型ＭＩＳＦＥＴであればＮ型である。   As in the case of the sixth embodiment, also in the semiconductor device according to the present embodiment, the silicon film 18 in the reference example is provided between the hafnium oxide film 16 of the gate insulating film 40 and the titanium nitride film 22 of the gate electrode 28. There is no such non-doped silicon, and instead, a silicon film 74 doped to a predetermined conductivity type is formed. Therefore, the threshold voltage can be lowered as compared with the case where the non-doped silicon film 18 is formed between the hafnium oxide film 16 and the titanium nitride film 22. The conductivity type of the silicon film 74 is P-type for a P-type MISFET and N-type for an N-type MISFET.

なお、本実施形態において窒化チタン膜２２は、第６実施形態の場合と同様、金属の仕事関数を利用して閾値電圧を制御するための膜ではない。窒化チタン膜２２の代わりに、他のメタルゲート用の材料を適用してもよい。   In the present embodiment, the titanium nitride film 22 is not a film for controlling the threshold voltage using a metal work function, as in the case of the sixth embodiment. Instead of the titanium nitride film 22, another metal gate material may be applied.

次に、本実施形態による半導体装置の製造方法について図３５及び図３６を用いて説明する。   Next, the method for fabricating the semiconductor device according to the present embodiment will be explained with reference to FIGS.

まず、第１実施形態及び第２実施形態による半導体装置の製造方法と同様にして、シリコン基板１０上に、素子分離膜１２、シリコン酸化膜１４、ハフニウム酸化膜１６、及びＡｌＯｘ膜７２を形成する（図３５（ａ））。   First, the element isolation film 12, the silicon oxide film 14, the hafnium oxide film 16, and the AlOx film 72 are formed on the silicon substrate 10 in the same manner as in the semiconductor device manufacturing method according to the first and second embodiments. (FIG. 35 (a)).

次いで、ＡｌＯｘ膜７２上に、例えばＰＶＤ法により、例えば膜厚１０ｎｍの窒化チタン（ＴｉＮ）膜２２を形成する。   Next, a titanium nitride (TiN) film 22 of, eg, a 10 nm-thickness is formed on the AlOx film 72 by, eg, PVD.

なお、本実施形態では、ＡｌＯｘ膜７２の形成後に、ダイポールの形成及びシリコン膜１８の析出のための熱処理を行っていないが、第３乃至第５実施形態の場合と同様、ダイポールの形成及びシリコン膜１８の析出のための熱処理を行ってもよい。ダイポールの形成及びシリコン膜１８の析出のための熱処理を行った場合には、析出したシリコン膜１８上に窒化チタン膜２２が形成される。   In this embodiment, the heat treatment for forming the dipole and depositing the silicon film 18 is not performed after the formation of the AlOx film 72. However, as in the third to fifth embodiments, formation of the dipole and silicon Heat treatment for deposition of the film 18 may be performed. When heat treatment for forming the dipole and depositing the silicon film 18 is performed, a titanium nitride film 22 is formed on the deposited silicon film 18.

次いで、窒化チタン膜２２中へ、シリコンに導電型を付与しうる不純物ドーパント、例えばボロン、砒素、アルミニウム、リン、ガリウム、インジウム、アンチモン等の不純物をイオン注入する（図３５（ｂ））。Ｎ型ＭＩＳＦＥＴであれば、例えば、リン、砒素、アンチモンのいずれかをイオン注入し、Ｐ型ＭＩＳＦＥＴであれば、例えば、ボロン、アルミニウム、ガリウム、インジウムのいずれかをイオン注入する。Ｐ型ＭＩＳＦＥＴの場合、例えば、ボロンイオンを、加速エネルギーを０．１ｋｅＶ〜５ｋｅＶ、ドーズ量を１．０×１０１３〜１．０×１０１６ｃｍ−２の条件でイオン注入する。 Next, impurities such as boron, arsenic, aluminum, phosphorus, gallium, indium, and antimony are ion-implanted into the titanium nitride film 22 (FIG. 35B). For an N-type MISFET, for example, any one of phosphorus, arsenic, and antimony is ion-implanted. For a P-type MISFET, for example, any one of boron, aluminum, gallium, and indium is ion-implanted. In the case of a P-type MISFET, for example, boron ions are ion-implanted under the conditions of an acceleration energy of 0.1 keV to 5 keV and a dose amount of 1.0 × 10 13 to 1.0 × 10 16 cm −2 .

なお、窒化チタン膜２２中への不純物添加には、イオン注入の代わりに、プラズマドーピング、クラスタードープ等を用いてもよい。   In addition, for doping impurities into the titanium nitride film 22, plasma doping, cluster doping, or the like may be used instead of ion implantation.

次いで、窒化チタン膜２２上に、図７（ａ）に示す第１実施形態による半導体装置の製造方法と同様にして、ポリシリコン膜２４及びシリコン窒化膜２６を形成する（図３６（ａ））。   Next, a polysilicon film 24 and a silicon nitride film 26 are formed on the titanium nitride film 22 in the same manner as in the semiconductor device manufacturing method according to the first embodiment shown in FIG. 7A (FIG. 36A). .

なお、窒化チタン膜２２中への不純物の添加は、ポリシリコン膜２４の形成後或いはシリコン窒化膜２６の形成後に行ってもよい。ポリシリコン膜２４の形成前に窒化チタン膜２２に不純物を添加した場合であっても、ポリシリコン膜２４の形成後或いはシリコン窒化膜２６の形成後に、更に不純物を添加するようにしてもよい。   The addition of impurities into the titanium nitride film 22 may be performed after the polysilicon film 24 is formed or after the silicon nitride film 26 is formed. Even when impurities are added to the titanium nitride film 22 before the polysilicon film 24 is formed, impurities may be further added after the polysilicon film 24 is formed or after the silicon nitride film 26 is formed.

次いで、図７（ｂ）乃至図１２に示す第１実施形態による半導体装置の製造方法と同様にして、本実施形態による半導体装置を完成する。   Next, the semiconductor device according to the present embodiment is completed in the same manner as in the method for manufacturing the semiconductor device according to the first embodiment shown in FIGS.

この際、図８（ｂ）に示す活性化アニール工程では、シリコン酸化膜１４中の酸素がハフニウム酸化膜１６中に拡散し、ハフニウム酸化膜１６の酸素欠損にトラップされる。この結果、シリコン酸化膜１４中のシリコンが過剰となり、ＡｌＯｘ膜７２と窒化チタン膜２２との間にシリコン膜が析出される。   At this time, in the activation annealing step shown in FIG. 8B, oxygen in the silicon oxide film 14 diffuses into the hafnium oxide film 16 and is trapped by oxygen vacancies in the hafnium oxide film 16. As a result, silicon in the silicon oxide film 14 becomes excessive, and a silicon film is deposited between the AlOx film 72 and the titanium nitride film 22.

しかしながら、窒化チタン膜２２中にはドーパント不純物が添加されているため、析出したシリコン膜中には窒化チタン膜２２中のドーパント不純物が拡散して活性化される。これにより、ＡｌＯｘ膜７２と窒化チタン膜２２との間には、ドープされたシリコン膜７４が形成される。これにより、シリコン酸化膜１４、ハフニウム酸化膜１６、及びＡｌＯｘ膜７２の積層膜のゲート絶縁膜４０と、ドープされたシリコン膜７４、窒化チタン膜２２、及びポリシリコン膜２４の積層膜のゲート電極２８が形成される（図３６（ｂ））。   However, since the dopant impurity is added in the titanium nitride film 22, the dopant impurity in the titanium nitride film 22 is diffused and activated in the deposited silicon film. As a result, a doped silicon film 74 is formed between the AlOx film 72 and the titanium nitride film 22. Thereby, the gate insulating film 40 of the laminated film of the silicon oxide film 14, the hafnium oxide film 16, and the AlOx film 72, and the gate electrode of the laminated film of the doped silicon film 74, the titanium nitride film 22, and the polysilicon film 24 are obtained. 28 is formed (FIG. 36B).

このように、本実施形態によれば、メタルゲート膜の形成後、メタルゲート膜中にドーパント不純物を添加しておくので、その後の熱処理によってハフニウム酸化膜とメタルゲート膜との間にシリコン膜が析出した場合にも、そのシリコン膜に、メタルゲート膜からドーパント不純物を添加することができる。これにより、ゲート電極の仕事関数がシリコンのミッドギャップ近傍となり閾値電圧が深くなるのを抑制することができる。   As described above, according to the present embodiment, since the dopant impurity is added to the metal gate film after the metal gate film is formed, the silicon film is formed between the hafnium oxide film and the metal gate film by the subsequent heat treatment. Even when it is deposited, dopant impurities can be added to the silicon film from the metal gate film. As a result, the work function of the gate electrode becomes near the silicon midgap and the threshold voltage can be prevented from deepening.

［変形実施形態］
上記実施形態に限らず種々の変形が可能である。 [Modified Embodiment]
The present invention is not limited to the above embodiment, and various modifications are possible.

例えば、上記第１及び第２実施形態では、ＴａＯ（ＣＮ）膜２０の形成前にシリコン膜１８を析出する熱処理を行ったが、シリコン膜１８は、必ずしもＴａＯ（ＣＮ）膜２０の形成前に析出する必要はない。その後の熱処理（例えば、ソース／ドレイン領域の活性化アニール）の際に析出するシリコンを、そのときにＴａＯ（ＣＮ）膜２０によって酸化するようにしてもよい。この熱処理は、ＴａＯ（ＣＮ）膜２０の形成後であれば、ゲート電極２８のパターニング前でもよい。   For example, in the first and second embodiments, the heat treatment for depositing the silicon film 18 is performed before the TaO (CN) film 20 is formed. However, the silicon film 18 is not necessarily formed before the TaO (CN) film 20 is formed. There is no need to deposit. Silicon deposited during the subsequent heat treatment (for example, activation annealing of the source / drain regions) may be oxidized by the TaO (CN) film 20 at that time. This heat treatment may be performed before the patterning of the gate electrode 28 as long as the TaO (CN) film 20 is formed.

また、上記第２乃至第７実施形態では、ハフニウム酸化膜１６上にＡｌＯｘ膜７２を形成したが、第１実施形態と同様、第３乃至第７実施形態においても、ＡｌＯｘ膜７２は必ずしも形成する必要はない。   In the second to seventh embodiments, the AlOx film 72 is formed on the hafnium oxide film 16. However, as in the first embodiment, the AlOx film 72 is not necessarily formed in the third to seventh embodiments. There is no need.

また、上記第１乃至第７実施形態では、高誘電率膜として酸化ハフニウムを主体とするハフニウム系絶縁膜を用いたゲート絶縁膜を有するＭＩＳＦＥＴの例を説明したが、ゲート絶縁膜を形成する高誘電率膜は、酸化ハフニウムに限定されるものではない。例えば、酸化ハフニウムの代わりに、酸化アルミニウム、酸化ジルコニウム、酸化チタン、酸化ランタン等の金属酸化物の高誘電率材料を適用することもできる。本願発明者等は具体的な検討を行っていないが、酸化アルミニウム、酸化ジルコニウム、酸化チタン、酸化ランタン等を用いた場合においても、参考例１で示したようなシリコンの析出が予想される。   In the first to seventh embodiments, the example of the MISFET having the gate insulating film using the hafnium-based insulating film mainly composed of hafnium oxide as the high dielectric constant film has been described. The dielectric constant film is not limited to hafnium oxide. For example, instead of hafnium oxide, a metal oxide high dielectric constant material such as aluminum oxide, zirconium oxide, titanium oxide, or lanthanum oxide can be used. Although the inventors of the present application have not made a specific examination, even when aluminum oxide, zirconium oxide, titanium oxide, lanthanum oxide, or the like is used, silicon deposition as shown in Reference Example 1 is expected.

また、上記実施形態に記載の構成材料、膜厚、処理条件等の各種条件は、上記実施形態に記載のものに限定されるものではなく、上記実施形態の効果を実現しうる範囲で、当業者等が必要に応じて適宜選択・設定することができるものである。   In addition, various conditions such as the constituent materials, film thicknesses, and processing conditions described in the above embodiment are not limited to those described in the above embodiment, and are within a range in which the effects of the above embodiment can be realized. A trader or the like can appropriately select and set as necessary.

以上の実施形態に関し、更に以下の付記を開示する。   Regarding the above embodiment, the following additional notes are disclosed.

（付記１） 半導体基板上に、酸化シリコンを主体とする第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に、酸化ハフニウムを主体とする第２の絶縁膜を形成する工程と、
熱処理を行い、前記第２の絶縁膜上に、シリコンを析出させる工程と、
前記シリコン上に、シリコンに対して酸化作用を有する第３の絶縁膜を形成する工程と、
前記第３の絶縁膜上に、金属膜を形成する工程と、
前記金属膜をパターニングし、前記金属膜を含むゲート電極を形成する工程と、
熱処理を行い、前記第３の絶縁膜の前記酸化作用によって前記シリコンを酸化させる工程と
を有することを特徴とする半導体装置の製造方法。 (Appendix 1) A step of forming a first insulating film mainly composed of silicon oxide on a semiconductor substrate;
Forming a second insulating film mainly composed of hafnium oxide on the first insulating film;
Performing a heat treatment to deposit silicon on the second insulating film;
Forming a third insulating film having an oxidizing action on silicon on the silicon;
Forming a metal film on the third insulating film;
Patterning the metal film to form a gate electrode including the metal film;
And a step of oxidizing the silicon by the oxidation action of the third insulating film by performing a heat treatment.

（付記２） 付記１記載の半導体装置の製造方法において、
前記ゲート電極を形成する工程の後、前記ゲート電極の両側の前記半導体基板内にドーパント不純物を導入し、不純物拡散領域を形成する工程を更に有し、
前記シリコンを酸化させる工程は、前記半導体基板内に導入した前記ドーパント不純物を活性化してソース／ドレイン領域を形成する工程を兼ねる
ことを特徴とする半導体装置の製造方法。 (Additional remark 2) In the manufacturing method of the semiconductor device of Additional remark 1,
After the step of forming the gate electrode, further comprising the step of introducing a dopant impurity into the semiconductor substrate on both sides of the gate electrode to form an impurity diffusion region,
The method of manufacturing a semiconductor device, wherein the step of oxidizing the silicon also serves as a step of forming source / drain regions by activating the dopant impurities introduced into the semiconductor substrate.

（付記３） 付記１又は２記載の半導体装置の製造方法において、
前記第３の絶縁膜は、Ｔａ、Ｍｏ、Ｍｎ、Ｆｅ、Ｎｉ、Ｒｕ、Ｃｏ、Ｃｕ、Ｐｔ又はＺｎの酸化物を主体とする膜である
ことを特徴とする半導体装置の製造方法。 (Additional remark 3) In the manufacturing method of the semiconductor device of Additional remark 1 or 2,
The third insulating film is a film mainly composed of an oxide of Ta, Mo, Mn, Fe, Ni, Ru, Co, Cu, Pt, or Zn.

（付記４） 付記３記載の半導体装置の製造方法において、
前記第３の絶縁膜は、窒素又は炭素を更に含む
ことを特徴とする半導体装置の製造方法。 (Additional remark 4) In the manufacturing method of the semiconductor device of Additional remark 3,
The method for manufacturing a semiconductor device, wherein the third insulating film further contains nitrogen or carbon.

（付記５） 半導体基板上に、酸化シリコンを主体とする第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に、酸化ハフニウムを主体とする第２の絶縁膜を形成する工程と、
熱処理を行い、前記第２の絶縁膜上に、シリコンを析出させる工程と、
前記シリコンを酸化する工程と、
前記シリコンを酸化する工程の後、第２の絶縁膜上に、金属膜を形成する工程と、
前記金属膜をパターニングし、前記金属膜を含むゲート電極を形成する工程と
を有することを特徴とする半導体装置の製造方法。 (Appendix 5) Forming a first insulating film mainly composed of silicon oxide on a semiconductor substrate;
Forming a second insulating film mainly composed of hafnium oxide on the first insulating film;
Performing a heat treatment to deposit silicon on the second insulating film;
Oxidizing the silicon;
After the step of oxidizing the silicon, forming a metal film on the second insulating film;
And a step of patterning the metal film to form a gate electrode including the metal film.

（付記６） 付記５記載の半導体装置の製造方法において、
前記シリコンを酸化する工程の後、前記金属膜を前記第２の絶縁膜上に形成する工程の前に、酸化した前記シリコンを除去する工程を更に有する
ことを特徴とする半導体装置の製造方法。 (Additional remark 6) In the manufacturing method of the semiconductor device of Additional remark 5,
The method of manufacturing a semiconductor device, further comprising a step of removing the oxidized silicon after the step of oxidizing the silicon and before the step of forming the metal film on the second insulating film.

（付記７） 半導体基板上に、酸化シリコンを主体とする第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に、酸化ハフニウムを主体とする第２の絶縁膜を形成する工程と、
熱処理を行い、前記第２の絶縁膜上に、シリコンを析出させる工程と、
前記シリコンを除去する工程と、
前記第２の絶縁膜上に、金属膜を形成する工程と、
前記金属膜をパターニングし、前記金属膜を含むゲート電極を形成する工程と
を有することを特徴とする半導体装置の製造方法。 (Appendix 7) A step of forming a first insulating film mainly composed of silicon oxide on a semiconductor substrate;
Forming a second insulating film mainly composed of hafnium oxide on the first insulating film;
Performing a heat treatment to deposit silicon on the second insulating film;
Removing the silicon;
Forming a metal film on the second insulating film;
And a step of patterning the metal film to form a gate electrode including the metal film.

（付記８） 付記１乃至７のいずれか１項に記載の半導体装置の製造方法において、
前記第２の絶縁膜の形成後、前記シリコンを析出させる工程の前に、ＡｌＯｘ、ＬａＯｘ、ＹＯｘ又はＭｇＯｘを主体とする第５の絶縁膜を形成する工程を更に有する
ことを特徴とする半導体装置の製造方法。 (Supplementary note 8) In the method for manufacturing a semiconductor device according to any one of supplementary notes 1 to 7,
A semiconductor device further comprising a step of forming a fifth insulating film mainly composed of AlOx, LaOx, YOx, or MgOx after the formation of the second insulating film and before the step of depositing the silicon. Manufacturing method.

（付記９） 半導体基板上に、酸化シリコンを主体とする第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に、酸化ハフニウムを主体とする第２の絶縁膜を形成する工程と、
前記第２の絶縁膜の表面を、シリコンに対して所定の導電型を付与しうるドーパント不純物を含む雰囲気に曝し、前記第２の絶縁膜上に、前記ドーパント不純物が付着してなるドーパント付着層を形成する工程と、
前記ドーパント付着層が形成された前記第２の絶縁膜上に、金属膜を形成する工程と、
前記金属膜をパターニングし、前記金属膜のゲート電極を形成する工程と、
熱処理を行い、前記第２の絶縁膜と前記金属膜との間にシリコンを析出させるとともに、前記シリコン内に前記ドーパント付着層の前記ドーパント不純物を添加する工程と
を有することを特徴とする半導体装置の製造方法。 (Appendix 9) A step of forming a first insulating film mainly composed of silicon oxide on a semiconductor substrate;
Forming a second insulating film mainly composed of hafnium oxide on the first insulating film;
A dopant adhesion layer formed by exposing the surface of the second insulating film to an atmosphere containing a dopant impurity capable of imparting a predetermined conductivity type to silicon, and depositing the dopant impurity on the second insulating film. Forming a step;
Forming a metal film on the second insulating film on which the dopant adhesion layer is formed;
Patterning the metal film to form a gate electrode of the metal film;
And a step of depositing silicon between the second insulating film and the metal film and adding the dopant impurity of the dopant adhesion layer into the silicon. Manufacturing method.

（付記１０） 半導体基板上に、酸化シリコンを主体とする第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に、酸化ハフニウムを主体とする第２の絶縁膜を形成する工程と、
前記第２の絶縁膜上に、金属膜を形成する工程と、
前記金属膜の膜中に、ドーパント不純物を導入する工程と、
前記金属膜をパターニングし、前記金属膜のゲート電極を形成する工程と、
熱処理を行い、前記第２の絶縁膜と前記金属膜との間にシリコンを析出させるとともに、前記金属膜中の前記ドーパント不純物を前記シリコン中に拡散させる工程と
を有することを特徴とする半導体装置の製造方法。 (Appendix 10) A step of forming a first insulating film mainly composed of silicon oxide on a semiconductor substrate;
Forming a second insulating film mainly composed of hafnium oxide on the first insulating film;
Forming a metal film on the second insulating film;
Introducing a dopant impurity into the metal film;
Patterning the metal film to form a gate electrode of the metal film;
And a step of precipitating silicon between the second insulating film and the metal film, and diffusing the dopant impurity in the metal film into the silicon. Manufacturing method.

（付記１１） 付記９又は１０記載の半導体装置の製造方法において、
前記ゲート電極を形成する工程の後、前記ゲート電極の両側の前記半導体基板内にドーパント不純物を導入し、不純物拡散領域を形成する工程を更に有し、
前記ドーパント不純物が添加された前記シリコンを形成する工程は、前記半導体基板内に導入した前記ドーパント不純物を活性化してソース／ドレイン領域を形成する工程を兼ねる
ことを特徴とする半導体装置の製造方法。 (Additional remark 11) In the manufacturing method of the semiconductor device of Additional remark 9 or 10,
After the step of forming the gate electrode, further comprising the step of introducing a dopant impurity into the semiconductor substrate on both sides of the gate electrode to form an impurity diffusion region,
The step of forming the silicon to which the dopant impurity is added also serves as a step of activating the dopant impurity introduced into the semiconductor substrate to form source / drain regions.

（付記１２） 付記９乃至１１のいずれか１項に記載の半導体装置の製造方法において、
前記第２の絶縁膜を形成する工程の後、前記金属膜を形成する工程の前に、ＡｌＯｘ、ＬａＯｘ、ＹＯｘ又はＭｇＯｘを主体とする第３の絶縁膜を形成する工程を更に有する
ことを特徴とする半導体装置の製造方法。 (Supplementary note 12) In the method for manufacturing a semiconductor device according to any one of supplementary notes 9 to 11,
The method further includes a step of forming a third insulating film mainly composed of AlOx, LaOx, YOx, or MgOx after the step of forming the second insulating film and before the step of forming the metal film. A method for manufacturing a semiconductor device.

（付記１３） 付記１乃至１２のいずれか１項に記載の半導体装置の製造方法において、
前記シリコンを析出させる工程では、前記第２の絶縁膜の酸素欠損を補うために前記第１の絶縁膜から前記第２の絶縁膜へ酸素が供給されることにより余剰となった前記第１の絶縁膜中のシリコンを析出させる
ことを特徴とする半導体装置の製造方法。 (Supplementary note 13) In the method for manufacturing a semiconductor device according to any one of supplementary notes 1 to 12,
In the step of depositing silicon, the first insulating film is surplus by supplying oxygen from the first insulating film to the second insulating film in order to compensate for oxygen vacancies in the second insulating film. A method of manufacturing a semiconductor device, comprising depositing silicon in an insulating film.

（付記１４） 半導体基板上に形成され、酸化シリコンを主体とする第１の絶縁膜と、
前記第１の絶縁膜上に形成され、酸化ハフニウムを主体とする第２の絶縁膜と、
前記第２の絶縁膜上に形成され、酸化シリコンを主体とする第３の絶縁膜と、
前記第３の絶縁膜上に形成され、Ｔａ、Ｍｏ、Ｍｎ、Ｆｅ、Ｎｉ、Ｒｕ、Ｃｏ、Ｃｕ、Ｐｔ又はＺｎの酸化物を主体とする第４の絶縁膜とを有するゲート絶縁膜と、
前記ゲート絶縁膜上に形成され、前記第４の絶縁膜と接する金属膜を有するゲート電極と
を有することを特徴とする半導体装置。 (Supplementary Note 14) A first insulating film formed on a semiconductor substrate and mainly composed of silicon oxide;
A second insulating film mainly formed of hafnium oxide formed on the first insulating film;
A third insulating film formed mainly on silicon oxide and formed on the second insulating film;
A gate insulating film formed on the third insulating film and having a fourth insulating film mainly composed of an oxide of Ta, Mo, Mn, Fe, Ni, Ru, Co, Cu, Pt or Zn;
And a gate electrode having a metal film formed on the gate insulating film and in contact with the fourth insulating film.

（付記１５） 付記１４記載の半導体装置において、
前記第４の絶縁膜は、窒素又は炭素を更に含む
ことを特徴とする半導体装置。 (Supplementary Note 15) In the semiconductor device according to Supplementary Note 14,
The fourth insulating film further contains nitrogen or carbon. The semiconductor device.

（付記１６） 付記１４又は１５記載の半導体装置において、
前記第２の絶縁膜と前記第３の絶縁膜との間に、ＡｌＯｘ、ＬａＯｘ、ＹＯｘ又はＭｇＯｘを主体とする第５の絶縁膜を更に有する
ことを特徴とする半導体装置。 (Supplementary note 16) In the semiconductor device according to supplementary note 14 or 15,
A semiconductor device further comprising a fifth insulating film mainly composed of AlOx, LaOx, YOx, or MgOx between the second insulating film and the third insulating film.

１０…シリコン基板
１２…素子分離膜
１４，３８，５０…シリコン酸化膜
１６…ハフニウム酸化膜
１８…シリコン膜
２０…ＴａＯ（ＣＮ）膜
２２，４４…窒化チタン膜
２４…ポリシリコン膜
２６，４２，４８…シリコン窒化膜
２８…ゲート電極
３０，３４…不純物拡散領域
３２…サイドウォール絶縁膜
３６…ソース／ドレイン領域
４０…ゲート絶縁膜
４２…ニッケル膜
４６…ＮｉＳｉ膜
５２，５４…コンタクトホール
５６…下地膜
５８…Ｗ膜
６０…コンタクトプラグ
６２，６６…層間絶縁膜
６４，７０…配線層
６８…ビア部
７２…ＡｌＯｘ膜
７４…ドープされたシリコン膜
７６…ドーパント付着層 DESCRIPTION OF SYMBOLS 10 ... Silicon substrate 12 ... Element isolation films 14, 38, 50 ... Silicon oxide film 16 ... Hafnium oxide film 18 ... Silicon film 20 ... TaO (CN) film 22, 44 ... Titanium nitride film 24 ... Polysilicon film 26, 42, 48 ... Silicon nitride film 28 ... Gate electrodes 30, 34 ... Impurity diffusion region 32 ... Side wall insulating film 36 ... Source / drain region 40 ... Gate insulating film 42 ... Nickel film 46 ... NiSi film 52, 54 ... Contact hole 56 ... Under Base film 58 ... W film 60 ... Contact plugs 62 and 66 ... Interlayer insulating films 64 and 70 ... Wiring layer 68 ... Via portion 72 ... AlOx film 74 ... Doped silicon film 76 ... Dopant adhesion layer

Claims (9)

半導体基板上に、酸化シリコンを主体とする第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に、酸化ハフニウムを主体とする第２の絶縁膜を形成する工程と、
熱処理を行い、前記第２の絶縁膜上に、シリコンを析出させる工程と、
前記シリコン上に、シリコンに対して酸化作用を有する第３の絶縁膜を形成する工程と、
前記第３の絶縁膜上に、金属膜を形成する工程と、
前記金属膜をパターニングし、前記金属膜を含むゲート電極を形成する工程と、
熱処理を行い、前記第３の絶縁膜の前記酸化作用によって前記シリコンを酸化させる工程と
を有することを特徴とする半導体装置の製造方法。 Forming a first insulating film mainly composed of silicon oxide on a semiconductor substrate;
Forming a second insulating film mainly composed of hafnium oxide on the first insulating film;
Performing a heat treatment to deposit silicon on the second insulating film;
Forming a third insulating film having an oxidizing action on silicon on the silicon;
Forming a metal film on the third insulating film;
Patterning the metal film to form a gate electrode including the metal film;
And a step of oxidizing the silicon by the oxidation action of the third insulating film by performing a heat treatment. 請求項１記載の半導体装置の製造方法において、
前記第３の絶縁膜は、Ｔａ、Ｍｏ、Ｍｎ、Ｆｅ、Ｎｉ、Ｒｕ、Ｃｏ、Ｃｕ、Ｐｔ又はＺｎの酸化物を主体とする膜である
ことを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 1,
The third insulating film is a film mainly composed of an oxide of Ta, Mo, Mn, Fe, Ni, Ru, Co, Cu, Pt, or Zn. 請求項２記載の半導体装置の製造方法において、
前記第３の絶縁膜は、窒素又は炭素を更に含む
ことを特徴とする半導体装置の製造方法。 The method of manufacturing a semiconductor device according to claim 2.
The method for manufacturing a semiconductor device, wherein the third insulating film further contains nitrogen or carbon. 半導体基板上に、酸化シリコンを主体とする第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に、酸化ハフニウムを主体とする第２の絶縁膜を形成する工程と、
熱処理を行い、前記第２の絶縁膜上に、シリコンを析出させる工程と、
前記シリコンを酸化する工程と、
前記シリコンを酸化する工程の後、酸化した前記シリコンを除去する工程と、
前記シリコンを除去する工程の後、前記第２の絶縁膜上に、金属膜を形成する工程と、
前記金属膜をパターニングし、前記金属膜を含むゲート電極を形成する工程と
を有することを特徴とする半導体装置の製造方法。 Forming a first insulating film mainly composed of silicon oxide on a semiconductor substrate;
Forming a second insulating film mainly composed of hafnium oxide on the first insulating film;
Performing a heat treatment to deposit silicon on the second insulating film;
Oxidizing the silicon;
After the step of oxidizing the silicon, removing the oxidized silicon;
After the step of removing the silicon, forming a metal film on the second insulating film;
And a step of patterning the metal film to form a gate electrode including the metal film. 半導体基板上に、酸化シリコンを主体とする第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に、酸化ハフニウムを主体とする第２の絶縁膜を形成する工程と、
熱処理を行い、前記第２の絶縁膜上に、シリコンを析出させる工程と、
前記シリコンを除去する工程と、
前記第２の絶縁膜上に、金属膜を形成する工程と、
前記金属膜をパターニングし、前記金属膜を含むゲート電極を形成する工程と
を有することを特徴とする半導体装置の製造方法。 Forming a first insulating film mainly composed of silicon oxide on a semiconductor substrate;
Forming a second insulating film mainly composed of hafnium oxide on the first insulating film;
Performing a heat treatment to deposit silicon on the second insulating film;
Removing the silicon;
Forming a metal film on the second insulating film;
And a step of patterning the metal film to form a gate electrode including the metal film. 半導体基板上に、酸化シリコンを主体とする第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に、酸化ハフニウムを主体とする第２の絶縁膜を形成する工程と、
前記第２の絶縁膜の表面を、シリコンに対して所定の導電型を付与しうるドーパント不純物を含む雰囲気に曝し、前記第２の絶縁膜上に、前記ドーパント不純物が付着してなるドーパント付着層を形成する工程と、
前記ドーパント付着層が形成された前記第２の絶縁膜上に、金属膜を形成する工程と、
前記金属膜をパターニングし、前記金属膜のゲート電極を形成する工程と、
熱処理を行い、前記第２の絶縁膜と前記金属膜との間にシリコンを析出させるとともに、前記シリコンに前記ドーパント付着層の前記ドーパント不純物を添加する工程と
を有することを特徴とする半導体装置の製造方法。 Forming a first insulating film mainly composed of silicon oxide on a semiconductor substrate;
Forming a second insulating film mainly composed of hafnium oxide on the first insulating film;
A dopant adhesion layer formed by exposing the surface of the second insulating film to an atmosphere containing a dopant impurity capable of imparting a predetermined conductivity type to silicon, and depositing the dopant impurity on the second insulating film. Forming a step;
Forming a metal film on the second insulating film on which the dopant adhesion layer is formed;
Patterning the metal film to form a gate electrode of the metal film;
And a step of depositing silicon between the second insulating film and the metal film and adding the dopant impurity of the dopant adhesion layer to the silicon. Production method. 半導体基板上に、酸化シリコンを主体とする第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に、酸化ハフニウムを主体とする第２の絶縁膜を形成する工程と、
前記第２の絶縁膜上に、金属膜を形成する工程と、
前記金属膜の膜中に、ドーパント不純物を導入する工程と、
前記金属膜をパターニングし、前記金属膜のゲート電極を形成する工程と、
熱処理を行い、前記第２の絶縁膜と前記金属膜との間にシリコンを析出させるとともに、前記金属膜中の前記ドーパント不純物を前記シリコン中に拡散させる工程と
を有することを特徴とする半導体装置の製造方法。 Forming a first insulating film mainly composed of silicon oxide on a semiconductor substrate;
Forming a second insulating film mainly composed of hafnium oxide on the first insulating film;
Forming a metal film on the second insulating film;
Introducing a dopant impurity into the metal film;
Patterning the metal film to form a gate electrode of the metal film;
And a step of precipitating silicon between the second insulating film and the metal film, and diffusing the dopant impurity in the metal film into the silicon. Manufacturing method. 請求項１乃至７のいずれか１項に記載の半導体装置の製造方法において、
前記第２の絶縁膜を形成する工程の後に、ＡｌＯｘ、ＬａＯｘ、ＹＯｘ又はＭｇＯｘを主体とする第５の絶縁膜を形成する工程を更に有する
ことを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to any one of claims 1 to 7 ,
A method of manufacturing a semiconductor device, further comprising a step of forming a fifth insulating film mainly composed of AlOx, LaOx, YOx, or MgOx after the step of forming the second insulating film. 半導体基板上に形成され、酸化シリコンを主体とする第１の絶縁膜と、
前記第１の絶縁膜上に形成され、酸化ハフニウムを主体とする第２の絶縁膜と、
前記第２の絶縁膜上に形成され、酸化シリコンを主体とする第３の絶縁膜と、
前記第３の絶縁膜上に形成され、Ｔａ、Ｍｏ、Ｍｎ、Ｆｅ、Ｎｉ、Ｒｕ、Ｃｏ、Ｃｕ、Ｐｔ又はＺｎの酸化物を主体とする第４の絶縁膜とを有するゲート絶縁膜と、
前記ゲート絶縁膜上に形成され、前記第４の絶縁膜と接する金属膜を有するゲート電極と
を有することを特徴とする半導体装置。 A first insulating film formed on a semiconductor substrate and mainly composed of silicon oxide;
A second insulating film mainly formed of hafnium oxide formed on the first insulating film;
A third insulating film formed mainly on silicon oxide and formed on the second insulating film;
A gate insulating film formed on the third insulating film and having a fourth insulating film mainly composed of an oxide of Ta, Mo, Mn, Fe, Ni, Ru, Co, Cu, Pt or Zn;
And a gate electrode having a metal film formed on the gate insulating film and in contact with the fourth insulating film.
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