JP5378716B2

JP5378716B2 - Memory control device

Info

Publication number: JP5378716B2
Application number: JP2008169434A
Authority: JP
Inventors: 健司嶋田; 昇小野里
Original assignee: 株式会社沖情報システムズ
Priority date: 2008-06-27
Filing date: 2008-06-27
Publication date: 2013-12-25
Anticipated expiration: 2028-06-27
Also published as: JP2010009415A

Abstract

<P>PROBLEM TO BE SOLVED: To shorten time for reading a plurality of continuous data from a synchronous type memory. <P>SOLUTION: Each controller 3 reads one data from a corresponding SDRAM 2 based on an address information input from an address conversion circuit 4, and a plurality of data are simultaneously read from respective SDRAMs 2 without changing a row address. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は、ＳＤＲＡＭ（ＳｙｎｃｈｒｏｎｏｕｓＤｙｎａｍｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）等の同期型メモリを制御するメモリ制御装置に関し、特に任意のアドレスから連続したデータを読み出す場合における読出し時間を短縮するメモリ制御装置に関する。 The present invention relates to a memory control device that controls a synchronous memory such as an SDRAM (Synchronous Dynamic Random Access Memory), and more particularly to a memory control device that shortens a read time when reading continuous data from an arbitrary address.

従来の技術は、図４に示すようにＳＤＲＡＭ１０２から連続した２個のデータを読み出す場合、メモリ制御装置としてのコントローラ１０３はＣＰＵ（ＣｅｎｔｒａｌＰｒｏｃｅｓｓｉｎｇＵｎｉｔ）等の制御部１０１から出力されたアドレス信号にしたがって連続した２個のデータを２回のリードコマンドでＳＤＲＡＭ１０２から読み出すようにしている。 In the conventional technique, when two continuous data are read from the SDRAM 102 as shown in FIG. 4, the controller 103 as a memory control device follows an address signal output from a control unit 101 such as a CPU (Central Processing Unit). Two consecutive data are read from the SDRAM 102 by two read commands.

このとき、図５に示すようにコントローラ１０３がＳＤＲＡＭ１０２から１番目のデータ（ＤＡＴＡ１）を読み出した後、２番目のデータ（ＤＡＴＡ２）を読み出す際に同一バンクとしてのＳＤＲＡＭ１０２の行アドレス（ＲＯＷアドレス）の変更が必要になる場合があり、このような場合、図６に示すようにコントローラ１０３は２番目のデータ（ＤＡＴＡ２）を読み出すときにプリチャージ（クロック：Ｓ１４）、アクト（クロック：Ｓ１８）、リード（クロック：Ｓ２２）の順にコマンドをＳＤＲＡＭ１０２へ発行する必要があるため、データの読出しに大幅な時間が必要になる。 At this time, as shown in FIG. 5, when the controller 103 reads the first data (DATA1) from the SDRAM 102 and then reads the second data (DATA2), the row address (ROW address) of the SDRAM 102 as the same bank is read. In such a case, as shown in FIG. 6, when the controller 103 reads out the second data (DATA2), precharge (clock: S14), act (clock: S18), read Since it is necessary to issue commands to the SDRAM 102 in the order of (clock: S22), it takes a long time to read data.

また、図７に示すように１個のメモリ制御装置としてのコントローラ１０３および２個のＳＤＲＡＭ１０２ａ、ＳＤＲＡＭ１０２ｂから連続した２個のデータを読み出す場合、コントローラ１０３は制御部１０１から出力されたアドレス信号にしたがってＳＤＲＡＭ１０２ａおよびＳＤＲＡＭ１０２ｂから１回のリードコマンドでそれぞれ連続した２個のデータを読み出すようにしているものもある。 As shown in FIG. 7, when reading two continuous data from the controller 103 as one memory control device and the two SDRAMs 102 a and 102 b, the controller 103 follows the address signal output from the control unit 101. In some cases, two consecutive data are read from the SDRAM 102a and the SDRAM 102b with a single read command.

このようにしても図８に示すようにコントローラ１０３がＳＤＲＡＭ１０２ａおよびＳＤＲＡＭ１０２ｂから１番目のデータ（ＤＡＴＡ１）を読み出した後、ＳＤＲＡＭ１０２ａおよびＳＤＲＡＭ１０２ｂから２番目のデータ（ＤＡＴＡ２）を読み出す際にＳＤＲＡＭ１０２ａおよびＳＤＲＡＭ１０２ｂの行アドレス（ＲＯＷアドレス）の変更が必要になる場合があり、このような場合、図９に示すようにコントローラ１０３は２番目のデータ（ＤＡＴＡ２）を読み出すときにプリチャージ（クロック：Ｓ１４）、アクト（クロック：Ｓ１８）、リード（クロック：Ｓ２２）の順にコマンドをそれぞれのＳＤＲＡＭ１０２（ＳＤＲＡＭ１０２ａおよびＳＤＲＡＭ１０２ｂ）へ発行する必要があるため、データの読出しに大幅な時間が必要になる。 In this way, as shown in FIG. 8, after the controller 103 reads the first data (DATA1) from the SDRAM 102a and SDRAM 102b, the row of the SDRAM 102a and SDRAM 102b is read when the second data (DATA2) is read from the SDRAM 102a and SDRAM 102b. In such a case, it is necessary to change the address (ROW address). In such a case, as shown in FIG. 9, when the controller 103 reads the second data (DATA2), precharge (clock: S14), act ( Since it is necessary to issue commands to the respective SDRAMs 102 (SDRAM 102a and SDRAM 102b) in the order of clock (S18) and read (clock: S22), a significant amount of time is required to read data. .

さらに、データを読み出しているＳＤＲＡＭと別のＳＤＲＡＭをバックグラウンドでプリチャージコマンドを発行してリフレッシュすることにより、リフレッシュ時間を短縮するようにしているものがある（例えば、特許文献１参照）。
特開平８−１２９８８１号公報（段落「００２２」〜段落「００２６」、図２） Further, there is a technique in which a refresh time is shortened by issuing a precharge command in the background and refreshing an SDRAM that is reading data from another SDRAM (see, for example, Patent Document 1).
JP-A-8-129881 (paragraph "0022" to "0026", FIG. 2)

しかしながら、上述した従来の技術においては、コントローラ１０３がＳＤＲＡＭ１０２から１番目のデータを読み出した後、２番目のデータを読み出す際、同一バンクに対し行アドレス（ＲＯＷアドレス）の変更が必要になる場合、コントローラ１０３は２番目のデータを読み出すときにプリチャージ、アクト、リードの順にコマンドをＳＤＲＡＭ１０２へ発行する必要があるため、データの読出しに大幅な時間が必要になるという問題がある。 However, in the above-described conventional technique, when the controller 103 reads the first data from the SDRAM 102 and then reads the second data, the row address (ROW address) needs to be changed for the same bank. Since the controller 103 needs to issue commands to the SDRAM 102 in the order of precharge, act, and read when reading the second data, there is a problem that it takes a long time to read the data.

また、データを読み出しているＳＤＲＡＭと別のＳＤＲＡＭをバックグラウンドでプリチャージコマンドを発行してリフレッシュするようにしても１番目のデータを読み出した後に２番目のデータを読み出す必要があるため、データの読出しに大幅な時間が必要になるという問題がある。
本発明は、このような問題を解決することを課題とし、連続した複数のデータを同期型メモリから読み出す時間を短縮することを目的とする。 Even if another SDRAM is being read out and refreshed by issuing a precharge command in the background, it is necessary to read the second data after reading the first data. There is a problem that a long time is required for reading.
An object of the present invention is to solve such a problem, and an object thereof is to shorten the time for reading a plurality of continuous data from a synchronous memory.

そのため、本発明は、制御部からアドレス信号を入力して、複数の同期型メモリからデータを読出すメモリ制御装置において、前記制御部は、最先のデータの読み出しを行う同期型メモリを示す情報を前記アドレス信号に含めて出力し、連続するデータを分割して記憶する前記複数の同期型メモリに対応して設けられ、前記アドレス信号に基づいて独立して対応する前記同期型メモリからデータを読出す複数のデータ読出し手段と、前記最先のデータの読み出しを行う同期型メモリを示す情報に基づいて最先のデータの読み出しを行う前記同期型メモリを判定し、判定した前記同期型メモリに対応する前記データ読出し手段にアドレスを出力するとともに、連続するデータが記憶された他の同期型メモリのアドレスを生成して該他の同期型メモリに対応する前記データ読出し手段にアドレスを出力し、さらに前記最先のデータの読み出しを行う同期型メモリを示す情報を先行データ指示信号として出力するアドレス変換手段と、前記データ読出し手段がそれぞれの同期型メモリから読出したデータを合成して出力するデータ合成手段とを設け、前記アドレス変換手段は、前記制御部からアドレス信号を入力すると、前記最先のデータの読み出しを行う同期型メモリを示す情報に基づいて最先のデータの読み出しを行う前記同期型メモリを判定し、判定した前記同期型メモリに対応する前記データ読出し手段にアドレスを出力するとともに、連続するデータが記憶された他の同期型メモリのアドレスを生成して該他の同期型メモリに対応する前記データ読出し手段にアドレスを出力し、さらに前記先行データ指示信号を前記データ合成手段へ出力し、前記複数のデータ読出し手段は、前記アドレス変換手段から入力したアドレスに基づいてそれぞれ対応する前記同期型メモリからデータを読み出して該データを前記データ合成手段へ出力し、前記データ合成手段は、前記アドレス変換手段から入力した前記先行データ指示信号に基づいた順序にしたがって、前記データ読出し手段から入力した前記データを合成して前記制御部に出力することを特徴とする。 Therefore, according to the present invention, in a memory control device that inputs an address signal from a control unit and reads data from a plurality of synchronous memories, the control unit indicates information indicating the synchronous memory that reads the earliest data. the outputs included in the address signal provided corresponding to said plurality of synchronous memory that stores by dividing the continuous data, the data from the synchronous memory corresponding independently on the basis of the address signal A plurality of data reading means for reading and determining the synchronous memory for reading the earliest data based on information indicating the synchronous memory for reading the earliest data, and determining the determined synchronous memory The address is output to the corresponding data reading means, and the address of another synchronous memory in which continuous data is stored is generated to generate the other synchronous memory. Outputs an address to the data reading means corresponding to the re, further said address conversion means for outputting information indicating a synchronous memory to read out the earliest data as leading data indicator signal, wherein the data reading means each Data synthesizing means for synthesizing and outputting data read from the synchronous memory, and the address converting means indicates the synchronous memory for reading out the earliest data when an address signal is inputted from the control unit The synchronous memory that reads the earliest data is determined based on the information, and an address is output to the data reading means corresponding to the determined synchronous memory, and another synchronous memory in which continuous data is stored Type memory address is generated and the address is output to the data reading means corresponding to the other synchronous memory Further outputs said preceding data indication signal to said data combining means, said plurality of data reading means, the said data reading data from said synchronous memory corresponding respectively based on the address input from said address translation means Output to the data synthesizing means, and the data synthesizing means synthesizes the data inputted from the data reading means in accordance with the order based on the preceding data instruction signal inputted from the address converting means and outputs the synthesized data to the control unit. It is characterized by doing.

このようにした本発明は、ＳＤＲＡＭ等の同期型メモリからひとつのデータを読出した後、次のデータを読出す間に同期型メモリのプリチャージが不要になり、連続した複数のデータを読出す時間を短縮することができるという効果が得られる。
また、それぞれのＳＤＲＡＭ等の同期型メモリから同時にデータを読出すことができるようになり、データを読出す時間を短縮することができるという効果が得られる。 In the present invention as described above, after one data is read from a synchronous memory such as an SDRAM, precharging of the synchronous memory becomes unnecessary during reading of the next data, and a plurality of continuous data are read. The effect that time can be shortened is acquired.
In addition, data can be simultaneously read from the respective synchronous memories such as SDRAMs, and the effect of shortening the time for reading data can be obtained.

以下、図面を参照して本発明によるメモリ制御装置の実施例を説明する。 Embodiments of a memory control device according to the present invention will be described below with reference to the drawings.

図１は実施例におけるメモリ制御装置の構成を示すブロック図である。
図１において、１は制御部であり、ＣＰＵやＤＳＰ（ＤｉｇｉｔａｌＳｉｇｎａｌＰｒｏｃｅｓｓｏｒ）等で構成され、図示しない記憶部に記憶された制御プログラム（ソフトウェア）に基づいてメモリ制御装置へ動作指示を出力し、またメモリ制御装置から入力したデータを記憶部に格納等するものである。 FIG. 1 is a block diagram illustrating a configuration of a memory control device according to the embodiment.
In FIG. 1, reference numeral 1 denotes a control unit, which is configured by a CPU, a DSP (Digital Signal Processor), etc., and outputs an operation instruction to a memory control device based on a control program (software) stored in a storage unit (not shown). Also, the data input from the memory control device is stored in the storage unit.

２は同期型メモリとしてのＳＤＲＡＭ（例えば、ＳＤＲ−ＳＤＲＡＭ）であり、所定のビット幅（本実施例では６４ビット）のデータを記憶する２個のＳＤＲＡＭ（ＳＤＲＡＭ２ａ、ＳＤＲＡＭ２ｂ）を備えている。
なお、本実施例では、２個のＳＤＲＡＭ２（ＳＤＲＡＭ２ａ、ＳＤＲＡＭ２ｂ）を備えたものとして説明するが、３以上のＳＤＲＡＭ２を備えた構成としてもよい。 Reference numeral 2 denotes an SDRAM (for example, SDR-SDRAM) as a synchronous memory, which includes two SDRAMs (SDRAM 2a and SDRAM 2b) that store data having a predetermined bit width (64 bits in this embodiment).
In the present embodiment, it is assumed that two SDRAMs 2 (SDRAM 2a and SDRAM 2b) are provided, but a configuration including three or more SDRAMs 2 may be used.

３はＳＤＲＡＭ２からデータを読み出すデータ読出し手段としてのコントローラであり、ＳＤＲＡＭ２へ出力するＲＯＷアドレスやＣＯＬＵＭＮアドレス等のアドレス信号、所定のビット幅のデータ信号、ならびにリード／ライト・プリチャージ等の動作を指示するコマンド等の出力信号、およびＳＤＲＡＭ２から入力するデータ信号等の入力信号を制御してＳＤＲＡＭ２からデータの読出しやＳＤＲＡＭ２へデータの書き込みを行うものである。 Reference numeral 3 denotes a controller as a data reading means for reading data from the SDRAM 2 and instructs an operation such as an address signal such as a ROW address and a COLUMN address to be output to the SDRAM 2, a data signal having a predetermined bit width, and a read / write precharge. In this case, an output signal such as a command to be executed and an input signal such as a data signal input from the SDRAM 2 are controlled to read data from the SDRAM 2 or write data to the SDRAM 2.

本実施例では、それぞれのＳＤＲＡＭ２に接続された２個のコントローラ３ａ、コントローラ３ｂを備えているものとし、それぞれのコントローラ３は独立してＳＤＲＡＭ２へ出力するＲＯＷアドレスやＣＯＬＵＭＮアドレス等のアドレス信号、所定のビット幅のデータ信号、ならびにリード／ライト・プリチャージ等の動作を指示するコマンド等の出力信号、およびＳＤＲＡＭ２から入力するデータ信号等の入力信号を制御することができるようになっており、それぞれのＳＤＲＡＭ２へ独立してデータの読出しや書き込みを行うことができるようになっている。 In this embodiment, it is assumed that two controllers 3a and 3b connected to each SDRAM 2 are provided, and each controller 3 independently outputs an address signal such as a ROW address and a COLUMN address to be output to the SDRAM 2, a predetermined number Data signals, and output signals such as commands for instructing operations such as read / write precharge, and input signals such as data signals input from the SDRAM 2 can be controlled. It is possible to read and write data independently to the SDRAM 2.

なお、本実施例では、それぞれのＳＤＲＡＭ２に接続された２個のコントローラ３（コントローラ３ａ、コントローラ３ｂ）を備えたものとして説明するが、それぞれのＳＤＲＡＭ２に接続された３以上のコントローラ３を備えた構成としてもよい。
４はアドレス変換手段としてのアドレス変換回路であり、制御部１から出力されたアドレス信号を入力し、そのアドレス信号に基づいてそれぞれのＳＤＲＡＭ２のアドレス信号を生成し、そのアドレス信号やコマンド等の信号をそれぞれのコントローラ３へ出力するものである。 In this embodiment, the description will be made assuming that two controllers 3 (controller 3a, controller 3b) connected to each SDRAM 2 are provided. However, three or more controllers 3 connected to each SDRAM 2 are provided. It is good also as a structure.
Reference numeral 4 denotes an address conversion circuit as address conversion means, which receives an address signal output from the control unit 1, generates an address signal of each SDRAM 2 based on the address signal, and outputs the address signal, command signal, etc. Are output to each controller 3.

このアドレス変換回路４は、例えば制御部１から出力されたアドレス信号の最下位のビットが“０”である場合、ＳＤＲＡＭ２ａおよびコントローラ３ａを選択し、また最下位のビットが“１”である場合、ＳＤＲＡＭ２ｂおよびコントローラ３ｂを選択するものとし、また最下位のビットを除いたアドレス信号をＳＤＲＡＭ２ａまたはＳＤＲＡＭ２ｂのアドレス信号としてコントローラ３ａまたはコントローラ３ｂへ出力する。 For example, when the least significant bit of the address signal output from the control unit 1 is “0”, the address conversion circuit 4 selects the SDRAM 2a and the controller 3a, and when the least significant bit is “1”. The SDRAM 2b and the controller 3b are selected, and the address signal excluding the least significant bit is output to the controller 3a or the controller 3b as the address signal of the SDRAM 2a or SDRAM 2b.

このようにした場合、ＳＤＲＡＭ２ａは制御部１から出力されたアドレス信号の最下位のビットが“０”であるアドレスのデータを記憶し、ＳＤＲＡＭ２ｂは制御部１から出力されたアドレス信号の最下位のビットが“１”であるアドレスのデータを記憶する。
また、アドレス変換回路４は、制御部１から出力されたアドレス信号に基づいてＳＤＲＡＭ２から連続した２個のデータを読み出す場合、そのアドレス信号の最下位のビット（“０”または“１”）を先行データインディケータ信号（先行データ指示信号）として後述するデータスワップ回路へ出力する。この先行データインディケータ信号は、アドレス変換回路４が制御部１から入力したアドレス信号が示す最先のデータを読出すＳＤＲＡＭ２を示す信号である。 In this case, the SDRAM 2a stores the data of the address whose lowest bit of the address signal output from the control unit 1 is “0”, and the SDRAM 2b stores the lowest bit of the address signal output from the control unit 1. Data of an address whose bit is “1” is stored.
Further, when the address conversion circuit 4 reads two continuous data from the SDRAM 2 based on the address signal output from the control unit 1, the least significant bit (“0” or “1”) of the address signal is read. It outputs to the data swap circuit mentioned later as a preceding data indicator signal (preceding data instruction signal). The preceding data indicator signal is a signal indicating SDRAM 2 that reads the earliest data indicated by the address signal input from control unit 1 by address conversion circuit 4.

５はデータ合成手段としてのデータスワップ回路であり、コントローラ３ａおよびコントローラ３ｂを介してＳＤＲＡＭ２ａおよびＳＤＲＡＭ２ｂから読み出したデータをレジスタ等の記憶素子に入力し、そのデータをアドレス変換回路４から出力された先行データインディケータ信号に基づいて制御部１から入力したアドレス信号が示すアドレスの順に整列し、合成して制御部１へ出力するものである。 Reference numeral 5 denotes a data swap circuit as data synthesis means. Data read from the SDRAM 2a and SDRAM 2b is input to a storage element such as a register via the controller 3a and controller 3b, and the data is output from the address conversion circuit 4. Based on the data indicator signal, they are arranged in the order of the addresses indicated by the address signals input from the control unit 1, synthesized and output to the control unit 1.

先行データインディケータ信号は、制御部１から出力されたアドレス信号の最下位のビットであり、“０”がコントローラ３ａを介してＳＤＲＡＭ２ａから読み出したデータがコントローラ３ｂを介してＳＤＲＡＭ２ｂから読み出したデータに先行する若いアドレスのデータであることを示し、“１”がコントローラ３ｂを介してＳＤＲＡＭ２ｂから読み出したデータがコントローラ３ａを介してＳＤＲＡＭ２ａから読み出したデータに先行する若いアドレスのデータであることを示す。 The preceding data indicator signal is the least significant bit of the address signal output from the control unit 1, and data “0” read from the SDRAM 2a via the controller 3a precedes the data read from the SDRAM 2b via the controller 3b. "1" indicates that the data read from the SDRAM 2b via the controller 3b is the data of the young address preceding the data read from the SDRAM 2a via the controller 3a.

データスワップ回路５は、先行データインディケータ信号が“０”であるときコントローラ３ａを介してＳＤＲＡＭ２ａから読み出したデータを下位の６４ビット、コントローラ３ｂを介してＳＤＲＡＭ２ｂから読み出したデータを上位の６４ビットとして合計１２８ビットのデータに合成し、先行データインディケータ信号が“１”であるときコントローラ３ｂを介してＳＤＲＡＭ２ｂから読み出したデータを下位の６４ビット、コントローラ３ａを介してＳＤＲＡＭ２ａから読み出したデータを上位の６４ビットとして合計１２８ビットのデータに合成して制御部１へ出力する。 The data swap circuit 5 sums the data read from the SDRAM 2a via the controller 3a when the preceding data indicator signal is “0” as the lower 64 bits and the data read from the SDRAM 2b via the controller 3b as the upper 64 bits. When the preceding data indicator signal is “1”, the data read from the SDRAM 2b via the controller 3b is the lower 64 bits, and the data read from the SDRAM 2a via the controller 3a is the upper 64 bits when the preceding data indicator signal is “1”. Are combined into a total of 128 bits of data and output to the control unit 1.

このようにメモリ制御装置６は、コントローラ３、アドレス変換回路４、およびデータスワップ回路５で構成され、制御部１から出力されたアドレス信号に基づいてコントローラ３ａ、３ｂを介してＳＤＲＡＭ２ａ、２ｂから連続したアドレスに格納された２個のデータを同時に読み出すことができるようになっている。
上述した構成の作用を図３の実施例におけるＳＤＲＡＭからデータを読み出す動作のタイミングチャートに基づいて説明する。 As described above, the memory control device 6 includes the controller 3, the address conversion circuit 4, and the data swap circuit 5, and is continuously connected to the SDRAMs 2a and 2b via the controllers 3a and 3b based on the address signal output from the control unit 1. The two data stored at the address can be read simultaneously.
The operation of the above configuration will be described based on the timing chart of the operation of reading data from the SDRAM in the embodiment of FIG.

まず、図２に示すように制御部１のアドレス空間として連続したアドレスＡＤＲ１、ＡＤＲ２の２個のデータＤＡＴＡ１、ＤＡＴＡ２をＳＤＲＡＭ２から読み出すものとし、ＤＡＴＡ１はＳＤＲＡＭ２ｂ、ＤＡＴＡ２はＳＤＲＡＭ２ａに記憶され、またアドレスＡＤＲ１とＡＤＲ２との間は行アドレス（ＲＯＷアドレス）の境界となっているものとする。
制御部１はアドレスＡＤＲ１をアドレス信号とし、そのアドレスＡＤＲ１に記憶されたデータおよびそのアドレスＡＤＲ１に後続するアドレスＡＤＲ２に記憶されたデータ、すなわちアドレスＡＤＲ１から連続する２個のデータをＳＤＲＡＭ２から読み出す指示をアドレス変換回路４へ出力する。なお、本実施例では、アドレスＡＤＲ１の最下位のビットは“１”であるものとする。 First, as shown in FIG. 2, two data DATA1 and DATA2 of continuous addresses ADR1 and ADR2 as an address space of the control unit 1 are read from SDRAM2, DATA1 is stored in SDRAM2b, DATA2 in SDRAM2a, and address ADR1 And ADR2 are assumed to be a boundary of row addresses (ROW addresses).
The control unit 1 uses the address ADR1 as an address signal, and instructs the SDRAM 2 to read the data stored in the address ADR1 and the data stored in the address ADR2 subsequent to the address ADR1, that is, the two data continuous from the address ADR1. Output to the address conversion circuit 4. In this embodiment, it is assumed that the least significant bit of the address ADR1 is “1”.

アドレス変換回路４は入力されたアドレス信号の最下位のビットが“０”であるか“１”であるかを判定する。本実施例では、連続する２個のデータをＳＤＲＡＭ２から読み出すため、最下位のビットが“１”であるのでコントローラ３ｂを選択して最下位のビットを除いたアドレス信号をコントローラ３ｂへ出力するとともにコントローラ３ａを選択して最下位のビットを除いたアドレス信号に「１」を加算したアドレス信号をコントローラ３ａへ出力する。 The address conversion circuit 4 determines whether the least significant bit of the input address signal is “0” or “1”. In this embodiment, since two consecutive data are read from the SDRAM 2, since the least significant bit is “1”, the controller 3b is selected and an address signal excluding the least significant bit is output to the controller 3b. The controller 3a is selected and an address signal obtained by adding “1” to the address signal excluding the least significant bit is output to the controller 3a.

例えば、アドレスＡＤＲ１の下位４ビットが“００１１”である場合、最下位のビットを除いた“００１”をアドレス信号の下位３ビットとしてコントローラ３ｂへ出力し、最下位のビットを除いた“００１”に「１」を加算した“０１０”をアドレス信号の下位３ビットとしてコントローラ３ａへ出力する。
なお、本実施例では、最下位のビットを除いたアドレスをアドレス信号とし、連続する２個のデータがそれぞれのＳＤＲＡＭ２の同一のアドレスにマップされるようにしたが、それに限定されるものでなく、連続する２個のデータがそれぞれのＳＤＲＡＭ２の異なるアドレスにマップされるようにしてもよい。 For example, when the lower 4 bits of the address ADR1 are “0011”, “001” excluding the least significant bit is output to the controller 3b as the lower 3 bits of the address signal, and “001” excluding the least significant bit. Then, “010” obtained by adding “1” to is output to the controller 3a as the lower 3 bits of the address signal.
In this embodiment, the address excluding the least significant bit is used as an address signal, and two consecutive data are mapped to the same address in each SDRAM 2. However, the present invention is not limited to this. Two consecutive data may be mapped to different addresses of the respective SDRAMs 2.

アドレス変換回路４はアドレス信号とともにそのアドレスに記憶されたデータを読み出すことを指示するリード信号をそれぞれのコントローラ３へ出力する。また、アドレス変換回路４は先行データインディケータ信号をデータスワップ回路５へ出力する。
コントローラ３は、アドレス変換回路４から入力したアドレス信号およびリード信号にしたがってＳＤＲＡＭ２へアドレス信号を出力し、またそのアドレスに記憶されたデータを読み出すことを指示するアクトコマンドおよびリードコマンドを発行する。 The address conversion circuit 4 outputs a read signal instructing reading of data stored at the address together with the address signal to each controller 3. Further, the address conversion circuit 4 outputs a preceding data indicator signal to the data swap circuit 5.
The controller 3 outputs an address signal to the SDRAM 2 in accordance with the address signal and the read signal input from the address conversion circuit 4, and issues an act command and a read command instructing to read data stored at the address.

図３に示すようにそれぞれのコントローラ３は、アドレス変換回路４から入力したアドレス信号からＲＯＷアドレスを生成してそれぞれのＳＤＲＡＭ２へ出力するとともにそれぞれのＳＤＲＡＭ２（ＳＤＲＡＭ２ａおよびＳＤＲＡＭ２ｂ）へアクトコマンド（クロック：Ｓ１）を出力する。
次に、それぞれのコントローラ３は、アドレス変換回路４から入力したアドレス信号からＣＯＬＵＭＮアドレスを生成してそれぞれのＳＤＲＡＭ２（ＳＤＲＡＭ２ａおよびＳＤＲＡＭ２ｂ）へ出力するとともにそれぞれのＳＤＲＡＭ２（ＳＤＲＡＭ２ａおよびＳＤＲＡＭ２ｂ）へ１個のデータをリードするためのリードコマンド（クロック：Ｓ５）を出力する。これにより、コントローラ３ｂはアドレスＡＤＲ１のデータをＳＤＲＡＭ２ｂから読み出すこと、コントローラ３ａはアドレスＡＤＲ２のデータをＳＤＲＡＭ２ａから読み出すことをそれぞれのＳＤＲＡＭ２へ通知する。 As shown in FIG. 3, each controller 3 generates a ROW address from the address signal input from the address conversion circuit 4 and outputs the ROW address to each SDRAM 2 as well as an act command (clock: S1) to each SDRAM 2 (SDRAM 2a and SDRAM 2b). ) Is output.
Next, each controller 3 generates a COLUMN address from the address signal input from the address conversion circuit 4 and outputs it to each SDRAM 2 (SDRAM 2a and SDRAM 2b) and one data to each SDRAM 2 (SDRAM 2a and SDRAM 2b). Is output as a read command (clock: S5). Thereby, the controller 3b notifies each SDRAM 2 that the data of the address ADR1 is read from the SDRAM 2b, and the controller 3a reads the data of the address ADR2 from the SDRAM 2a.

それぞれのＳＤＲＡＭ２は入力したアドレス、アクトコマンドおよびリードコマンドに基づいて記憶したデータをそれぞれのコントローラ３へ出力（クロック：Ｓ９）する。
ＳＤＲＡＭ２ｂは入力されたＲＯＷアドレス、ＣＯＬＵＭＮアドレスに基づいて記憶した１個のデータをコントローラ３ｂへ出力し、同様にＳＤＲＡＭ２ａも入力されたＲＯＷアドレス、ＣＯＬＵＭＮアドレスに基づいて記憶した１個のデータをコントローラ３ａへ出力する。これにより、アドレスＡＤＲ１のデータをＳＤＲＡＭ２ｂから読み出し、またアドレスＡＤＲ２のデータをＳＤＲＡＭ２ａから読み出してコントローラ３ｂおよびコントローラ３ａへ出力する。 Each SDRAM 2 outputs the stored data to each controller 3 based on the input address, act command and read command (clock: S9).
The SDRAM 2b outputs one piece of data stored based on the input ROW address and COLUMN address to the controller 3b. Similarly, the SDRAM 2a also outputs one piece of data stored based on the input ROW address and COLUMN address to the controller 3a. Output to. As a result, the data at address ADR1 is read from SDRAM 2b, and the data at address ADR2 is read from SDRAM 2a and output to controller 3b and controller 3a.

ここで、本実施例では、ＳＤＲＡＭ２ａおよびＳＤＲＡＭ２ｂからデータを読み出すときにプリチャージが不要なものとして説明したが、以前にデータを読み出した時の行アドレスと異なる行アドレスのデータを読み出す場合は、プリチャージが必要になるのは従来と同様である。
したがって、本実施例ではＳＤＲＡＭ２ａおよびＳＤＲＡＭ２ｂからデータを読み出すとき、最多で１回のプリチャージが必要になり、従来は、そのプリチャージに加え、１番目のデータを読出した後、同一バンクの行アドレスを変更して２番目のデータを読出す場合は最多で２回のプリチャージが必要になる。 In this embodiment, the precharge is not required when reading data from the SDRAM 2a and the SDRAM 2b. However, when reading data at a row address different from the row address when the data was read previously, It is the same as before that charging is required.
Therefore, in this embodiment, when data is read from the SDRAM 2a and SDRAM 2b, at most one precharge is required. Conventionally, in addition to the precharge, after reading the first data, the row address of the same bank is read. When the second data is read by changing the above, a maximum of two precharges are required.

本実施例は、同一バンクの行アドレスを変更することなくそれぞれのＳＤＲＡＭ２からデータを読み出すようにしたことにより、従来に比べてプリチャージの回数を削減することができ、ＳＤＲＡＭ２からデータを読み出す時間を短縮することができるようになる。
リードコマンドを出力したそれぞれのコントローラ３はそれぞれのＳＤＲＡＭ２から入力したデータをデータスワップ回路５へ出力する。 In this embodiment, since the data is read from each SDRAM 2 without changing the row address of the same bank, the number of precharges can be reduced as compared with the conventional case, and the time for reading data from the SDRAM 2 is reduced. It becomes possible to shorten.
Each controller 3 that has output the read command outputs data input from each SDRAM 2 to the data swap circuit 5.

データスワップ回路５は、アドレス変換回路４から出力された先行データインディケータ信号に基づいてそれぞれのコントローラ３から入力したデータを制御部１から入力したアドレス信号が示すアドレスの順に整列して合成し、そのデータを制御部１へ出力する。
本実施例では、アドレスＡＤＲ１の最下位のビットは“１”であるため、コントローラ３ｂを介してＳＤＲＡＭ２ｂから読み出したデータ（ＤＡＴＡ１）を下位の６４ビット、コントローラ３ａを介してＳＤＲＡＭ２ａから読み出したデータ（ＤＡＴＡ２）を上位の６４ビットとして合計１２８ビットのデータに合成して制御部１へ出力する。 Based on the preceding data indicator signal output from the address conversion circuit 4, the data swap circuit 5 arranges and combines the data input from the respective controllers 3 in the order of the addresses indicated by the address signals input from the control unit 1, Data is output to the control unit 1.
In this embodiment, since the least significant bit of the address ADR1 is “1”, the data (DATA1) read from the SDRAM 2b via the controller 3b is the lower 64 bits, and the data (DATA 1) read from the SDRAM 2a via the controller 3a ( DATA2) is combined with data of a total of 128 bits as the upper 64 bits and output to the control unit 1.

このようにそれぞれのＳＤＲＡＭ２に接続された２個のコントローラ３ａ、コントローラ３ｂは、独立してＳＤＲＡＭ２へ出力するＲＯＷアドレスやＣＯＬＵＭＮアドレス等のアドレス信号、所定のビット幅のデータ信号、ならびにリード／ライト・プリチャージ等の動作を指示するコマンド等の出力信号、およびＳＤＲＡＭ２から入力するデータ信号等の入力信号を制御することができ、それぞれのＳＤＲＡＭ２から独立して１個のデータを読出すようにしたため、１番目のデータを読出した後、２番目のデータを読出す間にＳＤＲＡＭ２のプリチャージが不要になり、データを読出す時間を短縮することができる。 In this way, the two controllers 3a and 3b connected to the respective SDRAMs 2 are independently provided with an address signal such as a ROW address and a COLUMN address, a data signal having a predetermined bit width, and a read / write An output signal such as a command for instructing an operation such as precharge and an input signal such as a data signal input from the SDRAM 2 can be controlled, and one piece of data is read independently from each SDRAM 2, After the first data is read, pre-charging of the SDRAM 2 becomes unnecessary during the reading of the second data, and the time for reading the data can be shortened.

また、それぞれのＳＤＲＡＭ２から同時にデータを読出すことができるようになる。
なお、本実施例では、２個のＳＤＲＡＭ２および２個のコントローラ３を備えたものとして説明したが、ｎ個のＳＤＲＡＭ２およびｎ個のコントローラ３を備えた場合、アドレス変換回路４は、制御部１から出力されたアドレスをｎで除算した剰余に基づいてそれぞれのＳＤＲＡＭ２およびコントローラ３を選択するとともにそれぞれのＳＤＲＡＭ２のアドレスを生成し、また先行データインディケータ信号を出力するようにすればよい。 In addition, data can be simultaneously read from each SDRAM 2.
In the present embodiment, the description has been made assuming that two SDRAMs 2 and two controllers 3 are provided. However, when n SDRAMs 2 and n controllers 3 are provided, the address conversion circuit 4 includes the control unit 1. The SDRAM 2 and the controller 3 may be selected based on the remainder obtained by dividing the address output from n by n, the address of each SDRAM 2 may be generated, and the preceding data indicator signal may be output.

また、ＳＤＲＡＭ２はＳＤＲ−ＳＤＲＡＭとして説明したが、ＤＤＲ−ＳＤＲＡＭやＤＤＲ２−ＳＤＲＡＭ等であってもよい。
以上説明したように、本実施例では、それぞれのＳＤＲＡＭ２に接続された複数のコントローラ３を設けたことにより、任意のアドレスから連続した２個のデータを読出す場合、それぞれのＳＤＲＡＭ２から独立して１個ずつのデータを読出すようにしたため、１番目のデータを読出した後、２番目のデータを読出す間にＳＤＲＡＭ２のプリチャージが不要になり、データを読出す時間を短縮することができるという効果が得られる。 Moreover, although SDRAM2 was demonstrated as SDR-SDRAM, DDR-SDRAM, DDR2-SDRAM, etc. may be sufficient.
As described above, in this embodiment, by providing a plurality of controllers 3 connected to the respective SDRAMs 2, when two continuous data are read from an arbitrary address, they are independent from the respective SDRAMs 2. Since the data is read one by one, after the first data is read, the SDRAM 2 is not required to be precharged while the second data is read, and the time for reading the data can be shortened. The effect is obtained.

また、それぞれのＳＤＲＡＭ２から同時にデータを読出すことができるようになり、データを読出す時間を短縮することができるという効果が得られる。 In addition, data can be read from each SDRAM 2 at the same time, so that the time for reading data can be shortened.

実施例におけるメモリ制御装置の構成を示すブロック図The block diagram which shows the structure of the memory control apparatus in an Example 実施例におけるＳＤＲＡＭからデータを読み出す動作の説明図Explanatory drawing of the operation | movement which reads data from SDRAM in an Example 実施例におけるＳＤＲＡＭからデータを読み出す動作のタイミングチャートTiming chart of operation of reading data from SDRAM in embodiment 従来のメモリ制御装置の構成を示すブロック図Block diagram showing the configuration of a conventional memory control device 従来のＳＤＲＡＭからデータを読み出す動作の説明図Explanatory drawing of the operation | movement which reads data from the conventional SDRAM 従来のＳＤＲＡＭからデータを読み出す動作のタイミングチャートTiming chart of operation for reading data from conventional SDRAM 従来のメモリ制御装置の構成を示すブロック図Block diagram showing the configuration of a conventional memory control device 従来のＳＤＲＡＭからデータを読み出す動作の説明図Explanatory drawing of the operation | movement which reads data from the conventional SDRAM 従来のＳＤＲＡＭからデータを読み出す動作のタイミングチャートTiming chart of operation for reading data from conventional SDRAM

Explanation of symbols

１制御部
２ＳＤＲＡＭ
３コントローラ
４アドレス変換回路
５データスワップ回路
６メモリ制御装置 1 Control unit 2 SDRAM
3 Controller 4 Address conversion circuit 5 Data swap circuit 6 Memory controller

Claims

In a memory control device that inputs an address signal from a control unit and reads data from a plurality of synchronous memories,
The control unit outputs information indicating a synchronous memory that reads out the earliest data included in the address signal,
A plurality of data reading means provided corresponding to the plurality of synchronous memories for dividing and storing continuous data, and independently reading data from the corresponding synchronous memories based on the address signal ;
The synchronous memory that reads the earliest data is determined based on information indicating the synchronous memory that reads the earliest data, and an address is assigned to the data reading unit corresponding to the determined synchronous memory. And outputting an address of another synchronous memory in which continuous data is stored, outputting the address to the data reading means corresponding to the other synchronous memory, and further reading the earliest data Address conversion means for outputting information indicating a synchronous memory to be performed as a preceding data instruction signal;
Data synthesizing means for synthesizing and outputting the data read from the respective synchronous memories by the data reading means,
When the address conversion unit receives an address signal from the control unit, the address conversion unit determines the synchronous memory that reads the earliest data based on information indicating the synchronous memory that reads the earliest data; The address is output to the data reading means corresponding to the determined synchronous memory, and the address of the other synchronous memory in which continuous data is stored is generated to read the data corresponding to the other synchronous memory Output an address to the means, and further output the preceding data instruction signal to the data synthesis means,
The plurality of data reading means read data from the corresponding synchronous memory based on the address input from the address converting means, and output the data to the data synthesizing means,
The data synthesizing means synthesizes the data inputted from the data reading means in accordance with an order based on the preceding data instruction signal inputted from the address converting means, and outputs the synthesized data to the control unit. Control device.