JP5375187B2 - Power consumption reduction circuit and power consumption reduction method - Google Patents

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Description

本発明は、消費電力低減回路および消費電力低減方法に関する。   The present invention relates to a power consumption reduction circuit and a power consumption reduction method.

ＣＰＵ（Central Processing Unit）及びＤＲＡＭ（Dynamic Random Access Memory）を備えるシステムにおいては、電力低減のために、一定時間の間にＤＲＡＭへのアクセスがない場合に、ＤＲＡＭのセルフリフレッシュやＤＲＡＭコントローラの電源の切断といった消費電力を低減する状態（以下、「低電力モード」とする）に移行し、アクセスがあったときに、低電力モードを解除した状態（以下、「通常モード」とする）に移行する制御が行われている。
その他に、ＰＣ（Personal computer）においては、電力低減のため、一定時間の間に、マウスやキーボードから入力がない場合に、ＬＣＤ（Liquid Crystal Display）の電源を切断したり、ＨＤＤ（Hard Disk Drive）を停止したりして、再び入力があったときに、その状態を解除する制御が行われている。 In a system including a CPU (Central Processing Unit) and a DRAM (Dynamic Random Access Memory), in order to reduce power consumption, when there is no access to the DRAM for a certain time, the DRAM self-refresh and the power supply of the DRAM controller are turned off. Transition to a state of reducing power consumption such as disconnection (hereinafter referred to as “low power mode”), and transition to a state where the low power mode is canceled (hereinafter referred to as “normal mode”) when accessed. Control is taking place.
In addition, in PCs (Personal computers), to reduce power consumption, when there is no input from a mouse or keyboard for a certain period of time, the LCD (Liquid Crystal Display) is turned off, or the HDD (Hard Disk Drive) ) Is stopped, and when there is an input again, control to cancel the state is performed.

特許文献１には、ＣＰＵからＳＤＲＡＭ（Synchronous DRAM）へのアクセスがないアイドル状態およびパワーダウン状態の期間中に発生したリフレッシュ時間告知信号の回数を計数し、予め設定された回数に達したときにＳＤＲＡＭをセルフリフレッシュ状態に移行させる技術が開示されている。
また、特許文献２には、一定期間アイドル状態が検出された場合、セルフリフレッシュモードに入り、クロック周波数を低く変更することにより、クロック周波数を安全に低減する技術が開示されている。
さらに、特許文献３には、ＳＤＲＡＭへのアクセス要求がない期間が所定の時間を超えた場合に、ＳＤＲＡＭに供給するクロック信号を所定のレベルに固定することにより、クロックを供給する配線の充放電によって生じる消費電力をも低減する技術が開示されている。 In Patent Document 1, the number of refresh time notification signals generated during the idle state and power-down state in which there is no access from the CPU to the SDRAM (Synchronous DRAM) is counted, and when a preset number of times is reached. A technique for shifting the SDRAM to the self-refresh state is disclosed.
Further, Patent Document 2 discloses a technique for safely reducing the clock frequency by entering a self-refresh mode and changing the clock frequency to be low when an idle state is detected for a certain period of time.
Further, in Patent Document 3, when the period when there is no access request to the SDRAM exceeds a predetermined time, the clock signal supplied to the SDRAM is fixed to a predetermined level, thereby charging / discharging the wiring for supplying the clock. A technique for reducing the power consumption caused by the above is also disclosed.

しかし、特許文献１、２及び３に開示されている技術は、一定時間の間、メモリへのアクセス要求がなかった場合に、低電力モードに移行する技術である。そのため、一定時間を経過した直後にメモリへのアクセスが頻繁に発生する場合には、低電力モードに移行して直ぐに、通常モードに復帰する現象が頻繁に発生し、低電力モードと通常モード間の移行によって消費される電力によって、かえって消費電力が大きくなってしまうという問題がある。また、一定時間の間は、通常モードで動作するため、一定時間を経過するまでは消費電力を低減することができないという問題がある。   However, the techniques disclosed in Patent Documents 1, 2, and 3 are techniques for shifting to the low power mode when there is no access request to the memory for a certain period of time. For this reason, if memory access frequently occurs immediately after a certain period of time has elapsed, the phenomenon of returning to the normal mode occurs frequently immediately after entering the low power mode, and between the low power mode and the normal mode. However, there is a problem that the power consumption is increased by the power consumed by the transition. Moreover, since it operates in the normal mode for a certain time, there is a problem that power consumption cannot be reduced until a certain time has elapsed.

なお、特許文献４には、特定の装置によるＣＰＵ外部バスの占有時間を検出し、この占有時間が所定の処理を行うのに十分な時間である場合には、ＣＰＵ外部バスから外部端子を切り離し、外部バスを用いて、命令またはデータのフェッチ処理を行う技術が開示されている。
また、特許文献５には、ＣＰＵから特定のアドレスに対して、所定時間内に応答信号が検出されない場合に、代理の応答信号を出力することにより、システムのハングアップを回避する技術が開示されている。 In Patent Document 4, the occupancy time of the CPU external bus by a specific device is detected, and when this occupancy time is sufficient for performing predetermined processing, the external terminal is disconnected from the CPU external bus. A technique for fetching an instruction or data using an external bus is disclosed.
Patent Document 5 discloses a technique for avoiding a system hang-up by outputting a proxy response signal when a response signal is not detected within a predetermined time from a CPU to a specific address. ing.

特開２００２−２３０９７０号公報JP 2002-230970 A 特開２００５−１１５９０６号公報JP 2005-115906 A 特開２００５−２５８５３３号公報JP 2005-258533 A 特開２００６−０１１６２９号公報JP 2006-011629 A 特開２００６−０９９５２７号公報JP 2006-099527 A

背景技術として説明したように、一定時間の間、メモリへのアクセス要求がなかった場合に、低電力モードに移行する技術では、消費電力の低減が十分に図れないという問題がある。   As described in the background art, there is a problem that the power consumption cannot be sufficiently reduced in the technology that shifts to the low power mode when there is no access request to the memory for a certain time.

本発明の目的は、上述したような課題を解決するためになされたものであり、消費電力を低減することができる消費電力低減回路および消費電力低減方法を提供することにある。   An object of the present invention is to solve the above-described problems, and to provide a power consumption reduction circuit and a power consumption reduction method capable of reducing power consumption.

本発明にかかる消費電力低減回路は、メモリへのアクセスを検出するアクセス検出回路と、前記アクセス検出回路が前記メモリへのアクセスを検出しなかった非アクセス期間が基準期間以上の場合に、前記メモリの制御を低電力モードに移行させる電力モード制御回路と、前記アクセス検出回路が前記メモリへのアクセスを検出した場合に、その時点における非アクセス期間の長さに応じて、前記基準期間を変更する移行制御回路を備えたものである。   The power consumption reduction circuit according to the present invention includes: an access detection circuit that detects access to a memory; and the memory when the non-access period during which the access detection circuit does not detect access to the memory is a reference period or more When the access detection circuit detects access to the memory, the reference period is changed according to the length of the non-access period at that time when the access detection circuit detects access to the memory. A transition control circuit is provided.

他方、本発明にかかる消費電力低減回路は、メモリへのアクセスを検出するアクセス検出回路と、前記アクセス検出回路が前記メモリへのアクセスを検出していないクロック数をカウントし、カウンタ値を格納するカウンタと、前記カウンタ値がモード移行値以上の場合に、前記メモリを低電力モードに移行させる電力モード制御回路と、前記アクセス検出回路が前記メモリへのアクセスを検出した場合に、その時点における前記カウンタ値に応じて、前記モード移行値を変更する移行制御回路を備えたものである。   On the other hand, the power consumption reduction circuit according to the present invention counts the access detection circuit that detects access to the memory, the number of clocks in which the access detection circuit does not detect access to the memory, and stores the counter value. A counter, a power mode control circuit that shifts the memory to a low power mode when the counter value is greater than or equal to a mode transition value, and when the access detection circuit detects access to the memory, the current point in time A transition control circuit for changing the mode transition value according to the counter value is provided.

本発明にかかる消費電力低減方法は、メモリへのアクセスを検出しなかった非アクセス期間が基準期間以上の場合に、前記メモリの制御を低電力モードに移行させる消費電力低減方法であって、前記メモリへのアクセスを検出するステップと、前記メモリへのアクセスを検出した場合に、その時点における非アクセス期間の長さに応じて、前記基準期間を変更するステップを備えたものである。   A power consumption reduction method according to the present invention is a power consumption reduction method for shifting the control of the memory to a low power mode when a non-access period in which no access to the memory is detected is a reference period or more, A step of detecting an access to the memory, and a step of changing the reference period according to the length of the non-access period at the time when the access to the memory is detected.

本発明により、消費電力を低減することができる消費電力低減回路および消費電力低減方法を提供することができる。   According to the present invention, it is possible to provide a power consumption reduction circuit and a power consumption reduction method that can reduce power consumption.

本発明の実施の形態にかかる消費電力低減回路の概略を示すブロック図である。It is a block diagram which shows the outline of the power consumption reduction circuit concerning embodiment of this invention. 本発明の実施の形態にかかる消費電力低減回路の詳細を示すブロック図である。It is a block diagram which shows the detail of the power consumption reduction circuit concerning embodiment of this invention. 本発明の実施の形態にかかる消費電力低減回路の処理を示すフローチャートである。It is a flowchart which shows the process of the power consumption reduction circuit concerning embodiment of this invention. 本発明の実施の形態にかかる消費電力低減回路の処理の具体的な例を示すタイムチャートである。It is a time chart which shows the specific example of a process of the power consumption reduction circuit concerning embodiment of this invention.

以下、本発明の実施の形態について、図面を参照しながら説明する。
図１は、本発明の実施の形態にかかる消費電力低減回路の概要を示すブロック図である。
消費電力低減回路１は、アクセス検出回路５１、電力モード制御回路５２及び移行制御回路５３を含む。また、消費電力低減回路１は、メモリ７に接続されている。 Hereinafter, embodiments of the present invention will be described with reference to the drawings.
FIG. 1 is a block diagram showing an outline of a power consumption reduction circuit according to an embodiment of the present invention.
The power consumption reduction circuit 1 includes an access detection circuit 51, a power mode control circuit 52, and a transition control circuit 53. The power consumption reduction circuit 1 is connected to the memory 7.

アクセス検出回路５１は、メモリ７へのアクセスを監視し、アクセスを検出した場合は、アクセス検出信号を電力モード制御回路５２に出力する。
電力モード制御回路５２は、基準期間の間、アクセス検出回路１１からアクセス検出信号の出力を受けなかった場合、メモリ７を低電力モードに移行させる。すなわち、電力モード制御回路１４は、基準期間の間、メモリ７へのアクセスがなかった場合、メモリ７を低電力モードに移行させる。
移行制御回路１３は、メモリ７へのアクセス状況に応じて、基準期間を最適な値に変更する。 The access detection circuit 51 monitors access to the memory 7 and outputs an access detection signal to the power mode control circuit 52 when the access is detected.
If the power mode control circuit 52 does not receive an access detection signal output from the access detection circuit 11 during the reference period, the power mode control circuit 52 shifts the memory 7 to the low power mode. That is, when there is no access to the memory 7 during the reference period, the power mode control circuit 14 shifts the memory 7 to the low power mode.
The migration control circuit 13 changes the reference period to an optimal value according to the access status to the memory 7.

続いて、消費電力低減回路１の処理について説明する。
電力モード制御回路５２は、アクセス検出回路５１がメモリ７へのアクセスを検出しなかった非アクセス期間が基準期間以上の場合に、低電力モードに移行する。
また、移行制御回路５３は、アクセス検出回路５１がメモリ７へのアクセスを検出した場合に、その時点における非アクセス期間の長さに応じて、基準期間を動的に変更する。 Next, processing of the power consumption reduction circuit 1 will be described.
The power mode control circuit 52 shifts to the low power mode when the non-access period during which the access detection circuit 51 did not detect access to the memory 7 is equal to or longer than the reference period.
Further, when the access detection circuit 51 detects access to the memory 7, the migration control circuit 53 dynamically changes the reference period according to the length of the non-access period at that time.

図２は、本発明の実施の形態にかかる消費電力低減回路の詳細を示すブロック図である。
消費電力低減回路１は、アクセス検出回路１１、カウンタ１２、移行制御回路１３、電力モード制御回路１４及びモード移行値記憶部１５を含む。また、消費電力低減回路１は、ＣＰＵ２及びＤＲＡＭ４を制御するＤＲＡＭコントローラ３に接続されている。それぞれの回路および装置は、クロックを発信する回路（図示せず）から、クロックを供給されて動作する。 FIG. 2 is a block diagram showing details of the power consumption reduction circuit according to the embodiment of the present invention.
The power consumption reduction circuit 1 includes an access detection circuit 11, a counter 12, a transition control circuit 13, a power mode control circuit 14, and a mode transition value storage unit 15. The power consumption reduction circuit 1 is connected to a DRAM controller 3 that controls the CPU 2 and the DRAM 4. Each circuit and device operates by being supplied with a clock from a circuit (not shown) that transmits the clock.

アクセス検出回路１１は、ＣＰＵ２からＤＲＡＭ４へのアクセスを監視し、アクセスを検出した場合は、アクセス検出信号を電力モード制御回路１４に出力する。
カウンタ１２は、ＣＰＵ２からＤＲＡＭ４へのアクセスがない時間をカウントしたカウント値を記憶する。
移行制御回路１３は、ＣＰＵ２からＤＲＡＭ４へのアクセス状況に応じて、モード移行値記憶部１５に格納されているモード移行値を最適な値に変更する。 The access detection circuit 11 monitors the access from the CPU 2 to the DRAM 4 and outputs an access detection signal to the power mode control circuit 14 when the access is detected.
The counter 12 stores a count value obtained by counting a time when the CPU 2 does not access the DRAM 4.
The transition control circuit 13 changes the mode transition value stored in the mode transition value storage unit 15 to an optimum value according to the access status from the CPU 2 to the DRAM 4.

電力モード制御回路１４は、モード移行値記憶部１５に格納されているモード移行値が示す時間の間、アクセス検出回路１１からアクセス検出信号の出力を受けなかった場合、低電力モード移行信号をＤＲＡＭコントローラ３に出力する。すなわち、電力モード制御回路１４は、モード移行値記憶部１５に格納されているモード移行値が示す時間の間、ＣＰＵ２からＤＲＡＭ４へのアクセスがなかった場合、低電力モード移行信号をＤＲＡＭコントローラ３に出力する。
モード移行値記憶部１５は、ＣＰＵ２からＤＲＡＭ４へのアクセスがなかった場合に、低電力モードに移行する時間を示すモード移行値が格納される。 When the power mode control circuit 14 does not receive the output of the access detection signal from the access detection circuit 11 for the time indicated by the mode transition value stored in the mode transition value storage unit 15, the power mode control circuit 14 outputs the low power mode transition signal to the DRAM. Output to the controller 3. That is, the power mode control circuit 14 sends a low power mode transition signal to the DRAM controller 3 when the CPU 2 does not access the DRAM 4 for the time indicated by the mode transition value stored in the mode transition value storage unit 15. Output.
The mode transition value storage unit 15 stores a mode transition value indicating the time for transition to the low power mode when there is no access from the CPU 2 to the DRAM 4.

続いて、消費電力低減回路１の処理について、図３に示すフローチャートを用いて説明する。
まず、アクセス検出回路１１は、クロックが供給される時間単位ごとに、ＣＰＵ２からＤＲＡＭ４へのアクセスがあるか否かを判断する（Ｓ１０１）。
ステップＳ１０１において、ＤＲＡＭ４へのアクセスを検出しなかった場合、アクセス検出回路１１は、カウンタ１２に格納されているカウント値をインクリメントする。つまり、カウンタ１２には、アクセスを検出していないクロック数をカウントしたカウント値が格納される。 Next, processing of the power consumption reduction circuit 1 will be described using the flowchart shown in FIG.
First, the access detection circuit 11 determines whether or not there is an access from the CPU 2 to the DRAM 4 for each time unit to which a clock is supplied (S101).
If the access to the DRAM 4 is not detected in step S101, the access detection circuit 11 increments the count value stored in the counter 12. That is, the counter 12 stores a count value obtained by counting the number of clocks for which access is not detected.

次に、電力モード制御回路１４は、カウンタ１２に格納されているカウンタ値が、モード移行値記憶部１５に格納されているモード移行値と一致するか否かを判断する（Ｓ１０３）。
カウンタ値がモード移行値と一致する場合は、電力モード制御回路１４は、低電力モード移行信号をＤＲＡＭコントローラ３に出力する。そして、低電力モード移行信号の出力を受けたＤＲＡＭコントローラ３は、ＤＲＡＭ４の制御を低電力モードに移行させる処理を行う（Ｓ１０４）。 Next, the power mode control circuit 14 determines whether or not the counter value stored in the counter 12 matches the mode transition value stored in the mode transition value storage unit 15 (S103).
When the counter value matches the mode transition value, the power mode control circuit 14 outputs a low power mode transition signal to the DRAM controller 3. Then, the DRAM controller 3 that has received the output of the low power mode shift signal performs a process of shifting the control of the DRAM 4 to the low power mode (S104).

一方、ステップＳ１０１において、ＤＲＡＭ４へのアクセスを検出した場合、移行制御回路１３は、カウンタ値がＮ以下であるか否かを判断する（Ｓ１０５）。ここで、Ｎは、低電力モードへ移行して、通常モードに復帰する消費電力を考慮しても電力削除の効果が得られるクロック数を示す正整数値である。
カウンタ値がＮ以下でない、つまり、カウンタ値がＮよりも大きい場合、移行制御回路１３は、モード移行値記憶部１５に格納されているモード移行値を、現在のモード移行値からＴを減算した値に変更する（Ｓ１０６）。ここで、Ｔは正整数の定数である。この処理により、ＤＲＡＭ４へのアクセスが発生する頻度が低く、非アクセス期間が比較的短く見込まれる状態においては、より早いタイミングで低電力モードに移行するようにモード移行値を低く調整する。これにより、通常モードによって動作する時間を短くし、低電力モードによって動作する時間を長くすることができるので、消費電力をより低減できる。 On the other hand, when the access to the DRAM 4 is detected in step S101, the migration control circuit 13 determines whether or not the counter value is N or less (S105). Here, N is a positive integer value indicating the number of clocks with which the effect of power deletion can be obtained even when considering the power consumption to shift to the low power mode and return to the normal mode.
When the counter value is not less than N, that is, when the counter value is larger than N, the transition control circuit 13 subtracts T from the current mode transition value for the mode transition value stored in the mode transition value storage unit 15. The value is changed (S106). Here, T is a positive integer constant. With this process, when the frequency of access to the DRAM 4 is low and the non-access period is expected to be relatively short, the mode transition value is adjusted to be low so that the transition to the low power mode is performed at an earlier timing. As a result, the time for operating in the normal mode can be shortened and the time for operating in the low power mode can be lengthened, so that power consumption can be further reduced.

カウンタ値がＮ以下の場合、移行制御回路１３は、カウンタ値にＭを加算した値が、現在のモード移行値以下であるか否かを判断する（Ｓ１０７）。なお、Ｍは正整数のマージン値である。
カウンタ値にＭを加算した値が、現在のモード移行値以下でない、つまり、カウンタ値にＭを加算した値が、現在のモード移行値よりも大きい場合、移行制御回路１３は、モード移行値記憶部１５に格納されているモード移行値を、カウンタ値にＭを加算した値に変更する（Ｓ１０８）。ここで、カウンタ値がＮ以下であって、なおかつ、カウンタ値にＭを加算した値が、現在のモード移行値よりも大きい場合には、ＤＲＡＭ４への非アクセス期間がモード移行値によって定める基準期間の長さ程度であると判断できる。このような状態においては、一旦、カウンタ値がモード移行値以上となり、低電力モードに移行した場合であっても、すぐにＤＲＡＭ４へのアクセスが発生し、通常モードに復帰するといった処理が繰り返される可能性が高いと判断される。そこで、ステップＳ１０８では、モードの移行値が大きくなるように調整して、低電力モードに移行しにくくすることによって、モード間の移行の発生を減らし、もって消費電力を低減することができる。 When the counter value is N or less, the transition control circuit 13 determines whether or not the value obtained by adding M to the counter value is equal to or smaller than the current mode transition value (S107). M is a positive integer margin value.
If the value obtained by adding M to the counter value is not less than or equal to the current mode transition value, that is, if the value obtained by adding M to the counter value is greater than the current mode transition value, the transition control circuit 13 stores the mode transition value. The mode transition value stored in the unit 15 is changed to a value obtained by adding M to the counter value (S108). Here, when the counter value is N or less and the value obtained by adding M to the counter value is larger than the current mode transition value, the non-access period to the DRAM 4 is a reference period determined by the mode transition value. It can be judged that the length is about. In such a state, even if the counter value is once more than the mode transition value and the transition to the low power mode is made, the process of immediately accessing the DRAM 4 and returning to the normal mode is repeated. It is judged that the possibility is high. Therefore, in step S108, adjustment is made so that the mode transition value is increased to make it difficult to shift to the low power mode, thereby reducing the occurrence of transition between modes and thereby reducing power consumption.

即ち、本実施の形態にかかる消費電力低減回路は、カウンタ値により特定される非アクセス期間が、モード移行値により特定される基準時間と同程度であるかどうかを検出することによって、モード間の移行が発生しやすい状態にあるかどうかを判断している。そして、モード間の移行が発生しやすい状態であると判断した場合は、モード間の移行が発生しにくくなるように、モード移行値を高くしている。   That is, the power consumption reduction circuit according to the present embodiment detects whether the non-access period specified by the counter value is comparable to the reference time specified by the mode transition value. Determines if the transition is likely to occur. If it is determined that the transition between modes is likely to occur, the mode transition value is increased so that the transition between modes is less likely to occur.

カウンタ値にＭを加算した値が現在のモード移行値以下の場合、ステップＳ１０６における処理を実行する場合、またはステップＳ１０８における処理を実行する場合は、アクセス検出回路１３は、ＤＲＡＭ４へのアクセスを検出しているため、電力モード制御回路１４にアクセス検出信号を出力する。アクセス検出信号の出力を受けた電力モード制御回路１４は、通常モード移行信号をＤＲＡＭコントローラ３に出力する。そして、通常モード移行信号の出力を受けたＤＲＡＭコントローラ３は、ＤＲＡＭ４の制御を通常モードに移行させる処理を行う（Ｓ１０９）。なお、既に通常モードである場合は、そのまま通常モードを維持する。
アクセス検出回路１１は、カウンタ１２に格納されているカウンタ値を"０"にリセットする（Ｓ１１０）。 When the value obtained by adding M to the counter value is equal to or smaller than the current mode transition value, when executing the process in step S106, or when executing the process in step S108, the access detection circuit 13 detects access to the DRAM 4. Therefore, an access detection signal is output to the power mode control circuit 14. Receiving the output of the access detection signal, the power mode control circuit 14 outputs a normal mode transition signal to the DRAM controller 3. The DRAM controller 3 that has received the output of the normal mode shift signal performs a process of shifting the control of the DRAM 4 to the normal mode (S109). If the normal mode is already set, the normal mode is maintained as it is.
The access detection circuit 11 resets the counter value stored in the counter 12 to “0” (S110).

なお、本発明を適用する対象は、消費電力を低減する状態に移行することができるものであれば、本実施の形態に例示した対象に限られない。例えば、ＬＣＤの電源を切断したり、ＨＤＤを停止したりすることができるＰＣであっても適用することができる。   Note that the target to which the present invention is applied is not limited to the target illustrated in this embodiment as long as it can shift to a state of reducing power consumption. For example, the present invention can be applied even to a PC that can turn off the power of the LCD or stop the HDD.

続いて、上述した本発明の実施の形態の具体的な例について、図４に示すタイムチャートを用いて説明する。図４は、Ｎを"５"、Ｍを"２"、Ｔを"１"とした例を示す。また、図４は、最初のモード移行値が"５"であり、ＤＲＡＭ４へのアクセスがあった時点からのタイムチャートを示している。   Next, a specific example of the above-described embodiment of the present invention will be described with reference to a time chart shown in FIG. FIG. 4 shows an example in which N is “5”, M is “2”, and T is “1”. FIG. 4 shows a time chart from the time when the first mode transition value is “5” and the DRAM 4 is accessed.

Ｔ０：モード移行値に示すクロック数"５"の間、ＤＲＡＭ４へのアクセスが発生していないため、ＤＲＡＭ４の制御を低電力モードに移行する。 T0: During the number of clocks “5” indicated in the mode transition value, access to the DRAM 4 has not occurred, so the control of the DRAM 4 is shifted to the low power mode.

Ｔ１：ＤＲＡＭ４へのアクセスが発生したため、ＤＲＡＭ４の制御を通常モードに移行する。また、カウンタ値"８（５＋３）"が、Ｎの値"５"より大きいため、モード移行値を"５"からＴの値"１"を減算した値"４"に変更する。これにより、通常モードにおいて動作する時間を短くし、低電力モードにおいて動作する時間を長くして、消費電力を低減することができる。後述するＴ２〜Ｔ３間では、Ｔ０〜Ｔ１間に比べて、同じ時間であっても、低電力モードにおいて動作する時間が長くなっている。 T1: Since access to the DRAM 4 has occurred, the control of the DRAM 4 shifts to the normal mode. Since the counter value “8 (5 + 3)” is larger than the N value “5”, the mode transition value is changed to “4” obtained by subtracting the T value “1” from “5”. Thereby, the time for operating in the normal mode can be shortened, the time for operating in the low power mode can be increased, and the power consumption can be reduced. Between T2 and T3, which will be described later, the time for operating in the low power mode is longer than that between T0 and T1, even at the same time.

Ｔ２：モード移行値に示すクロック数"４"の間、ＤＲＡＭ４へのアクセスが発生していないため、ＤＲＡＭ４の制御を低電力モードに移行する。 T2: Since access to the DRAM 4 is not generated during the number of clocks “4” indicated in the mode transition value, the control of the DRAM 4 is shifted to the low power mode.

Ｔ３：ＤＲＡＭ４へのアクセスが発生したため、ＤＲＡＭ４の制御を通常モードに移行する。また、カウンタ値"８（４＋４）"が、Ｎの値"５"より大きいため、モード移行値を"４"からＴの値"１"を減算した値"３"に変更する。 T3: Since access to the DRAM 4 has occurred, the control of the DRAM 4 is shifted to the normal mode. Since the counter value “8 (4 + 4)” is larger than the N value “5”, the mode transition value is changed to “3” obtained by subtracting the T value “1” from “4”.

Ｔ４：ＤＲＡＭ４へのアクセスが発生し、カウンタ値"２"がＮの値"３"よりも小さく、カウンタ値"２"とＭの値"２"を加算した値"４"がモード移行値"３"よりも大きいため、モード移行値をカウンタ値"２"とＭの値"２"を加算した値"４"に変更する。これにより、低電力モードへ移行して直ぐに、通常モードに復帰する現象を発生しにくくすることにより、消費電力を低減することができる。 T4: Access to the DRAM 4 occurs, the counter value “2” is smaller than the N value “3”, and the value “4” obtained by adding the counter value “2” and the M value “2” is the mode transition value. Since it is larger than 3 ", the mode transition value is changed to a value" 4 "obtained by adding the counter value" 2 "and the M value" 2 ". As a result, power consumption can be reduced by making it difficult for the phenomenon of returning to the normal mode to occur immediately after shifting to the low power mode.

Ｔ５：モード移行値に示すクロック数"４"の間、ＤＲＡＭ４へのアクセスが発生していないため、ＤＲＡＭ４の制御を低電力モードとしている。 T5: During the number of clocks “4” indicated in the mode transition value, access to the DRAM 4 does not occur, so the control of the DRAM 4 is set to the low power mode.

以上に説明した、本発明の実施の形態によれば、メモリへのアクセス状況に応じて、低電力モードに移行するタイミングを調整することにより、消費電力を低減することができる。
より詳細には、通常モードによって動作する時間を短くし、低電力モードによって動作する時間を長くすることにより、消費電力を低減することができる。
また、低電力モードへ移行して直ぐに、通常モードに復帰する現象を発生しにくくすることにより、消費電力を低減することができる。 According to the embodiment of the present invention described above, the power consumption can be reduced by adjusting the timing of shifting to the low power mode according to the state of access to the memory.
More specifically, power consumption can be reduced by shortening the operation time in the normal mode and increasing the operation time in the low power mode.
In addition, power consumption can be reduced by making it difficult for the phenomenon of returning to the normal mode to occur immediately after shifting to the low power mode.

１ 消費電力低減回路
２ ＣＰＵ
３ ＤＲＡＭコントローラ
４ ＤＲＡＭ
７ メモリ
１１、５１ アクセス検出回路
１２ カウンタ
１３、５３ 移行制御回路
１４、５２ 電力モード制御回路
１５ モード移行値記憶部 1 Power consumption reduction circuit 2 CPU
3 DRAM controller 4 DRAM
7 Memory 11, 51 Access detection circuit 12 Counter 13, 53 Transition control circuit 14, 52 Power mode control circuit 15 Mode transition value storage unit

Claims (6)

メモリへのアクセスを検出するアクセス検出回路と、
前記アクセス検出回路が前記メモリへのアクセスを検出しなかった非アクセス期間が基準期間以上の場合に、前記メモリの制御を低電力モードに移行させる電力モード制御回路と、
前記アクセス検出回路が前記メモリへのアクセスを検出した場合に、その時点における非アクセス期間の長さに応じて、前記基準期間を変更する移行制御回路を備え、
前記移行制御回路は、前記非アクセス期間に所定のマージン期間を足した加算期間が、前記基準期間よりも長い場合に、前記基準期間を前記加算期間に変更する、
消費電力低減回路。 An access detection circuit for detecting access to the memory;
A power mode control circuit that shifts the control of the memory to a low power mode when a non-access period during which the access detection circuit did not detect access to the memory is a reference period or more;
When the access detection circuit detects access to the memory, the transition control circuit changes the reference period according to the length of the non-access period at that time ,
The transition control circuit changes the reference period to the addition period when an addition period obtained by adding a predetermined margin period to the non-access period is longer than the reference period.
Power consumption reduction circuit. 前記移行制御回路は、前記非アクセス期間が予め定められた期間よりも長い場合に、前記基準期間を減らす請求項１に記載の消費電力低減回路。   The power consumption reduction circuit according to claim 1, wherein the transition control circuit reduces the reference period when the non-access period is longer than a predetermined period. メモリへのアクセスを検出するアクセス検出回路と、
前記アクセス検出回路が前記メモリへのアクセスを検出していないクロック数をカウントし、カウンタ値を格納するカウンタと、
前記カウンタ値がモード移行値以上の場合に、前記メモリを低電力モードに移行させる電力モード制御回路と、
前記アクセス検出回路が前記メモリへのアクセスを検出した場合に、その時点における前記カウンタ値に応じて、前記モード移行値を変更する移行制御回路を備え、
前記移行制御回路は、前記カウンタ値にＭ（Ｍは正整数）を足した加算値が、前記モード移行値よりも大きい場合に、前記モード移行値を前記加算値に変更する、
消費電力低減回路。 An access detection circuit for detecting access to the memory;
A counter that counts the number of clocks in which the access detection circuit has not detected access to the memory and stores a counter value;
A power mode control circuit that shifts the memory to a low power mode when the counter value is greater than or equal to a mode transition value;
When the access detection circuit detects access to the memory, a transition control circuit that changes the mode transition value according to the counter value at that time ,
The transition control circuit changes the mode transition value to the addition value when an addition value obtained by adding M (M is a positive integer) to the counter value is larger than the mode transition value.
Power consumption reduction circuit. 前記移行制御回路は、前記カウンタ値がＮ（Ｎは正整数）よりも大きい場合に、前記モード移行値からＴ（Ｔは正整数）を減らす請求項３に記載の消費電力低減回路。 4. The power consumption reduction circuit according to claim 3 , wherein the transition control circuit reduces T (T is a positive integer) from the mode transition value when the counter value is larger than N (N is a positive integer). メモリへのアクセスを検出しなかった非アクセス期間が基準期間以上の場合に、前記メモリの制御を低電力モードに移行させる消費電力低減方法であって、
前記メモリへのアクセスを検出するステップと、
前記メモリへのアクセスを検出した場合に、その時点における非アクセス期間の長さに応じて、前記基準期間を変更するステップを備え、
前記基準期間を変更するステップは、前記非アクセス期間に所定のマージン期間を足した加算期間が、前記基準期間よりも長い場合に、前記基準期間を前記加算期間に変更する、
消費電力低減方法。 A power consumption reduction method for shifting the control of the memory to a low power mode when a non-access period during which no access to the memory is detected is a reference period or more,
Detecting access to the memory;
When the access to the memory is detected, the step of changing the reference period according to the length of the non-access period at that time ,
The step of changing the reference period changes the reference period to the addition period when an addition period obtained by adding a predetermined margin period to the non-access period is longer than the reference period.
A method for reducing power consumption. 前記基準期間を変更するステップは、前記非アクセス期間が予め定められた期間よりも長い場合に、前記基準期間を減らす請求項５に記載の消費電力低減方法。 The power consumption reduction method according to claim 5 , wherein the step of changing the reference period reduces the reference period when the non-access period is longer than a predetermined period.
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