JP5355144B2

JP5355144B2 - Voltage polarity discrimination circuit

Info

Publication number: JP5355144B2
Application number: JP2009042206A
Authority: JP
Inventors: 敦雄井上; 則昭松野
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 2009-02-25
Filing date: 2009-02-25
Publication date: 2013-11-27
Anticipated expiration: 2029-02-25
Also published as: JP2010197204A

Description

本発明は対象電圧の極性を判別する回路に関する。 The present invention relates to a circuit for determining the polarity of a target voltage.

近年、携帯型電子機器は、充電可能な二次電池により駆動され、その多くのものは、二次電池の残容量を表示する機能を備えたLSIを搭載している。このLSIは、電荷量または電流の検出を行い、充電時には、放電後の電池容量に検出された電荷量を加算し、放電時には、充電後の電池容量に検出された電荷量を減算する。この加算と減算の判断は、電池が充電状態にあるのか，放電状態にあるのかという充放電電流の極性の判別によって行われる。以下に、この充放電電流の極性判別の従来例について説明する。 In recent years, portable electronic devices are driven by a rechargeable secondary battery, and many of them are equipped with an LSI having a function of displaying the remaining capacity of the secondary battery. This LSI detects the charge amount or current, adds the detected charge amount to the battery capacity after discharging during charging, and subtracts the detected charge amount from the charged battery capacity during discharging. The determination of addition and subtraction is performed by determining the polarity of the charge / discharge current whether the battery is in a charged state or a discharged state. Hereinafter, a conventional example of determining the polarity of the charge / discharge current will be described.

まず、電荷量または電流を検出するために、二次電池と負荷または充電器に直列に接続する検知抵抗が使用される。この検知抵抗は、自身による消費および電圧降下による負荷への影響を抑えるため、数十mΩのものが用いられる。 First, in order to detect the amount of charge or current, a sensing resistor connected in series with a secondary battery and a load or charger is used. This detection resistor has a resistance of several tens of mΩ in order to suppress the influence on the load due to the consumption and voltage drop by itself.

また、検知抵抗に流れる電流は、携帯型電子機器の消費電流や充電電流に依存し、一般には、消費電流および充電電流とも数A程度の大きさである。上記の場合、例えば、検知抵抗を20mΩ、最大充電電流を−6.25A(−符号は、充電時の電流の方向を表す)、最大消費電流を＋6.25A(＋符号は、放電時の電流の方向を表す)とすると、検知抵抗の両端に現れる電圧は、±125mVとなる。従来の充放電判別回路では、この入力電圧を差動増幅回路によって増幅し,または,演算増幅回路を用いた積分回路によって電荷を積算する方法が用いられているが、これらの差動増幅回路や演算増幅回路には、通常、製品ごとに±数mVの範囲内でばらつく入力オフセット電圧が存在する。この入力オフセット電圧は、例えば、±1mVとすると、検知抵抗に流れる電流の±50mAに相当する。従来の充放電判別回路では、例えば−6.25A〜−50mA,および,＋50mA〜＋6.25Aを測定範囲としていた。 Further, the current flowing through the detection resistor depends on the consumption current and the charging current of the portable electronic device, and generally both the consumption current and the charging current are about several A. In the above case, for example, the detection resistance is 20 mΩ, the maximum charging current is −6.25 A (− sign indicates the direction of current during charging), the maximum current consumption is +6.25 A (+ sign is the current during discharging) The voltage appearing across the sensing resistor is ± 125 mV. In a conventional charge / discharge discrimination circuit, a method is used in which the input voltage is amplified by a differential amplifier circuit or charges are integrated by an integration circuit using an operational amplifier circuit. An operational amplifier circuit usually has an input offset voltage that varies within a range of ± several mV for each product. For example, when the input offset voltage is ± 1 mV, it corresponds to ± 50 mA of the current flowing through the detection resistor. In the conventional charge / discharge discrimination circuit, for example, −6.25 A to −50 mA and +50 mA to +6.25 A are set as the measurement range.

以下、従来の充放電判別回路について、図面を参照しながら説明する。 Hereinafter, a conventional charge / discharge determination circuit will be described with reference to the drawings.

図8は、従来の充放電判別回路3の構成を示す図である。この充放電判別回路3は、積分回路30と、初期化回路31と、比較回路301,302と、カウンタ303,304とを備えている。積分回路30には、入力オフセット電圧V_osを小さくしようとして設計された演算増幅回路300を用いている。初期化回路31は、初期化電圧V_cを出力する電圧源と、積分回路30に用いられているコンデンサC₁の一端を初期化電圧V_cにするスイッチSW3とを備えている。比較回路301は、積分回路30の出力電圧V₃₀と基準電圧V_Hとを比較する。カウンタ303は、スイッチSW3が非導通になり初期化電圧V_cから切り離されたときから比較回路301の出力V₃₁が反転したときまでを計測する。比較回路302は、積分回路30の出力電圧V₃₀と基準電圧V_Lとを比較する。カウンタ304は、スイッチSW3が非導通になり初期化電圧V_cから切り離されたときから比較回路302の出力V₃₂が反転したときまでを計測する。積分回路30は、演算増幅回路300の出力端子dと反転入力端子bとの間にコンデンサC₁が並列に接続され、また、反転入力端子bと端子aとの間に抵抗R₁が接続され、さらに、非反転入力端子cに基準電圧GNDが接続されている。 FIG. 8 is a diagram showing a configuration of a conventional charge / discharge determination circuit 3. As shown in FIG. The charge / discharge determination circuit 3 includes an integration circuit 30, an initialization circuit 31, comparison circuits 301 and 302, and counters 303 and 304. The integrating circuit 30 uses an operational amplifier circuit 300 designed to reduce the input offset voltage _Vos . Initialization circuit 31 includes a voltage source for outputting an initialization voltage V _c, and a switch SW3 to initialize voltage V _c at one end of the capacitor C ₁ used in the integration circuit 30. Comparator circuit 301 compares the output voltage V ₃₀ of the integrating circuit 30 and a reference voltage V _H. Counter 303 measures the time the output V ₃₁ of the comparator circuit 301 from when the switch SW3 is disconnected from the initialization voltage V _c becomes non-conductive is inverted. The comparison circuit 302 compares the output voltage V30 of the integration circuit ₃₀ with the reference voltage _VL . Counter 304 measures the time the output V ₃₂ of comparator circuit 302 from when the switch SW3 is disconnected from the initialization voltage V _c becomes non-conductive is inverted. Integration circuit 30, a capacitor C ₁ between the output terminal d and the inverting input terminal b of the operational amplifier 300 are connected in parallel, also, the resistance R ₁ is connected between the inverting input terminal b and the terminal a Further, a reference voltage GND is connected to the non-inverting input terminal c.

次に、上記のように構成された従来の充放電判別回路3の動作について図9を参照しながら説明する。 Next, the operation of the conventional charge / discharge determination circuit 3 configured as described above will be described with reference to FIG.

二次電池と基準電圧GNDとの間に接続された検知抵抗R_inに充放電電流が流れ、その両端に入力電圧V_inが現れる。このとき積分回路30の出力電圧V₃₀は、

となり、時間tに対する傾きは、

で表される。 Discharge current flows through the sense resistor R _in connected between the secondary battery and the reference voltage GND, the input voltage V _in appears at both ends. At this time, the output voltage V ₃₀ of the integrating circuit ₃₀ is

And the slope with respect to time t is

It is represented by

図9では、入力オフセット電圧V_os＞0の場合について、入力電圧V_in＞V_os(充電)のときと、入力電圧V_in＜−V_os(放電)のときの各電圧波形を示している。 FIG. 9 shows voltage waveforms when the input voltage V _in > V _os (charge) and when the input voltage V _in <−V _os (discharge) when the input offset voltage V _os > 0. .

まず、充電状態で、入力オフセット電圧V_os＞0,かつ,入力電圧V_in＞V_osのとき、積分回路30の出力電圧V₃₀の傾きは[数2]より、

となり、図9(b)が示すように、時間tが増加すると、積分回路30の出力電圧V₃₀は減少する。よって、出力電圧V₃₀は、初期電圧V_cから基準電圧GNDに到達し、基準電圧V_Lと比較する比較回路302の出力V₃₂が反転する(図9(d))ことによって充電状態と判別する。 First, in the charged state, when the input offset voltage V _os > 0 and the input voltage V _in > V _os , the slope of the output voltage V ₃₀ of the integrating circuit 30 is given by [Equation 2]

Next, as shown in FIG. 9 (b), the time when t increases, the output voltage V ₃₀ of the integration circuit 30 is reduced. Therefore, the output voltage V ₃₀ reaches the reference voltage GND from the initial voltage V _c, and the output V ₃₂ of the comparison circuit 302 to be compared with the reference voltage V _L is inverted (FIG. 9 (d)), so that it is determined as the charged state. To do.

次に、放電状態で、入力オフセット電圧V_os＞0,かつ,入力電圧V_in＜−V_osのとき、積分回路30の出力電圧V₃₀の傾きは[数2]より、

となり、図9(b)が示すように、時間tが増加すると、積分回路30の出力電圧V₃₀は増加する。よって、出力電圧V₃₀は、初期電圧V_cから基準電圧V_ddに到達し、基準電圧V_Hと比較する比較回路301の出力V₃₁が反転する(図9(c))ことによって放電状態と判別する。 Next, in the discharge state, when the input offset voltage V _os > 0 and the input voltage V _in <−V _os , the slope of the output voltage V ₃₀ of the integrating circuit 30 is given by [Equation 2]

Next, as shown in FIG. 9 (b), the time when t increases, the output voltage V ₃₀ of the integrating circuit 30 is increased. Therefore, the output voltage V ₃₀ reaches the reference voltage V _dd from the initial voltage V _c, and the output V ₃₁ of the comparison circuit 301 to be compared with the reference voltage V _H is inverted (FIG. 9 (c)). Determine.

したがって、入力電圧V_inが、

の範囲において、充放電電流の極性を正しく判別することができる。 Therefore, the input voltage V _in,

In this range, the polarity of the charge / discharge current can be correctly determined.

また、入力オフセット電圧V_os＜0の場合についても、[数5]と同じ結果が得られるので、ここでは説明を省略する。
トランジスタ技術編集部編,「電池応用ハンドブック」,CQ出版社,2005年,p.165,図2-4-5 In addition, the same result as [Equation 5] can be obtained also in the case of the input offset voltage V _os <0, and the description thereof is omitted here.
Transistor Technology Editor, "Battery Application Handbook", CQ Publisher, 2005, p.165, Fig. 2-4-5

しかしながら上記従来の充放電判別回路3では、積分回路30に用いられる演算増幅回路300に意図しない入力オフセット電圧V_osが存在するため、入力電圧V_inの条件によっては、積分回路30の出力電圧V₃₀の状態が変化せず、充放電電流の極性判別が不能となる問題と、正確に判別できない入力電圧範囲が存在するという2つの問題があった。 However the the conventional charging and discharging discrimination circuit 3, since there is an unintended input offset voltage V _os to the operational amplifier circuit 300 used in the integrating circuit 30, the condition of the input voltage V _in, the output voltage V of the integrating circuit 30 There were two problems: the state of ₃₀ did not change and the polarity of the charge / discharge current could not be determined, and there was an input voltage range that could not be determined accurately.

1つ目の問題は、入力電圧V_inと入力オフセット電圧V_osが等しいとき、[数1]において、初期電圧V_cから基準電圧V_Lまでの時間,および,初期化電圧V_cから基準電圧V_Hまでの時間をともにTcで表すと、

となり、比較回路301,302の出力電圧V₃₁,V₃₂のいずれもが反転せず、充放電電流の極性を判別できないことがあり得る。 The first problem is, when the same input offset voltage V _os and the input voltage V _in, in Expression 1, the time from the initial voltage V _c to the reference voltage V _L, and the reference voltage from the initialization voltage V _c If the time to V _H is represented by Tc,

Therefore, neither of the output voltages V ₃₁ and V ₃₂ of the

comparison circuits

301 and 302 is inverted, and the polarity of the charge / discharge current may not be discriminated.

2つ目の問題は、入力電圧V_inと入力オフセット電圧V_osの条件によっては充放電電流の極性を誤判別する場合があることである。 The second problem is the conditions of an input voltage V _in input offset voltage V _os is that sometimes misjudged the polarity of the charge and discharge current.

ここでは、入力オフセット電圧V_os＞0の場合について、入力電圧V_inの電圧範囲ごとに積分回路30の出力電圧V₃₀の傾きを調べることによって、従来の充放電判別回路3の判別結果と比較する。 Comparison Here, a case of the input offset voltage V _os> 0, by examining the slope of the output voltage V ₃₀ of the integrating circuit 30 for each voltage range of the input voltage V _in, the question of the conventional charge and discharge judgment circuit 3 To do.

V_os＞0のとき、積分回路30の出力電圧V₃₀は、

その傾きは、

で表される。 When V _os > 0, the output voltage V ₃₀ of the integrating circuit ₃₀ is

The inclination is

It is represented by

V_in＞V_os,すなわち,充電のとき、

となり、従来の充放電判別回路3の判別結果は、充電を示し、正しい結果となる。 V _in > V _os , that is, when charging

Thus, the discrimination result of the conventional charge / discharge discrimination circuit 3 indicates charging and is a correct result.

0＜V_in＜V_os,すなわち,充電のとき、

となり、従来の充放電判別回路3の判別結果は、放電を示し、誤った結果となる。 0 <V _in <V _os , that is, when charging

Thus, the discrimination result of the conventional charge / discharge discrimination circuit 3 indicates discharge, which is an incorrect result.

V_in＜0のとき,すなわち,放電のとき、

となり、従来の充放電判別回路3の判別結果は、放電を示し、正しい結果となる。 When V _in <0, that is, when discharging,

Thus, the discrimination result of the conventional charge / discharge discrimination circuit 3 indicates discharge, and is a correct result.

V_os＜0のときも同様に、積分回路30の出力電圧V₃₀は、

その傾きは、

で表される。 Similarly, when V _os <0, the output voltage V ₃₀ of the integrating circuit ₃₀ is

The inclination is

It is represented by

V_in＞0,すなわち,充電のとき、

となり、従来の充放電判別回路3の判別結果は、充電を示し、正しい結果となる。 V _in > 0, ie when charging

−V_os＜V_in＜0,すなわち,放電のとき、

となり、従来の充放電判別回路3の判別結果は、充電を示し、誤った結果となる。 −V _os <V _in <0, that is, when discharging

Thus, the discrimination result of the conventional charge / discharge discrimination circuit 3 indicates charging and is an incorrect result.

V_in＜−V_osのとき,すなわち,放電のとき、

となり、従来の充放電判別回路3の判別結果は、放電を示し、正しい結果となる。 When V _in <−V _os , that is, when discharging,

図10は、入力オフセット電圧V_os＞0であり、入力電圧V_inが、0＜V_in＜V_osの充電状態と、V_in＜0の放電状態のときの従来の充放電判別回路3の動作例である。積分回路30の出力電圧V₃₀が充電状態,放電状態の両方において基準電圧V_Hに達しており、比較回路301,302の一方の出力V₃₁のみが反転しており、充電状態において誤判別している。 Figure 10 is the input offset voltage V _os> 0, the input voltage V _in, 0 <V _in <and charged state of V _os, V _in <0 of the conventional charging and discharging discrimination circuit 3 when the discharge state of It is an operation example. Output voltage V ₃₀ is the state of charge of the integrating circuit 30, has reached the reference voltage V _H in both discharge conditions, only one of the output V ₃₁ of comparator circuits 301 and 302 are inverted, are misclassified by the charging state.

図11は、入力オフセット電圧V_osと入力電圧V_inの入力電圧範囲に対する従来の充放電判別回路3の判別結果の正誤を示す図である。図11より明らかなように、従来の充放電判別回路3は、入力電圧範囲に対して、誤判別する範囲が存在している。 Figure 11 is a diagram showing a conventional charge-discharge judgment circuit 3 determination result correctness with respect to the input voltage range of the input offset voltage V _os and the input voltage V _in. As is apparent from FIG. 11, the conventional charge / discharge determination circuit 3 has a range in which the input voltage range is erroneously determined.

以上のように、従来の充放電判別回路3は、積分回路30に用いられる演算増幅回路300の入力オフセット電圧V_osによって、比較回路301,302の出力電圧V₃₁,V₃₂のいずれもが反転せず充放電電流の極性を判別できないことがあり、さらに、入力電圧範囲の中で、充放電電流の極性を誤判別する場合がある。 As described above, in the conventional charge / discharge determination circuit 3, the output voltages V ₃₁ and V ₃₂ of the comparison circuits 301 and 302 are not inverted by the input offset voltage V _os of the operational amplifier circuit 300 used in the integration circuit 30. In some cases, the polarity of the charge / discharge current cannot be determined, and the polarity of the charge / discharge current may be erroneously determined in the input voltage range.

電圧極性判別回路(1)は、積分回路(10)と、スイッチ(SW0)と、時間計測回路(12)とを備える。前記積分回路(10)は、前記積分回路(10)の入力電圧(V_in)の最大値より大きい,または,最小値より小さい入力オフセット電圧(V_osa)を有する演算増幅回路(100)を用いて構成されている。スイッチ(SW0)は、前記積分回路(10)への入力電圧(V_in)を、極性判別対象の電圧，または，第１の基準電圧(GND)に切り替える。時間計測回路(12)は、前記積分回路(10)の出力電圧(V₁₀)が設定電圧に到達するまでの時間を計測し、この計測結果に基づいて前記積分回路(10)への入力電圧(V_in)の極性を判別する。 The voltage polarity discrimination circuit (1) includes an integration circuit (10), a switch (SW0), and a time measurement circuit (12). The integration circuit (10) uses an operational amplifier circuit (100) having an input offset voltage (V _osa ) greater than the maximum value or less than the minimum value of the input voltage (V _in ) of the integration circuit (10). Configured. The switch (SW0) switches the input voltage (V _in ) to the integration circuit (10) to the voltage for polarity discrimination or the first reference voltage (GND). Time measuring circuit (12), the output voltage of the integrating circuit (10) (V ₁₀₎ is measuring the time to reach the set voltage, the input voltage to the integrator circuit on the basis of the measurement results (10) Determine the polarity of (V _in ).

上記電圧極性判別回路(1)においては、積分回路(10)に用いられる演算増幅回路(100)の入力オフセット電圧(V_osa)を積分回路(10)の入力電圧(V_in)の絶対値より大きくしているので、入力電圧(V_in)の範囲は、入力オフセット電圧(V_osa)より小さな連続的な範囲で、入力電圧(V_in)の極性,すなわち,極性判別対象の電圧の極性を正確に判別することができる。また、入力電圧(V_in)と入力オフセット電圧(V_osa)が等しい状態とはならないため、必ず入力電圧(V_in)の極性,すなわち,極性判別対象の電圧の極性を判別することができる。 In the voltage polarity discrimination circuit (1), the input offset voltage (V _osa ) of the operational amplifier circuit (100) used in the integration circuit (10) is calculated from the absolute value of the input voltage (V _in ) of the integration circuit (10). Since the input voltage (V _in ) range is a continuous range smaller than the input offset voltage (V _osa ), the polarity of the input voltage (V _in ), i.e. It can be determined accurately. Further, since the input voltage (V _in ) and the input offset voltage (V _osa ) are not equal, it is possible to always determine the polarity of the input voltage (V _in ), that is, the polarity of the voltage to be subjected to polarity determination.

好ましくは、前記時間計測回路(22)は、第１の比較回路(101)と、第２の比較回路(202)と、論理回路(203)と、カウンタ(204)と、判定回路(205)とを含む。第１の比較回路(101)は、前記積分回路(10)の出力電圧(V₁₀)と前記第２の基準電圧(V_H)とを比較しその比較結果を出力する。第２の比較回路(202)は、前記積分回路(10)の出力電圧(V₁₀)と第３の基準電圧(V_L)とを比較しその比較結果を出力する。論理回路(203)は、前記第１の比較回路(101)の出力電圧(V₁₁)の反転，前記第２の比較回路(202)の出力電圧(V₂₂)の反転に応答してセット，リセットされる電圧(V₂₃)を出力する。カウンタ(204)は、前記論理回路(203)の出力を設定値(2^N)まで計測する。判定回路(205)は、前記スイッチ(SW0)により前記積分回路(10)への入力電圧(V_in)が切り替えられたときから前記カウンタ(204)による計測値が前記設定値(2^N)に至るまでの時間(T_osn,T_chn,T_disn)を計測し、この計測結果に基づいて前記積分回路(10)への入力電圧(V_in)の極性を判別する。また、前記電圧極性判別回路は、前記論理回路(203)の出力(V₂₃)に応答して前記積分回路(10)の出力電圧(V₁₀)を初期化する初期化回路(21)をさらに備える。 Preferably, the time measurement circuit (22) includes a first comparison circuit (101), a second comparison circuit (202), a logic circuit (203), a counter (204), and a determination circuit (205). Including. The first comparison circuit (101) compares the output voltage (V ₁₀ ) of the integration circuit ( ₁₀ ) with the second reference voltage (V _H ) and outputs the comparison result. The second comparison circuit (202) compares the output voltage (V ₁₀ ) of the integration circuit ( ₁₀ ) with the third reference voltage (V _L ) and outputs the comparison result. The logic circuit (203) is set in response to inversion of the output voltage (V ₁₁ ) of the first comparison circuit (101) and inversion of the output voltage (V ₂₂ ) of the second comparison circuit (202). The reset voltage (V ₂₃ ) is output. The counter (204) measures the output of the logic circuit (203) up to a set value (2 ^N ). The determination circuit (205) is configured so that the measured value by the counter (204) becomes the set value (2 ^N ) from when the input voltage (V _in ) to the integration circuit (10) is switched by the switch (SW0). Time (T _osn , T _chn , T _disn ) is measured, and the polarity of the input voltage (V _in ) to the integrating circuit (10) is determined based on the measurement result. The voltage polarity discrimination circuit further includes an initialization circuit (21) for initializing the output voltage (V ₁₀ ) of the integration circuit (10) in response to the output (V ₂₃ ) of the logic circuit (203). Prepare.

上記電圧極性判別回路(2)においては、積分回路(10)に用いられる演算増幅回路(100)の入力オフセット電圧(V_osa)を積分回路(10)の入力電圧(V_in)の絶対値より大きくしているので、入力電圧(V_in)の範囲は、入力オフセット電圧(V_osa)より小さな連続的な範囲で、入力電圧(V_in)の極性,すなわち,極性判別対象の電圧の極性を正確に判別することができる。また、入力電圧(V_in)と入力オフセット電圧(V_osa)が等しい状態とはならないため、必ず入力電圧(V_in)の極性,すなわち,極性判別対象の電圧の極性を判別することができる。 In the voltage polarity discrimination circuit (2), the input offset voltage (V _osa ) of the operational amplifier circuit (100) used in the integration circuit (10) is calculated from the absolute value of the input voltage (V _in ) of the integration circuit (10). Since the input voltage (V _in ) range is a continuous range smaller than the input offset voltage (V _osa ), the polarity of the input voltage (V _in ), i.e. It can be determined accurately. Further, since the input voltage (V _in ) and the input offset voltage (V _osa ) are not equal, it is possible to always determine the polarity of the input voltage (V _in ), that is, the polarity of the voltage to be subjected to polarity determination.

さらに、時間の計測を、カウンタでクロック数を計測することにより行うシステムであっても、全入力電圧範囲において、極性を正確に判別することができる。 Furthermore, even in a system that measures time by measuring the number of clocks with a counter, the polarity can be accurately determined in the entire input voltage range.

好ましくは、前記極性判別対象の電圧は、所定の電源に直列接続された検知抵抗(R_in)の両端電圧である。このようにすれば、検知抵抗(R_in)に流れる電流の極性を判別することもできる。 Preferably, the voltage of the polarity discrimination target is a voltage across a detection resistor (R _in ) connected in series to a predetermined power source. In this way, the polarity of the current flowing through the detection resistor (R _in ) can also be determined.

上記電圧極性判別回路によれば、全入力電圧範囲において、入力電圧(V_in)の極性,すなわち,極性判別対象の電圧の極性を正確に判別することができる。 According to the voltage polarity discrimination circuit, the polarity of the input voltage (V _in ), that is, the polarity of the voltage to be polarity discriminated can be accurately discriminated in the entire input voltage range.

以下、本発明の実施の形態について、図面を参照しながら説明する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings.

（第1の実施形態）
図1は、第1の実施形態による充放電判別回路1の構成図である。充放電判別回路1は、スイッチSW0と、積分回路10と、初期化回路11と、時間計測回路12とを備えている。 (First embodiment)
FIG. 1 is a configuration diagram of a charge / discharge determination circuit 1 according to the first embodiment. The charge / discharge determination circuit 1 includes a switch SW0, an integration circuit 10, an initialization circuit 11, and a time measurement circuit 12.

積分回路10は、演算増幅回路100と、コンデンサC₁と、抵抗R₁とを含む。コンデンサC₁は、演算増幅回路100の出力端子dと反転入力端子bとの間に接続されている。抵抗R₁は、演算増幅回路100の反転入力端子bとスイッチSW0との間に接続されている。演算増幅回路100の非反転入力端子cは基準電圧GNDに接続されている。演算増幅回路100は、入力電圧範囲外のレベルの入力オフセット電圧V_osaを有する。ここで、入力電圧範囲外とは、積分回路10の入力電圧V_inの最大値より大きい,または,最小値より小さい領域である。入力オフセット電圧V_osaは、入力電圧V_inの入力電圧範囲外のレベルに設定するのが望ましいが、入力電圧V_inの発生頻度が少ない最大値または最小値に近い領域に設定してもかまわない。 Integrating circuit 10 includes an operational amplifier 100, a capacitor C _1, a resistor R _1. Capacitor C ₁ is connected between the output terminal d of the operational amplifier 100 and the inverting input terminal b. Resistor R ₁ is connected between the inverting input terminal b and the switch SW0 of the operational amplifier circuit 100. The non-inverting input terminal c of the operational amplifier circuit 100 is connected to the reference voltage GND. The operational amplifier circuit 100 has an input offset voltage V _osa at a level outside the input voltage range. Here, the input voltage range, the maximum value is greater than the input voltage V _in of the integration circuit 10, or a smaller region than the minimum value. Input offset voltage V _osa is desirable to set the level of the outside the input voltage range of the input voltage V _in, may be set in a region near the maximum or minimum value occurrence frequency is small the input voltage V _in .

スイッチSW0は、演算増幅回路100の反転入力端子bの接続先を入力端子aまたは基準電圧GNDに切り替える。入力端子aは二次電池の負極と検知抵抗R_inとの間のノードに接続されている。 The switch SW0 switches the connection destination of the inverting input terminal b of the operational amplifier circuit 100 to the input terminal a or the reference voltage GND. Input terminal a is connected to a node between the negative electrode of the secondary battery and the sensing resistor R _in.

初期化回路11はスイッチSW1を含む。スイッチSW1は、演算増幅回路100の出力端子dと反転入力端子bとの間にコンデンサC₁と並列に接続されている。 The initialization circuit 11 includes a switch SW1. Switch SW1 is connected in parallel with the capacitor C ₁ between the output terminal d of the operational amplifier 100 and the inverting input terminal b.

時間計測回路12は、比較回路101と、判定回路102とを含む。比較回路101は、積分回路10の出力電圧V₁₀と基準電圧V_Hとを比較しその結果を出力する。判定回路102は、スイッチSW0により反転入力端子bの接続先が入力端子aまたは基準電圧GNDに切り替えられたときから比較回路101の出力電圧V₁₁が反転するまでの時間(T_disまたはT_ch)を計測する。 The time measurement circuit 12 includes a comparison circuit 101 and a determination circuit 102. Comparator circuit 101 compares the output voltage V ₁₀ of the integration circuit 10 and the reference voltage V _H and outputs the result. Judging circuit 102, the time until the output voltage V ₁₁ of comparator circuit 101 when the connection destination of the inverting input terminal b is switched to the input terminal a or the reference voltage GND by the switch SW0 is inverted (T _dis or T _ch) Measure.

次に、上記のように構成された充放電判別回路1の動作について図2を参照しながら説明する。ここでは、動作の理解を簡単にするために、一定電流の場合,すなわち,入力電圧V_inとして一定の場合、および、入力オフセット電圧V_osa＞0の場合を例に説明する。 Next, the operation of the charge / discharge determination circuit 1 configured as described above will be described with reference to FIG. Here, in order to simplify the understanding of the operation, when a constant current, i.e., the case of a constant as the input voltage V _in, and, the case of input offset voltage V _osa> 0 as an example.

まず、スイッチSW0を基準電圧GND(＝0V)側に切り替え、図2(a)のように入力電圧V_in＝0Vとし、充放電判別の基準時間を測定する。このとき積分回路10の出力電圧V₁₀は、基準電圧GNDから基準電圧V_Hに達する。この時間をT_osaとすると、

が成り立つ。[数17]より、時間T_osaは、

で表され、この時間T_osaが経過すると比較回路101の出力電圧V₁₁が図2(c)のように反転する。この時間T_osaが、充放電の極性を判別する基準時間として用いられる。 First, the switch SW0 is switched to the reference voltage GND (= 0V) side, the input voltage V _in = 0V as shown in FIG. 2 (a), and the reference time for charge / discharge determination is measured. Output voltage V ₁₀ of the integration circuit 10 at this time reaches the reference voltage GND to the reference voltage V _H. If this time is _Tosa ,

Holds. From [ _Equation 17], the time _Tosa is

In expressed, the output voltage V ₁₁ of comparator circuit 101 with the time T _osa elapses is inverted as shown in FIG. 2 (c). This time _Tosa is used as a reference time for discriminating the polarity of charge / discharge.

次に、スイッチSW0を入力端子a側に切り替え、充電または放電の状態に対応した時間を測定する。このとき、二次電池の充電と放電によって極性が異なった入力電圧V_inが印加される。 Next, the switch SW0 is switched to the input terminal a side, and the time corresponding to the state of charge or discharge is measured. At this time, the input voltage V _in which polarity is different is applied by the charging and discharging of the secondary battery.

二次電池を充電している場合、電流が電池の正極に流れ込み、電池の負極から基準電圧GND(＝0V)を通り流れ出すため、入力電圧V_in＞0Vである(図2(a)充電)。このときの積分回路10の出力電圧V₁₀は、基準電圧GNDから基準電圧V_Hまでの時間をT_chとすると(図2(b)充電)、入力オフセット電圧V_osaを入力電圧範囲より大きく(V_osa＞V_in)しているので、充電時の入力電圧範囲(0V＜V_in＜V_osa)に対して、

が成り立つ。[数19]より、時間T_chは、

で表され、この時間T_chが経過すると比較回路101の出力電圧V₁₁が反転する(図2(c)充電)。このとき時間T_chは時間T_osaよりも長くなる。 When charging the secondary battery, the current flows into the positive electrode of the battery and flows out from the negative electrode of the battery through the reference voltage GND (= 0V), so the input voltage V _in > 0V (Fig. 2 (a) charging) . Output voltage V ₁₀ of the integration circuit 10 at this time, when the time from the reference voltage GND to the reference voltage V _H and T _ch (Fig. 2 (b) charging), greater than the input voltage range input offset voltage V _osa ( V _osa > V _in ), so for the input voltage range during charging (0V <V _in <V _osa ),

Holds. From [Equation 19], the time T _ch is

In expressed, the output voltage V ₁₁ of comparator circuit 101 with the time T _ch has passed is inverted (see FIG. 2 (c) charged). At this time, the time T _ch becomes longer than the time T _osa .

二次電池を放電している場合、電流が電池の正極から基準電圧GND(＝0V)を通り電池の負極に流れるため、入力電圧V_in＜0Vである(図2(a)放電)。このときの積分回路10の出力電圧V₁₀は、基準電圧GNDから基準電圧V_Hまでの時間をT_disとすると(図2(b)放電)、入力オフセット電圧V_osaを入力電圧範囲より大きく(V_osa＞V_in)しているので、放電時の入力電圧範囲(−V_osa＜V_in＜0V)に対して、

が成り立つ。[数21]より、時間T_disは、

で表され、この時間T_disが経過すると比較回路101の出力電圧V₁₁が反転する(図2(c)放電)。このとき時間T_disは時間T_osaよりも短くなる。 When the secondary battery is discharged, the current flows from the positive electrode of the battery through the reference voltage GND (= 0V) to the negative electrode of the battery, so that the input voltage V _in <0 V (discharge in FIG. 2 (a)). At this time, the output voltage V ₁₀ of the integrating circuit 10 is set so that the time from the reference voltage GND to the reference voltage V _H is T _dis (discharging in FIG. 2 (b)), the input offset voltage V _osa is larger than the input voltage range ( V _osa > V _in ), so for the input voltage range during discharge (−V _osa <V _in <0 V),

Holds. From [ _Equation 21], the time T _dis is

In expressed, the output voltage V ₁₁ of comparator circuit 101 with the time T _dis elapses is inverted (see FIG. 2 (c) discharging). At this time, the time T _dis is shorter than the time T _osa .

したがって、入力電圧V_inの入力電圧範囲(−V_osa＜V_in＜V_osa)において、

の関係が成り立つ。ゆえに、最初に、または定期的あるいは不定期的に時間T_osaを計測しておき、次に時間T_disまたはT_chを計測し時間T_osaと比較することにより、充放電の状態を判別することが可能となる。 Therefore, _in the input voltage range of the input voltage V _in (−V _osa <V _in <V _osa ),

The relationship holds. Thus, initially, or leave measured periodically or aperiodically time T _osa, by comparing the next time T _dis or T _ch the measured time T _osa, to determine the state of charge and discharge Is possible.

この比較は、判定回路102において、それぞれの時間T_osa,T_dis,T_chの計測結果をレジスタなどの記憶回路に保持し、時間T_osaに対する減算などの演算によって行われる。判定回路102として、時間T_oasの計測結果がセットされたダウンカウンタによって処理されてもよい。なお、この処理は、充放電判別回路1の外部にあるマイクロコンピュータや、専用の演算回路によって行われてもよい。 This comparison is performed in the determination circuit 102 by holding the measurement results of the times T _osa , T _dis , and T _ch in a storage circuit such as a register and _performing an operation such as subtraction on the time T _osa . The determination circuit 102 may be processed by a down counter in which the measurement result of the time _Toas is set. This process may be performed by a microcomputer outside the charge / discharge determination circuit 1 or a dedicated arithmetic circuit.

以上、本実施形態によると、積分回路10に用いられる演算増幅回路100にもたせる入力オフセット電圧V_osaを入力電圧V_inより大きくしているので、入力電圧V_inは、−V_osa＜V_in＜V_osaの連続的な範囲で、充放電電流の極性を正確に判別することができる。また、入力電圧値V_inと入力オフセット電圧値V_osをV_in＜V_osaの条件を満たし,かつ,適当な差をつけることによって、V_in＝V_osaの状態とはならないため、必ず比較回路101の出力電圧V₁₁は反転し、充放電電流の極性を判別することができる。 As described above, in this embodiment, since an input offset voltage V _osa to have the operational amplifier circuit 100 used in the integrating circuit 10 is greater than the input voltage V _in, input voltage V _in is, -V _osa <V _in < The polarity of the charge / discharge current can be accurately determined in the continuous range of V _osa . Further, the input offset voltage V _os and the input voltage value V _in satisfies the condition V _in <V _osa, and, by attaching a suitable difference, since not a state of V _in = V _osa, always comparing circuit output voltage V ₁₁ of 101 can be inverted to determine the polarity of the charge and discharge current.

なお、本実施形態では、入力電圧V_inに対する積分回路10の出力電圧V₁₀の基準電圧V_Hに到達する時間を比較することにより、充放電電流の極性を判別した例を示したが、基準時間を設定し、その時間に到達した積分回路10の出力電圧V₁₀のレベルを測定し、入力電圧V_in＝0Vのときの積分回路10の出力電圧V₁₀のレベルと比較することによっても、本実施形態と同様の効果が得られる。 In the present embodiment, by comparing the time to reach the reference voltage V _H of the output voltage V ₁₀ of the integration circuit 10 to the input voltage V _in, an example is shown in which to determine the polarity of the charge and discharge current, the reference By setting the time, measuring the level of the output voltage V ₁₀ of the integration circuit 10 that has reached that time, and comparing it with the level of the output voltage V ₁₀ of the integration circuit 10 when the input voltage V _in = 0V, The same effect as this embodiment can be obtained.

(第2の実施形態)
図3は、第2の実施形態による充放電判別回路2の構成図である。充放電判別回路2は、スイッチSW0と、積分回路10と、初期化回路21と、時間計測回路22とを備えている。 (Second embodiment)
FIG. 3 is a configuration diagram of the charge / discharge determination circuit 2 according to the second embodiment. The charge / discharge determination circuit 2 includes a switch SW0, an integration circuit 10, an initialization circuit 21, and a time measurement circuit 22.

積分回路10は、演算増幅回路100と、コンデンサC₁と、抵抗R₁とを含む。コンデンサC₁は、演算増幅回路100の出力端子dと反転入力端子bとの間に接続されている。抵抗R₁は、演算増幅回路100の反転入力端子bとスイッチSW0との間に接続されている。演算増幅回路100の非反転入力端子cは基準電圧GNDに接続されている。演算増幅回路100は、入力電圧範囲外のレベルの入力オフセット電圧V_osaを有する。ここでも、第1の実施形態と同様に、入力電圧範囲外とは、積分回路10の入力電圧V_inの最大値より大きい,または,最小値より小さい領域である。入力オフセット電圧V_osaは、入力電圧V_inの入力電圧範囲外のレベルに設定するのが望ましいが、入力電圧V_inの発生頻度が少ない最大値または最小値に近い領域に設定してもかまわない。 Integrating circuit 10 includes an operational amplifier 100, a capacitor C _1, a resistor R _1. Capacitor C ₁ is connected between the output terminal d of the operational amplifier 100 and the inverting input terminal b. Resistor R ₁ is connected between the inverting input terminal b and the switch SW0 of the operational amplifier circuit 100. The non-inverting input terminal c of the operational amplifier circuit 100 is connected to the reference voltage GND. The operational amplifier circuit 100 has an input offset voltage V _osa at a level outside the input voltage range. Again, as in the first embodiment, the input voltage range, the maximum value is greater than the input voltage V _in of the integration circuit 10, or a smaller region than the minimum value. Input offset voltage V _osa is desirable to set the level of the outside the input voltage range of the input voltage V _in, may be set in a region near the maximum or minimum value occurrence frequency is small the input voltage V _in .

時間計測回路22は、比較回路101,202と、論理回路203と、カウンタ204と、判定回路205とを含む。比較回路101は、積分回路10の出力電圧V₁₀と基準電圧V_Hとを比較しその結果を出力する。比較回路202は、積分回路10の出力電圧V₁₀と基準電圧V_Lとを比較しその結果を出力する。論理回路203は、比較回路101の出力電圧V₁₁と比較回路202の出力電圧V₂₂を入力とし、電圧V₂₃を出力する。論理回路203の出力電圧V₂₃は、電圧V₁₁の立ち下がり(V_dd→0)に応答してリセットされ(V₂₃=0V)、電圧V₂₂の立ち下がり(V_dd→0)に応答してセットされる(V₂₃=V_dd)。カウンタ204は、論理回路203の出力電圧V₂₃を設定値まで計測する。判定回路205は、スイッチSW0により反転入力端子bの接続先が入力端子aまたは基準電圧GNDに切り替えられたときからカウンタ204の計測値が設定値に至るまでの時間を計測し充放電電流の極性を判別する。 The time measurement circuit 22 includes comparison circuits 101 and 202, a logic circuit 203, a counter 204, and a determination circuit 205. Comparator circuit 101 compares the output voltage V ₁₀ of the integration circuit 10 and the reference voltage V _H and outputs the result. Comparator circuit 202 compares the output voltage V ₁₀ of the integration circuit 10 and the reference voltage V _L and outputs the result. Logic circuit 203 receives the output voltage V ₂₂ of comparator circuit 202 with the output voltage V ₁₁ of comparator circuit 101, and outputs the voltage V _23. Output voltage V ₂₃ of the logic circuit 203, the falling edge of voltage V ₁₁ (V _dd → 0) in response reset to (V ₂₃ = 0V), in response to the falling of the voltage V ₂₂ (V _dd → 0) (V ₂₃ = V _dd ). Counter 204 measures the output voltage V ₂₃ of the logic circuit 203 to the set value. The determination circuit 205 measures the time from when the connection destination of the inverting input terminal b is switched to the input terminal a or the reference voltage GND by the switch SW0 until the measured value of the counter 204 reaches the set value, and the polarity of the charge / discharge current Is determined.

初期化回路21はスイッチSW2を含む。スイッチSW2は、演算増幅回路100の出力端子dと反転入力端子bとの間にコンデンサC₁と並列に接続されている。スイッチSW2は、論理回路203の出力電圧V₂₃に応答して導通状態/非導通状態を切り替える。 The initialization circuit 21 includes a switch SW2. Switch SW2 is connected in parallel with the capacitor C ₁ between the output terminal d of the operational amplifier 100 and the inverting input terminal b. The switch SW2 switches the conducting state / non-conductive in response to the output voltage V ₂₃ of the logic circuit 203.

次に、上記のように構成された充放電判別回路2の動作について、図4を参照しながら説明する。ここでも、動作の理解を簡単にするために、一定電流の場合,すなわち,入力電圧V_inとして一定値、および、入力オフセット電圧V_osa＞0の場合を例に説明する。 Next, the operation of the charge / discharge determination circuit 2 configured as described above will be described with reference to FIG. Again, in order to simplify the understanding of the operation, when a constant current, i.e., a constant value as the input voltage V _in, and, the case of input offset voltage V _osa> 0 as an example.

まず、スイッチSW0を基準電圧GND(＝0V)側に切り替え、図4(a)のように入力電圧V_in＝0Vとし、充放電判別の基準時間を測定する。このとき積分回路10の出力電圧V₁₀は、図4(b)に示すように基準電圧V_Lから基準電圧V_Hに達する。この時間をT_osaとすると、

が成り立つ。[数24]より、時間T_osaは、

で表され、この時間T_osaが経過すると比較回路101の出力電圧V₁₁が図4(c)のように反転する(V_dd→0)。これに応答して論理回路203の出力電圧V₂₃が図4(e)のようにリセットされ(V₂₃＝0V)、初期化回路21のスイッチSW2が導通する。これによりコンデンサC₁が放電し、積分回路10の出力電圧V₁₀が基準電圧V_Lに到達する(図4(b))。この基準電圧V_Hから基準電圧V_Lに達する時間をT_rstとすると、

が成り立つ。[数26]より、時間T_rstは、

で表され、この時間T_rstが経過すると比較回路202の出力電圧V₂₂が図4(d)のように反転する(V_dd→0)。これに応答して論理回路203の出力電圧V₂₃が図4(e)のようにセットされ(V₂₃＝V_dd)、初期化回路21のスイッチSW2が非導通となる。これにより再び積分回路10の出力電圧V₁₀が基準電圧V_Lから基準電圧V_Hに到達する。以降は、設定回数までの繰り返しである。 First, the switch SW0 is switched to the reference voltage GND (= 0V) side, the input voltage V _in = 0V as shown in FIG. 4A, and the reference time for charge / discharge determination is measured. At this time, the output voltage V ₁₀ of the integrating circuit 10 reaches the reference voltage V _H from the reference voltage V _L as shown in FIG. 4 (b). If this time is _Tosa ,

Holds. From [ _Equation 24], the time _Tosa is

When the time T _osa elapses, the output voltage V ₁₁ of the comparison circuit 101 is inverted as shown in FIG. 4C (V _dd → 0). In response to this output voltage V ₂₃ of the logic circuit 203 is reset as shown in FIG. _{4 (e) (V 23 =} 0V), the switch SW2 of the initialization circuit 21 is turned on. Thus capacitor C ₁ is discharged, the output voltage V ₁₀ of the integration circuit 10 reaches the reference voltage V _L (Figure 4 (b)). If the time to reach the reference voltage V _L from the reference voltage V _H is T _rst ,

Holds. From [ _Equation 26], the time T _rst is

When the time T _rst elapses, the output voltage V ₂₂ of the comparison circuit 202 is inverted as shown in FIG. 4 (d) (V _dd → 0). In response to this output voltage V ₂₃ of the logic circuit 203 is set as shown in FIG. _{4 (e) (V 23 =} V dd), the switch SW2 of the initialization circuit 21 becomes non-conductive. Thus again the output voltage V ₁₀ of the integration circuit 10 reaches the reference voltage V _L to the reference voltage V _H. Thereafter, the process is repeated up to the set number of times.

積分回路10の出力電圧V₁₀の1周期の時間は、

であるので、設定回数を2のN乗回とすると、設定回数までの時間T_osnは(図4(f))、

となる。 The time of one cycle of the output voltage V ₁₀ of the integrating circuit 10 is

Therefore, if the set number of times is 2 N times, the time T _osn until the set number of times is (Fig. 4 (f)),

It becomes.

時間の計測を、カウンタでクロック数を計測することにより行うシステムの場合、クロックとのタイミングのずれによる最大1クロック分の時間の誤差を含む(図4(g))。すなわち、

となるが、

となるように設定回数を設定すると、クロックの1周期T_clkの影響が小さくなり、精度を向上させることができる。この時間T_osnを充放電の極性を判別する基準時間として用いる。 In the case of a system that measures time by measuring the number of clocks with a counter, it includes a time error of up to one clock due to timing deviation from the clock (FIG. 4 (g)). That is,

But

If the set number of times is set so that, the influence of one clock cycle T _clk is reduced, and the accuracy can be improved. This time T _osn is used as a reference time for discriminating the polarity of charge / discharge.

次に、スイッチSW0を入力端子a側に切り替えた場合、二次電池の充電と放電によって極性が異なった入力電圧V_inが印加される。 Then, when switching the switch SW0 to the input terminal a side, the input voltage V _in which polarity is different is applied by the charging and discharging of the secondary battery.

これら充電および放電の場合において、回路動作は図4と同様であり、充電のときと放電のときで測定時間が異なるだけであるので、充放電時の図は省略する。 In these cases of charging and discharging, the circuit operation is the same as in FIG. 4, and only the measurement time is different between charging and discharging, and therefore the drawing at the time of charging and discharging is omitted.

二次電池が放電しているときの時間をT_disn，充電しているときの時間をT_chnとすると、放電のときは図4のT_osnがT_disnに、充電のときは図4のT_osnがT_chnに置き換わる。 Time T _Disn when the secondary battery is discharging, when the time is for T _chn when being charged, T _osn in Figure 4 when the discharge is T _Disn, when the charging of FIG. 4 T _osn replaces T _chn .

よって、クロックによる誤差を含めると、
放電の場合は、

充電の場合は、

となり、

の関係が成り立つ。 Therefore, including the error due to the clock,
In case of discharge,

For charging,

And

The relationship holds.

したがって、最初に、または定期的あるいは不定期的に時間T_osnを計測しておき、次に時間T_disnまたはT_chnを計測し時間T_osnと比較することにより、充放電の状態を正確に判別することが可能となる。 Thus, initially, or periodically or aperiodically time advance measured T _osn, by comparing the next time T _Disn or T _chn the measured time T _osn, accurately determine the state of charge and discharge It becomes possible to do.

この比較は、判定回路205において、それぞれの時間T_osn,T_disn,T_chnの計測結果をレジスタなどの記憶回路に保持し、時間T_osnに対する減算などの演算によって行われる。判定回路205として、時間T_osnの計測結果がセットされたダウンカウンタによって処理されてもよい。なお、この処理は、充放電判別回路2の外部にあるマイクロコンピュータや、専用の演算回路によって行われてもよい。 This comparison is performed by the determination circuit 205 by _calculating the time T _osn , T _disn , and T _chn in a storage circuit such as a register and subtracting the time T _osn . The determination circuit 205 may be processed by a down counter in which the measurement result of the time T _osn is set. This process may be performed by a microcomputer outside the charge / discharge determination circuit 2 or a dedicated arithmetic circuit.

以上、本実施形態によると、時間の計測を、カウンタでクロック数を計測することにより行うシステムであっても、全範囲の充放電電流に対して極性を正確に判別することができる。また、入力電圧値V_inと入力オフセット電圧値V_osをV_in＜V_osaの条件を満たし,かつ,適当な差をつけることによって、V_in＝V_osaの状態とはならないため、必ず比較回路101,202の出力電圧V₁₁,V₂₂は反転し、充放電電流の極性を判別することができる。 As described above, according to the present embodiment, even in a system that measures time by measuring the number of clocks with a counter, the polarity can be accurately determined with respect to the charge / discharge current in the entire range. Further, the input offset voltage V _os and the input voltage value V _in satisfies the condition V _in <V _osa, and, by attaching a suitable difference, since not a state of V _in = V _osa, always comparing circuit The output voltages V ₁₁ and V ₂₂ of 101 and 202 are inverted, and the polarity of the charge / discharge current can be determined.

図5,図6,図7は、第1の実施形態および第2の実施形態に係わる演算増幅回路100の入力オフセット電圧V_osaを実現する例である。図5は、演算増幅回路によく用いられる差動入力段の一対のトランジスタのサイズに差をつけて入力オフセット電圧をもたせた例である。ここでは、差動入力段の一方のトランジスタを並列に複数接続する(MP1,MP3)ことによりトランジスタのサイズに差をつけている。図6は、演算増幅回路によく用いられる電流源の電流量に差をつけて入力オフセット電圧をもたせた例である。ここでは、電流源としてカレントミラーを構成する一対のトランジスタの一方を並列に複数接続する(MN1,MN3)ことによりトランジスタのサイズに差をつけ、電流量に差をつけている。図5および図6では、一般的な演算増幅回路を用いて説明したが、折り返しカスコード差動増幅回路等の他の差動または演算増幅回路であっても同様の効果が得られるのはいうまでもない。図7は、バイアス電圧を印加することによる入力オフセット電圧をもたせた演算増幅回路を示す図である。 5, FIG. 6, and FIG. 7 are examples of realizing the input offset voltage V _osa of the operational amplifier circuit 100 according to the first embodiment and the second embodiment. FIG. 5 is an example in which an input offset voltage is given by making a difference between the sizes of a pair of transistors in a differential input stage often used in an operational amplifier circuit. Here, a plurality of transistors in one of the differential input stages are connected in parallel (MP1, MP3) to make a difference in transistor size. FIG. 6 shows an example in which an input offset voltage is given by making a difference in the amount of current of a current source often used in an operational amplifier circuit. Here, one of a pair of transistors constituting a current mirror as a current source is connected in parallel (MN1, MN3) to make a difference in transistor size and to make a difference in current amount. In FIGS. 5 and 6, description has been made using a general operational amplifier circuit, but it goes without saying that the same effect can be obtained with other differential or operational amplifier circuits such as a folded cascode differential amplifier circuit. Nor. FIG. 7 is a diagram showing an operational amplifier circuit having an input offset voltage by applying a bias voltage.

なお、第1および第2の実施形態では、演算増幅回路100の非反転入力側に入力オフセット電圧V_osaをもたせたが、反転入力側に入力オフセット電圧V_osaをもたせ、所望の動作を得るようにしても、本実施形態と同様の効果が得られる。 In the first and second embodiments, remembering input offset voltage V _osa to the non-inverting input of the operational amplifier circuit 100, remembering the input offset voltage V _osa the inverting input side, to obtain the desired operation However, the same effect as this embodiment can be obtained.

また、第1および第2の実施形態では、演算増幅回路100に入力オフセット電圧V_osaをもたせているが、バイアス電圧を印加しても同様の効果が得られることは言うまでもない。 In the first and second embodiments, the operational amplifier circuit 100 has the input offset voltage V _osa , but it goes without saying that the same effect can be obtained by applying a bias voltage.

さらに、第1および第2の実施形態では、二次電池を用いた充放電判別の例で説明しているが、一般の電源とした電流検知での電流極性の判別に使用しても本実施形態と同様の効果が得られる。 Furthermore, in the first and second embodiments, the example of charge / discharge determination using a secondary battery has been described, but the present embodiment is also used when determining current polarity in current detection using a general power source. The same effect as the form can be obtained.

本発明は、二次電池を搭載した携帯電話，デジタルカメラ，ゲーム機などの携帯型電子機器等に有用である。また、電流検出器等にも応用可能である。たとえば、二次電池によって電力が供給される電子機器の消費電流や電荷量,および,二次電池の充電時の充電電流や積算電荷量を検出し、二次電池の残容量を検出または推定するシステムにおいてその充放電電流の極性を判別する回路として有用である。 The present invention is useful for portable electronic devices such as mobile phones, digital cameras, and game machines equipped with secondary batteries. It can also be applied to current detectors and the like. For example, it detects or estimates the remaining capacity of a secondary battery by detecting the current consumption and charge amount of an electronic device supplied with power by the secondary battery, and the charge current and accumulated charge amount when charging the secondary battery. It is useful as a circuit for discriminating the polarity of the charge / discharge current in the system.

第1の実施形態による充放電判別回路を示す図である。FIG. 3 is a diagram showing a charge / discharge determination circuit according to the first embodiment. (a)は充放電判別回路への入力電圧波形図,(b)は積分回路の出力電圧波形図,(c)は比較回路の出力電圧波形図である。(a) is an input voltage waveform diagram to the charge / discharge discrimination circuit, (b) is an output voltage waveform diagram of the integration circuit, and (c) is an output voltage waveform diagram of the comparison circuit. 第2の実施形態による充放電判別回路を示す図である。FIG. 5 is a diagram showing a charge / discharge determination circuit according to a second embodiment. (a)は充放電判別回路への入力電圧波形図,(b)は積分回路の出力電圧波形図,(c)および(d)は比較回路の出力電圧波形図,(e)は論理回路の出力電圧波形図,(f)はカウンタの出力電圧波形図,(g)はクロック波形図である。(a) is the input voltage waveform diagram to the charge / discharge discrimination circuit, (b) is the output voltage waveform diagram of the integration circuit, (c) and (d) are the output voltage waveform diagrams of the comparison circuit, and (e) is the logic circuit diagram. An output voltage waveform diagram, (f) is an output voltage waveform diagram of the counter, and (g) is a clock waveform diagram. 差動入力段の一対のトランジスタのサイズに差をつけて入力オフセット電圧をもたせた演算増幅回路を示す図である。It is a figure which shows the operational amplifier circuit which gave the input offset voltage by making a difference in the size of a pair of transistor of a differential input stage. 電流源の電流量に差をつけて入力オフセット電圧をもたせた演算増幅回路を示す図である。It is a figure which shows the operational amplifier circuit which gave the difference in the electric current amount of the current source, and gave the input offset voltage. バイアス電圧による入力オフセット電圧をもたせた演算増幅回路を示す図である。It is a figure which shows the operational amplifier circuit which gave the input offset voltage by a bias voltage. 従来の充放電判別回路を示す図である。It is a figure which shows the conventional charge / discharge discrimination circuit. 従来の充放電判別回路への入力電圧が入力オフセット電圧より大きい場合の電圧波形図であり、(a)は充放電判別回路への入力電圧波形図,(b)は積分回路の出力電圧波形図,(c)は比較回路の出力電圧波形図,(d)は比較回路の出力電圧波形図である。It is a voltage waveform diagram when the input voltage to the conventional charge / discharge discrimination circuit is larger than the input offset voltage, (a) is the input voltage waveform diagram to the charge / discharge discrimination circuit, (b) is the output voltage waveform diagram of the integration circuit , (c) is an output voltage waveform diagram of the comparison circuit, and (d) is an output voltage waveform diagram of the comparison circuit. 従来の充放電判別回路への入力電圧が入力オフセット電圧より小さい場合の電圧波形図であり、(a)は充放電判別回路への入力電圧波形図,(b)は積分回路の出力電圧波形図,(c)は比較回路の出力電圧波形図,(d)は比較回路の出力電圧波形図である。It is a voltage waveform diagram when the input voltage to the conventional charge / discharge discrimination circuit is smaller than the input offset voltage, (a) is the input voltage waveform diagram to the charge / discharge discrimination circuit, (b) is the output voltage waveform diagram of the integration circuit , (c) is an output voltage waveform diagram of the comparison circuit, and (d) is an output voltage waveform diagram of the comparison circuit. 従来の充放電判別回路の入力オフセット電圧と入力電圧の入力範囲に対する充放電電流の極性判別結果の正誤を示す図である。It is a figure which shows the right and wrong of the polarity discrimination | determination result of the charge / discharge current with respect to the input offset voltage of the conventional charge / discharge discrimination | determination circuit and the input range of input voltage.

1,2,3…充放電判別回路
10,30…積分回路
11,21,31…初期化回路
12,22…時間計測回路
100,300…演算増幅回路
101,202,301,302…比較回路
102,205…判定回路
203…論理回路
204,303,304…カウンタ
C₁…コンデンサ
R₁,R_in…抵抗
SW0,SW1,SW2,SW3…スイッチ
GND…(第1の)基準電圧
V_H…(第2の)基準電圧
V_L…(第3の)基準電圧
V_dd…(第4の)基準電圧
V_in…入力電圧
V_os,V_osa…入力オフセット電圧
V_c…初期化電圧
CLK…クロック入力電圧
V₁₀,V₃₀…積分回路の出力電圧
V₁₁,V₂₂,V₃₁,V₃₂…比較回路の出力電圧
V₂₃…論理回路の出力電圧
V₂₄…カウンタの出力電圧
a…充放電判別回路の入力端子
b…演算増幅回路の反転入力端子
c…演算増幅回路の非反転入力端子
d…演算増幅回路の出力端子 1,2,3 ... Charge / discharge discrimination circuit
10,30 ... Integral circuit
11,21,31 ... Initialization circuit
12,22… Time measurement circuit
100,300 ... Operational amplifier circuit
101,202,301,302 ... Comparison circuit
102,205 ... Judgment circuit
203… Logic circuit
204,303,304 ... Counter
C ₁ ... Capacitor
R ₁ , R _in … resistance
SW0, SW1, SW2, SW3 ... Switch
GND ... (first) reference voltage
V _H ... (second) reference voltage
V _L ... (third) reference voltage
V _dd ... (fourth) reference voltage
V _in … Input voltage
V _os , V _osa … Input offset voltage
V _c ... Initialization voltage
CLK: Clock input voltage
V ₁₀ , V ₃₀ ... Output voltage of the integration circuit
V ₁₁ , V ₂₂ , V ₃₁ , V ₃₂ … Output voltage of the comparison circuit
V ₂₃ ... Output voltage of logic circuit
V ₂₄ ... Counter output voltage
a: Input terminal of charge / discharge discrimination circuit
b: Inverting input terminal of operational amplifier circuit
c: Non-inverting input terminal of operational amplifier circuit
d: Output terminal of operational amplifier

Claims

And integral circuits,
It measures the time until the output voltage of the previous SL integral circuits reaches the set voltage, and time measurement circuits to determine the polarity of the input voltage to the integrator circuits based on the measurement result,
With
The integration circuits is,
Greater than the maximum value of the input voltage of the integration circuits, or are configured by using an operational amplifier circuits having a minimum value less than the input offset voltage,
A voltage polarity discriminating circuit.

In claim 1,
A switch for switching an input voltage to the integration circuit to a voltage for polarity discrimination or a first reference voltage;
The time measurement circuitry is,
And comparison circuitry for outputting a comparison result compared with the output voltage and a second reference voltage of the integrating circuits,
The measured time until the output voltage of the comparator circuits is inverted from the time the more the input voltage to the integrator circuits is switched to the switch, to the integration circuits based on the measurement result and determination circuits for determining the polarity of the input voltage of,
including,
A voltage polarity discriminating circuit.

In claim 2,
The determination circuitry is
Comprising a timer for measuring the time until the output voltage of the comparator circuits is inverted from when switched more input voltage to the integrator circuits to the switch,
A voltage polarity discriminating circuit.

In claim 3,
The determination circuitry is
A storage circuit for storing a measurement result of the timer;
A voltage polarity discriminating circuit.

In claim 4,
The determination circuitry is
It further includes an arithmetic circuit for comparing the measurement results,
A voltage polarity discriminating circuit.

In claim 1,
A switch for switching an input voltage to the integration circuit to a voltage for polarity discrimination or a first reference voltage;
The time measurement circuitry is,
During when the output voltage of the integration circuits from when the input voltage to more the integration circuits to the switch is switched to the first reference voltage is to reach the second reference voltage If, when the output voltage of the integration circuits from when the input voltage to more the integration circuits to the switch is switched to the voltage of the polarity discrimination object is to reach the second reference voltage and while, by comparing, determines the polarity of the input voltage to the integrator circuits,
A voltage polarity discriminating circuit.

In claim 1,
A switch for switching an input voltage to the integration circuit to a voltage for polarity discrimination or a first reference voltage;
The time measurement circuitry is,
A first comparison circuits of the outputs to the comparison result compared with the output voltage and a second reference voltage of the integrating circuits,
A second comparison circuits for outputting a comparison result compared with the output voltage and the third reference voltage of the integrating circuits,
And logic circuitry for outputting the first comparison circuits output voltage of the inverting, the second comparison circuits set in response to the inversion of the output voltage of voltage to be reset,
A counter for measuring the output of the logic circuits in the configuration Nema,
Between when the measurement value by the counter from the time the input voltage to more the integration circuits to the switch has been switched up to the set value is measured, the integration times on the basis of the measurement result and road determination times to determine the polarity of the input voltage to the road,
Including
The voltage polarity discrimination circuit is
Further comprising an initialization circuitry for initializing an output voltage of the integration circuits in response to the output of said logic circuits,
A voltage polarity discriminating circuit.

In claim 7,
It said initialization circuitry is,
Conductive in response to the output of said logic circuitry, or, rendered non-conductive, including the switch to set the output voltage of said integration circuits to said third reference voltage,
A voltage polarity discriminating circuit.

In claim 7,
The determination circuitry is
Include a timer that measures how long measured values by the counter from the time the input voltage to more the integration circuits to the switch has been switched through to the setting value,
A voltage polarity discriminating circuit.

In claim 9,
The determination circuitry is
A storage circuit for storing a measurement result of the timer;
A voltage polarity discriminating circuit.

In claim 10,
The determination circuitry is
It further includes an arithmetic circuit for comparing the measurement results,
A voltage polarity discriminating circuit.

In claim 7,
The determination circuitry is
And time until the measurement value by the counter from the time the input voltage to more the integration circuits to the switch is switched to the first reference voltage reaches the set value, the switch by more measurements by the counter from the time the input voltage is switched to the voltage of the polarity discrimination object to the integration circuits to compare the time until reaching the set value, the to determine the polarity of the input voltage to the integrator circuits,
A voltage polarity discriminating circuit.

In claim 4 or 10,
The storage circuit is an up counter or a down counter.
A voltage polarity discriminating circuit.

In claim 1,
The operational amplifier circuits are
Generating the input offset voltage by putting a difference in size of the pair of transistors of the differential input stage,
A voltage polarity discriminating circuit.

In claim 1,
The operational amplifier circuits are
Generating the input offset voltage by putting a difference in current amount of the current source connected to a pair of transistors of the differential input stage,
A voltage polarity discriminating circuit.

In claim 1,
The operational amplifier circuits are
Wherein greater than the maximum value of the integrated circuits of the input voltage to one of the inverting input terminal or non-inverting input terminal, or, less bias voltage than a minimum value is applied,
A voltage polarity discriminating circuit.

In claim 1,
The polarity discrimination target voltage is:
A series-connected sensing resistor of the voltage across a given power,
A voltage polarity discriminating circuit.