JP5348418B2

JP5348418B2 - controller

Info

Publication number: JP5348418B2
Application number: JP2009263685A
Authority: JP
Inventors: 大介亀澤; 義徳小林
Original assignee: Yokogawa Electric Corp
Current assignee: Yokogawa Electric Corp
Priority date: 2009-11-19
Filing date: 2009-11-19
Publication date: 2013-11-20
Anticipated expiration: 2029-11-19
Also published as: JP2011108075A

Abstract

<P>PROBLEM TO BE SOLVED: To reliably detect an error of configuration data in a programmable logic device. <P>SOLUTION: A controller includes a programmable logic device provided with a CRC checker for detecting CRC errors in a plurality of configuration data constructing a logic module and controls a control target in process control. The controller further includes: an arithmetic operation control means which periodically generates false errors of the plurality of configuration data to create error detection states, and when the CRC checker detects an error other than the false errors, outputs a reset request signal of the logic module and stops access to the programmable logic device; and a first watchdog timer which, when the access to the arithmetic operation control means and the programmable logic device is stopped, outputs the reset request signal of the logic module. <P>COPYRIGHT: (C)2011,JPO&INPIT

Description

本発明は、論理モジュールを構築する複数のコンフィギュレーションデータのＣＲＣエラーを検出するＣＲＣチェッカを備えたプログラマブルロジックデバイスを有し、プロセス制御における制御対象を制御するコントローラに関し、特にプログラマブルロジックデバイスにおけるコンフィギュレーションデータのエラーを確実に検出可能なコントローラに関する。 The present invention relates to a controller having a programmable logic device having a CRC checker that detects a CRC error of a plurality of configuration data for constructing a logic module and controlling a control target in process control, and more particularly, to a configuration in a programmable logic device. The present invention relates to a controller capable of reliably detecting data errors.

従来から、石油、鉄鋼、化学プラント、半導体プロセスなどの工場等で導入されているプロセス制御では、バルブや自動機械等の被制御対象機器が接続されているコントローラが用いられている。また、インダストリアルオートメーションにおけるプロセス制御システムとして、コントローラを含むフィールド機器がネットワークに接続されたフィールドネットワークシステムが従来より実現されている。 Conventionally, in process control introduced in factories such as petroleum, steel, chemical plants, and semiconductor processes, controllers to which controlled devices such as valves and automatic machines are connected are used. As a process control system in industrial automation, a field network system in which field devices including a controller are connected to a network has been conventionally realized.

たとえば、このコントローラは、入出力手段を介して制御系を構成する流量計や温度計などのセンサ、アクチュエータ等のフィールド機器からのデータが入力されると、制御演算したデータをフィールド機器に出力して、フィールド機器を制御する。具体的には、コントローラは、センサで得られた測定データに基づきアクチュエータなどの各種フィールド機器を操作制御する。 For example, when data from field devices such as sensors and actuators such as flow meters and thermometers that constitute the control system is input via the input / output means, this controller outputs the control-calculated data to the field devices. Control field devices. Specifically, the controller controls various field devices such as actuators based on measurement data obtained by the sensor.

またコントローラには、たとえばプログラマブルロジックコントローラ（Programmable Logic Controller：ＰＬＣ）があり、制御対象に応じて必要なモジュールを組み合わせて実装し、シーケンス制御を行う。ビルディングブロックタイプのＰＬＣでは、ＰＬＣ全体に電力を供給する電源モジュールと、ＰＬＣ全体を制御するＣＰＵモジュールと、制御対象の外部機器に合わせたインターフェースを持つ複数のＩ／Ｏモジュールから構成されるものがある。 The controller includes, for example, a programmable logic controller (PLC), which is mounted by combining necessary modules according to the control target, and performs sequence control. Some building block type PLCs are composed of a power supply module that supplies power to the entire PLC, a CPU module that controls the entire PLC, and a plurality of I / O modules that have interfaces that match the external devices to be controlled. is there.

図２は、従来のコントローラの一例を示す構成図である。特に図示しないがコントローラは、プラントなどに設置されている各種フィールド機器と通信して所定の制御プログラムに基づく制御を行う。 FIG. 2 is a configuration diagram illustrating an example of a conventional controller. Although not particularly illustrated, the controller communicates with various field devices installed in a plant or the like to perform control based on a predetermined control program.

図２において、コントローラは、主に、演算制御手段１と、記憶手段２と、プログラマブルロジックデバイスの一例であるＦＰＧＡ（Field Programmable Gate Array）３と、コンフィギュレーションＲＯＭ４と、モジュールリセット手段５とから構成される。 In FIG. 2, the controller mainly includes an arithmetic control unit 1, a storage unit 2, an FPGA (Field Programmable Gate Array) 3, which is an example of a programmable logic device, a configuration ROM 4, and a module reset unit 5. Is done.

ＦＰＧＡ３は、演算制御手段１、記憶手段２、コンフィギュレーションＲＯＭ４、モジュールリセット手段５とバスと呼ばれる接続線で相互に接続されている。なお、バスなどの接続線は記憶手段にデータを書き込み、また読み出すためのアドレスバス、データバス、および制御線で構成されている。 The FPGA 3 is connected to the arithmetic control unit 1, the storage unit 2, the configuration ROM 4, and the module reset unit 5 through a connection line called a bus. A connection line such as a bus is composed of an address bus, a data bus, and a control line for writing and reading data in the storage means.

演算制御手段１は、ＭＰＵ（Micro Processing Unit）等でありＦＰＧＡ３により構成された論理モジュールやプログラム等に基づいてコントローラ全体の制御動作を実行する。 The arithmetic control unit 1 is an MPU (Micro Processing Unit) or the like, and executes a control operation of the entire controller based on a logic module, a program, and the like configured by the FPGA 3.

記憶手段２は、たとえばＲＯＭ（Read Only Memory）、ＲＡＭ（Random Access Memory）等であってプログラムやアプリケーション、各種データを記憶する。 The storage means 2 is, for example, a ROM (Read Only Memory), a RAM (Random Access Memory) or the like, and stores programs, applications, and various data.

ＦＰＧＡ３は、プログラマブルロジックデバイスの一例であり、回路構成の情報を持つプログラムにより任意のディジタルＬＳＩを構築し所望の論理モジュールを構成できるＬＳＩである。 The FPGA 3 is an example of a programmable logic device, and is an LSI that can construct an arbitrary digital LSI by a program having circuit configuration information and configure a desired logic module.

コンフィギュレーションＲＯＭ４は、ＦＰＧＡ３で任意のディジタルＬＳＩを構築し所望の論理モジュールを構成するためのコンフィギュレーションデータ（論理回路を構成するためのデータ）を保持する。 The configuration ROM 4 holds configuration data (data for configuring a logic circuit) for constructing an arbitrary digital LSI with the FPGA 3 and configuring a desired logic module.

モジュールリセット手段５は、コンフィギュレーションＲＯＭ４と、ＦＰＧＡをリセットするため・論理モジュールを再構成するための制御信号をプログラマブルロジックデバイス（ＦＰＧＡ３）に出力する。 The module reset means 5 outputs a control signal for resetting the configuration ROM 4 and the FPGA / reconfiguring the logic module to the programmable logic device (FPGA 3).

ここで、ＦＰＧＡ３は、回路構成の情報を持つプログラムにより任意のディジタルＬＳＩを構築し所望の論理モジュールをプログラミングすることができるＬＳＩ・ロジックＩＣであり、プログラムを変えることにより、ユーザが内部ロジックを自由に書き換えることができるものである。 Here, the FPGA 3 is an LSI / logic IC capable of constructing an arbitrary digital LSI by a program having circuit configuration information and programming a desired logic module. The user can freely change the internal logic by changing the program. Can be rewritten.

ＦＰＧＡ３は、コンフィギュレーションＲＡＭ３１にコンフィギュレーションデータが保持されると、コンフィギュレーションデータの内容に沿った論理モジュール・論理回路を構築する。
具体的には、ＦＰＧＡ３は、コンフィギュレーションＲＯＭ４に読み出しリクエスト信号を出力し、これの応答としてコンフィギュレーションＲＯＭ４から出力されたコンフィギュレーションデータをＦＰＧＡ３のコンフィギュレーションＲＡＭ３１に記憶する（いいかえれば、ＦＰＧＡ３は、コンフィギュレーションＲＯＭ４から読み出したコンフィギュレーションデータをコンフィギュレーションＲＡＭ３１に保存する）と、このコンフィギュレーションデータの内容に沿った論理モジュール・論理回路を構築する。 When the configuration data is held in the configuration RAM 31, the FPGA 3 constructs a logic module / logic circuit in accordance with the contents of the configuration data.
Specifically, the FPGA 3 outputs a read request signal to the configuration ROM 4 and stores the configuration data output from the configuration ROM 4 in response to the read request signal (in other words, the FPGA 3 configures the configuration data). Configuration data read from the configuration ROM 4 is stored in the configuration RAM 31), and a logic module / logic circuit is constructed according to the contents of the configuration data.

これらのことからわかるように、コンフィギュレーションの情報は、ＦＰＧＡ３の構成を決定する重要な情報であるから、コンフィギュレーションＲＡＭ３１中で情報にエラーが生じていないか、監視する必要があり、従来から以下のような構成でコンフィギュレーションデータのエラー検出が行なわれている。 As can be seen from these, the configuration information is important information for determining the configuration of the FPGA 3, so it is necessary to monitor whether there is an error in the information in the configuration RAM 31. Configuration data errors are detected in the configuration as described above.

ＦＰＧＡ３は、コンフィギュレーションＲＯＭ４から読み出したコンフィギュレーションデータを記憶するコンフィギュレーションＲＡＭ３１と、予め定められた周期でコンフィギュレーションＲＡＭ３１からコンフィギュレーションデータを読み出して巡回冗長検査(以下、ＣＲＣという)を行ない、ＣＲＣによる誤り・エラー（以下、ＣＲＣエラーという）が検出されるとモジュールリセット手段５にリセット要求信号（ＣＲＣ＿ＥＲＲＯＲ信号等）を出力するＣＲＣチェッカ３２と、演算制御手段１との通信をするためのＭＰＵインターフェース３３と、記憶手段２との通信をするためのメモリインターフェース３４と、から構成される。 The FPGA 3 stores the configuration data read from the configuration ROM 4, and reads the configuration data from the configuration RAM 31 at a predetermined cycle and performs a cyclic redundancy check (hereinafter referred to as CRC). When an error / error (hereinafter referred to as a CRC error) is detected, the CRC checker 32 that outputs a reset request signal (CRC_ERROR signal or the like) to the module reset means 5 and the MPU interface 33 for communicating with the arithmetic control means 1 And a memory interface 34 for communicating with the storage means 2.

さらに、ＦＰＧＡ３のＣＲＣチェッカ３２は、ＣＲＣエラー検出手段３２ａと、エラー情報レジスタ３２ｂと、から構成される。 Further, the CRC checker 32 of the FPGA 3 includes a CRC error detection means 32a and an error information register 32b.

ＣＲＣエラー検出手段３２ａは、定周期でコンフィギュレーションＲＡＭ３１に読み出しリクエスト信号を出力し、これの応答としてコンフィギュレーションＲＡＭ３１から出力されたコンフィギュレーションデータ（いいかえれば、コンフィギュレーションＲＡＭ３１から読み出したコンフィギュレーションデータ）についてＣＲＣ検査を行なってＣＲＣエラーを検出するとＦＰＧＡ（論理モジュール）をリセットするためのリセット要求信号をモジュールリセット手段５に出力する。 The CRC error detection unit 32a outputs a read request signal to the configuration RAM 31 at a fixed period, and the configuration data output from the configuration RAM 31 as a response thereto (in other words, configuration data read from the configuration RAM 31). When CRC check is performed and a CRC error is detected, a reset request signal for resetting the FPGA (logic module) is output to the module reset means 5.

エラー情報レジスタ３２ｂは、ＣＲＣエラー検出手段３２ａによりＣＲＣエラーが検出された各コンフィギュレーションデータのエラー検出箇所を示すエラー検出箇所情報を格納する。 The error information register 32b stores error detection location information indicating an error detection location of each configuration data in which a CRC error is detected by the CRC error detection means 32a.

このような構成で、従来のコントローラは、以下の動作（１−１）〜（１−６）を行なう。
（１−１）
ＦＰＧＡ３は、コンフィギュレーションＲＯＭ４から読み出した、コンフィギュレーションデータをコンフィギュレーションＲＡＭ３１に記憶する。
（１−２）
ＦＰＧＡ４のＣＲＣエラー検出手段３２ａは、予め定められた周期でコンフィギュレーションＲＡＭ３１に読み出しリクエスト信号を出力し、これの応答としてコンフィギュレーションＲＡＭ３１から出力されたコンフィギュレーションデータについてＣＲＣ検査を行なう。
（１−３）
ＣＲＣエラー検出手段３２ａは、ＣＲＣ検査を行なったコンフィギュレーションデータでＣＲＣエラーが検出されると、当該コンフィギュレーションデータのエラー検出箇所を示すエラー検出箇所情報をエラー情報レジスタ３２ｂに格納する。
（１−４）
またＣＲＣエラー検出手段３２ａは、ＣＲＣエラーが検出されるとリセット要求信号をモジュールリセット手段５に出力する。
（１−５）
モジュールリセット手段５はリセット要求信号を受信すると、ＦＰＧＡ３をリセットするため・論理モジュールを再構成するための制御信号をＦＰＧＡ３に出力する。
（１−６）
ＦＰＧＡ３は、モジュールリセット手段５から制御信号（リセットコマンド等を含む信号）が入力されると、ＦＰＧＡの初期化等（たとえばＦＰＧＡ内のフリップフロップを初期化するリセットなど）を実行して、モジュールのリセット動作を行う。 With such a configuration, the conventional controller performs the following operations (1-1) to (1-6).
(1-1)
The FPGA 3 stores the configuration data read from the configuration ROM 4 in the configuration RAM 31.
(1-2)
The CRC error detection means 32a of the FPGA 4 outputs a read request signal to the configuration RAM 31 at a predetermined cycle, and performs a CRC check on the configuration data output from the configuration RAM 31 as a response thereto.
(1-3)
When a CRC error is detected in the configuration data subjected to the CRC check, the CRC error detection unit 32a stores error detection location information indicating an error detection location of the configuration data in the error information register 32b.
(1-4)
The CRC error detection unit 32 a outputs a reset request signal to the module reset unit 5 when a CRC error is detected.
(1-5)
Upon receiving the reset request signal, the module reset means 5 outputs a control signal for resetting the FPGA 3 and for reconfiguring the logic module to the FPGA 3.
(1-6)
When a control signal (a signal including a reset command or the like) is input from the module reset unit 5, the FPGA 3 executes initialization of the FPGA (for example, reset for initializing a flip-flop in the FPGA) and the like. Perform a reset operation.

この結果、従来のコントローラでは、コンフィギュレーションデータのエラー検出を行なうことができる点で有効であった。 As a result, the conventional controller is effective in that configuration data errors can be detected.

このようなコントローラに関連する先行技術文献として下記の特許文献１、２がある。 There are the following Patent Documents 1 and 2 as prior art documents related to such a controller.

特開２００４−２００３１１号広報Japanese Laid-Open Patent Publication No. 2004-200311

特開２００８−０２４６８６号公報JP 2008-024686 A

しかしながら、従来のコントローラでは、ＣＲＣエラー検出回路３１が故障等により停止すると、エラーが正常に検出できなくなるため、プログラマブルロジックデバイスのコンフィギュレーションの正当性が保てないままモジュールが動作し、コントローラ全体の動作、ひいては、プロセス制御系全体に問題が生じてしまうという問題点があった。 However, in the conventional controller, when the CRC error detection circuit 31 is stopped due to a failure or the like, the error cannot be detected normally. Therefore, the module operates without maintaining the correctness of the configuration of the programmable logic device. There has been a problem that the operation, and consequently, the process control system as a whole has a problem.

また、従来のコントローラでは、ＣＲＣエラー検出回路３１に異常が発生しエラー検出が正確にできなくなると、プログラマブルロジックデバイスのコンフィギュレーションの正当性が保てないままモジュールが動作し、コントローラ全体の動作、ひいては、プロセス制御系全体に問題が生じてしまうという問題点があった。 In addition, in the conventional controller, when an abnormality occurs in the CRC error detection circuit 31 and error detection cannot be performed accurately, the module operates without maintaining the correctness of the configuration of the programmable logic device, As a result, there has been a problem that a problem occurs in the entire process control system.

本発明は上述の問題点を解決するものであり、その目的は、プログラマブルロジックデバイスにおけるコンフィギュレーションデータのエラーを確実に検出することにある。 The present invention solves the above-described problems, and an object thereof is to reliably detect an error in configuration data in a programmable logic device.

このような課題を達成するために、本発明のうち請求項１記載の発明は、
論理モジュールを構築する複数のコンフィギュレーションデータのＣＲＣエラーを検出するＣＲＣチェッカを備えたプログラマブルロジックデバイスを有し、プロセス制御における制御対象を制御するコントローラにおいて、
定期的に前記複数のコンフィギュレーションデータの擬似エラーを生成してエラー検出状態を作り出し、前記ＣＲＣチェッカが前記擬似エラー以外のエラーを検出すると前記論理モジュールのリセット要求信号を出力するとともに前記プログラマブルロジックデバイスへのアクセスを停止する演算制御手段と、
前記演算制御手段と前記プログラマブルロジックデバイスとのアクセスが停止すると前記論理モジュールのリセット要求信号を出力する第１のウォッチドッグタイマを、備えることを特徴とするコントローラである。 In order to achieve such a problem, the invention according to claim 1 of the present invention is:
In a controller that has a programmable logic device including a CRC checker that detects CRC errors of a plurality of configuration data for constructing a logic module, and controls a control target in process control.
Periodically generating pseudo errors of the plurality of configuration data to create an error detection state, and when the CRC checker detects an error other than the pseudo error, outputs a reset request signal of the logic module and the programmable logic device Arithmetic control means for stopping access to
A controller comprising: a first watchdog timer that outputs a reset request signal of the logic module when access between the arithmetic control unit and the programmable logic device is stopped.

請求項２記載の発明は、請求項１記載のコントローラにおいて、
前記ＣＲＣチェッカから出力されるＣＲＣエラー検出結果であるＣＲＣエラー信号の出力パルスが予め定められた一定期間発生しなくなると前記論理モジュールのリセット要求信号を出力する第２のウォッチドッグタイマを、備えることを特徴とする。 The invention according to claim 2 is the controller according to claim 1,
A second watchdog timer that outputs a reset request signal of the logic module when an output pulse of a CRC error signal that is a CRC error detection result output from the CRC checker does not occur for a predetermined period. It is characterized by.

請求項３記載の発明は、請求項１または２記載のコントローラにおいて、
記擬似エラーは、
前記演算制御手段により擬似的に生成され、予め指定された箇所にエラーを有するコンフィギュレーションデータであることを特徴とする。 The invention according to claim 3 is the controller according to claim 1 or 2,
The pseudo error is
The configuration data is generated by the arithmetic control means in a pseudo manner and has configuration data having an error at a predetermined location.

請求項４記載の発明は、請求項１〜３いずれかに記載のコントローラにおいて、
前記ＣＲＣチェッカは、
コンフィギュレーションメモリ内の前記複数のコンフィギュレーションデータのエラーおよび前記擬似エラーを検出するＣＲＣエラー検出手段と、
前記ＣＲＣエラー検出手段によりエラーが検出された前記複数のコンフィギュレーションデータのエラー検出箇所を示すエラー検出箇所情報を格納するエラー情報記憶手段と、
を具備し、
前記演算制御手段は、前記エラー情報記憶手段に記憶された前記エラー検出箇所情報の中に前記擬似エラーで指定した箇所以外のエラー検出箇所情報が存在すると前記リセット要求信号を出力するとともに前記プログラマブルロジックデバイスへのアクセスを停止することを特徴とする。 The invention according to claim 4 is the controller according to any one of claims 1 to 3,
The CRC checker
CRC error detection means for detecting an error in the plurality of configuration data in the configuration memory and the pseudo error;
Error information storage means for storing error detection location information indicating error detection locations of the plurality of configuration data in which an error has been detected by the CRC error detection means;
Comprising
The calculation control means outputs the reset request signal and outputs the reset request signal when there is error detection location information other than the location specified by the pseudo error in the error detection location information stored in the error information storage means. Access to the device is stopped.

請求項５記載の発明は、請求項２〜４いずれかに記載のコントローラにおいて、
前記ＣＲＣチェッカは、
前記演算制御手段から入力された擬似エラーを前記ＣＲＣエラー検出手段に出力する擬似エラー注入手段を
備えることを特徴とする。 The invention according to claim 5 is the controller according to any one of claims 2 to 4,
The CRC checker
A pseudo error injection unit is provided for outputting the pseudo error input from the arithmetic control unit to the CRC error detection unit.

請求項６記載の発明は、請求項１〜５のいずれかに記載のコントローラにおいて、
前記演算制御手段または、前記第１ウォッチドッグタイマ、第２のウォッチドッグタイマからのリセット要求信号が入力されると、論理モジュールを再構成するための制御信号を前記プログラマブルロジックデバイスに出力するモジュールリセット手段を備えたことを特徴とする。 The invention according to claim 6 is the controller according to any one of claims 1 to 5,
Module reset for outputting a control signal for reconfiguring a logic module to the programmable logic device when a reset request signal is input from the arithmetic control means or the first watchdog timer and the second watchdog timer Means are provided.

請求項７記載の発明は、請求項１〜６のいずれかに記載のコントローラにおいて、
前記演算制御手段は、
前記エラー情報記憶手段にエラー検出箇所情報が格納されていない場合は前記リセット要求信号を出力するとともに前記プログラマブルロジックデバイスへのアクセスを停止することを特徴とする The invention according to claim 7 is the controller according to any one of claims 1 to 6,
The arithmetic control means includes
When error detection location information is not stored in the error information storage means, the reset request signal is output and access to the programmable logic device is stopped.

このように、本発明に係るコントローラであれば、定期的に複数のコンフィギュレーションデータの擬似エラーを生成してエラー検出状態を作り出し、ＣＲＣチェッカが擬似エラー以外のエラーを検出すると論理モジュールのリセット要求信号を出力するとともにプログラマブルロジックデバイスへのアクセスを停止する演算制御手段と、演算制御手段とプログラマブルロジックデバイスとのアクセスが停止すると論理モジュールのリセット要求信号を出力する第１のウォッチドッグタイマを備えることにより、ＭＰＵインターフェースとウォッチドッグタイマ３５の二つの経路によって、リセット要求信号の出力が冗長化されるため、ＦＰＧＡ３におけるコンフィギュレーションデータのエラーを確実に検出することができ、確実性の高いリセット動作に貢献できる。 As described above, in the controller according to the present invention, a pseudo error of a plurality of configuration data is periodically generated to create an error detection state, and when the CRC checker detects an error other than the pseudo error, a logic module reset request is generated. Computation control means for outputting a signal and stopping access to the programmable logic device, and a first watchdog timer for outputting a reset request signal for the logic module when access between the computation control means and the programmable logic device is stopped Therefore, the output of the reset request signal is made redundant by the two paths of the MPU interface and the watchdog timer 35, so that the configuration data error in the FPGA 3 can be reliably detected, and the reliability is high. It can contribute to the set operation.

また、本発明に係るコントローラであれば、定期的に複数のコンフィギュレーションデータの擬似エラーを生成してエラー検出状態を作り出し、ＣＲＣチェッカが擬似エラー以外のエラーを検出すると論理モジュールのリセット要求信号を出力するとともにプログラマブルロジックデバイスへのアクセスを停止する演算制御手段と、ＣＲＣチェッカから出力されるＣＲＣエラー検出結果であるＣＲＣエラー信号が一定期間発生しなくなると論理モジュールのリセット要求信号を出力する第２のウォッチドッグタイマを備えることにより、ＣＲＣエラー検出手段３２ａの異常を検知して、モジュール再構成させることでＣＲＣエラー検出手段の健全性を保証することができ、コントローラ全体の最適運転に貢献できる点で有効である。 In the controller according to the present invention, a pseudo error of a plurality of configuration data is periodically generated to generate an error detection state. When the CRC checker detects an error other than the pseudo error, a reset request signal of the logic module is generated. A calculation control means for outputting and stopping access to the programmable logic device; and a second output of a logic module reset request signal when a CRC error signal which is a CRC error detection result output from the CRC checker is not generated for a certain period of time. By providing the watchdog timer, it is possible to guarantee the soundness of the CRC error detection means by detecting an abnormality of the CRC error detection means 32a and reconfiguring the module, and contribute to the optimum operation of the entire controller. It is effective in.

本発明に係るコントローラの一実施例を示す構成図である。It is a block diagram which shows one Example of the controller which concerns on this invention. 従来のコントローラの一例を示す構成図である。It is a block diagram which shows an example of the conventional controller.

＜第１の実施例＞
図１は、本発明に係るコントローラの一実施例を示す構成図である。図２と共通する部分には同一の符号を付けて適宜説明を省略する。図２との相違点は、定期的に複数のコンフィギュレーションデータの擬似エラーを生成してエラー検出状態を作り出し、ＣＲＣチェッカが擬似エラー以外のエラーを検出すると論理モジュールのリセット要求信号を出力するとともにプログラマブルロジックデバイスへのアクセスを停止する演算制御手段と、演算制御手段とプログラマブルロジックデバイスとのアクセスが停止すると論理モジュールのリセット要求信号を出力する第１のウォッチドッグタイマを、備える点で相違する。
また特に図示しないがコントローラは、プラントなどに設置されている各種フィールド機器と通信して所定の制御プログラムに基づく制御を行う。 <First embodiment>
FIG. 1 is a block diagram showing an embodiment of a controller according to the present invention. Portions common to those in FIG. 2 are denoted by the same reference numerals, and description thereof is omitted as appropriate. The difference from FIG. 2 is that a pseudo error of a plurality of configuration data is periodically generated to generate an error detection state, and when the CRC checker detects an error other than the pseudo error, a reset request signal for the logic module is output. The difference is that an arithmetic control unit that stops access to the programmable logic device and a first watchdog timer that outputs a reset request signal of the logic module when access between the arithmetic control unit and the programmable logic device stops are different.
Although not particularly shown, the controller communicates with various field devices installed in a plant or the like to perform control based on a predetermined control program.

（構成の説明）
図１において、コントローラは、主に、ＭＰＵ（Micro Processing Unit）等であってＦＰＧＡ７により構成された論理モジュールやプログラム等に基づいてコントローラ全体の制御動作を実行する演算制御手段１と、たとえばＲＯＭ（Read Only Memory）、ＲＡＭ（Random Access Memory）等であってプログラムやアプリケーション、各種データが記憶される記憶手段２と、プログラマブルロジックデバイスの一例であり、回路構成の情報を持つプログラムにより任意のディジタルＬＳＩを構築し所望の論理モジュールを構成できるＬＳＩであり演算制御手段１とＦＰＧＡ７とのアクセスが停止すると論理モジュールのリセット要求信号を出力する第１のウォッチドッグタイマ３５を備えたＦＰＧＡ(Field Programmable Gate Array)３と、から構成される。 (Description of configuration)
In FIG. 1, a controller is mainly an MPU (Micro Processing Unit) or the like, an arithmetic control means 1 that executes a control operation of the entire controller based on a logic module, a program, or the like configured by an FPGA 7, for example, a ROM ( Read only memory (RAM), random access memory (RAM), etc., which is an example of a programmable logic device and storage means 2 for storing programs, applications, and various data, and an arbitrary digital LSI by a program having circuit configuration information An FPGA (Field Programmable Gate Array having a first watchdog timer 35 that outputs a reset request signal of the logic module when access between the arithmetic control means 1 and the FPGA 7 is stopped. 3).

またコントローラは、ＦＰＧＡ７で任意のディジタルＬＳＩを構築し所望の論理モジュールを構成するためのコンフィギュレーションデータ（論理回路を構成するためのデータ）を保持するコンフィギュレーションＲＯＭ４と、ＦＰＧＡをリセットするため・論理モジュールを再構成するための制御信号をプログラマブルロジックデバイス（ＦＰＧＡ７）に出力するモジュールリセット手段５と、ＦＰＧＡ７からコンフィギュレーションデータのエラー検出結果に基づき出力されるＣＲＣエラー信号の出力パルスが予め定められる一定期間発生しなくなった場合は論理モジュールのリセット要求信号をモジュールリセット手段５に出力する第２のウォッチドッグタイマ６からも構成される。
（接続・配置関係の説明） In addition, the controller constructs an arbitrary digital LSI with the FPGA 7 and holds configuration data (data for configuring a logic circuit) for configuring a desired logic module, and a logic for resetting the FPGA. Module reset means 5 for outputting a control signal for reconfiguring the module to the programmable logic device (FPGA 7), and a predetermined output pulse of a CRC error signal output from the FPGA 7 based on the error detection result of the configuration data The second watchdog timer 6 is also configured to output a logic module reset request signal to the module reset means 5 when the period is not generated.
(Explanation of connection and arrangement)

ＦＰＧＡ７は、演算制御手段１、記憶手段２、コンフィギュレーションＲＯＭ４、モジュールリセット手段５、ウォッチドッグタイマ６とバスと呼ばれる接続線でそれぞれ以下のように相互に接続されている。 The FPGA 7 is connected to the arithmetic control means 1, the storage means 2, the configuration ROM 4, the module reset means 5, and the watch dog timer 6 through connection lines called buses as follows.

演算制御手段１は、メモリインターフェース３４を介して記憶手段２と相互接続される。また、演算制御手段１は、ＭＰＵインターフェース３３を介してエラー情報レジスタ３２ｂと相互接続されエラー検出箇所情報の読み出しリクエストデータとエラー検出箇所情報の入出力を行なう。 The arithmetic control unit 1 is interconnected with the storage unit 2 via the memory interface 34. The arithmetic control means 1 is interconnected with the error information register 32b via the MPU interface 33 and inputs / outputs error detection location information read request data and error detection location information.

さらに演算制御手段１は、ＭＰＵインターフェース３３を介して、擬似エラー注入手段７２ｃと相互接続され、擬似エラーを出力する。また演算制御手段１は、ＭＰＵインターフェース３３を介して、モジュールリセット手段５と相互接続され、リセット要求信号を出力する。 Further, the arithmetic control unit 1 is interconnected with the pseudo error injection unit 72c via the MPU interface 33 and outputs a pseudo error. The arithmetic control unit 1 is interconnected with the module reset unit 5 via the MPU interface 33 and outputs a reset request signal.

一方、演算制御手段１は、ＭＰＵインターフェース３３を介して、第１のウォッチドッグタイマ３５と相互接続される。この第１のウォッチドッグタイマ３５は、モジュールリセット手段５と相互接続され、リセット要求信号を出力する。 On the other hand, the arithmetic control means 1 is interconnected with the first watchdog timer 35 via the MPU interface 33. The first watchdog timer 35 is interconnected with the module reset means 5 and outputs a reset request signal.

コンフィギュレーションＲＯＭ４はコンフィギュレーションＲＡＭ３１と接続されコンフィギュレーションデータを出力する。またコンフィギュレーションＲＡＭ３１は、擬似エラー注入手段７２ｃと相互接続され、読み出しリクエスト信号とコンフィギュレーションデータとを入出力する。 The configuration ROM 4 is connected to the configuration RAM 31 and outputs configuration data. The configuration RAM 31 is interconnected with the pseudo error injection means 72c and inputs / outputs a read request signal and configuration data.

擬似エラー注入手段７２ｃは、ＣＲＣエラー検出手段３２ａと接続され、擬似エラーおよびコンフィギュレーションデータを出力する。 The pseudo error injection unit 72c is connected to the CRC error detection unit 32a and outputs a pseudo error and configuration data.

ＣＲＣエラー検出手段３２ａは、エラー情報レジスタ３２ｂに接続されエラー検出箇所情報を出力する。また、ＣＲＣエラー検出手段３２ａは、第２のウォッチドッグタイマ６とも接続されリセット要求信号を出力する。 The CRC error detection means 32a is connected to the error information register 32b and outputs error detection location information. The CRC error detection means 32a is also connected to the second watchdog timer 6 and outputs a reset request signal.

第１のウォッチングタイマ３５および第２のウォッチングタイマ６は、モジュールリセット手段５に相互に接続され、リセット要求信号を出力する。
なお、バスなどの接続線は記憶手段にデータを書き込み、また読み出すためのアドレスバス、データバス、および制御線で構成されている。 The first watching timer 35 and the second watching timer 6 are connected to the module reset means 5 and output a reset request signal.
A connection line such as a bus is composed of an address bus, a data bus, and a control line for writing and reading data in the storage means.

（主な構成要素の説明）
演算制御手段１は、定期的に複数のコンフィギュレーションデータの擬似エラーを生成してエラー検出状態を作り出すものである。
また演算制御手段１は、後述のＦＰＧＡ７のＣＲＣチェッカ７２が擬似エラー以外のエラーを検出すると、論理モジュールのリセット要求信号を出力するとともにＦＰＧＡ７へのアクセスを停止する動作も行なう。
さらに演算制御手段１は、ＣＲＣエラー検出手段３２ａが一定周期でＣＲＣエラーを検出するように擬似的にエラーデータ（以下、擬似エラー）を生成し、ＭＰＵインターフェース３３を介してＦＰＧＡ７に出力する動作もまた行なう。 (Description of main components)
The arithmetic control unit 1 periodically generates pseudo errors of a plurality of configuration data and creates an error detection state.
In addition, when the CRC checker 72 of the FPGA 7 described later detects an error other than a pseudo error, the arithmetic control unit 1 outputs a logic module reset request signal and also stops the access to the FPGA 7.
Further, the arithmetic control unit 1 also generates an error data (hereinafter, “pseudo error”) in a pseudo manner so that the CRC error detection unit 32a detects a CRC error at a constant period, and outputs the error data to the FPGA 7 via the MPU interface 33 I will do it again.

なお、演算制御手段１は、擬似エラーとして、ＣＲＣエラー検出箇所情報を含むデータであってＣＲＣエラー検出手段３２ａが一定周期でＣＲＣエラーを検出するように生成するものでもよい。また演算制御手段１は、擬似エラーとして、予め指定された箇所にエラーを有するコンフィギュレーションデータを生成することで擬似的にエラーを生成するものでもよい。 Note that the arithmetic control means 1 may be generated as a pseudo error so that the CRC error detection means 32a detects CRC errors at a constant cycle, which is data including CRC error detection location information. The arithmetic control unit 1 may generate a pseudo error by generating configuration data having an error at a predetermined location as a pseudo error.

ＦＰＧＡ７は、回路構成の情報を持つプログラムにより任意のディジタルＬＳＩを構築し所望の論理モジュールをプログラミングすることができるＬＳＩ・ロジックＩＣであり、プログラムを変えることにより、ユーザが内部ロジックを自由に書き換えることができるものである。 The FPGA 7 is an LSI / logic IC capable of constructing an arbitrary digital LSI by a program having circuit configuration information and programming a desired logic module. The user can freely rewrite the internal logic by changing the program. It is something that can be done.

ＦＰＧＡ７は、コンフィギュレーションＲＡＭ３１にコンフィギュレーションデータが保持されると、コンフィギュレーションデータの内容に沿った論理モジュール・論理回路を構築する。
具体的には、ＦＰＧＡ７は、コンフィギュレーションＲＯＭ４に読み出しリクエスト信号を出力し、これの応答としてコンフィギュレーションＲＯＭ４から出力されたコンフィギュレーションデータをＦＰＧＡ７のコンフィギュレーションＲＡＭ３１に保存する（いいかえれば、ＦＰＧＡ７は、コンフィギュレーションＲＯＭ４から読み出したコンフィギュレーションデータをコンフィギュレーションＲＡＭ３１に保存する）と、このコンフィギュレーションデータの内容に沿った論理モジュール・論理回路を構築する。 When the configuration data is held in the configuration RAM 31, the FPGA 7 constructs a logic module / logic circuit in accordance with the contents of the configuration data.
Specifically, the FPGA 7 outputs a read request signal to the configuration ROM 4 and stores the configuration data output from the configuration ROM 4 as a response to the read request signal in the configuration RAM 31 of the FPGA 7 (in other words, the FPGA 7 Configuration data read from the configuration ROM 4 is stored in the configuration RAM 31), and a logic module / logic circuit is constructed according to the contents of the configuration data.

なお、たとえばコンフィギュレーションデータは、コントローラが具備する図示しないメモリカードスロットにメモリカードが挿入されることによりコンフィギュレーションＲＯＭ４に記憶されるものもある。 For example, some configuration data is stored in the configuration ROM 4 when a memory card is inserted into a memory card slot (not shown) included in the controller.

本発明のＦＰＧＡ７は、特に、演算制御手段１が生成した擬似エラー以外のエラーを検出し演算制御手段１とプログラマブルロジックデバイス３とのアクセスが停止すると論理モジュールのリセット要求信号を出力する点で特徴があり、例えば以下のように構成される。 The FPGA 7 of the present invention is particularly characterized in that it detects an error other than a pseudo error generated by the arithmetic control means 1 and outputs a reset request signal for the logic module when access between the arithmetic control means 1 and the programmable logic device 3 is stopped. For example, it is configured as follows.

ＦＰＧＡ７は、コンフィギュレーションＲＯＭ４から読み出したコンフィギュレーションデータを記憶するコンフィギュレーションＲＡＭ３１と、予め定められた周期でコンフィギュレーションＲＡＭ３１からコンフィギュレーションデータを読み出して巡回冗長検査(以下、ＣＲＣという)を行ない、ＣＲＣによる誤り・エラー（以下、ＣＲＣエラーという）が検出されるとモジュールリセット手段５にリセット要求信号（ＣＲＣ＿ＥＲＲＯＲ信号等）を出力するＣＲＣチェッカ７２と、演算制御手段１との通信をするためのＭＰＵインターフェース３３と、記憶手段２との通信をするためのメモリインターフェース３４と、演算制御手段１とＦＰＧＡ７とのアクセスが停止すると論理モジュールのリセット要求信号を出力する第１のウォッチドッグタイマ３５から構成される。 The FPGA 7 stores the configuration data read from the configuration ROM 4, reads the configuration data from the configuration RAM 31 at a predetermined cycle, performs cyclic redundancy check (hereinafter referred to as CRC), and uses CRC. When an error / error (hereinafter referred to as a CRC error) is detected, the CRC checker 72 that outputs a reset request signal (CRC_ERROR signal or the like) to the module reset means 5 and the MPU interface 33 for communication with the arithmetic control means 1 And a first interface that outputs a reset request signal of the logic module when access to the memory interface 34 for communicating with the storage means 2 and the arithmetic control means 1 and the FPGA 7 is stopped. It consists of the watchdog timer 35.

第１のウォッチドッグタイマ３５は、ＭＰＵインターフェース３３が演算制御手段１とのアクセスが生じていることを監視し、いいかえれば演算制御手段１とＦＰＧＡ７とのアクセス状況を監視し、演算制御手段１とＦＰＧＡ７とのアクセスが予め定められた時間停止すると論理モジュールのリセット要求信号を出力する。 The first watchdog timer 35 monitors whether the MPU interface 33 is accessing the calculation control means 1, in other words, monitors the access status between the calculation control means 1 and the FPGA 7. When the access to the FPGA 7 is stopped for a predetermined time, a logic module reset request signal is output.

ＦＰＧＡ７のＣＲＣチェッカ７２は、ＣＲＣエラー検出手段３２ａと、エラー情報記憶手段の一例であるエラー情報レジスタ３２ｂと、擬似エラー注入手段７２ｃとから構成される。 The CRC checker 72 of the FPGA 7 includes a CRC error detection unit 32a, an error information register 32b which is an example of an error information storage unit, and a pseudo error injection unit 72c.

ＣＲＣエラー検出手段３２ａは、擬似エラー注入手段７２ｃから入力される擬似エラー情報に基づき定期的にＣＲＣエラー検出結果としてＣＲＣエラー信号（ＣＲＣ_ＥＲＲＯＲ信号）を発生するとともに、擬似エラー注入手段７２ｃから入力されるコンフィギュレーションデータについて定期的にＣＲＣ検査を行ってＣＲＣエラーを検出するとＣＲＣエラー検出結果としてＣＲＣエラー信号を出力する。 The CRC error detection unit 32a periodically generates a CRC error signal (CRC_ERROR signal) as a CRC error detection result based on the pseudo error information input from the pseudo error injection unit 72c, and is input from the pseudo error injection unit 72c. When a CRC check is periodically performed on the configuration data to detect a CRC error, a CRC error signal is output as a CRC error detection result.

またＣＲＣエラー検出手段（ＣＲＣエラー検出回路）３２ａは、ＣＲＣエラーが検出された各コンフィギュレーションデータのエラー検出箇所または擬似エラーにより規定されているエラー検出箇所を示すエラー検出箇所情報をエラー情報レジスタ３２ｂに記憶する。 The CRC error detection means (CRC error detection circuit) 32a displays error detection location information indicating an error detection location of each configuration data in which a CRC error has been detected or an error detection location defined by a pseudo error as an error information register 32b. To remember.

なお、ＣＲＣエラー検出手段３２ａは、演算制御手段１により生成された定期予め指定された箇所にエラーを有するコンフィギュレーションデータを定期的にＣＲＣエラー検査を行ないＣＲＣエラー検出結果としてＣＲＣエラー信号を発生するものでもよい。 The CRC error detection means 32a periodically performs a CRC error check on configuration data having an error at a predetermined location specified by the arithmetic control means 1, and generates a CRC error signal as a CRC error detection result. It may be a thing.

このため、ＣＲＣエラー検出手段３２ａが、一定間隔で擬似エラー・コンフィギュレーションデータに基づいてＣＲＣエラー検査を繰り返し診断するため、ＣＲＣエラー信号出力は一定間隔のパルスとして発生することになる。
すなわち、このパルスがＣＲＣエラー信号出力のパルスが一定期間発生しなくなった場合はＣＲＣエラー検出回路の動作に異常が発生したものと判断できることになる。 Therefore, the CRC error detection means 32a repeatedly diagnoses the CRC error check based on the pseudo error configuration data at regular intervals, so that the CRC error signal output is generated as pulses at regular intervals.
That is, when this pulse does not generate a CRC error signal output pulse for a certain period, it can be determined that an abnormality has occurred in the operation of the CRC error detection circuit.

エラー情報レジスタ３２ｂは、エラー情報記憶手段の一例でありＣＲＣエラー検出手段３２ａによりＣＲＣエラーが検出された各コンフィギュレーションデータのエラー検出箇所を示すエラー検出箇所情報を記憶・格納する。 The error information register 32b is an example of an error information storage unit, and stores and stores error detection location information indicating an error detection location of each configuration data in which a CRC error is detected by the CRC error detection unit 32a.

擬似エラー注入手段（擬似エラー注入回路３２ｃは、意図的に擬似エラーをＣＲＣエラー検出手段３２ａに注入することで、強制的にエラー検出状態を作り出す回路である。なお擬似エラーは、ＣＲＣチェッカ７２以外の構成・回路等の動作には影響するものではない。 Pseudo error injection means (the pseudo error injection circuit 32c is a circuit that forcibly generates an error detection state by intentionally injecting a pseudo error into the CRC error detection means 32a. It does not affect the operation of the configuration and circuit of

たとえば、擬似エラー注入手段７２ｃは、演算制御手段１により擬似的に生成された擬似エラーをＣＲＣエラー検出手段３２ａに出力する。
また擬似エラー注入手段７２ｃは、擬似エラーが入力されると、予め定められた時間をあけてコンフィギュレーションＲＡＭ３１からコンフィギュレーションデータを読み出して、入力された擬似エラーとともにＣＲＣエラー検出手段３２ａに出力する。
すなわち擬似エラー注入手段７２ｃは、ＣＲＣエラー検出手段３２ａに一定周期で擬似エラーとコンフィギュレーションＲＡＭ３１から読み出したコンフィギュレーションデータとのＣＲＣエラー検査を実行させるべく、一定周期で擬似エラーデータ、コンフィギュレーションデータを出力することになる。 For example, the pseudo error injection unit 72c outputs the pseudo error generated by the arithmetic control unit 1 to the CRC error detection unit 32a.
Further, when a pseudo error is input, the pseudo error injection unit 72c reads configuration data from the configuration RAM 31 after a predetermined time, and outputs the configuration data to the CRC error detection unit 32a together with the input pseudo error.
That is, the pseudo error injection unit 72c sends the pseudo error data and the configuration data at a constant cycle so that the CRC error detection unit 32a performs a CRC error check between the pseudo error and the configuration data read from the configuration RAM 31 at a constant cycle. Will be output.

さらに詳細に説明すれば、擬似エラー注入手段７２ｃは、一定周期で演算制御手段１からＭＰＵインターフェース３３を介して擬似エラーが入力されると、たとえばその都度、コンフィギュレーションＲＡＭ３１に読み出しリクエスト信号を出力し、これの応答としてコンフィギュレーションＲＡＭ３１から出力されたコンフィギュレーションデータ（いいかえればコンフィギュレーションＲＡＭ３１から読み出したコンフィギュレーションデータ）を、入力された擬似エラーとともにＣＲＣエラー検出手段３２ａに出力する。 More specifically, the pseudo error injection unit 72c outputs a read request signal to the configuration RAM 31 each time a pseudo error is input from the arithmetic control unit 1 via the MPU interface 33 at a constant cycle, for example. In response, the configuration data output from the configuration RAM 31 (in other words, the configuration data read from the configuration RAM 31) is output to the CRC error detection unit 32a together with the input pseudo error.

（動作説明）
このような構成で、本発明のコントローラは、以下の動作Ａ「エラー検出によるリセット機能の高信頼化」と動作Ｂ「ＣＲＣエラー検出手段の高信頼化」を行なう。
動作Ａについては（Ａ−１）〜（Ａ−１０）のステップで動作を行い、動作Ｂについては（Ｂ−１）〜（Ｂ−７）のステップで動作を行う。 (Description of operation)
With such a configuration, the controller of the present invention performs the following operation A “high reliability of reset function by error detection” and operation B “high reliability of CRC error detection means”.
The operation A is performed in steps (A-1) to (A-10), and the operation B is performed in steps (B-1) to (B-7).

（動作Ａ：エラー検出によるリセット機能の高信頼化）
（Ａ−１）
演算制御手段１は、擬似エラーを生成し、ＭＰＵインターフェース３３を介して擬似エラー注入手段７２ｃに出力する。 (Operation A: High reliability of reset function by error detection)
(A-1)
The arithmetic control unit 1 generates a pseudo error and outputs it to the pseudo error injection unit 72c via the MPU interface 33.

（Ａ−２）
擬似エラー注入手段７２ｃは、演算制御手段１により擬似的に生成された擬似エラーが入力されると、この擬似エラーをＣＲＣエラー検出手段３２ａに出力する。 (A-2)
When the pseudo error generated by the arithmetic control unit 1 is input to the pseudo error injection unit 72c, the pseudo error injection unit 72c outputs the pseudo error to the CRC error detection unit 32a.

（Ａ−３）
また擬似エラー注入手段７２ｃは、擬似エラーが入力されると、予め定められた時間をおいてコンフィギュレーションＲＡＭ３１からコンフィギュレーションデータを読み出して、入力された擬似エラーとともにＣＲＣエラー検出手段３２ａに出力する。 (A-3)
Further, when a pseudo error is input, the pseudo error injection unit 72c reads the configuration data from the configuration RAM 31 after a predetermined time, and outputs it to the CRC error detection unit 32a together with the input pseudo error.

すなわち擬似エラー注入手段７２ｃは、（Ａ−２）、（Ａ−３）の動作により、ＣＲＣエラー検出手段３２ａに一定周期で擬似エラーとコンフィギュレーションＲＡＭ３１から読み出したコンフィギュレーションデータとのＣＲＣエラー検査を実行させるべく、一定周期で擬似エラーデータ、コンフィギュレーションデータを出力することになる。 That is, the pseudo error injecting means 72c performs CRC error inspection between the pseudo error and the configuration data read from the configuration RAM 31 at a certain period in the CRC error detecting means 32a by the operations (A-2) and (A-3). In order to execute, pseudo error data and configuration data are output at a constant cycle.

（Ａ−４）
ＣＲＣエラー検出手段３２ａは、擬似エラー注入手段７２ｃから入力された擬似エラーまたはコンフィギュレーションデータに基づきＣＲＣエラー検査を行なう。 (A-4)
The CRC error detection unit 32a performs a CRC error check based on the pseudo error or configuration data input from the pseudo error injection unit 72c.

（Ａ−５）
ＣＲＣエラー検出手段３２ａは、ＣＲＣエラーを検出すると、検出された各コンフィギュレーションデータのエラー検出箇所または擬似エラーにより規定されているエラー検出箇所を示すエラー検出箇所情報をエラー情報レジスタ３２ｂに記憶する。 (A-5)
When the CRC error detection unit 32a detects a CRC error, the CRC error detection unit 32a stores, in the error information register 32b, error detection location information indicating an error detection location of each detected configuration data or an error detection location defined by a pseudo error.

（Ａ−６）
演算制御手段１は、エラー情報レジスタ３２ｂに記録されているエラー情報を定期的に読み込み（具体的にはエラー情報レジスタ３２ｂに読み出しリクエスト信号を出力し、これの応答としてエラー情報レジスタ３２ｂから出力されたコンフィギュレーションデータがＭＰＵインターフェース３３を介して入力されると）、演算制御手段１自身が生成・送信した擬似エラーにより規定されているエラー箇所と比較する。 (A-6)
The arithmetic control means 1 periodically reads error information recorded in the error information register 32b (specifically, outputs a read request signal to the error information register 32b, and outputs it as a response from the error information register 32b). When the configuration data is input via the MPU interface 33), it is compared with the error location defined by the pseudo error generated and transmitted by the arithmetic control means 1 itself.

（Ａ−７）
演算制御手段１は、（Ａ−６）の比較の結果、擬似エラーの箇所以外のエラー検出箇所情報がエラー情報レジスタ３２ｂに存在すると、演算制御手段１は実際にエラーが発生したものと判断し、ＭＰＵインターフェース３３を介して、モジュールリセット手段５にリセット要求信号を出力する。 (A-7)
As a result of the comparison in (A-6), if the error detection location information other than the location of the pseudo error exists in the error information register 32b, the operation control means 1 determines that an error has actually occurred. The reset request signal is output to the module reset means 5 through the MPU interface 33.

（Ａ−８）
また演算制御手段１は、擬似エラーの箇所以外のエラー検出箇所情報がエラー情報レジスタ３２ｂに存在すると、上述（Ａ−７）のリセット要求信号の出力とともに（同時またはほぼ同時に）ＦＰＧＡ７へのアクセスを停止する。 (A-8)
In addition, when the error detection location information other than the location of the pseudo error exists in the error information register 32b, the arithmetic control means 1 accesses the FPGA 7 together with the output of the reset request signal (A-7) (simultaneously or substantially simultaneously). Stop.

（Ａ−９）
ウォッチドッグタイマ３５は、ＭＰＵインターフェース３３が演算制御手段１とのアクセスを監視し、予め定められた時間経過しても演算制御手段１とＦＰＧＡ７とのアクセスが行なわれない場合はアクセスが停止したものと判定し、モジュールリセット手段５にリセット要求信号を送信する。 (A-9)
The watchdog timer 35 is the one in which the MPU interface 33 monitors the access to the arithmetic control means 1 and the access is stopped when the arithmetic control means 1 and the FPGA 7 are not accessed even after a predetermined time elapses. And a reset request signal is transmitted to the module reset means 5.

（Ａ−１０）
モジュールリセット手段５は、リセット要求信号が入力されると、ＦＰＧＡ７をリセットするため・論理モジュールを再構成するための制御信号をＦＰＧＡ７に出力する。
ＦＰＧＡ７は、モジュールリセット手段５から制御信号（リセットコマンド等を含む信号）が入力されると、ＦＰＧＡの初期化等（たとえばＦＰＧＡ内のフリップフロップを初期化するリセットなど）を実行して、モジュールのリセット動作を行う。 (A-10)
When the reset request signal is input, the module reset means 5 outputs a control signal to the FPGA 7 for resetting the FPGA 7 and for reconfiguring the logic module.
When a control signal (a signal including a reset command or the like) is input from the module reset unit 5, the FPGA 7 executes initialization of the FPGA (for example, reset for initializing a flip-flop in the FPGA) and the like. Perform a reset operation.

このため、ＭＰＵインターフェースとウォッチドッグタイマ３５の二つの経路によって、リセット要求信号の出力が冗長化されるため、ＦＰＧＡ７におけるコンフィギュレーションデータのエラーを確実に検出することができる。 For this reason, since the output of the reset request signal is made redundant by the two paths of the MPU interface and the watchdog timer 35, the configuration data error in the FPGA 7 can be reliably detected.

すなわち、本発明のコントローラは、定期的に複数のコンフィギュレーションデータの擬似エラーを生成してエラー検出状態を作り出し、ＣＲＣチェッカが擬似エラー以外のエラーを検出すると論理モジュールのリセット要求信号を出力するとともにプログラマブルロジックデバイスへのアクセスを停止する演算制御手段と、演算制御手段と前記プログラマブルロジックデバイスとのアクセスが停止すると論理モジュールのリセット要求信号を出力する第１のウォッチドッグタイマを備えることにより、ＭＰＵインターフェースとウォッチドッグタイマ３５の二つの経路によって、リセット要求信号の出力が冗長化されるため、ＦＰＧＡ７におけるコンフィギュレーションデータのエラーを確実に検出することができ、確実性の高いリセット動作に貢献できる点で有効である。 That is, the controller of the present invention periodically generates a plurality of configuration data pseudo errors to create an error detection state, and outputs a logic module reset request signal when the CRC checker detects an error other than a pseudo error. An MPU interface comprising: an arithmetic control unit that stops access to a programmable logic device; and a first watchdog timer that outputs a reset request signal of a logic module when access between the arithmetic control unit and the programmable logic device stops. Since the output of the reset request signal is made redundant by the two paths of the watchdog timer 35, the configuration data error in the FPGA 7 can be reliably detected, and the reset with high reliability It is effective in that it can contribute to the work.

なお、本発明に係るコントローラは、演算制御手段１が擬似エラーの箇所以外のエラー検出箇所情報がエラー情報レジスタ３２ｂに存在すると、ＦＰＧＡ７へのアクセスを停止すると説明したが、特にこれに限定するものではなく、ＦＰＧＡ７が、演算制御手段１から入力された擬似エラーの読み込みができない場合や、演算制御手段１との正常な通信が出来なかった場合も、ＭＰＵインターフェースを介した演算制御手段１とのアクセスを停止するものでもよい。
この場合、第１のウォッチドッグタイマ３５は、上述（Ａ−９）と同様にＭＰＵインターフェース３３が演算制御手段１とのアクセスを監視し、予め定められた時間経過しても演算制御手段１とＦＰＧＡ７とのアクセスが行なわれない場合はアクセスが停止したものと判定し、モジュールリセット手段５にリセット要求信号を送信する。 In the controller according to the present invention, it has been described that the operation control unit 1 stops the access to the FPGA 7 when error detection location information other than the location of the pseudo error is present in the error information register 32b. Instead, even when the FPGA 7 cannot read the pseudo error input from the arithmetic control unit 1 or when the FPGA 7 cannot communicate normally with the arithmetic control unit 1, the FPGA 7 communicates with the arithmetic control unit 1 via the MPU interface. Access may be stopped.
In this case, the first watchdog timer 35 monitors the access with the calculation control means 1 by the MPU interface 33 in the same manner as in the above (A-9). If access to the FPGA 7 is not performed, it is determined that the access has been stopped, and a reset request signal is transmitted to the module reset means 5.

（動作Ｂ：ＣＲＣエラー検出手段の高信頼化）
（Ｂ−１）
演算制御手段１は、擬似エラーを生成し、ＭＰＵインターフェース３３を介して擬似エラー注入手段７２ｃに出力する。 (Operation B: High reliability of CRC error detection means)
(B-1)
The arithmetic control unit 1 generates a pseudo error and outputs it to the pseudo error injection unit 72c via the MPU interface 33.

（Ｂ−２）
擬似エラー注入手段７２ｃは、演算制御手段１により擬似的に生成された擬似エラーが入力されると、演算制御手段１により擬似的に生成された擬似エラーをＣＲＣエラー検出手段３２ａに出力する。 (B-2)
When the pseudo error generated by the arithmetic control unit 1 is input, the pseudo error injection unit 72c outputs the pseudo error generated by the arithmetic control unit 1 to the CRC error detection unit 32a.

（Ｂ−３）
また擬似エラー注入手段７２ｃは、擬似エラーが入力されると、予め定められた時間をおいてコンフィギュレーションＲＡＭ３１からコンフィギュレーションデータを読み出して、入力された擬似エラーとともにＣＲＣエラー検出手段３２ａに出力する。 (B-3)
Further, when a pseudo error is input, the pseudo error injection unit 72c reads the configuration data from the configuration RAM 31 after a predetermined time, and outputs it to the CRC error detection unit 32a together with the input pseudo error.

すなわち擬似エラー注入手段７２ｃは、（Ａ−２）、（Ａ−３）の動作により、ＣＲＣエラー検出手段３２ａに一定周期で擬似エラーとコンフィギュレーションＲＡＭ３１から読み出したコンフィギュレーションデータとのＣＲＣエラー検査を実行させるべく、一定周期で擬似エラー、コンフィギュレーションデータを出力することになる。 That is, the pseudo error injecting means 72c performs CRC error inspection between the pseudo error and the configuration data read from the configuration RAM 31 at a certain period in the CRC error detecting means 32a by the operations (A-2) and (A-3). In order to execute it, pseudo errors and configuration data are output at a constant cycle.

（Ｂ−４）
ＣＲＣエラー検出手段３２ａは、擬似エラー注入手段７２ｃから入力された擬似エラーまたはコンフィギュレーションデータに基づきＣＲＣエラー検査を行なう。 (B-4)
The CRC error detection unit 32a performs a CRC error check based on the pseudo error or configuration data input from the pseudo error injection unit 72c.

（Ｂ−５）
ＣＲＣエラー検出手段３２ａは、ＣＲＣエラーを検出すると、ＣＲＣエラー検出結果としてＣＲＣエラー信号を出力する。
このため、ＣＲＣエラー検出手段３２ａは、一定間隔で擬似エラー・コンフィギュレーションデータに基づいてＣＲＣエラー検査を繰り返し診断するため、ＣＲＣエラー信号出力は一定間隔のパルスとして発生することになる。 (B-5)
When the CRC error detection unit 32a detects a CRC error, the CRC error detection unit 32a outputs a CRC error signal as a CRC error detection result.
Therefore, the CRC error detection means 32a repeatedly diagnoses the CRC error check based on the pseudo error configuration data at a constant interval, so that the CRC error signal output is generated as a pulse at a constant interval.

（Ｂ−６）
第２のウォッチドッグタイマ６は、ＣＲＣエラー検出手段３２ａから出力されたＣＲＣエラー信号を監視し、この信号の出力パルスが予め定められた一定期間発生しなくなった場合は、ＣＲＣエラー検出手段３２ａの動作に異常が発生したもの、またはコンフィギュレーションデータについてのエラーが検出されたものと判定してモジュールリセット手段５にリセット要求信号を出力する。 (B-6)
The second watchdog timer 6 monitors the CRC error signal output from the CRC error detection means 32a, and when the output pulse of this signal does not occur for a predetermined period, the CRC error detection means 32a It is determined that an abnormality has occurred in the operation or that an error in the configuration data has been detected, and a reset request signal is output to the module reset means 5.

ここで、ＣＲＣエラー検出手段３２ａが出力するリセット要求信号の出力パルスが、予め定められている一定期間発生しなくなった場合はＣＲＣエラー検出手段３２ａの動作に異常が発生した可能性が高く、エラー情報レジスタ３２ｂに正しいエラー情報が保持されないことになるので正しいエラー情報が得られなくなる恐れがあり、結果として、ＦＰＧＡ７におけるコンフィギュレーションデータのエラーを確実に検出することができなくなってしまうことが考えられる。
このため本発明のコントローラは、第２のウォッチドッグタイマ６が、正しいエラー情報検出を保証するためＣＲＣエラー信号の出力パルスが予め定められた一定期間発生しなくなったモジュールリセット手段５にリセット要求信号を送信しＦＰＧＡをリセットさせて、モジュール再構成させることでＣＲＣエラー検出手段３２ａの異常を回避する。 Here, if the output pulse of the reset request signal output from the CRC error detection means 32a does not occur for a predetermined period, it is highly possible that the operation of the CRC error detection means 32a has failed, and an error has occurred. Since correct error information is not held in the information register 32b, there is a possibility that correct error information may not be obtained. As a result, it may be impossible to reliably detect configuration data errors in the FPGA 7. .
For this reason, the controller of the present invention provides the reset request signal to the module reset means 5 in which the output pulse of the CRC error signal is not generated for a predetermined period in order for the second watchdog timer 6 to ensure correct error information detection. To reset the FPGA and reconfigure the module, thereby avoiding an abnormality in the CRC error detection means 32a.

（Ｂ−７）
モジュールリセット手段５はリセット要求信号が入力されると、ＦＰＧＡ７をリセットするため、論理モジュールを再構成するための制御信号をＦＰＧＡ７に出力する。
ＦＰＧＡ７は、モジュールリセット手段５から制御信号（リセットコマンド等を含む信号）が入力されると、ＦＰＧＡの初期化等（たとえばＦＰＧＡ内のフリップフロップを初期化するリセットなど）を実行して、モジュールのリセット動作を行う。 (B-7)
When the reset request signal is input, the module reset means 5 outputs a control signal for reconfiguring the logic module to the FPGA 7 in order to reset the FPGA 7.
When a control signal (a signal including a reset command or the like) is input from the module reset unit 5, the FPGA 7 executes initialization of the FPGA (for example, reset for initializing a flip-flop in the FPGA) and the like. Reset operation is performed.

このため、ＣＲＣエラー検出手段３２ａの異常を検知して、モジュール再構成させることでＣＲＣエラー検出手段の健全性を保証することができる。 Therefore, the soundness of the CRC error detection means can be ensured by detecting an abnormality in the CRC error detection means 32a and reconfiguring the module.

すなわち、本発明のコントローラは、定期的に複数のコンフィギュレーションデータの擬似エラーを生成してエラー検出状態を作り出し、ＣＲＣチェッカが擬似エラー以外のエラーを検出すると論理モジュールのリセット要求信号を出力するとともにプログラマブルロジックデバイスへのアクセスを停止する演算制御手段と、ＣＲＣチェッカから出力されるＣＲＣエラー検出結果であるＣＲＣエラー信号が一定期間発生しなくなると論理モジュールのリセット要求信号を出力する第２のウォッチドッグタイマを備えることにより、ＣＲＣエラー検出手段３２ａの異常を検知して、モジュール再構成させることでＣＲＣエラー検出手段の健全性を保証することができ、コントローラ全体の最適運転に貢献できる点で有効である。 That is, the controller of the present invention periodically generates a plurality of configuration data pseudo errors to create an error detection state, and outputs a logic module reset request signal when the CRC checker detects an error other than a pseudo error. An arithmetic control means for stopping access to the programmable logic device, and a second watchdog that outputs a reset request signal of the logic module when a CRC error signal, which is a CRC error detection result output from the CRC checker, does not occur for a certain period of time. The provision of a timer is effective in that it can guarantee the soundness of the CRC error detecting means by detecting the abnormality of the CRC error detecting means 32a and reconfiguring the module, and contribute to the optimum operation of the entire controller. is there.

なお、エラー情報レジスタ３２ｂは、演算制御手段１からの読み出しリクエスト信号が入力され、この応答として記憶しているエラー検出箇所情報を出力すると（演算制御手段１によりエラー検出箇所情報が読み出されると）、出力された・読み出された当該エラー検出箇所情報を削除・クリアするものでもよい。
この場合演算制御手段１は、エラー情報レジスタ３２ｂからエラー検出箇所情報を読み込みを実施したときに、上述のように削除・クリアされたことによりエラー情報レジスタ３２ｂ中にデータが存在しない場合は、ＣＲＣエラー検出手段３２ａが正しく動作していないと判断して、上述の（Ｂ−６）のようにモジュールリセット手段５にリセット要求信号を出力するものでもよい。
＜その他の実施例＞ The error information register 32b receives a read request signal from the arithmetic control unit 1 and outputs error detection location information stored as a response (when the error detection location information is read out by the arithmetic control unit 1). The error detection location information that has been output / read out may be deleted / cleared.
In this case, the arithmetic control unit 1 reads the error detection location information from the error information register 32b, and if the data is not present in the error information register 32b due to deletion / clearing as described above, It may be determined that the error detection means 32a is not operating correctly and output a reset request signal to the module reset means 5 as described above (B-6).
<Other examples>

なお、本発明のコントローラは、特定のモジュールに限定されること無く、ＦＰＧＡおよび演算制御手段を実装するすべてのモジュールに対して適応可能であるものでもよい。 Note that the controller of the present invention is not limited to a specific module, and may be applicable to all modules in which the FPGA and the arithmetic control unit are mounted.

また、本発明のコントローラは、第１のウォッチドッグタイマおよび第２のウォッチドッグタイマがそれぞれ演算制御手段１とＦＰＧＡ７のアクセスの停止およびＣＲＣエラー検出回路から出力されるＣＲＣエラー信号のパルスを監視して一定期間アクセスが発生しなくなる、または、パルスが一定期間発生しなくなると論理モジュールのリセット要求信号を出力するものと説明しているが、特にこれに限定するものではなく、演算制御手段１がエラー情報レジスタ３２ａにアクセスしたときにエラー情報が存在しない場合でもＣＲＣエラー検出手段の健全性の監視は可能であるため、第２のウォッチドッグタイマによるＣＲＣエラー検出手段の監視は必須ではない。 In the controller of the present invention, the first watchdog timer and the second watchdog timer respectively stop the access to the arithmetic control means 1 and the FPGA 7 and monitor the CRC error signal pulse output from the CRC error detection circuit. However, the present invention is not limited to this, and the arithmetic control means 1 is not limited to this. Even when error information does not exist when the error information register 32a is accessed, it is possible to monitor the soundness of the CRC error detection means. Therefore, monitoring of the CRC error detection means by the second watchdog timer is not essential.

また、本発明のコントローラは、演算制御手段１が、擬似エラーの箇所以外のエラー検出箇所情報がエラー情報レジスタ３２ｂに存在すると実際にエラーが発生したと判断することにより擬似エラーと実際のエラーの比較・区別を行っているが擬似エラーと実際のエラーを区別する手法は別段これに限定するものではなく、擬似エラーと実際にエラーとを区別できるものであればどのようなものでもよい。 In the controller of the present invention, the arithmetic control unit 1 determines that an error has actually occurred when error detection location information other than the location of the pseudo error is present in the error information register 32b, so that the pseudo error and the actual error are detected. Although the comparison and distinction are performed, the method for distinguishing the pseudo error from the actual error is not limited to this, and any method may be used as long as it can distinguish the pseudo error from the actual error.

以上説明したように、本発明に係るコントローラは、定期的に複数のコンフィギュレーションデータの擬似エラーを生成してエラー検出状態を作り出し、ＣＲＣチェッカが擬似エラー以外のエラーを検出すると論理モジュールのリセット要求信号を出力するとともにプログラマブルロジックデバイスへのアクセスを停止する演算制御手段と、演算制御手段とプログラマブルロジックデバイスとのアクセスが停止すると論理モジュールのリセット要求信号を出力する第１のウォッチドッグタイマを備えることにより、ＭＰＵインターフェースと第１のウォッチドッグタイマの二つの経路によって、リセット要求信号の出力が冗長化されるため、ＦＰＧＡ７におけるコンフィギュレーションデータのエラーを確実に検出することができ、確実性の高いリセット動作に貢献できる、いいかえればエラー検出時に確実にリセットできる点で有効である。
また、本発明に係るコントローラは、ＣＲＣチェッカから出力されるＣＲＣエラー検出結果であるＣＲＣエラー信号が一定期間発生しなくなると論理モジュールのリセット要求信号を出力する第２のウォッチドッグタイマも備えることにより、ＣＲＣエラー検出手段３２ａの異常を検知して、モジュール再構成させることでＣＲＣエラー検出手段の健全性を保証することができる、いいかえればＣＲＣエラー検出手段の健全性を監視することができので、コントローラ全体の最適運転に貢献できる点で有効である。 As described above, the controller according to the present invention periodically generates a pseudo error of a plurality of configuration data to create an error detection state, and when the CRC checker detects an error other than the pseudo error, a logic module reset request is generated. Computation control means for outputting a signal and stopping access to the programmable logic device, and a first watchdog timer for outputting a reset request signal for the logic module when access between the computation control means and the programmable logic device is stopped Therefore, the output of the reset request signal is made redundant by the two paths of the MPU interface and the first watchdog timer, so that an error in the configuration data in the FPGA 7 can be detected with certainty. There can contribute to the reset operation is effective in that it can reliably reset when the error detection other words.
The controller according to the present invention also includes a second watchdog timer that outputs a reset request signal of the logic module when a CRC error signal, which is a CRC error detection result output from the CRC checker, does not occur for a certain period. By detecting an abnormality in the CRC error detection means 32a and reconfiguring the module, the soundness of the CRC error detection means can be guaranteed, in other words, the soundness of the CRC error detection means can be monitored. This is effective in that it can contribute to the optimal operation of the entire controller.

１演算制御手段（ＭＰＵ）
２記憶手段
３、７ＦＰＧＡ
３１コンフィギュレーションＲＡＭ
３２、７２ＣＲＣチェッカ
３２ａＣＲＣエラー検出手段
３２ｂエラー情報レジスタ
７２ｃ擬似エラー注入手段
３３ＭＰＵインターフェース
３４メモリインターフェース
３５第１のウォッチドッグタイマ
４コンフィギュレーションＲＯＭ
５モジュールリセット手段
６第２のウォッチドッグタイマ 1 Calculation control means (MPU)
2 Storage means 3, 7 FPGA
31 Configuration RAM
32, 72 CRC checker 32a CRC error detection means 32b Error information register 72c Pseudo error injection means 33 MPU interface 34 Memory interface 35 First watchdog timer 4 Configuration ROM
5 Module reset means 6 Second watchdog timer

Claims

In a controller that has a programmable logic device including a CRC checker that detects CRC errors of a plurality of configuration data for constructing a logic module, and controls a control target in process control.
Periodically generating pseudo errors of the plurality of configuration data to create an error detection state, and when the CRC checker detects an error other than the pseudo error, outputs a reset request signal of the logic module and the programmable logic device Arithmetic control means for stopping access to
A controller comprising: a first watchdog timer that outputs a reset request signal of the logic module when access between the arithmetic control unit and the programmable logic device is stopped.

A second watchdog timer that outputs a reset request signal of the logic module when an output pulse of a CRC error signal that is a CRC error detection result output from the CRC checker does not occur for a predetermined period. The controller according to claim 1.

The pseudo error is
3. The controller according to claim 1, wherein the controller is configuration data generated in a pseudo manner by the arithmetic control means and having an error at a predetermined location.

The CRC checker
CRC error detection means for detecting an error in the plurality of configuration data in the configuration memory and the pseudo error;
Error information storage means for storing error detection location information indicating error detection locations of the plurality of configuration data in which an error has been detected by the CRC error detection means;
Comprising
The calculation control means outputs the reset request signal and outputs the reset request signal when there is error detection location information other than the location specified by the pseudo error in the error detection location information stored in the error information storage means. The controller according to claim 1, wherein access to the device is stopped.

The CRC checker
5. The controller according to claim 1, further comprising a pseudo error injection unit that outputs the pseudo error input from the arithmetic control unit to the CRC error detection unit.

A module that outputs a control signal for reconfiguring a logic module to the programmable logic device when a reset request signal is input from the arithmetic control unit or the first watchdog timer and the second watchdog timer Resetting means,
The controller according to claim 1, wherein the controller is provided.

The arithmetic control means includes
The error information storage means outputs the reset request signal and stops access to the programmable logic device when error detection location information is not stored in the error information storage means. Controller.