JP5340534B2 - Mask layout design method and program for integrated circuit, and mask layout optimization method for integrated circuit - Google Patents
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Abstract
Description
本発明は概ね光学リソグラフィの分野に関し、特に光学リソグラフィ・システムに使用して、結果として得られた超大規模集積(VLSI)回路に必要とされる性能基準を満たすデバイス形状の正確な補正をフォトマスクでできるようにするために、モデルに基づく光学近接効果補正(Model Based Optical Proximity Correction, MBOPC)ソフトウェアツールに層間制約(inter-layer constraints)を組み込む方法に関する。 The present invention relates generally to the field of optical lithography, and more particularly to photomasks used in optical lithography systems to accurately correct device shapes that meet the performance criteria required for the resulting very large scale integrated (VLSI) circuits. In particular, it relates to a method of incorporating inter-layer constraints into a model-based optical proximity correction (MBOPC) software tool.
フォトリソグラフィ・プロセスとしても知られる半導体製造の光学マイクロリソグラフィ・プロセスは、所望の全体的回路性能のために所望の回路パターンを半導体上に複製することで構成される。所望の回路パターンは典型的に、通常はフォトマスクと呼ばれるテンプレート上に、不透明、完全および半透明の領域として表される。光学マイクロリソグラフィでは、フォトマスク・テンプレート上のパターンが、露光システムを通じた光学描像によってフォトレジストをコートしたウェハ上に投影される。 An optical microlithographic process of semiconductor manufacturing, also known as a photolithography process, consists of replicating a desired circuit pattern on a semiconductor for the desired overall circuit performance. The desired circuit pattern is typically represented as opaque, fully and translucent areas on a template commonly referred to as a photomask. In optical microlithography, a pattern on a photomask template is projected onto a photoresist-coated wafer by optical imaging through an exposure system.
デバイス寸法が等比数列で縮小するというムーアの法則に適合するために、VLSIチップの製造技術が絶えず進歩しているので、光学マイクロリソグラフィの解像度向上技術(Resolution Enhancement Techniques, RET)および光学近接効果補正(Optical Proximity Correction, OPC)方法の発達に拍車がかかった。後者は、製造における高いボリューム歩留まりおよび過去の成功の歴史のせいで、予見できる将来についてチップ製造業者が選択する方法である。しかし、縮小し続けるデバイス寸法が、波長より非常に小さい領域(the deep sub-wavelength domain)における回路性能向上の要望と組み合わされているので、複雑なOPC方法がマスクパターンの高い忠実度を達成しながら、印刷されたウェハ上で適正な回路性能を確保することが、ますます困難になっている。 In order to meet Moore's law that device dimensions shrink in a geometric sequence, the VLSI chip manufacturing technology is constantly evolving, so resolution enhancement techniques (OPT) and optical proximity effects The development of the Optical Proximity Correction (OPC) method has been spurred. The latter is a way for chip manufacturers to choose for the foreseeable future because of the high volume yield in manufacturing and the history of past success. However, the ever-decreasing device dimensions are combined with the desire to improve circuit performance in the deep sub-wavelength domain so that complex OPC methods achieve high fidelity of mask patterns. However, it has become increasingly difficult to ensure proper circuit performance on printed wafers.
超大規模集積(VLSI)回路は、ウェハ上で相互の上に載った材料のパターン化した幾つかの物理層で構成され、ウェハ上のパターン化された形状として製造される。典型的なVLSI回路では、回路の最も下側の層は、相補型金属酸化膜シリコン電界効果トランジスタ(CMOS−FET、つまりCMOS)のソースおよびドレイン領域を生成する拡散層(RX)で構成される。RXの上の層は多結晶シリコン(PC)層で構成される。RX領域に重なるPC層の領域はゲート領域と呼ばれ、PC層の残りは幾つかのCMOSトランジスタと接続する。ソース、ドレインおよびゲート領域は接点パッド(CA)によって金属相互接続部(Mx、x=1、2、3、・・・)の幾つかの層に接続される。各金属層は、ビア層(Vx、x=1、2、3、・・・)によって上の金属層に接続される。現在の技術では、最終的なVLSI回路には多数の金属層およびビア層がある。 Very large scale integrated (VLSI) circuits are made up of several patterned physical layers of material on top of each other on a wafer and are manufactured as patterned shapes on the wafer. In a typical VLSI circuit, the lowest layer of the circuit is comprised of diffusion layers (RX) that generate the source and drain regions of complementary metal oxide silicon field effect transistors (CMOS-FETs, or CMOS). . The layer above RX is composed of a polycrystalline silicon (PC) layer. The region of the PC layer that overlaps the RX region is called a gate region, and the rest of the PC layer is connected to several CMOS transistors. The source, drain and gate regions are connected to several layers of metal interconnects (Mx, x = 1, 2, 3,...) By contact pads (CA). Each metal layer is connected to the upper metal layer by a via layer (Vx, x = 1, 2, 3,...). With current technology, the final VLSI circuit has a number of metal layers and via layers.
ウェハ上に任意の物理層を形成するために使用されるリソグラフィ・プロセスは、回路の設計形状をウェハに転写するために使用する1つまたは複数のマスク形状のレイアウトを設計することを含む。光学近接効果補正(OPC)は、物理層へのマスクパターンの転写が最適の忠実度で所望の回路設計形状を再現するように、マスク上の形状の最適化に使用されるプロセスである。典型的に、各物理層のリソグラフィ・プロセスは、他の物理層から独立して考慮される。 A lithographic process used to form an optional physical layer on a wafer involves designing a layout of one or more mask shapes used to transfer the circuit design shape to the wafer. Optical proximity effect correction (OPC) is a process used to optimize the shape on the mask so that the transfer of the mask pattern to the physical layer reproduces the desired circuit design shape with optimal fidelity. Typically, the lithography process of each physical layer is considered independently of the other physical layers.
現在のOPCアルゴリズムは、形状の縁部をセグメントに分割し、セグメントの位置を少量だけシフトさせることによって、マスク形状を予め補正する。現在の最新技術では、モデルに基づくOPC(MBOPC)ソフトウェアは、図1に関して以降で説明するように、ウェハ上に印刷されるマスク形状の非忠実度に最も責任がある物理的および光学的効果を模倣する。MBOPCの補正段階では、ウェハ上に印刷される形状が所望の形状に可能な限り近く一致するように、マスク形状が反復的に修正される。この方法は、ウェハ上でのターゲット寸法を達成するために、既存のマスク形状を自動的に変形させる。しかし、現在の技術は、回路の適正な機能を客観的に組み込み、満足させることができない。 Current OPC algorithms pre-correct the mask shape by dividing the edge of the shape into segments and shifting the position of the segments by a small amount. In the current state of the art, model-based OPC (MBOPC) software provides the physical and optical effects that are most responsible for the infidelity of the mask shape printed on the wafer, as described below with respect to FIG. To imitate. In the MBOPC correction phase, the mask shape is iteratively modified so that the shape printed on the wafer matches as closely as possible to the desired shape. This method automatically deforms the existing mask shape to achieve the target dimensions on the wafer. However, current technology cannot objectively incorporate and satisfy the proper functions of the circuit.
単一層MBOPCの前述した方法を図1に示す。最新技術では、入力マスク・レイアウト101およびターゲット画像106が準備される。マスク形状はセグメントに分割されて、セグメント状マスク形状103を形成し、各セグメントには典型的に、マスク画像の値が計算される自立評価点を設ける。次に、評価点で光学およびレジスト画像を評価する(ブロック104)。次に、各評価点にある画像を、ターゲット画像106と照らし合わせてチェックし(ブロック105)、模擬的な画像(simulated image)が所定の公差内にあることを保証する。言い換えると、ターゲット画像の縁部に対する模擬的なマスク画像の縁部の偏差は、縁部配置誤差(Edge Placement Error; EPE)と呼ばれ、所定の公差内になければならない。ここでは、画像形状の縁部は、リソグラフィ・プロセスのクリアするための線量値(the dose-to-clear value)と等しいか、それを超える画像強度輪郭によって画定することができ、使用されるレジストのタイプに依存する。典型的に、EPE公差は同じ物理層上の形状に対する画像形状の幾何学的規則または制約(constraint)と表される。画像が公差または許容可能なEPE内に留まらない場合は、シミュレートされた画像の縁部の全部がターゲット画像の縁部の位置に関する許容された公差内に位置するまで、セグメントが前方または後方に反復的に移動する(ブロック107)。最終的に、補正された最終的マスクのレイアウトが出力される(ブロック108)。
The aforementioned method of single layer MBOPC is shown in FIG. In the state of the art, an input mask layout 101 and a
回路が適正に機能するために、各層が適正な領域で後続の層に重なり、重なる区域が特定の公差基準を満たすことが重要である。例えば、回路が適正に機能するためには、接点層および金属層が回路レベルで適正に重なり、十分な重なり領域を有する方が重要なことがあるが、このような重なり領域の縁部の特定位置がそれほど重要でないこともある。 In order for the circuit to function properly, it is important that each layer overlaps subsequent layers in the proper area and that the overlapping areas meet certain tolerance criteria. For example, in order for a circuit to function properly, it may be important that the contact layer and metal layer overlap properly at the circuit level and have a sufficient overlap area. The position may not be as important.
MBOPCの現在の技術では、1つの層のみを仕様に従って製造できるような方法で、マスクを補正する。各層を個々の仕様に合わせて製造することは重要であるが、層間の仕様を確実に満たすことも等しく重要である。 The current technology of MBOPC corrects the mask in such a way that only one layer can be manufactured according to the specification. While it is important to manufacture each layer to individual specifications, it is equally important to ensure that the specifications between layers are met.
以上に鑑みて、例えば回路の層間の重なり形状を考慮することにより、相互作用する回路層の適正な機能を考慮するOPC方法が必要とされている。 In view of the above, there is a need for an OPC method that takes into account the proper functioning of the interacting circuit layers, for example by taking into account the overlapping shapes of the circuit layers.
したがって、層間の適正な機能的相互作用を保証する集積回路のマスク・レイアウトを設計する方法を提供することが、本発明の目的である。 Accordingly, it is an object of the present invention to provide a method of designing an integrated circuit mask layout that ensures proper functional interaction between layers.
モデルに基づく光学近接効果補正(MBOPC)に機能の層内および層間制約の仕様を組み込むことが、本発明の別の目的である。 It is another object of the present invention to incorporate functional intra-layer and inter-layer constraint specifications into model-based optical proximity correction (MBOPC).
機能的制約(functionalconstraints)が縁部配置誤差の制約より高い優先度を与えられるMBOPCの方法を提供することが、本発明のさらなる目的である。 It is a further object of the present invention to provide an MBOPC method in which functional constraints are given higher priority than edge placement error constraints.
超大規模集積(VLSI)回路の故障を防止し、歩留まりを改善するマスク・レイアウトを保証することが、本発明のさらに別の目的である。 It is yet another object of the present invention to guarantee a mask layout that prevents failure of very large scale integration (VLSI) circuits and improves yield.
本発明の以上および他の目的、態様および利点は、光学リソグラフィ・プロセスに使用されるマスク・レイアウトに存在する形状に関するモデルに基づく光学近接効果補正を計算する方法によって提供される。計算は、層間および層内制約、特に機能的層間制約および機能的層内制約の仕様に依存する。本発明によると、機能的制約を優先して縁部配置誤差の制約を緩和、または解消することができる。 These and other objects, aspects and advantages of the present invention are provided by a method for calculating a model-based optical proximity correction for a shape present in a mask layout used in an optical lithography process. The calculation depends on the specification of inter-layer and intra-layer constraints, in particular functional inter-layer constraints and functional intra-layer constraints. According to the present invention, it is possible to relax or eliminate the restriction on the edge arrangement error by giving priority to the functional restriction.
本発明の1つの態様によると、集積回路のマスク・レイアウトを設計する方法が提供され、この方法は、複数の層に対応する複数のマスク形状を準備するステップと、前記マスク形状からウェハへウェハ画像を転写するプロセスを記述した、前記複数の層にリソグラフィ・モデルを準備するステップと、前記モデルに従って前記複数のマスクを転写した結果として得られる模擬的なウェハ画像を決定するステップと、前記模擬的なウェハ画像間の適正な機能的相互作用を保証する機能的制約を含む制約を準備するステップと、他の前記模擬的なウェハ画像に対して前記模擬的なウェハ画像を評価するステップと、前記制約に違反した場合に、前記違反を訂正するために前記マスク・レイアウトを修正するステップとを含む。 According to one aspect of the present invention, a method for designing a mask layout of an integrated circuit is provided, the method comprising: preparing a plurality of mask shapes corresponding to a plurality of layers; and from the mask shape to a wafer Preparing a lithography model in the plurality of layers, describing a process of transferring an image, determining a simulated wafer image resulting from transferring the plurality of masks according to the model, and the simulation Providing constraints including functional constraints that ensure proper functional interaction between typical wafer images; evaluating the simulated wafer image relative to other simulated wafer images; Modifying the mask layout to correct the violation if the constraint is violated.
機能的制約は、層間制約、さらに層内制約からなるものとしてよい。任意の層内で設計ターゲット画像の位置に対する縁部配置誤差(EPE)の制約を適用する従来のMBOPCと異なり、本発明により使用される機能的制約は、ウェハ画像の位置に関するEPEの制約を緩和しながら、模擬的なウェハ画像の間に適用されることが分かる。 Functional constraints may consist of inter-layer constraints and further intra-layer constraints. Unlike conventional MBOPC, which applies edge placement error (EPE) constraints on the design target image location in any layer, the functional constraints used by the present invention alleviate the EPE constraints on wafer image location. However, it can be seen that it is applied between simulated wafer images.
本発明の別の態様によると、ウェハ上に所望の画像を表すターゲット画像が準備され、機能的制約に加えて適正な縁部配置誤差(EPE)の制約も含んでよいが、機能的制約にはEPEの制約より高い優先度が与えられる。
本発明によるマスク・レイアウトの修正は、回路設計のフィーチャまたは解像度向上技術(RET)の設計のフィーチャ、例えば位相シフト形状、トリムマスク形状、ブロックマスク形状、サブ解像度補助のフィーチャ(SRAF)(subresolution assist feature)、充填形状(fill shapes)およびネガティブ充填形状を補正することによって実行することができ、このようなRET形状の配置も含んでよい。
According to another aspect of the present invention, a target image representing the desired image is prepared on the wafer and may include appropriate edge placement error (EPE) constraints in addition to the functional constraints. Is given higher priority than EPE constraints.
Mask layout modifications in accordance with the present invention may include circuit design features or resolution enhancement technology (RET) design features such as phase shift shapes, trim mask shapes, block mask shapes, sub-resolution assist features (SRAF). This can be done by correcting features, fill shapes, and negative fill shapes, and may also include arrangements of such RET shapes.
本発明による方法は、コンピュータシステムまたはコンピュータプログラムで実現することができる。方法は、集積回路の層間の適正な機能的相互作用を保証し、歩留まりを改善するマスク・レイアウトを望む顧客に対するサービスとして提供することができる。 The method according to the invention can be realized by a computer system or a computer program. The method can be provided as a service to customers who desire a mask layout that ensures proper functional interaction between the layers of the integrated circuit and improves yield.
本発明の他の目的、利点および態様は、以下の詳細な説明を参照すると、さらに容易に理解され、明白になる。 Other objects, advantages and embodiments of the present invention will be more readily understood and will become apparent when reference is made to the following detailed description.
本発明は、図面を参照すると、以下の詳細な説明からさらによく理解される。 The invention will be better understood from the following detailed description with reference to the drawings.
本発明の好ましい実施形態を説明する上で、本明細書では同様の数字が本発明の同様の形体を指す図面を参照する。図面の形体は必ずしも同じ比率で拡大縮小されていない。 In describing the preferred embodiments of the invention, reference will now be made to the drawings in which like numerals refer to like features of the invention. The features in the drawings are not necessarily scaled in the same ratio.
本発明は最終的に光学リソグラフィに使用され、回路の適正な機能が保証されるように、フォトレジストでコーティングしたウェハへの投影を達成するために、回路設計形体のパターンを有するフォトマスクの歪みを全て補正する。本発明によると、モデルに基づくOPCが実行され、そこで、従来の縁部配置誤差(EPE)の制約が、緩和され、または、層内および層間制約、および複数の層間の適正な相互作用を保証する仕様と交換される。 The present invention is finally used in optical lithography and distortion of a photomask having a pattern of circuit design features to achieve projection onto a photoresist coated wafer so that proper functioning of the circuit is ensured. Correct all. In accordance with the present invention, model-based OPC is performed, where conventional edge placement error (EPE) constraints are relaxed or ensure proper inter-layer and inter-layer constraints and multiple layers of interaction. To be exchanged for specifications.
図2を参照すると、幾つかの層間の関係が図示される。ここでは、3つの層、つまり層1、層2および層3が図示されている。これらの層に対応するマスク・レイアウトは、様々な回路設計形体を表すマスク形状を含む。この例では、層1は拡散層または能動領域(RX)を表す。層1には3つの形状がある。つまりS_11、S_12およびS_13である。この実施例は例示のみを目的とする。実際のマスクでは、数百万の形状があり得る。層2には2つの形状、つまりS_21およびS_22があり、これはこの実施例では多結晶シリコン線(Polysilicon lines, PC)を表す。層3には幾つかの形状、つまりS_31、S_32、S_33などがあり、これはこの実施例では接点(Contacts, CA)を表す。層1と層2の形状のうち層間制約の1つを、C_12_1として示す。同様に、層2と層3の形状のうち層間制約の1つをC_23_1として示す。同様に、層1と層3の形状のうち層間制約の1つをC_13_1として示す。層間制約については、以下でさらに詳細に説明する。
Referring to FIG. 2, the relationship between several layers is illustrated. Here, three layers are shown:
これに加えて、本発明は各層に存在する層内制約について考察する。これは図3に図示される。この図では、図2に示したものと同じ3つの層1、2および3を示し、図示のように各層で同じ形状を考察する。層1の層内制約の幾つかの実施例を、それぞれC_11およびC_12として示す。C_11は、幅の制約の実施例であり、C_12は間隔の制約の実施例である。幅の制約は典型的には、画像が満たさなければならない最大幅または長さを記述する。間隔の制約は典型的には、満たさなければならない2つの形状間の最大間隔を記述する。同様に、C_21およびC_22は、層2上の形状S_21に対する幅の制約の実施例である。同様に、C_31およびC_32は、層3上の形状S_31に対する幅の制約の実施例である。
In addition to this, the present invention considers intra-layer constraints that exist in each layer. This is illustrated in FIG. In this figure, the same three
従来のMBOPCは、異なる層からの形状間の相互作用を考察せずに、単一の層に対するEPEの制約を考察する制約を使用する。対照的に、本発明によると、EPEの制約が緩和されるか、解消することもあり、特定のVLSIチップを製造するために必要とされる全部の相互作用する層形状から、形状の機能的相互作用を保証する層内および層間の機能的制約の両方が選択される。このような機能的制約は、シミュレーションによって決定するか、例えば回路設計者またはリソグラファによって準備されることができる。 Conventional MBOPC uses constraints that consider EPE constraints for a single layer without considering the interaction between shapes from different layers. In contrast, according to the present invention, the EPE constraints may be relaxed or eliminated, and the functional functionality of the shape from all the interacting layer shapes required to produce a particular VLSI chip. Both intra-layer and inter-layer functional constraints that ensure interaction are selected. Such functional constraints can be determined by simulation or prepared by a circuit designer or lithographer, for example.
MBOPCの層内制約は、模擬的なウェハ画像形状とターゲット形状の間、または模擬的なウェハ画像形状自体のフィーチャ間に設けられることができる。ウェハ形状は、ターゲット形状の複数の点で画像を計算し、次に輪郭を補間することによってシミュレートすることができる。 MBOPC intra-layer constraints can be placed between the simulated wafer image shape and the target shape, or between features of the simulated wafer image shape itself. The wafer shape can be simulated by calculating an image at multiple points of the target shape and then interpolating the contour.
図4は、一例として多結晶シリコン線(または当技術分野で知られているような他の適正な導電材料から形成した線)に層2の形状を使用する層内制約の実施例を示す。層2からのこの実施例の形状を使用して、CMOS VLSIチップ上にトランジスタデバイスのゲートを形成することができ、ここで多結晶シリコン線は、例えば層1からの能動または拡散領域(RX)と交差する。このような線の他の部分は、ビット線またはワード線のように他の機能に働いてよい。この説明では、このような線形状をこれ以降、「ポリライン」形状と呼ぶが、これは多結晶シリコンで作成された線にも、拡散領域と交差する部分にも制限されるものではなく、このような線形体の形状全体を含む。図4を参照すると、ターゲットのポリライン画像形状S1および模擬的な線画像形状W1が同じ平面に投影され、重ねられる。ターゲット画像S1と模擬的な画像W1が重なる3つの領域は、円で囲んだ領域R1、R2およびR3で示され、そして拡大して示され、層内制約の実施例をさらに示している。領域R1では、制約C1は、最大許容線端引き戻し(line-end pull back)を示し、模擬的な画像W1をターゲット画像S1からどこまで引き戻せるかを示す。領域R2では、制約C2およびC4が、評価点におけるターゲット画像S1からの模擬的な画像W1の最大許容縁部配置(EPE)偏差を示す。制約C3は、模擬的なウェハ画像W1の許容限界寸法(CD)(つまり最大許容幅)を示す。領域R3では、制約C5は模擬的な画像W1とターゲット画像S1との間の最大許容コーナ距離、つまり許容コーナ丸み(corner rounding)を示す。
FIG. 4 shows an example of an intra-layer constraint that uses the shape of
層内制約の別の実施例が、接点形状を有する層3の形状について、さらに図5に図示され、ターゲット接点の形状はS2であり、対応する模擬的なウェハ画像W2と同じ投影面に重ねた状態で図示される。EPE制約C_6およびC_7は、模擬的な画像W2のターゲット画像S2からの最大許容縁部配置誤差を示す。CD制約C_8は、接点形状S2が達成しなければならない最大幅を画定する制約である。
Another embodiment of the intra-layer constraint is further illustrated in FIG. 5 for the shape of
従来のMBOPCでは、その層内のみに図示されたEPE制約を考察することにより、各層でOPCが実行される。本発明によると、多層間の機能を保証する制約に従う。 In conventional MBOPC, OPC is performed at each layer by considering the EPE constraints shown only within that layer. According to the present invention, the constraints that guarantee functionality between multiple layers are obeyed.
一例が図6に図示され、これは2つの相互作用する層からの形状が同じ投影面に重なること、特に層2からのポリライン形状S1および層3からの接点形状S2を示す。同じ投影面に、それぞれ層2のポリライン形状W1および層3の接点画像形状W2に関して対応するシミュレートされたウェハ画像が重ねられる。回路が適正に機能するために、ポリライン画像W1が接点画像W2を完全に囲み、さらに接点画像W2が最小CDを有することを保証することが望ましい。これは、図4および図5で示すように、EPE層内制約を使用するだけでは保証されない。本発明によると、接点画像W2がポリライン画像W1によって囲まれることを保証するために、接点画像輪郭W2がポリライン画像W1によって完全に囲まれることを必要とする層間囲み制約(inter-layer enclosure constraint)C_12が加えられる。接点画像W2の外縁の位置は、ポリライン画像W1の縁部の内側にあって、最小距離C_12と等しいか、それより大きくなければならない。したがって、画像の縁部からの距離の記号は、接点画像縁部W2の位置がポリライン画像W1の内側に向かう方向にある場合はプラスと、距離がポリライン画像W1の外側に向かう方向にある場合はマイナスと定義される。したがって、この実施例では、ポリラインによる接点の囲みは、プラスの値の囲み制約C_12によって保証される。層内CD制約C_8も満たさなければならない。しかし、層間囲み制約C_12が満たされている限り、ターゲット画像S2の位置に対する接点画像W2の位置に与えられるEPE制約C_6またはC_7、または線ターゲットS1の線端と模擬的な画像W1の線端との間のEPE制約C_1を満たすことは、それほど重要でない。したがって、本発明によると、画像の特定の位置に焦点を絞った制約を緩和するか、解消しながら、相互作用する層間の形状の適正な機能に焦点を絞り、それを保証する本発明のOPC方法に、層内および層間制約が使用される。相互作用する層間の制約は、順次相互作用に制限する必要がなく、電気的相互作用などがあり得る相対的に遠い層間の相互作用を含んでよいことに留意されたい。例えば、集積回路の物理的実施形態上で、ビアまたは接点がポリライン、拡散領域または相互接続部と電気的に接続してよく、したがって接点形状またはビア形状をポリライン形状、拡散領域形状、相互接続部形状、またはその組合せで囲まなければならないように、層間囲み制約を加えることができる。
An example is illustrated in FIG. 6, which shows that the shapes from the two interacting layers overlap the same projection plane, in particular the polyline shape S1 from
本発明による層間制約の別の実施例が、図7および図8に図示される。第1層609に埋め込まれた相互接続線61、および第2層611に埋め込まれた第2相互接続線62が、図7のウェハ600の断面図に図示され、ここで第3誘電体層610が第1層609と第2層611の間に挿入される。図7は、同じ面への相互接続部形状61、62の投影を示し、ここでは形状61、62が両方とも同じ方向を有し、この実施例では相互にほぼ平行である。2つの異なる層上にあるこのような同様の方向の相互接続線は、線間の寄生キャパシタンスが高すぎないように、最小距離だけ隔置しなければならない。高い寄生キャパシタンスは、線に沿ったデータ流の速度を低下させる傾向があり、したがって回路の性能にマイナスの影響を及ぼす。この実施例では、必要な最小距離を層間制約D12として表すことができる。あるいは、介在層610の厚さT12が与えられると、層間制約を、共通の投影面上の層間制約P12として表すことができる。
Another embodiment of an interlayer constraint according to the present invention is illustrated in FIGS. An
以上は、本発明による機能的層間制約の2つの実施例のみを示し、これらの実施例に制限されるものではなく、回路のシミュレーション、設計規則、回路設計者、リソグラフィの考察事項、製造可能性の考察事項などを含むが、それに制限されない多くの他のタイプの機能的層間制約を決定してよいことが、当業者には認識される。 The above shows only two examples of functional inter-layer constraints according to the present invention, and is not limited to these examples. Circuit simulations, design rules, circuit designers, lithography considerations, manufacturability Those skilled in the art will recognize that many other types of functional interlayer constraints may be determined, including but not limited to the following considerations.
本発明によるプロセスの好ましい実施形態が、図9に図示される。設計入力、特に物理層に関連する全てのマスク形状が、全ての関連する層、つまりl=1、・・・Lに関して準備される(ブロック801)。各層は、対応するシミュレーションのモデル、つまりM1、M2、M3、・・・MLに関連する(ブロック820)。L個の層についてl=1、・・・L、N個の断片についてi=1、・・・Nである、ターゲット画像形状S(l,i)を準備し(ブロック822)、断片Nの数が層毎に異なってよいことに留意されたい。これらのターゲット形状に加えて、サブ解像度補助のフィーチャ(SRAF)のような解像度向上技術(RET)、および充填形状およびネガティブ充填形状(図示せず)のような歩留まりおよび製造可能性の向上のために、追加の形状が存在してよい。マスク上の回路形体の形状を修正することに加えて、RET形状の形状または配置など、マスク・レイアウトの他の態様を改造してもよい。これらの追加の形状のうち幾つかは、模擬的な画像形状への影響のために、MBOPCの最中に修正してはならないが、例えばリソグラフィ・プロセス・モデルの一部として、シミュレーションに使用することができる。幾つかの層の場合、単一のターゲット形状に複数のマスク形状を関連させることができる。例えば、交互位相シフトマスク(alternating phase shift masks, altPSM)の場合、各ターゲット形状は、0および180°位相シフト形状、ブロック、またはトリムマスク形状を含む3タイプのマスク形状と関連させることができ、3つ全部を、模擬的なウェハ画像が模擬的なウェハ画像とターゲット形状との間で規定された制約に適合するように、MBOPCの最中に修正する必要があることがある。また、SRAF形状および配置の改造は、MBOPCアルゴリズムで考察することができる。形状に加えて、層間および層内制約を全て準備する(ブロック823)。 A preferred embodiment of the process according to the invention is illustrated in FIG. All mask shapes associated with the design input, in particular the physical layer, are prepared for all relevant layers, ie l = 1,... L (block 801). Each layer is associated with a corresponding simulation model, ie, M1, M2, M3,... ML (block 820). A target image shape S (l, i) is prepared (block 822), where l = 1 for L layers,... L, i = 1 for N fragments,. Note that the number may vary from layer to layer. In addition to these target shapes, resolution enhancement techniques (RET), such as sub-resolution assist features (SRAF), and yield and manufacturability, such as filled and negative filled shapes (not shown) There may be additional shapes. In addition to modifying the shape of the circuit features on the mask, other aspects of the mask layout may be modified, such as the shape or placement of the RET shape. Some of these additional shapes should not be modified during MBOPC due to the impact on simulated image shapes, but are used for simulation, for example as part of a lithography process model be able to. For some layers, multiple mask shapes can be associated with a single target shape. For example, in the case of alternating phase shift masks (altPSM), each target shape can be associated with three types of mask shapes, including 0 and 180 ° phase shift shapes, blocks, or trim mask shapes, All three may need to be modified during MBOPC so that the simulated wafer image meets the constraints defined between the simulated wafer image and the target shape. Also, SRAF shape and layout modifications can be considered with the MBOPC algorithm. In addition to the shapes, all inter-layer and intra-layer constraints are prepared (block 823).
各層上の各マスク形状を断片化する(ブロック803)。断片化、つまりセグメンテーションは、例えば規則に基づく、適応性がある、およびモデルに基づくように、現在知られている、または将来開発される任意の手段によって実行することができる。例えば交互位相シフトマスクの場合のように複数のマスク形状がターゲット形状に関連する場合、それに従って全てのマスク形状が断片化される。セグメンテーションの実施例が、2つの異なるマスク層から2つの重ねられたターゲット形状について、図10で図示される。つまり、層2にある多結晶シリコン線形状の一部を表すS1、および層3にある接点形状を表すS2である。線形状S1は、3つの断片F_11、F_12およびF_13にセグメント化される。接点形状S2は、4つの断片、つまりF_21、F_22、F_23およびF_24にセグメント化される。
Each mask shape on each layer is fragmented (block 803). Fragmentation, or segmentation, can be performed by any means currently known or developed in the future, eg, rule-based, adaptive, and model-based. For example, if multiple mask shapes are associated with the target shape, as in the case of alternating phase shift masks, all mask shapes are fragmented accordingly. A segmentation example is illustrated in FIG. 10 for two superimposed target shapes from two different mask layers. That is, S1 representing a part of the polycrystalline silicon line shape in the
次に、各セグメントの模擬的な画像W(l,i)の初期セット(ブロック809)を、OPC反復法k=0の場合に各層について決定する(ブロック807)。各セグメントが、適正な層間および層内制約に関連する(ブロック823)。セグメントF(l,i)は、その由来となるマスク形状に関連する該当の制約を継承する。従来のOPCのように、各マスク形状のセグメントは、模擬的なウェハ画像に関連してよい。これが図11に図示され、ここでは層2および層3からの図10と同じ形状を考察するが、形状は断片化され、断片がノード間の線断片として図示される。ここでは、C_12_1は、層2からの多結晶シリコン線形状S1の断片F_11と層3からの接点形状S2のF_21との間の層間囲み制約を表し、C_12_2は、線形状S1の断片F_12と接点形状S2のF_22との間の層間囲み制約を表し、C_12_3は線形状S1の断片F¥13と接点形状S2のF_23との間の層間囲み制約を表す。層内CD制約C_2_1は、接点形状の断片F_22とF_24との間の最小距離を規定し、層間CD制約C_2_2は、接点形状S2の断片F_21とF_23との間の最小距離制約を表す。この実施例では、層間囲み制約C_12_1、C_12_2、C_12_3は典型的に、10nmのようにゼロより大きい任意の数でよい。これらは、接点CAが多結晶シリコンPC形状によって囲まれることを保証するために、プラスでなければならない。層内CD制約C_2_1およびC_2_2は、接点形状S2の模擬的な形状の最小長さおよび幅を表し、これは50nmのオーダでよい。
Next, an initial set of simulated images W (l, i) for each segment (block 809) is determined for each layer when the OPC iteration k = 0 (block 807). Each segment is associated with the proper inter-layer and intra-layer constraints (block 823). The segment F (l, i) inherits the corresponding constraints related to the mask shape from which it is derived. Like conventional OPC, each mask-shaped segment may be associated with a simulated wafer image. This is illustrated in FIG. 11 where the same shape from FIG. 10 from
模擬的な画像W(l,i)は全て、初期OPC反復法k=0について計算する(ブロック805)。OPC反復法は、例えば層l毎に(ブロック807)、および断片i毎に(ブロック809)、OPC反復法kについてその断片の画像W(l,i)(k)を比較することによって開始する(ブロック806)。次に、模擬的な画像W(i,i)(k)を、層間および層内制約の両方で、ターゲット画像S(l,i)の適正なセットと、さらに他の断片および他の層を生じる画像と比較する(ブロック811。 All simulated images W (l, i) are calculated for the initial OPC iteration k = 0 (block 805). The OPC iteration starts, for example, by comparing the image W (l, i) (k) of that fragment for OPC iteration k for each layer l (block 807) and for each fragment i (block 809). (Block 806). Next, a simulated image W (i, i) (k) is combined with an appropriate set of target images S (l, i), and other fragments and other layers, with both interlayer and intralayer constraints. Compare with the resulting image (block 811).
制約のいずれかが違反した場合(ブロック813)は、断片F(l,i)を修正して、OPC反復法k+1で新しい断片F(l,i)(k+1)を獲得し、層モデルに従って新しい画像W(l,i)(k+1)を決定する(ブロック820)。次に(ブロック814)、OPCが収束する(ブロック818)まで、ターゲット画像S、模擬的な画像Wおよび制約Cの適正なセットに関して、別の画像および断片を評価する。任意のOPC反復法内において、評価は、最近修正した断片に基づく新しい画像を含んでよいことに留意されたい。 If any of the constraints are violated (block 813), modify fragment F (l, i) to obtain a new fragment F (l, i) (k + 1) with OPC iteration k + 1 and new according to the layer model. An image W (l, i) (k + 1) is determined (block 820). Next (block 814), another image and fragment are evaluated for the proper set of target image S, simulated image W, and constraint C until the OPC converges (block 818). Note that within any OPC iteration, the evaluation may include new images based on recently modified fragments.
OPCアルゴリズムが収束した後(ブロック819)、修正したマスク形状の最終セットが生成される。 After the OPC algorithm has converged (block 819), a final set of modified mask shapes is generated.
図11、図13は、本発明のOPC方法を図10の形状および図11の層内および層間制約に適用したことから予想される結果の形状の略図を提供する。最終的に、図9で示すような本発明のOPCアルゴリズムは、幾つかの反復法Kの後に収束する。その結果の全断片の移動方向が図11に図示される。矢印1001、1002および1003は、線を短縮する画像の挙動を相殺すると予想されるような、線S1に関連する断片が移動する方向を表す。しかし、矢印1004および1006は、接点S2の断片F_21およびF_23それぞれがさらに間隔をあけることを示し、断片F_22およびF_24の動作1005および1007は、S1の線端から、さらに接点S2の元の位置から離れて、それぞれ図13で示すような最終位置F_22(K)およびF_24(K)に至るように調節される。このような接点形状の動作は、従来のEPE制約C_6およびC_8を侵害する(図5参照)が、本発明による囲み制約C_12_1、C_12_2およびC_12_3を満足し(図11参照)、線と接点の相互作用の適正な機能を保証する。
FIGS. 11 and 13 provide a schematic representation of the shape expected from the application of the OPC method of the present invention to the shape of FIG. 10 and the intra-layer and inter-layer constraints of FIG. Finally, the inventive OPC algorithm as shown in FIG. 9 converges after several iterations K. The resulting moving direction of all fragments is illustrated in FIG.
従来のOPCに対する本発明のOPC方法の利点の一例が、図14と図15の比較によって示される。図14では、2つの相互作用する層が同じ投影面上で重ね合わされ、層Aはゲートまたはポリラインを表す形状を含み、層Bは第1相互接続層を表す形状を含む。回路が適正に機能するために、層Aと層Bが適正な位置でのみ相互と交差することが重要である。これ以外で交差すると、短絡およびチップの適正な機能の故障を引き起こすことがある。図14では、層A(500)および層B(400)からのターゲット画像が、それぞれハッシュ領域(hashed regions)500、400で表され、初期マスク形状も表す。従来のOPCを実行した後、修正されたゲート形状501は、層Aのゲート・ターゲット画像500に対応するOPC実行形状を表し、OPC実行後形状401は、層Bの相互接続形状400に対応する。層Aの修正されたOPC実行後ゲート形状501に対応する結果の模擬的なゲート・ウェハ画像505、および層Bの改造されたOPC実行後相互接続形状401に対応する模擬的な相互接続ウェハ画像405も図示されている。模擬的なゲート画像505と相互接続画像405との間の最小オーバレイ距離701は小さすぎ、短絡を生成する可能性があることによってチップの製造における歩留まりの損失を生じることがある。
An example of the advantages of the OPC method of the present invention over conventional OPC is shown by a comparison of FIG. 14 and FIG. In FIG. 14, two interacting layers are superimposed on the same projection plane, layer A includes a shape representing a gate or polyline, and layer B includes a shape representing a first interconnect layer. In order for the circuit to function properly, it is important that layer A and layer B intersect each other only at the proper location. Any other intersection may cause a short circuit and failure of the proper functioning of the chip. In FIG. 14, the target images from layer A (500) and layer B (400) are represented by hashed
図15を参照すると、対照的に本発明のOPC方法を層Aのゲート形状500および層Bの相互接続形状400に適用した後、その結果として得られた模擬的なゲート・ウェハ画像506および模擬的な相互接続画像406を、相互接続ウェハ画像406とゲート・ウェハ画像506の間の不適正な短絡を回避するために十分に大きいオーバレイ距離だけ分離する。本発明によると、層間オーバレイ距離制約C_AB_701を加えて、相互接続画像406がゲート画像506から十分に離れたままであることを保証する。この層間制約を使用すると、本発明の結果、層Aのゲート・ターゲット画像500に対応するOPC実行後ゲート形状502、および層Bの相互接続ターゲット画像400に対応するOPC実行後相互接続形状402が、従来のOPC方法の結果として生成されたOPC実行後形状501、401(図14参照)に対して改造される。特に、本発明のOPC方法の結果として生じたOPC実行後相互接続形状402は、従来のOPCからのOPC実行後相互接続形状401より狭い。さらに重要なのは、模擬的なゲート画像506と模擬的な相互接続画像406との間の最小距離が、層間制約C_AB_701に違反せず、ゲートと第1相互接続層との間の潜在的短絡による製造の歩留まりの損失を減少させるか、解消する。
Referring to FIG. 15, in contrast, after the OPC method of the present invention has been applied to layer A
本発明は、図16で示すようにディジタルコンピュータまたはシステムで実現することができ、その主要構成要素は中央処理ユニット(CPU)2101、少なくとも1つの入出力(I/O)装置2102(キーボード、マウス、コンパクトディスク(CD)ドライブなど)、制御装置2103、表示装置2108、コンピュータ読み取り可能コードを読み書きすることができる記憶装置2109、およびメモリ2106であり、これらは全て、例えばバスまたは通信網2105によって接続される。本発明は、テープまたはCDのようなコンピュータ読み取り可能媒体2107上に、または記憶装置2109上に記憶したコンピュータプログラムとして実現することができる。コンピュータプログラムは、ディジタルコンピュータ上で本発明による方法を実現する命令を含む。本発明は、複数のこのようなディジタルコンピュータで実行してもよく、本発明の項目は物理的に近接して常駐するか、大きい地理的領域に分散し、通信網によって接続してよい。本発明による方法は、回路の機能を保証するマスク・レイアウトを最適化し、歩留まりを改善したいと考える顧客に対するサービスとして提供してもよい。
The present invention can be realized by a digital computer or system as shown in FIG. 16, and its main components are a central processing unit (CPU) 2101 and at least one input / output (I / O) device 2102 (keyboard, mouse). A
本発明を個々の好ましい実施形態に関して特に説明してきたが、本明細書の記述に鑑みて多くの変更、修正および変形が当業者に理解できることが明白である。したがって、請求の範囲は、本発明の真の範囲および精神に入るようなこのような変更、修正および変形を全て含むものとする。 Although the invention has been particularly described with respect to specific preferred embodiments, it is evident that many changes, modifications, and variations will be apparent to those skilled in the art in view of the description herein. Accordingly, the claims are intended to cover all such changes, modifications and variations that fall within the true scope and spirit of the present invention.
61 相互接続形状
62 相互接続形状
101 入力マスク・レイアウト
103 マスク形状
106 ターゲット画像
400 相互接続形状
401 OPC実行後形状
402 OPC実行後相互接続形状
405 相互接続画像
406 模擬的な相互接続画像
500 ゲート・ターゲット形状
501 OPC実行後ゲート形状
502 OPC実行後ゲート形状
505 模擬的なゲート・ウェハ画像
506 ゲート・ウェハ画像
600 ウェハ
609 第1層
610 第3誘電体層
611 第2層
1001 矢印
1002 矢印
1003 矢印
1004 矢印
1005 動作
1006 矢印
1007 動作
2101 中央処理ユニット
2102 入出力装置
2103 制御装置
2105 通信網
2106 メモリ
2107 コンピュータ読み取り可能媒体
2108 表示装置
2109 記憶装置
61
Claims (11)
複数の層に対応する複数のマスク形状を準備するステップと、
前記マスク形状からウェハへウェハ画像を転写するプロセスを記述した、前記複数の層のためのリソグラフィ・モデルを準備するステップと、
前記ウェハ上で所望のウェハ画像を表すターゲット画像を準備するステップと、
前記リソグラフィ・モデルに従って前記複数のマスク形状を転写した結果として得られる模擬的なウェハ画像を決定するステップと、
前記ターゲット画像に対する前記模擬的なウェハ画像の縁部配置誤差制約を準備するステップと、
相互作用する第1層および第2層において、各層について決定された前記模擬的なウェハ画像間の適正な機能的相互作用を保証するため、層内制約および層間制約を含む機能的制約を含む制約を準備するステップと、
相互作用する前記各層について、前記ターゲット画像に対して前記模擬的なウェハ画像を前記縁部配置誤差制約に基づいて評価するステップと、
前記第1層について決定された前記模擬的なウェハ画像に対して前記第2層について決定された前記模擬的なウェハ画像を前記機能的制約に基づいて評価するステップと、
前記制約に違反した場合に、前記違反を訂正するために前記マスク・レイアウトを修正するステップであって、前記層間制約を考慮して前記機能的制約に前記縁部配置誤差制約よりも高い優先度を与えるステップとを含む方法。 A method for designing a mask layout for an integrated circuit comprising:
Preparing a plurality of mask shapes corresponding to a plurality of layers;
Providing a lithography model for the plurality of layers describing a process of transferring a wafer image from the mask shape to a wafer;
Providing a target image representing a desired wafer image on the wafer;
Determining a simulated wafer image resulting from the transfer of the plurality of mask shapes according to the lithography model;
Providing an edge placement error constraint of the simulated wafer image relative to the target image;
In the interacting first and second layers, constraints including functional constraints including intra-layer constraints and interlayer constraints to ensure proper functional interaction between the simulated wafer images determined for each layer The steps to prepare,
For each of the interacting layers, evaluating the simulated wafer image against the target image based on the edge placement error constraint;
Evaluating the simulated wafer image determined for the second layer relative to the simulated wafer image determined for the first layer based on the functional constraints;
Modifying the mask layout to correct the violation if the constraint is violated, the functional constraint taking into account the interlayer constraint and higher priority than the edge placement error constraint And providing a method.
複数の層に対応する複数のマスク形状を準備するステップと、
前記マスク形状からウェハへウェハ画像を転写するプロセスを記述した、前記複数の層のためのリソグラフィ・モデルを準備するステップと、
前記ウェハ上で所望のウェハ画像を表すターゲット画像を準備するステップと、
前記リソグラフィ・モデルに従って前記複数のマスク形状を転写した結果として得られる模擬的なウェハ画像を決定するステップと、
前記ターゲット画像に対する前記模擬的なウェハ画像の縁部配置誤差制約を準備するステップと、
相互作用する第1層および第2層において、各層について決定された前記模擬的なウェハ画像間の適正な機能的相互作用を保証するため、層内制約および層間制約を含む機能的制約を含む制約を準備するステップと、
相互作用する前記各層について、前記ターゲット画像に対して前記模擬的なウェハ画像を前記縁部配置誤差制約に基づいて評価するステップと、
前記第1層について決定された前記模擬的なウェハ画像に対して前記第2層について決定された前記模擬的なウェハ画像を前記機能的制約に基づいて評価するステップと、
前記制約に違反した場合に、前記違反を訂正するために前記マスク・レイアウトを修正するステップであって、前記層間制約を考慮して前記機能的制約に前記縁部配置誤差制約よりも高い優先度を与えるステップとを実行させるものであるコンピュータプログラム。 A computer program for designing a mask layout of an integrated circuit, comprising:
Preparing a plurality of mask shapes corresponding to a plurality of layers;
Providing a lithography model for the plurality of layers describing a process of transferring a wafer image from the mask shape to a wafer;
Providing a target image representing a desired wafer image on the wafer;
Determining a simulated wafer image resulting from the transfer of the plurality of mask shapes according to the lithography model;
Providing an edge placement error constraint of the simulated wafer image relative to the target image;
In the interacting first and second layers, constraints including functional constraints including intra-layer constraints and interlayer constraints to ensure proper functional interaction between the simulated wafer images determined for each layer The steps to prepare,
For each of the interacting layers, evaluating the simulated wafer image against the target image based on the edge placement error constraint;
Evaluating the simulated wafer image determined for the second layer relative to the simulated wafer image determined for the first layer based on the functional constraints;
Modifying the mask layout to rectify the violation when the constraint is violated , taking into account the interlayer constraint, the functional constraint having a higher priority than the edge placement error constraint And a step of giving a computer program.
前記ウェハ上で所望のウェハ画像を表すターゲット画像を準備するステップと、
前記リソグラフィ・モデルに従って前記複数のマスク形状を転写した結果として得られる模擬的なウェハ画像を決定するステップと、
前記ターゲット画像に対する前記模擬的なウェハ画像の縁部配置誤差制約を準備するステップと、
相互作用する第1層および第2層において、各層について決定された前記模擬的なウェハ画像間の適正な機能的相互作用を保証するため、層内制約および層間制約を含む機能的制約を含む制約を準備するステップと、
相互作用する前記各層について、前記ターゲット画像に対して前記模擬的なウェハ画像を前記縁部配置誤差制約に基づいて評価するステップと、
前記第1層について決定された前記模擬的なウェハ画像に対して前記第2層について決定された前記模擬的なウェハ画像を前記機能的制約に基づいて評価するステップと、
前記制約に違反した場合に、前記違反を訂正するために前記マスク・レイアウトを修正するステップであって、前記層間制約を考慮して前記機能的制約に前記縁部配置誤差制約よりも高い優先度を与えるステップとを含む方法。 A method for optimizing a mask layout of an integrated circuit comprising: a mask shape corresponding to each layer for two layers with which the mask layout interacts, and the process of transferring the mask shape to a wafer is a set of lithography models Is described by
Providing a target image representing a desired wafer image on the wafer;
Determining a simulated wafer image resulting from the transfer of the plurality of mask shapes according to the lithography model;
Providing an edge placement error constraint of the simulated wafer image relative to the target image;
In the interacting first and second layers, constraints including functional constraints including intra-layer constraints and interlayer constraints to ensure proper functional interaction between the simulated wafer images determined for each layer The steps to prepare,
For each of the interacting layers, evaluating the simulated wafer image against the target image based on the edge placement error constraint;
Evaluating the simulated wafer image determined for the second layer relative to the simulated wafer image determined for the first layer based on the functional constraints;
Modifying the mask layout to correct the violation if the constraint is violated, the functional constraint taking into account the interlayer constraint and higher priority than the edge placement error constraint And providing a method.
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